JP2011205049A - 半導体集積回路 - Google Patents
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Abstract
【課題】アニールプロセス時において、アニール温度の温度むらを低減することを目的とする。
【解決手段】 複数のトランジスタが形成された第１領域１００と、第１領域１００の周囲に配置され、複数のダミートランジスタが形成された第２領域２００とを備え、第２領域２００に形成された複数のダミートランジスタのピッチｐが、複数のトランジスタを形成する際に用いるフラッシュランプ光の中心波長λc以下である。さらに、第２領域のダミートランジスタの素子形成領域の幅が、ダミートランジスタのピッチの半分以下。
【選択図】 図１
【解決手段】 複数のトランジスタが形成された第１領域１００と、第１領域１００の周囲に配置され、複数のダミートランジスタが形成された第２領域２００とを備え、第２領域２００に形成された複数のダミートランジスタのピッチｐが、複数のトランジスタを形成する際に用いるフラッシュランプ光の中心波長λc以下である。さらに、第２領域のダミートランジスタの素子形成領域の幅が、ダミートランジスタのピッチの半分以下。
【選択図】 図１
Description
本発明は、半導体装置に関する。
半導体装置の素子の微細化に伴い、低抵抗かつ浅い不純物拡散層の形成が重要になって
きている。低抵抗かつ浅い不純物拡散層を形成するためのアニール法として、従来のＲＴ
Ａ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）に代わり、フラッシュランプやレーザ
ーを用いた超短時間アニール法が検討されている（例えば、特許文献１参照。）。
きている。低抵抗かつ浅い不純物拡散層を形成するためのアニール法として、従来のＲＴ
Ａ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）に代わり、フラッシュランプやレーザ
ーを用いた超短時間アニール法が検討されている（例えば、特許文献１参照。）。
超短時間アニールにより半導体基板をアニールする場合には、半導体基板上で半導体素
子が密に形成される領域と、半導体素子が疎に形成される領域とで、実効的なアニール温
度に温度むらが生じる場合がある。これにより、半導体素子が密に形成される領域のトラ
ンジスタと、半導体素子が疎に形成される領域のトランジスタとで、特性がばらつく等の
問題が生じるおそれがある。
子が密に形成される領域と、半導体素子が疎に形成される領域とで、実効的なアニール温
度に温度むらが生じる場合がある。これにより、半導体素子が密に形成される領域のトラ
ンジスタと、半導体素子が疎に形成される領域のトランジスタとで、特性がばらつく等の
問題が生じるおそれがある。
上記のアニール温度の温度むらを低減する方法として、例えば、アニール時に半導体基
板表面に光吸収膜を形成する方法が開示されている（例えば、特許文献２参照。）。しか
し、光吸収膜として、例えばｃａｒｂｏｎを含有する膜を用いる場合には、十分な光吸収
性を得るためには高温で光吸収膜を成膜する必要がある。しかしながら、光吸収膜を高温
で成膜すると、不純物拡散層のドーパントの異常拡散や２次欠陥の成長を促し、低抵抗か
つ浅い不純物拡散層の形成が困難になる可能性がある。また、光吸収膜を用いると、アニ
ール工程の後に、光吸収膜を剥離する工程が必要になり、工程数とコストを引き上げるお
それがある。
板表面に光吸収膜を形成する方法が開示されている（例えば、特許文献２参照。）。しか
し、光吸収膜として、例えばｃａｒｂｏｎを含有する膜を用いる場合には、十分な光吸収
性を得るためには高温で光吸収膜を成膜する必要がある。しかしながら、光吸収膜を高温
で成膜すると、不純物拡散層のドーパントの異常拡散や２次欠陥の成長を促し、低抵抗か
つ浅い不純物拡散層の形成が困難になる可能性がある。また、光吸収膜を用いると、アニ
ール工程の後に、光吸収膜を剥離する工程が必要になり、工程数とコストを引き上げるお
それがある。
光吸収膜を用いる方法以外で、上記アニール温度の温度むらを低減する方法として、ト
ランジスタが形成される領域に、ダミートランジスタを配置することにより、半導体素子
の密度を均一にする半導体装置が開示されている（例えば、特許文献３参照。）。しかし
、特許文献３に開示された半導体装置では、十分にアニール温度の温度むらの低減が図ら
れていない可能性があった。
ランジスタが形成される領域に、ダミートランジスタを配置することにより、半導体素子
の密度を均一にする半導体装置が開示されている（例えば、特許文献３参照。）。しかし
、特許文献３に開示された半導体装置では、十分にアニール温度の温度むらの低減が図ら
れていない可能性があった。
本発明は、アニールプロセス時において、アニール温度の温度むらを低減できる半導体
装置を提供することを目的とする。
装置を提供することを目的とする。
本発明の一態様の半導体装置は、複数のトランジスタが形成された第１領域と、
前記第１領域の周囲に配置され、複数のダミートランジスタが形成された第２領域とを
備え、前記第２領域に形成された前記複数のダミートランジスタのピッチが、前記複数の
トランジスタを形成する際に用いるフラッシュランプ光の中心波長以下であることを特徴
とする。
前記第１領域の周囲に配置され、複数のダミートランジスタが形成された第２領域とを
備え、前記第２領域に形成された前記複数のダミートランジスタのピッチが、前記複数の
トランジスタを形成する際に用いるフラッシュランプ光の中心波長以下であることを特徴
とする。
本発明の別態様の半導体装置は、複数のトランジスタが形成された、半導体基板上の第
１領域と、複数のトランジスタが形成された、前記半導体基板上の第２領域と、前記第１
領域と前記第２領域を区画する素子分離領域とを備え、前記第１領域と前記第２領域の間
の前記素子分離領域の幅が、前記第１領域及び前記第２領域に形成された前記複数のトラ
ンジスタを形成する際に用いるフラッシュランプ光により前記半導体基板上に与えられる
熱の熱拡散長より広いことを特徴とする。
１領域と、複数のトランジスタが形成された、前記半導体基板上の第２領域と、前記第１
領域と前記第２領域を区画する素子分離領域とを備え、前記第１領域と前記第２領域の間
の前記素子分離領域の幅が、前記第１領域及び前記第２領域に形成された前記複数のトラ
ンジスタを形成する際に用いるフラッシュランプ光により前記半導体基板上に与えられる
熱の熱拡散長より広いことを特徴とする。
本発明によれば、アニールプロセス時において、アニール温度の温度むらを低減できる
半導体装置を提供することを目的とする。
半導体装置を提供することを目的とする。
以下、本発明の実施例について、図面を参照しながら説明する。
図１、図２を参照して本発明の実施例１に係る半導体装置の構造について説明する。図
１は、本発明の実施例１に係る半導体装置の一部を示す平面図である。図２は、本発明の
実施例１に係る半導体装置の一部を示す断面図である。図１に示すように、本実施例の半
導体装置は、半導体基板１０上に、複数のトランジスタが形成された第１領域１００と、
第１領域１００の周囲に配置された複数のダミートランジスタが形成された第２領域２０
０とを備える。
１は、本発明の実施例１に係る半導体装置の一部を示す平面図である。図２は、本発明の
実施例１に係る半導体装置の一部を示す断面図である。図１に示すように、本実施例の半
導体装置は、半導体基板１０上に、複数のトランジスタが形成された第１領域１００と、
第１領域１００の周囲に配置された複数のダミートランジスタが形成された第２領域２０
０とを備える。
第１領域１００には、複数のトランジスタが密に形成されている。第１領域に形成され
た複数のトランジスタは、例えば、メモリ機能を有する半導体集積回路、又は、ロジック
回路等を構成する。
た複数のトランジスタは、例えば、メモリ機能を有する半導体集積回路、又は、ロジック
回路等を構成する。
第２領域２００には、複数のダミートランジスタＤＴが形成されている。図１、図２に
示すように、ダミートランジスタＤＴは、四方を素子分離領域２０で区画された素子形成
領域の構造を有する。ダミートランジスタＤＴのピッチｐは、隣接するダミートランジス
タＤＴの素子分離領域のエッジ間の距離で定義する。また、ダミートランジスタＤＴの幅
ｄは、ダミートランジスタＤＴの素子形成領域の幅で定義する。ダミートランジスタＤＴ
のピッチｐは、第１領域に形成された複数のトランジスタを形成する際に用いるフラッシ
ュランプ光の中心波長λｃ以下となるように形成されている。さらに、ダミートランジス
タＤＴの幅ｄは、ダミートランジスタのピッチｐの半分以下となるように形成されている
。このように形成する理由については、後述する。
示すように、ダミートランジスタＤＴは、四方を素子分離領域２０で区画された素子形成
領域の構造を有する。ダミートランジスタＤＴのピッチｐは、隣接するダミートランジス
タＤＴの素子分離領域のエッジ間の距離で定義する。また、ダミートランジスタＤＴの幅
ｄは、ダミートランジスタＤＴの素子形成領域の幅で定義する。ダミートランジスタＤＴ
のピッチｐは、第１領域に形成された複数のトランジスタを形成する際に用いるフラッシ
ュランプ光の中心波長λｃ以下となるように形成されている。さらに、ダミートランジス
タＤＴの幅ｄは、ダミートランジスタのピッチｐの半分以下となるように形成されている
。このように形成する理由については、後述する。
次に、図３を参照して、本実施例の半導体装置の第１領域に形成されるトランジスタの
製造工程について説明する。図３は、図１、図２に示す第１領域に形成されるトランジス
タの製造工程を示す断面図である。
製造工程について説明する。図３は、図１、図２に示す第１領域に形成されるトランジス
タの製造工程を示す断面図である。
まず、図３（ａ）に示すように、既知の方法により、半導体基板（ｐ型シリコン基板）
３１のｎＭＯＳ領域とｐＭＯＳ領域を区画する素子分離領域を形成し、次いで、ｎＭＯＳ
領域にｐウェル層３２、ｐＭＯＳ領域にｎウェル層３３を形成する。
３１のｎＭＯＳ領域とｐＭＯＳ領域を区画する素子分離領域を形成し、次いで、ｎＭＯＳ
領域にｐウェル層３２、ｐＭＯＳ領域にｎウェル層３３を形成する。
次に、図３（ｂ）に示すように、既知の方法により、ｎＭＯＳ領域、ｐＭＯＳ領域の半
導体基板３１上に、それぞれ、ゲート絶縁膜３５、ゲート電極３６を形成する。
導体基板３１上に、それぞれ、ゲート絶縁膜３５、ゲート電極３６を形成する。
次に、図３（ｃ）に示すように、ゲート電極３６をマスクとして、ｐウェル層３２の表
面にｎ型不純物となるＶ族原子、例えばＡｓをイオン注入する。Ａｓのイオン注入の条件
は、例えば加速エネルギーが２keVで、ドーズ量が１×１０１５cm−２である。次いで、
ｎウェル層３３の表面にp型不純物となるIII族原子、例えばＢをイオン注入する。Ｂのイ
オン注入の条件は、例えば加速エネルギーが０．５keVで、ドーズ量が１×１０１５cm−
２である。以上の２度のイオン注入の結果、半導体基板３１の表面から約１５nmの深さの
不純物注入層３７が形成される。
面にｎ型不純物となるＶ族原子、例えばＡｓをイオン注入する。Ａｓのイオン注入の条件
は、例えば加速エネルギーが２keVで、ドーズ量が１×１０１５cm−２である。次いで、
ｎウェル層３３の表面にp型不純物となるIII族原子、例えばＢをイオン注入する。Ｂのイ
オン注入の条件は、例えば加速エネルギーが０．５keVで、ドーズ量が１×１０１５cm−
２である。以上の２度のイオン注入の結果、半導体基板３１の表面から約１５nmの深さの
不純物注入層３７が形成される。
次に、図３（ｄ）に示すように、半導体基板３１にフラッシュランプ光を照射すること
により、不純物注入層３７に注入されたＡｓとＢが格子位置に置換して取り込まれて活性
化する。これにより、ｎ型及びp型の活性層３８が形成される。なお、通常、半導体基板
３１を補助加熱装置により補助加熱した状態で、フラッシュランプ光を照射する。
により、不純物注入層３７に注入されたＡｓとＢが格子位置に置換して取り込まれて活性
化する。これにより、ｎ型及びp型の活性層３８が形成される。なお、通常、半導体基板
３１を補助加熱装置により補助加熱した状態で、フラッシュランプ光を照射する。
次に、図３（ｅ）に示すように、既知の方法により、ゲート電極３６の側壁にＳｉＯ２
膜３９、及びＳｉ３Ｎ４膜からなる側壁スペーサ６０を形成する。
膜３９、及びＳｉ３Ｎ４膜からなる側壁スペーサ６０を形成する。
次に、図３（ｆ）に示すように、ゲート電極３６と側壁スペーサ６０をマスクとして、
ｐウェル層３２の表面にｎ型不純物となるＶ族原子、例えばＰをイオン注入する。次にｎ
ウェル層３３の表面にp型不純物となるIII族原子、例えばＢをイオン注入する。これによ
り、ゲート電極３６の端部から離間し素子分離領域３４に接したソース・ドレイン不純物
領域６１が形成される。また、これらのイオン注入により、ゲート電極３６の中にも対応
する不純物イオンが注入される。
ｐウェル層３２の表面にｎ型不純物となるＶ族原子、例えばＰをイオン注入する。次にｎ
ウェル層３３の表面にp型不純物となるIII族原子、例えばＢをイオン注入する。これによ
り、ゲート電極３６の端部から離間し素子分離領域３４に接したソース・ドレイン不純物
領域６１が形成される。また、これらのイオン注入により、ゲート電極３６の中にも対応
する不純物イオンが注入される。
次に、図３（ｇ）に示すように、フラッシュランプ光を照射することにより、不純物注
入層３７に注入されたＡｓとＢが格子位置に置換して取り込まれて活性化する。フラッシ
ュランプ光は、半導体基板３１の表面側から、例えばパルス幅が１ms及び照射エネルギー
が３０J/cm２の条件で照射される。この活性化熱処理により、不純物注入層６１に注入さ
れたＰとＢが格子位置に置換して取り込まれ、活性化される。これにより、ゲート絶縁膜
３５の両端及び素子分離領域３４の間にｎ型及びp型の活性層６２が形成される。
入層３７に注入されたＡｓとＢが格子位置に置換して取り込まれて活性化する。フラッシ
ュランプ光は、半導体基板３１の表面側から、例えばパルス幅が１ms及び照射エネルギー
が３０J/cm２の条件で照射される。この活性化熱処理により、不純物注入層６１に注入さ
れたＰとＢが格子位置に置換して取り込まれ、活性化される。これにより、ゲート絶縁膜
３５の両端及び素子分離領域３４の間にｎ型及びp型の活性層６２が形成される。
以上のように、トランジスタの形成工程では、フラッシュランプ光によるアニールが行
われる。図４にフラッシュランプ光の波長スペクトルを示す。フラッシュランプ光は、図
１、図２に示す半導体装置の第１領域に形成される複数のトランジスタに照射される際に
、第１領域の周囲の領域（第２領域）にも照射される。このとき、従来のように、第1領
域にトランジスタが密に形成され、第2領域にトランジスタが疎に形成されている場合に
は、フラッシュランプ光によるアニール時に、第１領域と、第2領域との間でアニール温
度に温度むらが生じる。これに対し、本実施例では、図１、図２に示したように、第１領
域の周囲の領域（第２領域）に複数のダミートランジスタを形成することにより、フラッ
シュランプ光によるアニール時に、第１領域と、第２領域との間でアニール温度の温度む
らを低減することを可能としている。詳細は後述するが、第２領域に形成されるダミート
ランジスタＤＴのピッチｐを、第１領域に形成された複数のトランジスタを形成する際に
用いるフラッシュランプ光の中心波長λｃ以下とし、さらに、ダミートランジスタＤＴの
幅ｄは、ダミートランジスタのピッチｐの半分以下とすることにより、第１領域と、第２
領域との間のアニール温度の温度むらを低減することができる。
われる。図４にフラッシュランプ光の波長スペクトルを示す。フラッシュランプ光は、図
１、図２に示す半導体装置の第１領域に形成される複数のトランジスタに照射される際に
、第１領域の周囲の領域（第２領域）にも照射される。このとき、従来のように、第1領
域にトランジスタが密に形成され、第2領域にトランジスタが疎に形成されている場合に
は、フラッシュランプ光によるアニール時に、第１領域と、第2領域との間でアニール温
度に温度むらが生じる。これに対し、本実施例では、図１、図２に示したように、第１領
域の周囲の領域（第２領域）に複数のダミートランジスタを形成することにより、フラッ
シュランプ光によるアニール時に、第１領域と、第２領域との間でアニール温度の温度む
らを低減することを可能としている。詳細は後述するが、第２領域に形成されるダミート
ランジスタＤＴのピッチｐを、第１領域に形成された複数のトランジスタを形成する際に
用いるフラッシュランプ光の中心波長λｃ以下とし、さらに、ダミートランジスタＤＴの
幅ｄは、ダミートランジスタのピッチｐの半分以下とすることにより、第１領域と、第２
領域との間のアニール温度の温度むらを低減することができる。
次に、図５、図６、図７を参照して、本実施例の半導体装置の構造の、従来の半導体装
置（比較例）に対する優位性について説明する。図５は、図１、図２に示す半導体装置の
第１領域、第２領域に対してフラッシュランプアニールした場合の半導体表面における温
度分布のシミュレーション結果を示す図である。図６は、比較例の半導体装置の構造を示
す平面図である。図７は、図６に示す半導体装置の第１領域、第２領域に対してフラッシ
ュランプアニールした場合の半導体表面における温度分布のシミュレーション結果を示す
図である。
置（比較例）に対する優位性について説明する。図５は、図１、図２に示す半導体装置の
第１領域、第２領域に対してフラッシュランプアニールした場合の半導体表面における温
度分布のシミュレーション結果を示す図である。図６は、比較例の半導体装置の構造を示
す平面図である。図７は、図６に示す半導体装置の第１領域、第２領域に対してフラッシ
ュランプアニールした場合の半導体表面における温度分布のシミュレーション結果を示す
図である。
図６に示す比較例の半導体装置は、複数のトランジスタが形成された第１領域１０１と
、第１領域の周囲の領域でトランジスタが形成されていない第２領域２０１を備える。
、第１領域の周囲の領域でトランジスタが形成されていない第２領域２０１を備える。
図６に示す比較例の半導体装置に対して、アニール温度を１０００℃に設定してフラッ
シュランプアニールを行った場合、図７に示すように、第１領域１０１では１０６０℃ま
で温度が上昇しているのに対し、第２領域２０１では１０１０℃となっている。このよう
に、第１領域と第２領域とで、約５０℃の温度むらが生じる。
シュランプアニールを行った場合、図７に示すように、第１領域１０１では１０６０℃ま
で温度が上昇しているのに対し、第２領域２０１では１０１０℃となっている。このよう
に、第１領域と第２領域とで、約５０℃の温度むらが生じる。
一方、本実施例の半導体装置である図１、図２に示す半導体装置に対して、アニール温
度を１０００℃に設定してフラッシュランプアニールを行った場合、図５に示すように、
第１領域１００では１１００℃程度であるのに対して、第２領域２００では１０９５℃程
度となっている。このように、本実施例の半導体装置では、従来の半導体装置（比較例）
に比べ、第１領域と第２領域との間の温度むらを低減できる。
度を１０００℃に設定してフラッシュランプアニールを行った場合、図５に示すように、
第１領域１００では１１００℃程度であるのに対して、第２領域２００では１０９５℃程
度となっている。このように、本実施例の半導体装置では、従来の半導体装置（比較例）
に比べ、第１領域と第２領域との間の温度むらを低減できる。
次に、図８を参照して、図１、図２に示す本実施例の半導体装置のように、第２領域に
形成されるダミートランジスタＤＴのピッチｐを、第１領域に形成された複数のトランジ
スタを形成する際に用いるフラッシュランプ光の中心波長λｃ以下、ダミートランジスタ
ＤＴの幅ｄは、ダミートランジスタのピッチｐの半分以下、とすることの望ましい理由に
ついて説明する。図８は、ダミートランジスタに対して、中心周波数４５０ｎｍのフラッ
シュランプ光を照射した際の、ダミートランジスタのパターン（ダミートランジスタのピ
ッチｐと、ピッチｐに対するダミートランジスタの幅ｄの比率）と熱輻射率との関係を示
す特性図である。ここで、熱輻射率とは、フラッシュランプ光の半導体装置に対する入射
に対する反射率、半導体装置による吸収率、半導体装置を透過する透過率を用いて、熱輻
射率＝１−反射率＝吸収率＋透過率で与えられる。
形成されるダミートランジスタＤＴのピッチｐを、第１領域に形成された複数のトランジ
スタを形成する際に用いるフラッシュランプ光の中心波長λｃ以下、ダミートランジスタ
ＤＴの幅ｄは、ダミートランジスタのピッチｐの半分以下、とすることの望ましい理由に
ついて説明する。図８は、ダミートランジスタに対して、中心周波数４５０ｎｍのフラッ
シュランプ光を照射した際の、ダミートランジスタのパターン（ダミートランジスタのピ
ッチｐと、ピッチｐに対するダミートランジスタの幅ｄの比率）と熱輻射率との関係を示
す特性図である。ここで、熱輻射率とは、フラッシュランプ光の半導体装置に対する入射
に対する反射率、半導体装置による吸収率、半導体装置を透過する透過率を用いて、熱輻
射率＝１−反射率＝吸収率＋透過率で与えられる。
図８に示すように、ダミートランジスタのピッチ（横軸）が、フラッシュランプアニー
ル光の中心波長以下となると、熱輻射率が大きくなっているのがわかる。また、ダミート
ランジスタのピッチｐに対するダミートランジスタの幅ｄの比率（縦軸）が半分以下とな
ると、輻射率が大きくなっていることがわかる（最大輻射率０．８２程度）。通常、素子
形成領域の熱輻射率は、０．５８程度、素子分離領域の熱輻射率は、０．７０程度である
から、上記のダミートランジスタのパターンとすることにより、光の回折効果により、各
材料から想定される以上の熱輻射率の増加が見込まれることが分かる。このように、第２
領域の輻射率を増加させることにより、第１領域の輻射率と同程度の輻射率を実現させる
ことができる。これにより、第１領域と第２領域とで、フラッシュランプアニール時のア
ニール温度の温度むらを低減することができる。
ル光の中心波長以下となると、熱輻射率が大きくなっているのがわかる。また、ダミート
ランジスタのピッチｐに対するダミートランジスタの幅ｄの比率（縦軸）が半分以下とな
ると、輻射率が大きくなっていることがわかる（最大輻射率０．８２程度）。通常、素子
形成領域の熱輻射率は、０．５８程度、素子分離領域の熱輻射率は、０．７０程度である
から、上記のダミートランジスタのパターンとすることにより、光の回折効果により、各
材料から想定される以上の熱輻射率の増加が見込まれることが分かる。このように、第２
領域の輻射率を増加させることにより、第１領域の輻射率と同程度の輻射率を実現させる
ことができる。これにより、第１領域と第２領域とで、フラッシュランプアニール時のア
ニール温度の温度むらを低減することができる。
このように、複数のトランジスタが密に形成された第１領域の周囲に、複数のダミート
ランジスタが形成された第２領域を配置し、この複数のダミートランジスタのパターンに
アニール時に用いるフラッシュランプ光の波長の概念を導入する。これにより、第１領域
と第２領域とで、フラッシュランプ時のアニール温度の温度むらを低減することが可能と
なる。
ランジスタが形成された第２領域を配置し、この複数のダミートランジスタのパターンに
アニール時に用いるフラッシュランプ光の波長の概念を導入する。これにより、第１領域
と第２領域とで、フラッシュランプ時のアニール温度の温度むらを低減することが可能と
なる。
図９、図１０を参照して本発明の実施例２に係る半導体装置の構造について説明する。
図９は、本発明の実施例２に係る半導体装置の一部を示す平面図である。図１０は、本発
明の実施例１に係る半導体装置の一部を示す断面図である。図９に示すように、本実施例
の半導体装置は、半導体基板上に複数の領域３００を備える。領域３００には、複数のト
ランジスタが形成されている。領域３００に形成された複数のトランジスタは、実施例１
の図３に示した半導体製造工程と同様にして形成される。領域３００は、互いに素子分離
領域で区画されている。
図９は、本発明の実施例２に係る半導体装置の一部を示す平面図である。図１０は、本発
明の実施例１に係る半導体装置の一部を示す断面図である。図９に示すように、本実施例
の半導体装置は、半導体基板上に複数の領域３００を備える。領域３００には、複数のト
ランジスタが形成されている。領域３００に形成された複数のトランジスタは、実施例１
の図３に示した半導体製造工程と同様にして形成される。領域３００は、互いに素子分離
領域で区画されている。
各領域３００の間の素子分離領域の幅Ｄは、領域３００に形成された複数のトランジス
タを形成する際に用いるフラッシュランプ光により半導体基板に与えられる熱の熱拡散長
より広くなるように形成されている。ここで、熱拡散長は、次式で与えられる。
タを形成する際に用いるフラッシュランプ光により半導体基板に与えられる熱の熱拡散長
より広くなるように形成されている。ここで、熱拡散長は、次式で与えられる。
ここで、熱伝導率は、半導体基板の熱伝導率であり、密度は、シリコン基板の密度であ
り、比熱は半導体基板の比熱である。
図１１に、フラッシュランプ光によりシリコン基板をアニールする場合の、熱拡散長の
温度依存性を示す。図１１は、上記の熱拡散長を与える式により得られる。図１１に示す
ように、アニール温度が与えられることにより、熱拡散長が決まる。
温度依存性を示す。図１１は、上記の熱拡散長を与える式により得られる。図１１に示す
ように、アニール温度が与えられることにより、熱拡散長が決まる。
このように、領域３００を互いに熱拡散長より広い幅で区画することにより、フラッシ
ュランプ光によりアニールする際に、各々の領域３００を熱的に分離することができる。
これにより、各々の領域３００の温度上昇を抑制することが可能となる。
ュランプ光によりアニールする際に、各々の領域３００を熱的に分離することができる。
これにより、各々の領域３００の温度上昇を抑制することが可能となる。
次に、図１２、図１３、図１４を参照して、本実施例の半導体装置の構造の、従来の半
導体装置（比較例）に対する優位性について説明する。図１２は、図９、図１０に示す半
導体装置の領域３００に対してフラッシュランプアニールした場合の半導体表面における
温度分布のシミュレーション結果を示す図である。図１３は、比較例の半導体装置の構造
を示す平面図である。図１４は、図１３に示す半導体装置の領域に対してフラッシュラン
プアニールした場合の半導体表面における温度分布のシミュレーション結果を示す図であ
る。
導体装置（比較例）に対する優位性について説明する。図１２は、図９、図１０に示す半
導体装置の領域３００に対してフラッシュランプアニールした場合の半導体表面における
温度分布のシミュレーション結果を示す図である。図１３は、比較例の半導体装置の構造
を示す平面図である。図１４は、図１３に示す半導体装置の領域に対してフラッシュラン
プアニールした場合の半導体表面における温度分布のシミュレーション結果を示す図であ
る。
図１３に示す比較例の半導体装置は、複数のトランジスタが形成された領域が素子分離
領域により区画されている。素子分離領域の幅は、上述の熱拡散長より狭くなるように形
成されている。なお、比較例は、複数のトランジスタが形成される領域を区画する素子分
離領域の幅は、熱拡散長とは無関係に決定されている。通常、半導体装置の省スペース化
のため、素子分離領域は狭くなるように形成される。
領域により区画されている。素子分離領域の幅は、上述の熱拡散長より狭くなるように形
成されている。なお、比較例は、複数のトランジスタが形成される領域を区画する素子分
離領域の幅は、熱拡散長とは無関係に決定されている。通常、半導体装置の省スペース化
のため、素子分離領域は狭くなるように形成される。
図１３に示す半導体装置に対して、フラッシュランプアニールを行った場合、図１４に
示すように、複数のトランジスタが形成された領域が１１３０℃まで上昇し、周辺部との
温度差が１１０℃まで拡大している。
示すように、複数のトランジスタが形成された領域が１１３０℃まで上昇し、周辺部との
温度差が１１０℃まで拡大している。
一方、本実施例の半導体装置である図９、１０に示す半導体装置に対して、図１４と同
じ条件でフラッシュランプアニールを行った場合、複数のトランジスタが形成された領域
３００の温度上昇が１０６０℃まで抑えられるとともに、周辺部との温度差も５０℃にま
で低減されている。
じ条件でフラッシュランプアニールを行った場合、複数のトランジスタが形成された領域
３００の温度上昇が１０６０℃まで抑えられるとともに、周辺部との温度差も５０℃にま
で低減されている。
このように、本実施例では、複数のトランジスタが形成された複数の領域間を、熱拡散
長以上の幅を有する素子分離領域により分離する。これにより、フラッシュランプによる
アニール時の実効的なアニール温度のばらつきを低減することが可能となる。
長以上の幅を有する素子分離領域により分離する。これにより、フラッシュランプによる
アニール時の実効的なアニール温度のばらつきを低減することが可能となる。
図１５を参照して本発明の実施例３に係る半導体装置の製造方法について説明する。図
１５は、半導体装置の一製造工程を示す断面図である。半導体装置の第１領域には、複数
の半導体素子が密に形成されている。半導体装置の第２領域には、半導体素子が疎に形成
されている。実施例１で説明したように、密に半導体素子が形成された領域（第１領域）
と、疎に半導体素子が形成された領域（第２領域）に対してフラッシュランプアニール光
によりアニールを行うと、第１領域と、第２領域との間でアニール温度に温度むらが生じ
る。
１５は、半導体装置の一製造工程を示す断面図である。半導体装置の第１領域には、複数
の半導体素子が密に形成されている。半導体装置の第２領域には、半導体素子が疎に形成
されている。実施例１で説明したように、密に半導体素子が形成された領域（第１領域）
と、疎に半導体素子が形成された領域（第２領域）に対してフラッシュランプアニール光
によりアニールを行うと、第１領域と、第２領域との間でアニール温度に温度むらが生じ
る。
本実施例では、フラッシュランプ光によるアニール前に、第１領域に対してゲルマニウ
ム（Ｇｅ）等の非導電型元素によるイオン注入を実施する。このとき、第２領域はマスク
等で覆うことにより、第２領域に対してはイオン注入を行わない。これにより、第１領域
のＧＣ ｐｏｌｙ部を非晶質化させることができる。次いで、第２領域に形成されたマス
クを剥離した後に、第１領域と第２領域に対してフラッシュランプ光によりアニールを実
施する。第１領域のＧＣ ｐｏｌｙ部のみを非晶質化することにより、第１領域と第２領
域とで、フラッシュランプ光に対する熱輻射率を調整することが可能となり、第１領域と
第２領域とで、アニール温度の温度むらを低減することが可能となる。
ム（Ｇｅ）等の非導電型元素によるイオン注入を実施する。このとき、第２領域はマスク
等で覆うことにより、第２領域に対してはイオン注入を行わない。これにより、第１領域
のＧＣ ｐｏｌｙ部を非晶質化させることができる。次いで、第２領域に形成されたマス
クを剥離した後に、第１領域と第２領域に対してフラッシュランプ光によりアニールを実
施する。第１領域のＧＣ ｐｏｌｙ部のみを非晶質化することにより、第１領域と第２領
域とで、フラッシュランプ光に対する熱輻射率を調整することが可能となり、第１領域と
第２領域とで、アニール温度の温度むらを低減することが可能となる。
図１６を用いて、ゲルマニウムイオン注入を行うことによるアニール温度の変化を示す
。図１６は、加速電圧１０ｋｅＶ、ドーズ量５Ｅ１４ｃｍ−２の条件化におけるＧｅ注入
有無でのフラッシュランプパワーに対するアニール温度の温度特性を示す。
。図１６は、加速電圧１０ｋｅＶ、ドーズ量５Ｅ１４ｃｍ−２の条件化におけるＧｅ注入
有無でのフラッシュランプパワーに対するアニール温度の温度特性を示す。
図１６に示すように、Ｇｅイオン注入により、ＧＣ ｐｏｌｙ表面上の熱輻射率が低下
し、第１領域での実効的なアニール温度が３０℃程度低下することがわかる。これにより
、アニール時に第１領域と第２領域と生じる実効的なアニール温度のむらを低減すること
が可能となる。
し、第１領域での実効的なアニール温度が３０℃程度低下することがわかる。これにより
、アニール時に第１領域と第２領域と生じる実効的なアニール温度のむらを低減すること
が可能となる。
図１７を参照して本発明の実施例４に係る半導体装置の製造方法について説明する。図
１７は、半導体装置の一製造工程を示す断面図である。半導体装置の第１領域には、複数
の半導体素子が密に形成されている。半導体装置の第２領域には、半導体素子が疎に形成
されている。実施例１で説明したように、密に半導体素子が形成された領域（第１領域）
と、疎に半導体素子が形成された領域（第２領域）に対してフラッシュランプアニール光
によりアニールを行うと、第１領域と、第２領域との間でアニール温度に温度むらが生じ
る。
１７は、半導体装置の一製造工程を示す断面図である。半導体装置の第１領域には、複数
の半導体素子が密に形成されている。半導体装置の第２領域には、半導体素子が疎に形成
されている。実施例１で説明したように、密に半導体素子が形成された領域（第１領域）
と、疎に半導体素子が形成された領域（第２領域）に対してフラッシュランプアニール光
によりアニールを行うと、第１領域と、第２領域との間でアニール温度に温度むらが生じ
る。
本実施例では、フラッシュランプ光によるアニール前に、第１領域及び第２領域上に光
吸収膜（光反射膜であってもよい）を形成する。第２領域上の光吸収膜の表面には、フラ
ッシュランプア光の中心波長λ以下のピッチの凹凸を形成する。光吸収膜をこのように形
成することにより、第１領域と第２領域とで、フラッシュランプ光に対する熱輻射率を調
整することが可能となり、第１領域と第２領域とで、アニール温度の温度むらを低減する
ことが可能となる。
吸収膜（光反射膜であってもよい）を形成する。第２領域上の光吸収膜の表面には、フラ
ッシュランプア光の中心波長λ以下のピッチの凹凸を形成する。光吸収膜をこのように形
成することにより、第１領域と第２領域とで、フラッシュランプ光に対する熱輻射率を調
整することが可能となり、第１領域と第２領域とで、アニール温度の温度むらを低減する
ことが可能となる。
なお、前述した各実施例は、本発明の理解を容易にするためのものであり、本発明を限
定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更／改
良されうると共に、本発明にはその等価物も含まれる。例えば、実施例の説明では、アニ
ールの熱源としてフラッシュランプ光を用いているが、エキシマレーザー、ＹＡＧレーザ
ー、一酸化炭素ガス（ＣＯ）レーザー、二酸化炭素（ＣＯ２）レーザー等のレーザーであ
ってもよい。或いは、ハロゲンランプ等のＲＴＡ光源であってもよい。また、フラッシュ
ランプ光の光源としては、キセノン（Ｘｅ）、その他の希ガス、水銀、水素等を用いたフ
ラッシュランプ光源がある。
定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更／改
良されうると共に、本発明にはその等価物も含まれる。例えば、実施例の説明では、アニ
ールの熱源としてフラッシュランプ光を用いているが、エキシマレーザー、ＹＡＧレーザ
ー、一酸化炭素ガス（ＣＯ）レーザー、二酸化炭素（ＣＯ２）レーザー等のレーザーであ
ってもよい。或いは、ハロゲンランプ等のＲＴＡ光源であってもよい。また、フラッシュ
ランプ光の光源としては、キセノン（Ｘｅ）、その他の希ガス、水銀、水素等を用いたフ
ラッシュランプ光源がある。
また、実施例の説明では、イオン注入された不純物の活性化熱処理工程を用いて説明し
たが、不純物の活性化熱処理工程に限定されない。例えば、酸化膜、窒化膜等の絶縁膜形
成や膜質の改善、アモルファスシリコン或いはポリシリコン結晶の大粒径化等の熱処理工
程にも適用できることは勿論である。
たが、不純物の活性化熱処理工程に限定されない。例えば、酸化膜、窒化膜等の絶縁膜形
成や膜質の改善、アモルファスシリコン或いはポリシリコン結晶の大粒径化等の熱処理工
程にも適用できることは勿論である。
１０ 半導体基板
２０ 素子分離領域
３１ 半導体基板
３２ ｐウェル層
３３ ｎウェル層
３４ 素子分離絶縁膜
３５ ゲート絶縁膜
３６ ゲート電極
３７ 不純物注入層
３８、６２ 活性層
３９ ＳｉＯ２膜
６０ 側壁スペーサ
６１ 不純物注入層
１００、１０１ 第１領域
２００、２０１ 第２領域
４００ 光吸収膜
ＤＴ ダミートランジスタ
ｐ ピッチ
ｄ ダミートランジスタの幅
Ｄ 素子分離領域の幅
λｃ 中心波長
２０ 素子分離領域
３１ 半導体基板
３２ ｐウェル層
３３ ｎウェル層
３４ 素子分離絶縁膜
３５ ゲート絶縁膜
３６ ゲート電極
３７ 不純物注入層
３８、６２ 活性層
３９ ＳｉＯ２膜
６０ 側壁スペーサ
６１ 不純物注入層
１００、１０１ 第１領域
２００、２０１ 第２領域
４００ 光吸収膜
ＤＴ ダミートランジスタ
ｐ ピッチ
ｄ ダミートランジスタの幅
Ｄ 素子分離領域の幅
λｃ 中心波長
Claims (4)
- 複数のトランジスタが形成された第１領域と、
前記第１領域の周囲に配置され、複数のダミートランジスタが形成された第２領域とを
備え、
前記第２領域に形成された前記複数のダミートランジスタのピッチが、前記複数のトラ
ンジスタを形成する際に用いるフラッシュランプ光の中心波長以下であることを特徴とす
る半導体装置。 - 前記第２領域のダミートランジスタの素子形成領域の幅が、前記複数のダミートランジ
スタのピッチの半分以下であることを特徴とする請求項１記載の半導体装置。 - 複数のトランジスタが形成された、半導体基板上の第１領域と、
複数のトランジスタが形成された、前記半導体基板上の第２領域と、
前記第１領域と前記第２領域を区画する素子分離領域とを備え、
前記第１領域と前記第２領域の間の前記素子分離領域の幅が、前記第１領域及び前記第
２領域に形成された前記複数のトランジスタを形成する際に用いるフラッシュランプ光に
より前記半導体基板上に与えられる熱の熱拡散長より広いことを特徴とする半導体装置。 - 熱伝導率k、密度n、比熱ｃ、アニール時間Ｔとすると、前記熱拡散長Ｌが
Ｌ＝√(k/n/c×T)
で与えられることを特徴とする請求項３記載の半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010073713A JP2011205049A (ja) | 2010-03-26 | 2010-03-26 | 半導体集積回路 |
| US13/051,533 US20110233685A1 (en) | 2010-03-26 | 2011-03-18 | Semiconductor integrated circuit |
| US14/175,797 US20140217515A1 (en) | 2010-03-26 | 2014-02-07 | Semiconductor integrated circuit |
| US14/792,395 US20150311079A1 (en) | 2010-03-26 | 2015-07-06 | Semiconductor integrated circuit manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010073713A JP2011205049A (ja) | 2010-03-26 | 2010-03-26 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2011205049A true JP2011205049A (ja) | 2011-10-13 |
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ID=44655400
Family Applications (1)
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|---|---|---|---|
| JP2010073713A Pending JP2011205049A (ja) | 2010-03-26 | 2010-03-26 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (3) | US20110233685A1 (ja) |
| JP (1) | JP2011205049A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013182893A (ja) * | 2012-02-29 | 2013-09-12 | Toshiba Corp | イメージセンサ及びその製造方法 |
| WO2019171198A1 (ja) * | 2018-03-06 | 2019-09-12 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011014762A (ja) * | 2009-07-03 | 2011-01-20 | Toshiba Corp | 半導体装置及び半導体装置の製造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003188111A (ja) * | 2001-12-20 | 2003-07-04 | Mitsubishi Electric Corp | 半導体装置の製造方法およびフォトマスク作成方法 |
| JP2008192924A (ja) * | 2007-02-06 | 2008-08-21 | Toshiba Corp | 半導体装置の製造方法 |
| JP2009141075A (ja) * | 2007-12-05 | 2009-06-25 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2010219462A (ja) * | 2009-03-19 | 2010-09-30 | Renesas Electronics Corp | ウエハ温度シミュレーション装置、ウエハ温度シミュレーション方法及びそのプログラム |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3506645B2 (ja) * | 1999-12-13 | 2004-03-15 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
| KR100655439B1 (ko) * | 2005-08-26 | 2006-12-08 | 삼성전자주식회사 | 낸드형 플래시 메모리 장치 및 그 제조 방법 |
| JP5135743B2 (ja) * | 2005-09-28 | 2013-02-06 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
-
2010
- 2010-03-26 JP JP2010073713A patent/JP2011205049A/ja active Pending
-
2011
- 2011-03-18 US US13/051,533 patent/US20110233685A1/en not_active Abandoned
-
2014
- 2014-02-07 US US14/175,797 patent/US20140217515A1/en not_active Abandoned
-
2015
- 2015-07-06 US US14/792,395 patent/US20150311079A1/en not_active Abandoned
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003188111A (ja) * | 2001-12-20 | 2003-07-04 | Mitsubishi Electric Corp | 半導体装置の製造方法およびフォトマスク作成方法 |
| JP2008192924A (ja) * | 2007-02-06 | 2008-08-21 | Toshiba Corp | 半導体装置の製造方法 |
| JP2009141075A (ja) * | 2007-12-05 | 2009-06-25 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2010219462A (ja) * | 2009-03-19 | 2010-09-30 | Renesas Electronics Corp | ウエハ温度シミュレーション装置、ウエハ温度シミュレーション方法及びそのプログラム |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013182893A (ja) * | 2012-02-29 | 2013-09-12 | Toshiba Corp | イメージセンサ及びその製造方法 |
| US9281328B2 (en) | 2012-02-29 | 2016-03-08 | Kabushiki Kaisha Toshiba | Image sensor that includes a boundary region formed between a logic circuit region and an image-sensing element region and manufacturing method thereof |
| WO2019171198A1 (ja) * | 2018-03-06 | 2019-09-12 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JPWO2019171198A1 (ja) * | 2018-03-06 | 2021-02-12 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP7209692B2 (ja) | 2018-03-06 | 2023-01-20 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US12300752B2 (en) | 2018-03-06 | 2025-05-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
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| Publication number | Publication date |
|---|---|
| US20150311079A1 (en) | 2015-10-29 |
| US20140217515A1 (en) | 2014-08-07 |
| US20110233685A1 (en) | 2011-09-29 |
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