JP2011249362A

JP2011249362A - 集積回路装置

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Publication number: JP2011249362A
Application number: JP2010117652A
Authority: JP
Inventors: Takeshi Takeuchi; 健竹内; Teruyoshi Hatanaka; 輝義畑中; Koichi Ishida; 光一石田; Tadashi Yasufuku; 正安福; Makoto Takamiya; 真高宮; Takayasu Sakurai; 貴康桜井
Original assignee: University of Tokyo NUC
Current assignee: University of Tokyo NUC
Priority date: 2010-05-21
Filing date: 2010-05-21
Publication date: 2011-12-08
Anticipated expiration: 2030-05-21
Also published as: CN102270496B; JP5709197B2; CN102270496A; TW201216441A; US8514013B2; US20110298534A1; TWI524500B

Abstract

【課題】昇圧供給回路から供給される電圧を用いて動作する集積回路チップの数に応じてより適正に電源電圧を所定電圧まで昇圧する。
【解決手段】チャネル数検出回路５０は出力端子電圧Ｖｐｇｍが電圧Ｖ２に至るようトランジスタＮ２を制御する昇圧スイッチング制御が実行されている最中に出力端子電圧Ｖｐｇｍが降下したときには、降下後の出力端子電圧Ｖｐｇｍに基づいて動作チャネル数Ｎｃｈを検出し、スイッチング制御回路７０は動作チャネル数Ｎｃｈに基づいて調整したオン時間およびオフ時間の制御用クロック信号ＣＬＫを用いて昇圧スイッチング制御を実行する。これにより、昇圧スイッチング制御中に動作チャネル数Ｎｃｈが増加したときでも動作チャネル数Ｎｃｈに基づいてより適正に昇圧スイッチング制御を実行して、より適正に電源電圧を電圧Ｖ２まで昇圧することができる。
【選択図】図３

Description

本発明は、集積回路装置に関し、詳しくは、所定電圧で動作する集積回路が搭載された複数の集積回路チップと電源側電圧を所定電圧に昇圧して複数の集積回路チップの集積回路に供給可能な昇圧供給回路が搭載されたインターポーザとを備える集積回路装置に関する。

従来、この種の集積回路装置としては、フラッシュメモリが搭載された複数のフラッシュメモリチップを備え、各フラッシュメモリチップのフラッシュメモリを複数のバンクに分けてメモリインターリーブによりデータを読み書きしながら各フラッシュメモリチップの各々から並列にデータを読み書きするものが提案されている（例えば、非特許文献１参照）。この装置では、こうした制御により、データを高速に読み書きすることができるとしている。

Chanik Park, Prakash Talawar, Daesik Won, MyungJin Jung, JungBeen Im, Suksan Kim and Youngjoon Choi,「A High Performance Controller for NAND Flash-based Solid State Disk(NSSD)」, IEEE Non-Volatile Smiconductor Memory Workshop, pp.17-20, February 2006

上述の集積回路装置では、一般に、データを読み書きする際のフラッシュメモリチップが多くなるほど消費電力が大きくなるため、動作しているフラッシュメモリチップの数を少なくしてデータ転送の高速化より消費電力の抑制を優先させる制御が行われており、実際に動作しているフラッシュメモリチップの数は適宜変化する。また、上述の集積回路装置では、一般に、フラッシュメモリにデータを書き込む際に必要な書き込み用の高電圧を各フラッシュメモリチップのフラッシュメモリに供給するブーストコンバータが搭載されているが、ブーストコンバータで昇圧を行っている最中に実際に動作するフラッシュメモリチップの数、すなわち、ブーストコンバータの負荷が変化すると、電圧を適正に昇圧できない場合がある。例えば、ブーストコンバータで昇圧している最中に動作するフラッシュメモリチップの数が増加して負荷が増加したときに、増加前と同じオン時間でブーストコンバータのスイッチング素子を制御すると、電圧が書き込み用の高電圧に達するまでに要する時間が増加する。また、昇圧中に動作するフラッシュメモリチップの数が減少してブーストコンバータの負荷が減少するときに、チップ数の減少前と同じオン時間でブーストコンバータのスイッチング素子を制御すると、必要以上に早期に書き込み用の高電圧を出力して、無駄に電力を消費してしまう。したがって、動作するチップ数の増減に応じてより適正に電圧を昇圧することが望まれている。

本発明の集積回路装置は、昇圧供給回路から供給される電圧を用いて動作する集積回路チップの数に応じてより適正に電源電圧を所定電圧まで昇圧することを主目的とする。

本発明の集積回路装置は、上述の主目的を達成するために以下の手段を採った。

本発明の第１の集積回路装置は、
所定電圧で動作する集積回路が搭載された複数の集積回路チップと、電源側から供給される電源側電圧を前記所定電圧に昇圧して前記複数の集積回路チップの集積回路に供給可能な昇圧供給回路と前記複数の集積回路チップのうち少なくとも１つの集積回路チップを選択して該選択した集積回路チップの集積回路が前記昇圧供給回路から供給される電圧を用いて動作するよう前記集積回路を制御するチップ制御回路とが搭載されたインターポーザと、を備える集積回路装置であって、
前記チップ制御回路は、所定の制御信号に基づいて前記選択する集積回路チップの数を変更可能な回路であり、
前記昇圧供給回路は、
前記電源側電圧が供給される入力端子と前記集積回路チップの集積回路に電圧を供給する出力端子との間に直列に接続されたインダクタと、前記インダクタと前記出力端子との間に直列に接続され電流を前記入力端子から前記出力端子に向かう方向へ整流する整流素子と、前記インダクタと前記整流素子との間で前記インダクタからみて前記出力端子に並列に接続されたスイッチング素子と、を有するブーストコンバータと、
該ブーストコンバータの出力端子の電圧である出力端子電圧が前記所定電圧に至るよう前記スイッチング素子を制御する昇圧スイッチング制御が実行されている最中に前記出力端子電圧が降下したときには、該降下後の出力端子電圧に基づいて前記昇圧供給回路から供給される電圧を用いて動作している集積回路チップの数である動作チップ数を検出するチップ数検出回路と、
前記検出された動作チップ数に基づいて調整したオン時間およびオフ時間の制御用クロック信号を生成し、該生成した制御用クロック信号を用いて前記昇圧スイッチング制御を実行するスイッチング制御回路と、
を有する回路であることを要旨とする。

この本発明の第１の集積回路装置では、チップ数検出回路はブーストコンバータの出力端子の電圧である出力端子電圧が所定電圧に至るようスイッチング素子を制御する昇圧スイッチング制御が実行されている最中に出力端子電圧が降下したときには、降下後の出力端子電圧に基づいて昇圧供給回路から供給される電圧を用いて動作している集積回路チップの数である動作チップ数を検出し、スイッチング回路は検出された動作チップ数に基づいて調整したオン時間およびオフ時間の制御用クロック信号を生成し、生成した制御用クロック信号を用いて昇圧スイッチング制御を実行する。これにより、動作チップ数に基づいてより適正に昇圧スイッチング制御を実行して、より適正に電源側電圧を所定電圧まで昇圧することができる。

こうした本発明の第１の集積回路装置において、前記チップ制御回路は、前記所定の制御信号に基づいて前記選択する集積回路チップの数を第１のチップ数から該第１のチップ数より多い第２のチップ数に変更可能な回路であり、前記昇圧供給回路のチップ数検出回路は、前記昇圧スイッチング制御が実行されている最中に第１の判定用参照電圧以上の電圧から前記動作チップ数が前記第１のチップ数から前記第２のチップ数に変更されたことを判定するための電圧であり前記第１の判定用参照電圧未満の第２の判定用参照電圧未満に前記出力端子の電圧が至ったときには、前記動作チップ数が前記第２のチップ数であることを検出する回路であるものとすることができる。こうすれば、より適正に動作チップ数を検出してより適正に電源側電圧を所定電圧まで昇圧することができる。

また、本発明の第１の集積回路装置において、前記昇圧供給回路のチップ数検出回路は、前記出力端子電圧が高くなるほど高くなる傾向に前記第１の判定用参照電圧および前記第２の判定用参照電圧を生成して出力する増加側参照電圧生成出力回路と、前記昇圧スイッチング制御が実行されている最中に前記出力端子の電圧が前記生成された第１の判定用参照電圧以上の電圧から前記生成された第２の判定用参照電圧未満の電圧に至ったときには前記動作チップ数が前記第２のチップ数であることを検出する増加側検出回路と、を有する回路であるものとすることもできる。昇圧スイッチング制御が実行されている最中には出力端子電圧が変化するため、第１の判定用参照電圧および第２の判定用参照電圧を出力端子電圧に拘わらずに一定の値とすると動作チップ数を適正に検出できない場合があるが、参照電圧生成出力回路で出力端子電圧が高くなるほど高くなる傾向に第１の判定用参照電圧および第２の判定用参照電圧を生成して、こうして生成した第１の判定用参照電圧および第２の判定用参照電圧を用いて動作チップ数を検出することにより、より適正に動作チップ数を検出してより適正に電源側電圧を所定電圧まで昇圧することができる。

さらに、本発明の第１の集積回路装置において、前記チップ制御回路は、前記所定の制御信号に基づいて前記選択する集積回路チップの数を前記第１のチップ数から前記第２のチップ数または前記第１のチップ数から該第２のチップ数より多い第３のチップ数に変更可能な回路であり、前記昇圧供給回路のチップ数検出回路は、前記昇圧スイッチング制御が実行されている最中、前記出力端子電圧が前記第１の判定用参照電圧以上の電圧から前記第２の判定用参照電圧未満であって前記第３の判定用参照電圧以上の電圧に至ったときには前記動作チップ数が前記第２のチップ数であることを検出し、前記出力端子電圧が前記第１の判定用参照電圧以上の電圧から前記第３の判定用参照電圧未満の電圧に至ったときには前記動作チップ数が前記第３のチップ数であることを検出するものとすることもできる。こうすれば、チップ制御回路が選択する集積回路チップの数を第１のチップ数から第２のチップ数または第１のチップ数から第２のチップ数より多い第３のチップ数に変更可能な回路である場合でも、より適正に動作チップ数を検出してより適正に電源側電圧を所定電圧まで昇圧することができる。

そして、本発明の第１の集積回路装置において、前記昇圧供給回路のチップ数検出回路は、前記昇圧スイッチング制御が実行されている最中に前記出力端子電圧が所定期間内に所定電圧以上に上昇したときには、該上昇後の出力端子電圧に基づいて前記動作チップ数を検出する回路であるものとすることもできる。こうすれば、より適正に動作チップ数を検出してより適正に電源側電圧を所定電圧まで昇圧することができる。

また、昇圧スイッチング制御が実行されている最中に出力端子電圧が所定上昇電圧以上に上昇したときには上昇後の出力端子電圧に基づいて動作チップ数を検出する態様の本発明の第１の集積回路装置において、前記チップ制御回路は、前記所定の制御信号に基づいて前記選択する集積回路チップの数を第４のチップ数から該第４のチップ数より少ない第５のチップ数に変更可能な回路であり、前記昇圧供給回路のチップ数検出回路は、前記昇圧スイッチング制御が実行されている最中に前記出力端子電圧が第３の判定用参照電圧以上になると共に前記出力端子電圧が前記第３の判定用参照電圧以上となってから所定時間内に前記動作チップ数が前記第４のチップ数から前記第５のチップ数に変更されたことを判定するための電圧であって前記第３の判定用参照電圧より高い第４の判定用参照電圧を前記出力端子電圧が超えたときには、前記動作チップ数が前記第５のチップ数であることを検出する回路であるものとすることができる。こうすれば、より適正に動作チップ数を検出してより適正に電源側電圧を所定電圧まで昇圧することができる。

さらに、昇圧スイッチング制御が実行されている最中に出力端子電圧が所定上昇電圧以上に上昇したときには上昇後の出力端子電圧に基づいて動作チップ数を検出する態様の本発明の第１の集積回路装置おいて、前記昇圧供給回路のチップ数検出回路は、前記出力端子電圧が高くなるほど高くなる傾向に前記第３の判定用参照電圧および前記第４の判定用参照電圧を生成して出力する減少側参照電圧生成出力回路と、前記昇圧スイッチング制御が実行されている最中に前記出力端子の電圧が前記生成された第３の判定用参照電圧以上になると共に該出力端子の電圧が前記生成された第３の判定用参照電圧以上となってから前記所定時間内に前記出力端子電圧が前記生成された第４の判定用参照電圧を超えたときには前記動作チップ数が前記第５のチップ数であることを検出する減少側検出回路と、を有する回路であるものとすることができる。昇圧スイッチング制御が実行されている最中には出力端子電圧が変化するため、第３の判定用参照電圧および第４の判定用参照電圧を出力端子電圧に拘わらずに一定の値とすると動作チップ数を適正に検出できない場合があるが、減少側参照電圧生成出力回路で出力端子電圧が高くなるほど高くなる傾向に第３の判定用参照電圧および第４の判定用参照電圧を生成して、こうして生成した第３の判定用参照電圧および第４の判定用参照電圧を用いて動作チップ数を検出することにより、より適正に動作チップ数を検出してより適正に電源側電圧を所定電圧まで昇圧することができる。

そして、昇圧スイッチング制御が実行されている最中に出力端子電圧が所定上昇電圧以上に上昇したときには上昇後の出力端子電圧に基づいて動作チップ数を検出する態様の本発明の第１の集積回路装置において、前記チップ制御回路は、前記所定の制御信号に基づいて前記選択する集積回路チップの数を前記第４のチップ数から前記第５のチップ数または前記第４のチップ数から該第５のチップ数より少ない第６のチップ数に変更可能な回路であり、前記昇圧供給回路の前記チップ数検出回路は、前記昇圧スイッチング制御が実行されている最中、前記出力端子電圧が前記第３の判定用参照電圧以上になると共に前記出力端子電圧が前記第３の判定用参照電圧以上となってから所定時間内に前記出力端子電圧が前記第４の判定用参照電圧より高く該第４の判定用参照電圧より高い第５の判定用参照電圧以下となったときには前記動作チップ数が前記第５のチップ数であることを検出し、前記出力端子電圧が前記第３の判定用参照電圧以上になると共に前記出力端子電圧が前記第３の判定用参照電圧以上となってから所定時間内に前記出力端子電圧が前記第５の判定用参照電圧より高くなったときには前記動作チップ数が前記第６のチップ数であることを検出する回路であるものとすることもできる。こうすれば、チップ制御回路が所定の制御信号に基づいて選択する集積回路チップの数を第４のチップ数から第５のチップ数または第４のチップ数から第５のチップ数より少ない第６のチップ数に変更可能な回路である場合でも、より適正に動作チップ数を検出してより適正に電源側電圧を所定電圧まで昇圧することができる。

本発明の第２の集積回路装置は、
所定電圧で動作する集積回路が搭載された複数の集積回路チップと、電源側から供給される電源側電圧を前記所定電圧に昇圧して前記複数の集積回路チップの集積回路に供給可能な昇圧供給回路と前記複数の集積回路チップのうち少なくとも１つの集積回路チップを選択して該選択した集積回路チップの集積回路が前記昇圧供給回路から供給される電圧を用いて動作するよう前記集積回路を制御するチップ制御回路とが搭載されたインターポーザと、を備える集積回路装置であって、
前記チップ制御回路は、所定の制御信号に基づいて前記選択する集積回路チップの数を変更可能な回路であり、
前記昇圧供給回路は、
前記電源側電圧が供給される入力端子と前記集積回路チップの集積回路に電圧を供給する出力端子との間に直列に接続されたインダクタと、前記インダクタと前記出力端子との間に直列に接続され電流を前記入力端子から前記出力端子に向かう方向へ整流する整流素子と、前記インダクタと前記整流素子との間で前記インダクタからみて前記出力端子に並列に接続されたスイッチング素子と、を有するブーストコンバータと、
該ブーストコンバータの出力端子の電圧である出力端子電圧が前記所定電圧に至るよう前記スイッチング素子を制御する昇圧スイッチング制御が実行されている最中に前記出力端子電圧が所定期間内に所定電圧以上の電圧に上昇したときには、該上昇後の出力端子電圧に基づいて前記昇圧供給回路から供給される電圧を用いて動作している集積回路チップの数である動作チップ数を検出するチップ数検出回路と、
前記検出された動作チップ数に基づいて調整したオン時間およびオフ時間の制御用クロック信号を生成し、該生成した制御用クロック信号を用いて前記昇圧スイッチング制御を実行するスイッチング制御回路と、
を有する回路であることを要旨とする。

この本発明の第２の集積回路装置では、チップ数検出回路はブーストコンバータの出力端子の電圧である出力端子電圧が所定電圧に至るようスイッチング素子を制御する昇圧スイッチング制御が実行されている最中に出力端子電圧が所定上昇電圧量以上上昇したときには、上昇後の出力端子電圧に基づいて昇圧供給回路から供給される電圧を用いて動作している集積回路チップの数である動作チップ数を検出し、スイッチング回路は検出された動作チップ数に基づいて調整したオン時間およびオフ時間の制御用クロック信号を生成し、生成した制御用クロック信号を用いて昇圧スイッチング制御を実行する。これにより、動作チップ数に基づいてより適正に昇圧スイッチング制御を実行して、より適正に電源側電圧を所定電圧まで昇圧することができる。

こうした本発明の第１，第２の集積回路装置において、前記スイッチング制御回路は、前記検出された動作チップ数が所定数以下であるときには前記出力端子電圧の迅速な上昇より前記昇圧スイッチング制御に伴う消費電力の低減を優先するよう調整したオン時間およびオフ時間の前記制御用クロック信号を生成し、前記検出された動作チップ数が前記所定数を超えているときには前記昇圧スイッチング制御に伴う消費電力の低減より前記出力端子電圧の迅速な上昇を優先するよう調整したオン時間およびオフ時間の前記制御用クロック信号を生成する回路であるものとすることもできる。こうすれば、動作チップ数が所定数以下であるときに出力端子電圧の迅速な上昇より前記昇圧スイッチング制御に伴う消費電力の低減を優先しながら電源側電圧を所定電圧まで昇圧することができる。また、動作チップ数が所定数を超えているときに昇圧スイッチング制御に伴う消費電力の低減より出力端子電圧の迅速な上昇を優先しながら電源側電圧を所定電圧まで昇圧することができる。

また、本発明の第１，第２の集積回路装置において、前記集積回路チップに搭載されている集積回路は、フラッシュメモリであるものとすることもできる。

本発明の一実施例としてコンピュータの内部記憶装置としてＳＳＤ（Solid State Disk）１０の構成の概略を示す構成図である。ＮＡＮＤコントローラ３２および２４個のフラッシュメモリチップ２２の構成の概略を示す構成図である。インターポーザ３０に搭載された昇圧回路４０の構成の概略を示す回路図である。参照電圧発生回路５６の構成の概略を示す回路図である。動作チャネル数Ｎｃｈが１個から１６個に増加したときの出力端子電圧Ｖｐｇｍの時間変化の一例を示す説明図である。動作チャネル数Ｎｃｈが１６個から１個に減少したときの出力端子電圧Ｖｐｇｍの時間変化の一例を示す説明図である。判定用参照電圧Ｖｒｅｆ１，Ｖｒｅｆ２，Ｖｒｅｆ３の時間変化の一例を示す説明図である。増加側検出回路５８の構成の概略を示す回路図である。減少側検出回路６０の構成の概略を示す回路図である。オンオフ時間設定用テーブルの一例を示す説明図である。オシレータ７６の構成の概略を示す回路図である。動作チャネル数Ｎｃｈと立ち上がり時間と一例を示す説明図である。動作チャネル数Ｎｃｈと１チャネルあたりの消費電力の一例を示す説明図である。変形例のブーストコンバータ４２Ｂの構成の概略を示す回路図である。

次に、本発明を実施するための形態を実施例を用いて説明する。

図１は、本発明の一実施例としてコンピュータの内部記憶装置としてＳＳＤ（Solid State Disk）１０の構成の概略を示す構成図である。ＳＳＤ１０は、ＤＲＡＭ（Dynamic Random Access Memory）が搭載されたシリコンチップとしてのＤＲＡＭチップ２０と、ＮＡＮＤ型のフラッシュメモリが搭載されたシリコンチップである複数積層されたフラッシュメモリチップ２２と、最上面に配置されたインターポーザ３０とを備える。ＳＳＤ１０には、図示しない外部の電源から電源電圧として電圧Ｖ１（例えば、１，６Ｖ，１．８Ｖ，２．０Ｖなど）が供給されており、実施例では、ＤＲＡＭチップ２０に搭載されているＤＲＡＭは電圧Ｖ１で動作するものとし、フラッシュメモリチップ２２に搭載されているフラッシュメモリは書き込み電圧が電圧Ｖ２（例えば、１８Ｖ，２０Ｖ，２２Ｖなど）で読み出し電圧が電圧Ｖ１であるものとした。なお、ＤＲＡＭチップ２０やフラッシュメモリチップ２２にはチップの表面から裏面へ貫通する図示しないスルーホールが形成されており、ＤＲＡＭチップ２０やフラッシュメモリチップ２２間は、スルーホールを導電性の比較的高い金属材料（例えば、銅など）で埋め込んで形成した接続配線で電気的に接続されている。実施例では、説明のため、２４個のフラッシュメモリチップ２２が積層されているものとしたが、フラッシュメモリチップ２２の数は２個以上であれば如何なる数としても構わない。

インターポーザ３０には、フラッシュメモリチップ２２に搭載されているフラッシュメモリを制御するためのＮＡＮＤコントローラ３２や電源から供給された電圧Ｖ１を電圧Ｖ２に昇圧してフラッシュメモリチップ２２に供給する昇圧回路４０，昇圧回路４０やＮＡＮＤコントローラ３２からの接続配線（図示せず）などが搭載されている。ＮＡＮＤコントローラ３２は、図２に示すように、２４個のフラッシュメモリチップ２２とチャネル１〜２４を介してデータを転送できるよう構成されており、コンピュータの図示しないＣＰＵからデータの書き込み要求信号が入力されたときには、ＣＰＵから入力される制御信号に基づいて２４個のフラッシュメモリチップ２２のうち少なくとも１つのフラッシュメモリチップ２２を選択して、選択したフラッシュメモリチップ２２が昇圧回路４０からの電圧を用いて動作するようフラッシュメモリチップ２２に搭載したフラッシュメモリを制御する。こうして選択されるフラッシュメモリチップ２２の数（以下、「動作チャネル数」という）Ｎｃｈは、制御信号に応じて適宜変化する。

図３は、インターポーザ３０に搭載された昇圧回路４０の構成の概略を示す回路図である。昇圧回路４０は、入力端子Ｖｉｎに供給された電圧Ｖ１を昇圧して出力端子Ｖｏｕｔからフラッシュメモリチップ２２のフラッシュメモリに出力するブーストコンバータ４２と、出力端子Ｖｏｕｔからの電圧を用いて動作チャネル数Ｎｃｈを検出するチャネル数検出回路５０と、チャネル数検出回路５０で検出された動作チャネル数Ｎｃｈに基づいて調整したオン時間およびオフ時間の制御用クロック信号ＣＬＫを用いてブーストコンバータ４２の出力端子Ｖｏｕｔの電圧である出力端子電圧Ｖｐｇｍが電圧Ｖ２に至るようブーストコンバータ４２を制御する昇圧スイッチング制御を実行するスイッチング制御回路７０とから構成されている。

ブーストコンバータ４２は、入力端子Ｖｉｎと出力端子Ｖｏｕｔとの間に直列に接続されたインダクタＬと、ゲートとソースとが互いに接続されておりソースがインダクタＬに接続されると共にドレインが出力端子Ｖｏｕｔに接続されたエンハンスメント型のＮＭＯＳ（N-channel Metal Oxide Semiconductor)トランジスタＮ１（以下、トランジスタＮ１という）と、インダクタＬとトランジスタＮ１との間でインダクタＬからみて出力端子Ｖｏｕｔに並列に接続されたデプレッション型のＮＭＯＳトランジスタＮ２（以下、トランジスタＮ２という）と、を備え、トランジスタＮ２は、スイッチング制御回路７０からの制御用クロック信号ＣＬＫによりスイッチングが制御されている。

チャネル数検出回路５０は、外部から供給される電源電圧Ｖｄｄ（ここでは、電圧Ｖ１）と出力端子電圧Ｖｐｇｍとを用いて出力端子電圧Ｖｐｇｍの増減を判定するための判定用参照電圧Ｖｒｅｆ１，Ｖｒｅｆ２，Ｖｒｅｆ３を生成する参照電圧発生回路５６と、スイッチング制御回路７０により昇圧スイッチング制御が実行されている最中に動作チャネル数Ｎｃｈが増加したときに増加後の動作チャネル数Ｎｃｈを検出する増加側検出回路５８と、スイッチング制御回路７０により昇圧スイッチング制御が実行されている最中に動作チャネル数Ｎｃｈが減少したときに減少後の動作チャネル数Ｎｃｈを検出する減少側検出回路６０と、出力端子電圧Ｖｐｇｍが電圧Ｖ２に至ったときにスタンバイ信号ＳＴＢを出力する目標電圧検出回路６２と、を備える。

参照電圧発生回路５６は、出力端子電圧Ｖｐｇｍをデジタル値に変換して出力するＡ／Ｄコンバータ５６ａと、供給された電源電圧Ｖｄｄから複数の基準電圧Ｖｓ１〜Ｖｓｎ（ｎは、値２以上の整数）を生成する基準電圧発生回路５６ｂと、Ａ／Ｄコンバータ５６ａからの出力端子電圧Ｖｐｇｍと基準電圧発生回路５６ｂからの基準電圧Ｖｓ１〜Ｖｓｎとが入力され出力端子電圧Ｖｐｇｍに基づいて出力端子電圧Ｖｐｇｍの増減を判定するための参照電圧Ｖｒｅｆ１，Ｖｒｅｆ２，Ｖｒｅｆ３を基準電圧Ｖｓ１〜Ｖｓｎから選択して出力する選択回路５６ｃと、から構成されている。選択回路５６ｃは、１サイクル前の制御用クロック信号ＣＬＫでトランジスタＮ２をオンしているときの１サイクル前出力端子電圧Ｖｐｒｅを記憶しており、基準電圧Ｖｓ１〜Ｖｓｎのうち１サイクル前出力端子電圧Ｖｐｒｅより若干高い電圧を判定用参照電圧Ｖｒｅｆ１として選択して出力するものとした。すなわち、判定用参照電圧Ｖｒｅｆ１は、出力端子電圧Ｖｐｇｍが上昇しているか否かを判定するための閾値である。また、選択回路５６ｃは、予め検出すべき動作チャネル数Ｎｃｈの増加パターンＰｉｔａｇ（例えば、動作チャネル数Ｎｃｈが１個から４個に増加など）と予め検出すべき動作チャネル数Ｎｃｈの減少パターンＰｄｔａｇ（例えば、動作チャネル数Ｎｃｈが４個から１個に減少など）とを記憶しており、動作チャネル数Ｎｃｈが定めた増加パターンＰｉｔａｇで増加して出力端子電圧Ｖｐｇｍが下降したときの出力端子電圧Ｖｐｇｍの最小値である電圧Ｖｌより若干高く出力端子電圧Ｖｐｇｍが高いほど高くなる電圧を出力端子電圧Ｖｐｇｍに基づいて基準電圧Ｖｓ１〜Ｖｓｎから選択して判定用参照電圧Ｖｒｅｆ２として選択して出力し、動作チャネル数Ｎｃｈが定めた減少パターンＰｄｔａｇで減少して出力端子Ｖｐｇｍが上昇したときの出力端子電圧Ｖｐｇｍの最大値である電圧Ｖｈより若干低い電圧を出力端子電圧Ｖｐｇｍに基づいて基準電圧Ｖｓ１〜Ｖｓｎから判定用参照電圧Ｖｒｅｆ３として選択して出力する。したがって基準電圧発生回路５６ｂは、こうした判定用参照電圧Ｖｒｅｆ１〜Ｖｒｅｆ３として用いると想定される電圧を基準電圧Ｖｓ１〜Ｖｓｎとして出力するよう構成されている。ここで、選択回路５６ｃから、こうした判定用参照電圧Ｖｒｅｆ２，Ｖｒｅｆ３を出力する理由について説明する。

図５は、動作チャネル数Ｎｃｈが１個から１６個に増加したときの出力端子電圧Ｖｐｇｍの時間変化の一例を示す説明図である。動作チャネル数Ｎｃｈが一定である場合、スイッチング制御回路７０による昇圧スイッチング制御により出力端子電圧Ｖｐｇｍが電圧Ｖ２に向けてステップ状に上昇していく。昇圧スイッチング制御が実行されている最中に動作チャネル数Ｎｃｈが増加すると、ブーストコンバータ４２の出力端子Ｖｏｕｔに接続されている負荷容量が増えるため、図示するように、出力端子電圧Ｖｐｇｍが降下して電圧Ｖｌに至る。電圧Ｖｌは、出力端子電圧Ｖｐｇｍと動作チャネル数Ｎｃｈの増加パターンＰｉｔａｇとを用いて定めることができ、増加後の動作チャネル数Ｎｃｈが多いほどブーストコンバータ４２の出力端子Ｖｏｕｔの負荷容量が大きくなるため電圧Ｖｌが低くなり、降下する前の出力端子電圧Ｖｐｇｍが高いほど電圧Ｖｌが高くなる。したがって、判定用参照電圧Ｖｒｅｆ２を電圧Ｖ１より若干高く出力端子電圧Ｖｐｇｍが高くなるほど高い電圧として出力し、出力端子電圧Ｖｐｇｍと判定用参照電圧Ｖｒｅｆ２とを比較することにより、動作チャネル数Ｎｃｈが予め定めた増加パターンＰｉｔａｇで増加したか否かを判定することができる。判定用参照電圧Ｖｒｅｆ２は、こうした判定を行うための閾値として生成したのである。

図６は、動作チャネル数Ｎｃｈが１６個から１個に減少したときの出力端子電圧Ｖｐｇｍの時間変化の一例を示す説明図である。図示するように、動作チャネル数Ｎｃｈが減少すると、ブーストコンバータの出力端子Ｖｏｕｔの負荷容量が減るため、出力端子電圧Ｖｐｇｍが昇圧スイッチング制御による電圧の上昇量を超えた電圧Ｖｈまで上昇する。電圧Ｖｈは、減少後の動作チャネル数Ｎｃｈが少ないほどブーストコンバータの出力端子Ｖｏｕｔの負荷容量の小さくなるため高くなり、上昇前の出力端子電圧Ｖｐｇｍが高いほど電圧Ｖｖｈも高くなる。したがって、判定用参照電圧Ｖｒｅｆ３を電圧Ｖｈより若干高く出力端子電圧Ｖｐｇｍが高くなるほど高い電圧として出力して、出力端子電圧Ｖｐｇｍと判定用参照電圧Ｖｒｅｆ３とを比較することで、動作チャネル数Ｎｃｈが予め定めた検出すべき減少パターンＰｄｔａｇで減少したか否かを判定することができる。判定用参照電圧Ｖｒｅｆ３は、こうした判定を行うための閾値として生成したのである。こうして生成された判定用参照電圧Ｖｒｅｆ１，Ｖｒｅｆ２，Ｖｒｅｆ３の時間変化の一例を図７に示す。

増加側検出回路５８は、図８に示すように、複数の検出回路５９から構成されている。検出回路５９は、出力端子電圧Ｖｐｇｍと判定用参照電圧Ｖｒｅｆ１とを比較して出力端子電圧Ｖｐｇｍが判定用参照電圧Ｖｒｅｆ１より低いときには低電圧の論理信号（以下、「ローの信号」という）を出力すると共に出力端子電圧Ｖｐｇｍが判定用参照電圧Ｖｒｅｆ１以上であるときには高電圧の論理信号（以下、「ハイの信号」という）を出力するコンパレータ５９ａと、出力端子電圧Ｖｐｇｍと判定用参照電圧Ｖｒｅｆ２とを比較して出力端子電圧Ｖｐｇｍが判定用参照電圧Ｖｒｅｆ２以上のときにはローの信号を出力する出力端子電圧Ｖｐｇｍが判定用参照電圧Ｖｒｅｆ２未満のときにはハイの信号を出力するコンパレータ５９ｂと、制御用クロック信号と逆相のリセット信号とコンパレータ５９ａ，５９ｂからの信号とが入力されリセット信号がハイの信号であるときまたはコンパレータ５９ａ，５９ｂからの信号のいずれかがローの信号であるときに端子Ｌ２からローの信号を出力しリセット信号がローの信号である状態でコンパレータ５９ａ，５９ｂからハイの信号が入力されているときに端子Ｌ２からハイの信号を出力する論理回路５９ｃとを備えている。検出回路５９には、検出すべき動作チャネル数Ｎｃｈの増加パターンＰｉｔａｇの判定用参照電圧Ｖｒｅｆ１，Ｖｒｅｆ２が供給されており、リセット信号がローの信号である期間中、すなわち、制御用クロック信号ＣＬＫがハイとなっている期間に出力端子電圧Ｖｐｇｍが判定用参照電圧Ｖｒｅｆ１以上となってから判定用参照電圧Ｖｒｅｆ２未満になったときに、端子Ｌ２からハイの信号を出力する。ここで、判定用参照電圧Ｖｒｅｆ１は力端子電圧Ｖｐｇｍが昇圧されているか否かを判定するための閾値であり、判定用参照電圧Ｖｒｅｆ２は動作チャネル数Ｎｃｈが予め定めた増加パターンＰｉｔａｇで増加したか否かを判定するための閾値であるから、端子Ｌ２からハイの信号が出力されたときには、動作チャネル数Ｎｃｈが増加パターンＰｉｔａｇで増加したことになる。このように、検出回路５９は、動作チャネル数Ｎｃｈの増加パターンＰｉｔａｇを検出することができる。

１つの検出回路５９は１つの増加パターンＰｉｔａｇのみ検出可能であるため、増加側検出回路５８に含まれる検出回路の５９の数は、想定しうる全て増加パターンＰｉｔａｇと同じ数になるよう構成されている。例えば、動作チャネル数Ｎｃｈが１個から２個、１個から３個、１個から４個に増加することを検出する場合には、増加側検出回路５８は動作チャネル数Ｎｃｈが１個から２個、１個から３個、１個から４個に増加することを検出するための３つの検出回路５９から構成され、各検出回路５９には動作チャネル数Ｎｃｈが１個であるときの判定用参照電圧Ｖｒｅｆ１を供給すると共に動作チャネル数Ｎｃｈが１個から２個、１個から３個、１個から４個に増加するときの判定用参照電圧Ｖｒｅｆ２が供給される。動作チャネル数Ｎｃｈが１個から２個に増加すると動作チャネル数Ｎｃｈが１個から２個に増加するときの参照電圧Ｖｒｅｆ２が供給された検出回路５９の端子Ｌ２のみがハイの信号を出力し、動作チャネル数Ｎｃｈが１個から４個に増加すると動作チャネル数Ｎｃｈが１個から２個，１個から３個、１個から４個に増加するときの参照電圧Ｖｒｅｆ２が供給された３個の検出回路５９の端子Ｌ２がハイの信号を出力する。したがって、複数の端子Ｌ２がハイのときには、最も動作チャネル数Ｎｃｈの増加量が大きい増加パターンＰｉｔａｇを実際の増加パターンとして検出することにより、増加パターン、すなわち、増加後の動作チャネル数Ｎｃｈを検出することができる。

減少側検出回路６０は、図９に示すように、複数の検出回路６１から構成されている。検出回路６１は、出力端子電圧Ｖｐｇｍと参照電圧Ｖｒｅｆ３とを比較して出力端子電圧Ｖｐｇｍが判定用参照電圧Ｖｒｅｆ３未満のときにはハイの信号を出力し出力端子電圧Ｖｐｇｍが判定用参照電圧Ｖｒｅｆ３以上のときにはローの信号を出力するコンパレータ６１ａと、出力端子電圧Ｖｐｇｍと判定用参照電圧Ｖｒｅｆ１とを比較して出力端子電圧Ｖｐｇｍが判定用参照電圧Ｖｒｅｆ１未満のときにはハイの信号を出力する出力端子電圧Ｖｐｇｍが判定用参照電圧Ｖｒｅｆ１以上のときにはローの信号を出力するコンパレータ６１ｂと、制御用クロック信号と逆相のリセット信号がハイの信号であるときやコンパレータ６１ａの出力信号およびコンパレータ６１ｂの出力信号を制御クロック信号ＣＬＫの２周期分の時間遅延させた信号の少なくとも一方がハイの信号であるときには端子Ｌ３からローの信号を出力すると共に制御用クロック信号と逆相のリセット信号がハイの信号であるときにコンパレータ６１ａの出力信号とコンパレータ６１ｂの出力信号を制御用クロック信号ＣＬＫの２周期分の時間遅延させた信号が共にローであるときには端子Ｌ３からハイの信号を出力する論理回路６１ｃとを備えている。検出回路６１には、検出すべき動作チャネル数Ｎｃｈの減少パターンＰｄｔａｇの判定用参照電圧Ｖｒｅｆ１，Ｖｒｅｆ３が供給されており、制御用クロック信号の２周期分の時間内に出力端子電圧Ｖｐｇｍが判定用参照電圧Ｖｒｅｆ１，Ｖｒｅｆ３を超えたときに、リセット信号がローの信号になったタイミング、すなわち、制御用クロック信号ＣＬＫがハイの信号になったタイミングで端子Ｌ３からハイの信号を出力する。ここで、制御用クロック信号の２周期分の時間内に出力端子電圧Ｖｐｇｍが判定用参照電圧Ｖｒｅｆ１，Ｖｒｅｆ３を超えたときを考えるのは、動作チャネル数Ｎｃｈが一定であるときでも昇圧スイッチング制御により出力端子電圧Ｖｐｇｍが上昇するため、動作チャネル数Ｎｃｈが一定であるときの出力端子電圧Ｖｐｇｍの上昇と動作チャネル数Ｎｃｈが減少したときの出力端子電圧Ｖｐｇｍの上昇とを判別するためである。判定用参照電圧Ｖｒｅｆ１は、上述したように、出力端子電圧Ｖｐｇｍが昇圧されているか否かを判定するための閾値であり、判定用参照電圧Ｖｒｅｆ３は動作チャネル数Ｎｃｈが予め定めた減少パターンＰｄｔａｇで減少したか否かを判定するための閾値であるから、端子Ｌ３からハイの信号が出力されたときには、動作チャネル数Ｎｃｈが減少パターンＰｄｔａｇで減少したことになる。このように、検出回路６１は、動作チャネル数Ｎｃｈの減少パターＰｄｔａｇを検出することができる。

１つの検出回路６１は１つの減少パターンＰｄｔａｇのみ検出可能であるため、減少側検出回路６０に含まれる検出回路６１の数は、想定される全ての減少パターンＰｉｔａｇと同じ数になるよう構成されている。例えば、動作チャネル数Ｎｃｈが４個から３個、４個から２個、４個から１個に減少するときには、動作チャネル数Ｎｃｈが４個から３個、４個か２個、４個から１個に減少することを検出するための３つの検出回路５９を用意し、各検出回路６１には動作チャネル数Ｎｃｈが４個であるときの参照電圧Ｖｒｅｆ１を供給すると共に動作チャネル数Ｎｃｈが４個から１個、４個から２個、４個から１個に減少するときの参照電圧Ｖｒｅｆ３をそれぞれ供給することにより、動作チャネル数Ｎｃｈが４個から３個に減少すると動作チャネル数Ｎｃｈが４個から３個に減少するときの参照電圧Ｖｒｅｆ３が供給された検出回路５９の端子Ｌ３のみがハイの信号を出力し、動作チャネル数Ｎｃｈが４個から１個に減少すると動作チャネル数Ｎｃｈが４個から３個，４個から２個、４個から１個に減少するときの参照電圧Ｖｒｅｆ３が供給された３個の検出回路５９の端子Ｌ３がハイの信号を出力する。したがって、複数の端子Ｌ３がハイの信号を出力しているときには、最も動作チャネル数Ｎｃｈの減少量が大きい減少パターンＰｄｔａｇを実際の減少パターンとして検出することにより、減少パターン、すなわち、減少後の動作チャネル数Ｎｃｈを検出することができる。

スイッチング制御回路７０は、動作チャネル数Ｎｃｈ毎の制御用クロック信号ＣＬＫのオン時間Ｔｏｎとオフ時間Ｔｏｆｆとをオンオフ時間設定用テーブルとして記憶するレジスタ７２と、チャネル数検出回路５０の端子Ｌ２，Ｌ３からの出力信号，すなわち，動作チャネル数Ｎｃｈに基づいて対応するオン時間Ｔｏｎとオフ時間Ｔｏｆｆを選択する選択回路７４と、選択回路７４で選択されたオン時間Ｔｏｎでオフ時間Ｔｏｆｆの制御用クロック信号ＣＬＫを生成するオシレータ７６と、オシレータ７６からのデータをスイッチング素子に出力するドライバ７８と、を備える。

レジスタ７２に記憶されているオンオフ時間設定用テーブルは、動作チャネル数Ｎｃｈが１５個以下であるときにはブーストコンバータ４２の出力端子電圧Ｖｐｇｍの迅速な上昇より制御用クロック信号ＣＬＫを用いたスイッチング制御による消費電力の低減を優先するエネルギー節約モード時のオン時間Ｔｏｎ，オフ時間Ｔｏｆｆが設定され、動作チャネル数Ｎｃｈが１５個を超えているときには制御用クロック信号ＣＬＫを用いたスイッチング制御による消費電力の低減よりブーストコンバータ４２の出力端子電圧Ｖｐｇｍの迅速な上昇を優先する高速モード時のオン時間Ｔｏｎ，オフ時間Ｔｏｆｆが設定されるよう構成されている。図１０に、オンオフ時間設定用テーブルの一例を示す。

選択回路７４は、チャネル数検出回路５０の端子Ｌ２，Ｌ３からの出力信号のいずれかがハイの信号であるかを調べて、端子Ｌ２，Ｌ３からの出力信号の状態に対応するオン時間Ｔｏｎ，オフ時間Ｔｏｆｆをレジスタ７２から選択する。例えば、動作チャネル素Ｎｃｈが１個から４個以下に増加したことを検出する検出回路５９（動作チャネル数Ｎｃｈが１個から２個，１個から３個、１個から４個に増加するときの参照電圧Ｖｒｅｆ２が供給された３個の検出回路５９）の端子Ｌ２の信号のみがハイの信号になり、他の検出回路５９の端子Ｌ２の信号はローの信号になり、減少側検出回路６０の各検出回路６１の端子Ｌ３から信号は全てのローの信号になっているときには、動作チャネル数Ｎｃｈが４個であるときのオン時間Ｔｏｎ，オフ時間Ｔｏｆｆをレジスタ７２から選択する。また、端子Ｌ２からの信号が全てローであり、動作チャネル素Ｎｃｈが４個から１個に減少したことを検出する検出回路６１（動作チャネル数Ｎｃｈが４個から３個，４個から２個、４個から１個に減少するときの参照電圧Ｖｒｅｆ３が供給された３個の検出回路６１）の端子Ｌ３の信号のみがハイの信号になり、他の検出回路６１の端子Ｌ３からの信号はローの信号であるときには、動作チャネル数Ｎｃｈが３個であるときのオン時間Ｔｏｎ，オフ時間Ｔｏｆｆをレジスタ７２から選択する。これにより、端子Ｌ２，Ｌ３からの出力信号状態、すなわち、動作チャネル数Ｎｃｈに応じた制御用クロック信号ＣＬＫのオン時間Ｔｏｎ，オフ時間Ｔｏｆｆを選択することができる。

図１１は、オシレータ７６の構成の概略を示す回路図である。オシレータ７６は、図示するように、定電流回路として構成された第１回路Ｍ１と、第１回路Ｍ１とカレントミラーを構成する第２回路Ｍ２，第３回路Ｍ３と、第１回路Ｍ２，Ｍ３の出力からクロック信号ＣＬＫを生成して出力するクロック信号出力回路ＣＫＯと、から構成されている。第１回路Ｍ１は、抵抗Ｒと、抵抗Ｒを介してドレインに電源電圧Ｖｄｄが供給されると共にゲートとドレインとが接続されソースが接地されたＮＭＯＳトランジスタＮＭ１とから構成されている。第２回路Ｍ２，Ｍ３は、互いに同一の構成をしており、ソースに電源電圧Ｖｄｄが供給されるＰＭＯＳ（P-channel Metal Oxide Semiconductor)トランジスタＰＭ１と、ゲート，ドレインがそれぞれトランジスタＰＭ１のゲート，ドレインに接続されたＮＭＯＳトランジスタＮＭ２と、ゲートがトランジスタＮＭ１のゲートに接続されると共にドレインがトランジスタＮＭ２のドレインに接続されたＮＭＯＳトランジスタＮＭ３とから構成されている。第２回路Ｍ２，Ｍ３のトランジスタＰＭ１のドレインと接地との間にスイッチＳＷ１〜ＳＷ５を介してキャパシタＣ１〜Ｃ５が互いに並列接続されている。クロック信号出力回路ＣＫＯは、第１回路Ｍ１のトランジスタＮＭ１のドレインと接地との間の電圧である参照電圧Ｖｒｅｆと第２回路Ｍ２のトランジスタＰＭ１のドレインと接地との間の電圧，すなわち，キャパシタＣ１〜Ｃ５の電極間電圧であるキャパシタ電圧Ｖｃａｐ１とを比較して比較結果を出力するコンパレータＣＭＰ１１１と、参照電圧Ｖｒｅｆと第３回路Ｍ３のトランジスタＰＭ１のドレインと接地との間の電圧，すなわち，キャパシタＣ１〜Ｃ５の電極間電圧であるキャパシタ電圧Ｖｃａｐ２とを比較して比較結果を出力するコンパレータＣＭＰ１１２と、ＣＭＰ１１１，１１２からの比較結果に応じてセットまたはリセットされるフリップフロップＦＦとから構成されている。フリップフロップＦＦは、キャパシタ電圧Ｖｃａｐ１が参照電圧Ｖｒｅｆ以下のときにはセットされて低レベルの論理電圧の信号をクロック信号ＣＬＫとして出力し、キャパシタ電圧Ｖｃａｐ２が参照電圧Ｖｒｅｆ以下のときにリセットされて高レベルの論理電圧の信号をクロック信号ＣＬＫとして出力し、こうしたクロック信号ＣＬＫと逆相のクロック信号ＣＬＫＢも出力する。なお、オシレータ７６は、選択回路７４からスタンバイ信号ＳＴＢが入力されるとクロック信号ＣＬＫの電圧を低レベルの論理電圧に固定する図示しないトランジスタも備えている。こうして構成されたオシレータ７６では、オシレータ７６から出力されるクロック信号ＣＬＫのオン時間とオフ時間が抵抗Ｒの抵抗値Ｒと第２回路Ｍ２，第３回路でスイッチＳＷ１〜ＳＷ５のうちオンになっているスイッチに接続されたキャパシタの合成容量Ｃとで決まるため、スイッチＳＷ１〜ＳＷ５のオンオフを制御することにより所望のオン時間，オフ時間の制御用クロック信号ＣＬＫを出力することができる。

こうして構成されたＳＳＤ１０の昇圧回路４０では、最初に、予め定められたオン時間、オフ時間の制御用クロック信号ＣＬＫをオシレータ７６で生成して、ブーストコンバータ４２のトランジスタＮ２をスイッチング制御する昇圧スイッチング制御を実行する。これにより、出力端子電圧Ｖｐｇｍがステップ状に電圧Ｖ２に向かって上昇していく。これにより、出力端子電圧Ｖｐｇｍを電圧Ｖ２に昇圧することができる。こうした制御は、チャネル数検出回路５０の端子Ｌ２，Ｌ３からの信号が全てロー、すなわち、動作チャネル数Ｎｃｈに変化がない場合には、出力端子電圧Ｖｐｇｍが電圧Ｖ２に至るまで継続される。そして、出力端子電圧Ｖｐｇｍが電圧Ｖ２に至ったときには目標電圧検出回路６２からスイッチング制御回路７０の選択回路７４を介してオシレータ７６にスタンバイ信号ＳＴＢが入力されてオシレータ７６の動作が休止する。

こうした昇圧スイッチング制御を実行している最中に、動作チャネル数Ｎｃｈが増加したり、動作チャネル数Ｎｃｈが減少したときには、チャネル数検出回路５０は、増加後または減少後の動作チャネル数Ｎｃｈを示す出力信号を端子Ｌ２，Ｌ３から出力し、スイッチング制御回路７０の選択回路７４は、チャネル数検出回路５０の端子Ｌ２，Ｌ３からの出力信号の状態に対応するオン時間Ｔｏｎ，オフ時間Ｔｏｆｆをレジスタ７２から選択し、オシレータ７６はドライバ７８を介して選択回路７４で選択されたオン時間Ｔｏｎでオフ時間Ｔｏｆｆの制御用クロック信号ＣＬＫをトランジスタＮ２に出力する。実施例では、レジスタ７２には、動作チャネル数Ｎｃｈが１５個以下であるときにはエネルギー節約モード時のオン時間Ｔｏｎ，オフ時間Ｔｏｆｆが記憶されており、動作チャネル数Ｎｃｈが１５個を超えているときには高速モード時のオン時間Ｔｏｎ，オフ時間Ｔｏｆｆが記憶されているから、動作チャネル数Ｎｃｈが１５個以下であるときには出力端子電圧Ｖｐｇｍの上昇する時間（立ち上がり時間）が遅いが１チャネルあたりの消費電力が比較的に低くなり、動作チャネル数Ｎｃｈが１５個以上であるときには出力端子電圧Ｖｐｇｍの上昇する時間（立ち上がり時間）が早いが１チャネルあたりの消費電力が比較的に大きくなる。図１２は動作チャネル数Ｎｃｈと立ち上がり時間と一例を示す説明図であり、図１３は動作チャネル数Ｎｃｈと１チャネルあたりの消費電力の一例を示す説明図である。図中実線が、動作チャネル数Ｎｃｈに応じたオン時間Ｔｏｎ，オフ時間Ｔｏｆｆの制御用クロック信号ＣＬＫでトランジスタＮ２を制御した場合、破線は動作チャネル数に拘わらずエネルギー節約モードのオン時間Ｔｏｎ，オフ時間Ｔｏｆｆの制御用クロック信号ＣＬＫでトランジスタＮ２を制御した場合、破線は動作チャネル数に拘わらず高速モードのオン時間Ｔｏｎ，オフ時間Ｔｏｆｆの制御用クロック信号ＣＬＫでトランジスタＮ２を制御した場合、それぞれにおける動作チャネル数Ｎｃｈと立ち上がり時間と１チャネルあたりの消費電力とを示している。図示するように、動作チャネル数Ｎｃｈに応じて調整されるオン時間Ｔｏｎ，オフ時間Ｔｏｆｆの制御用クロック信号ＣＬＫでトランジスタＮ２を制御することにより、より適正に出力端子電圧Ｖｐｇｍを電圧Ｖ２に昇圧することができる。

以上説明した実施例のＳＳＤ１０によれば、チャネル数検出回路５０は出力端子電圧Ｖｐｇｍが電圧Ｖ２に至るようトランジスタＮ２を制御する昇圧スイッチング制御が実行されている最中に出力端子電圧Ｖｐｇｍが降下したときには、降下後の出力端子電圧Ｖｐｇｍに基づいて動作チャネル数Ｎｃｈを検出し、スイッチング制御回路７０は動作チャネル数Ｎｃｈに基づいて調整したオン時間およびオフ時間の制御用クロック信号ＣＬＫを生成し、生成した制御用クロック信号ＣＬＫを用いて昇圧スイッチング制御を実行する。これにより、昇圧スイッチング制御中に動作チャネル数Ｎｃｈが増加したときでも動作チャネル数Ｎｃｈに基づいてより適正に昇圧スイッチング制御を実行して、より適正に電源電圧を電圧Ｖ２まで昇圧することができる。また、昇圧回路４０の増加側検出回路５８は、昇圧スイッチング制御が実行されている最中に判定用参照電圧Ｖｒｅｆ１以上の電圧から判定用参照電圧Ｖｒｅｆ２未満に出力端子電圧Ｖｐｇｍが至ったときには、動作チップ数が判定用参照電圧Ｖｒｅｆ２に対応する動作チャネル数Ｎｃｈであることを検出するから、より適正に動作チャネル数Ｎｃｈを検出してより適正に電源電圧を電圧Ｖ２まで昇圧することができる。さらに、チャネル数検出回路５０は、参照電圧発生回路５６から出力端子電圧Ｖｐｇｍが高くなるほど高くなるよう判定用参照電圧Ｖｒｅｆ１，Ｖｒｅｆ２を生成して出力し、増加側検出回路５８で昇圧スイッチング制御が実行されている最中に出力端子電圧Ｖｐｇｍが判定用参照電圧Ｖｒｅｆ１以上の電圧から判定用参照電圧Ｖｒｅｆ２未満の電圧に至ったときには動作チャネル数Ｎｃｈが判定用参照電圧Ｖｒｅｆ２に対応する動作チップ数であることを検出するから、より適正に動作チャネル数Ｎｃｈを検出してより適正に電源電圧を電圧Ｖ１まで昇圧することができる。そして、増加側検出回路５８は、検出回路５９に増加パターンＰｉｔａｇに対応する判定用参照電圧Ｖｒｅｆ１，Ｖｒｅｆ２が供給される複数の検出回路５９から構成されているから、より適正に動作チャネル数Ｎｃｈを検出してより適正に電源電圧を電圧Ｖ２まで昇圧することができる。

また、チャネル数検出回路５０は、昇圧スイッチング制御が実行されている最中に出力端子電圧Ｖｐｇｍが制御用クロック信号ＣＬＫの２周期以内に判定用参照電圧Ｖｒｅｆ３以上に上昇したときには、上昇後の出力端子電圧Ｖｐｇｍに基づいて動作チャネル数Ｎｃｈを検出するから、昇圧スイッチング制御中に動作チャネル数Ｎｃｈが減少したときでもより適正に動作チャネル数Ｎｃｈを検出してより適正に電源側電圧を所定電圧まで昇圧することができる。さらに、チャネル数検出回路５０は、昇圧スイッチング制御が実行されている最中に出力端子電圧Ｖｐｇｍが判定用参照電圧Ｖｒｅｆ以上となり出力端子電圧Ｖｐｇｍが判定用参照電圧Ｖｒｅｆ１以上となってから制御用クロック信号ＣＬＫの２周期分の時間内に判定用参照電圧Ｖｒｅｆ３を出力端子電圧Ｖｐｇｍが超えたときには、動作チャネル数Ｎｃｈが判定用参照電圧Ｖｒｅｆ３に対応する動作チャネル数であることを検出するから、より適正に動作チャネル数Ｎｃｈを検出してより適正に電源電圧を電圧Ｖ２まで昇圧することができる。そして、チャネル数検出回路５０は、参照電圧発生回路５６で出力端子電圧Ｖｐｇｍが高くなるほど高くなる判定用参照電圧Ｖｒｅｆ１，Ｖｒｅｆ３を生成し、減少側検出回路６０で昇圧スイッチング制御が実行されている最中に出力端子電圧Ｖｐｇｍが判定用参照電圧Ｖｒｅｆ１以上となり出力端子電圧Ｖｐｇｍが判定用参照電圧Ｖｒｅｆ１以上となってから制御用クロック信号ＣＬＫの２周期分の時間内に判定用参照電圧Ｖｒｅｆ３を出力端子電圧Ｖｐｇｍが超えたときに動作チャネル数Ｎｃｈを判定用参照電圧Ｖｒｅｆ３に対応するチップ数であることを検出するから、より適正に動作チャネル数Ｎｃｈを検出してより適正に電源電圧を電圧Ｖ２まで昇圧することができる。また、減少側検出回路６０は、減少パターンＰｄｔａｇに対応する判定用参照電圧Ｖｒｅｆ１，Ｖｒｅｆ３が供給される複数の検出回路６１から構成されているから、より適正に動作チャネル数Ｎｃｈを検出してより適正に電源電圧を電圧Ｖ２まで昇圧することができる。

そして、スイッチング制御回路７０は、動作チャネル数Ｎｃｈが１５個以下であるときにはエネルギー節約モードに調整したオン時間およびオフ時間の制御用クロック信号ＣＬＫを生成し、動作チャネル数Ｎｃｈが１５個を超えているときには高速モードに調整したオン時間およびオフ時間の制御用クロック信号ＣＬＫを生成するから、動作チャネル数Ｎｃｈが１５個以下であるときには出力端子電圧Ｖｐｇｍの迅速な上昇より昇圧スイッチング制御に伴う消費電力の低減を優先しながら電源電圧を電圧Ｖ２まで昇圧させることができ、動作チャネル数Ｎｃｈが１５個を超えているときには昇圧スイッチング制御に伴う消費電力の低減より出力端子電圧Ｖｐｇｍの迅速な上昇を優先しながら電源電圧を電圧Ｖ２まで昇圧させることができる。

実施例のＳＳＤ１０では、参照電圧発生回路５６は、出力端子電圧Ｖｐｇｍが高くなるほど一律に高くなるよう判定用参照電圧Ｖｒｅｆ１，Ｖｒｅｆ２，Ｖｒｅｆ３を生成するものとしたが、出力端子電圧Ｖｐｇｍが高くなるほど高くなる傾向に判定用参照電圧Ｖｒｅｆ１，Ｖｒｅｆ２，Ｖｒｅｆ３を設定すればよいから、例えば、出力端子電圧Ｖｐｇｍが高くなるとステップ状に高くなるよう判定用参照電圧Ｖｒｅｆ１，Ｖｒｅｆ２，Ｖｒｅｆ３を設定するものとしてもよい。また、出力端子電圧Ｖｐｇｍに拘わらず一定の値として判定用参照電圧Ｖｒｅｆ１，Ｖｒｅｆ２，Ｖｒｅｆ３を生成するものとしてもよい。

実施例のＳＳＤ１０では、増加側検出回路５８は、昇圧スイッチング制御が実行されている最中に判定用参照電圧Ｖｒｅｆ１以上の電圧から判定用参照電圧Ｖｒｅｆ２未満に出力端子電圧Ｖｐｇｍが至ったときには動作チャネル数Ｎｃｈが判定用参照電圧Ｖｒｅｆ２に対応する動作チャネル数であることを検出するものとしたが、昇圧スイッチング制御が実行されている最中に出力端子電圧Ｖｐｇｍが降下したときに、降下後の出力端子電圧Ｖｐｇｍに基づいて動作チャネル数を検出するものであればよく、例えば、昇圧スイッチング制御が実行されている最中に出力端子電圧Ｖｐｇｍが降下したときに、降下後の出力端子電圧Ｖｐｇｍと電圧Ｖｌとを比較して出力端子電圧Ｖｐｇｍが電圧Ｖ１近傍値となったときに電圧Ｖ１に対応する動作チャネル数であることを検出するものとしてもよい。

実施例のＳＳＤ１０では、減少側検出回路６０は、昇圧スイッチング制御が実行されている最中に出力端子電圧Ｖｐｇｍが判定用参照電圧Ｖｒｅｆ以上となり出力端子電圧Ｖｐｇｍが判定用参照電圧Ｖｒｅｆ１以上となってから制御用クロック信号ＣＬＫの２周期分の時間以内に判定用参照電圧Ｖｒｅｆ３を出力端子電圧Ｖｐｇｍが超えたときには、動作チャネル数Ｎｃｈが判定用参照電圧Ｖｒｅｆ３に対応する動作チャネル数であることを検出するものとしたが、動作チャネル数Ｎｃｈを検出する際に判定用参照電圧Ｖｒｅｆ１以上となってから判定用参照電圧Ｖｒｅｆ３を出力端子電圧Ｖｐｇｍが超えるまでの時間は、制御用クロック信号ＣＬＫの２周期分の時間に限定されるものではなく、制御用クロック信号ＣＬＫの３周期分の時間など適宜設定するものとしてもよい。

実施例のＳＳＤ１０では、増加側検出回路５８，減少側検出回路６０により増加後および減少後の動作チャネル数Ｎｃｈの両方を検出するものとしたが、動作チャネル数Ｎｃｈが増加する方向または減少する方向の一方にしか変化しない場合には一方のみを検出すれば良いから、例えば、減少側検出回路６０を備えずに増加側検出回路５８により増加後の動作チャネル数Ｎｃｈのみを検出するものとしてもよいし、増加側検出回路５８を備えずに減少側検出回路６０により減少後の動作チャネル数Ｎｃｈのみを検出するものとしてもよい。

実施例のＳＳＤ１０では、スイッチング制御回路７０は、動作チャネル数Ｎｃｈが１５個以下であるときにはエネルギー節約モードに調整したオン時間およびオフ時間の制御用クロック信号ＣＬＫを生成し、動作チャネル数Ｎｃｈが１５個を超えているときには高速モードに調整したオン時間およびオフ時間の制御用クロック信号ＣＬＫを生成するものとしたが、エネルギー節約モードから高速モードに切り替える動作チャネル数Ｎｃｈの閾値は適宜設定するものとしてもよい。また、動作チャネル数Ｎｃｈに拘わらずエネルギー節約モードに調整したオン時間およびオフ時間の制御用クロック信号ＣＬＫを生成するものとしたり、動作チャネル数Ｎｃｈに拘わらず高速モードに調整したオン時間およびオフ時間の制御用クロック信号ＣＬＫを生成するものとしてもよい。さらに、エネルギー節約モードや高速モードと異なる他のモードに調整したオン時間およびオフ時間の制御用クロック信号ＣＬＫを生成するものとしてもよい。

実施例のＳＳＤ１０では、ブーストコンバータ４２は、インダクタＬとトランジスタＮ１との間でインダクタＬからみて出力端子Ｖｏｕｔに並列に接続されたデプレッション型のＮＭＯＳトランジスタＮ２を備えるものとしたが、インダクタＬとトランジスタＮ１との間でインダクタＬからみて出力端子Ｖｏｕｔに並列にクロック信号ＣＬＫでスイッチングする素子を備えていればよいから、図１４に例示する変形例のブーストコンバータ４２Ｂのように、デプレッション型のＮＭＯＳトランジスタＮ２に代えて、インダクタＬとトランジスタＮ１との間に接続されたデプレッション型のＮＭＯＳトランジスタＮ２１（以下、トランジスタＮ２１）と、トランジスタＮ２１と直列にエンハンスメント型のＮＭＯＳトランジスタＮ２２（以下、トランジスタＮ２２）とを有するものとし、トランジスタＮ２１のゲートの電圧を所定電圧Ｖｍに固定すると共にトランジスタＮ２２のゲートにクロック信号ＣＬＫを入力するものとしてもよい。ここで、所定電圧Ｖｍとしては、電圧Ｖ１と電圧Ｖ２との間の電圧（例えば、３．６Ｖ）とするのが望ましい。また、ブーストコンバータ４２は、ゲートとソースとが互いに接続されておりソースがインダクタＬに接続されると共にドレインが出力端子Ｖｏｕｔに接続されたエンハンスメント型のＮＭＯＳトランジスタＮ１を備えるものとしたが、インダクタＬと出力端子Ｖｏｕｔとの間に直列に接続され電流を入力端子Ｖｉｎから出力端子Ｖｏｕｔに向かう方向へ整流する整流素子を備えていればよいから、トランジスタＮ１に代えてダイオードを備えるものとしてもよい。

実施例のＳＳＤ１０では、インターポーザ３０をフラッシュメモリチップ２２の上面に配置するものとしたが、下面に配置することもできる。また、インターポーザ３０上に他の集積回路チップやインターポーザを積層するものとしてもよい。

実施例のＳＳＤ１０では、フラッシュメモリが搭載されたフラッシュメモリチップ２２を備えるものとしたが、こうしたチップに搭載される集積回路はフラッシュメモリに限定されるものではなく、所定電圧で動作する集積回路であれば如何なるものとしても構わない。

実施例では、本発明をＳＳＤ１０に適用するものとしたが、所定電圧で動作する集積回路が搭載された複数の集積回路チップと、電源側から供給される電源側電圧を所定電圧に昇圧して複数の集積回路チップの集積回路に供給可能な昇圧供給回路と前記複数の集積回路チップのうち少なくとも１つの集積回路チップを選択して選択した集積回路チップの集積回路が昇圧供給回路から供給される電圧を用いて動作するよう集積回路を制御するチップ制御回路とが搭載されたインターポーザと、を備える集積回路装置であれば如何なるものに用いるものとしてもよく、例えば、マイクロコンピュータに用いるものとしてもよい。

以上、本発明を実施するための形態について実施例を用いて説明したが、本発明はこうした実施例に何等限定されるものではなく、本発明の要旨を逸脱しない範囲内において、種々なる形態で実施し得ることは勿論である。

本発明は、集積回路装置の製造産業などに利用可能である。

なお、本発明は、平成２１年度独立行政法人科学技術振興機構の戦略的創造研究推進事業の研究課題「ディペンダブルワイヤレスソリッド・ステート・ドライブ」の成果である。

１０ＳＳＤ、２０ＤＲＡＭチップ、２２フラッシュメモリチップ、３０インターポーザ、３２ＮＡＮＤコントローラ、４０昇圧回路、４２ブーストコンバータ、４２Ｂブーストコンバータ、５０チャネル数検出回路、５６参照電圧発生回路、５６ａＡ／Ｄコンバータ、５６ｂ基準電圧発生回路、５６ｃ，７４選択回路、５８増加側検出回路、５９，６１検出回路、５９ａ，５９ｂ，６１ａ，６１ｂ，１１１，１１２コンパレータ、５９ｃ，６１ｃ論理回路、６０減少側検出回路、６２目標電圧検出回路、７０スイッチング制御回路、７２レジスタ、７６オシレータ、７８ドライバ、Ｃ１〜Ｃ５キャパシタ、Ｌ２，Ｌ３端子、Ｍ１第１回路、Ｍ２第２回路、Ｍ３第３回路、Ｎ１，Ｎ２，Ｎ２１，Ｎ２２，ＮＭ１，ＮＭ２，ＮＭ３，ＰＭ１トランジスタ、ＳＷ１〜ＳＷ５スイッチ、Ｖｉｎ入力端子、Ｖｏｕｔ出力端子。

Claims

所定電圧で動作する集積回路が搭載された複数の集積回路チップと、電源側から供給される電源側電圧を前記所定電圧に昇圧して前記複数の集積回路チップの集積回路に供給可能な昇圧供給回路と前記複数の集積回路チップのうち少なくとも１つの集積回路チップを選択して該選択した集積回路チップの集積回路が前記昇圧供給回路から供給される電圧を用いて動作するよう前記集積回路を制御するチップ制御回路とが搭載されたインターポーザと、を備える集積回路装置であって、
前記チップ制御回路は、所定の制御信号に基づいて前記選択する集積回路チップの数を変更可能な回路であり、
前記昇圧供給回路は、
前記電源側電圧が供給される入力端子と前記集積回路チップの集積回路に電圧を供給する出力端子との間に直列に接続されたインダクタと、前記インダクタと前記出力端子との間に直列に接続され電流を前記入力端子から前記出力端子に向かう方向へ整流する整流素子と、前記インダクタと前記整流素子との間で前記インダクタからみて前記出力端子に並列に接続されたスイッチング素子と、を有するブーストコンバータと、
該ブーストコンバータの出力端子の電圧である出力端子電圧が前記所定電圧に至るよう前記スイッチング素子を制御する昇圧スイッチング制御が実行されている最中に前記出力端子電圧が降下したときには、該降下後の出力端子電圧に基づいて前記昇圧供給回路から供給される電圧を用いて動作している集積回路チップの数である動作チップ数を検出するチップ数検出回路と、
前記検出された動作チップ数に基づいて調整したオン時間およびオフ時間の制御用クロック信号を生成し、該生成した制御用クロック信号を用いて前記昇圧スイッチング制御を実行するスイッチング制御回路と、
を有する回路である、
集積回路装置。
請求項１記載の集積回路装置であって、
前記チップ制御回路は、前記所定の制御信号に基づいて前記選択する集積回路チップの数を第１のチップ数から該第１のチップ数より多い第２のチップ数に変更可能な回路であり、
前記昇圧供給回路のチップ数検出回路は、前記昇圧スイッチング制御が実行されている最中に第１の判定用参照電圧以上の電圧から前記動作チップ数が前記第１のチップ数から前記第２のチップ数に変更されたことを判定するための電圧であり前記第１の判定用参照電圧未満の第２の判定用参照電圧未満に前記出力端子の電圧が至ったときには、前記動作チップ数が前記第２のチップ数であることを検出する回路である
集積回路装置。
請求項２記載の集積回路装置であって、
前記昇圧供給回路のチップ数検出回路は、
前記出力端子電圧が高くなるほど高くなる傾向に前記第１の判定用参照電圧および前記第２の判定用参照電圧を生成して出力する増加側参照電圧生成出力回路と、
前記昇圧スイッチング制御が実行されている最中に前記出力端子の電圧が前記生成された第１の判定用参照電圧以上の電圧から前記生成された第２の判定用参照電圧未満の電圧に至ったときには前記動作チップ数が前記第２のチップ数であることを検出する増加側検出回路と、
を有する回路である
集積回路装置。
請求項２または３記載の集積回路装置であって、
前記チップ制御回路は、前記所定の制御信号に基づいて前記選択する集積回路チップの数を前記第１のチップ数から前記第２のチップ数または前記第１のチップ数から該第２のチップ数より多い第３のチップ数に変更可能な回路であり、
前記昇圧供給回路のチップ数検出回路は、前記昇圧スイッチング制御が実行されている最中、前記出力端子電圧が前記第１の判定用参照電圧以上の電圧から前記第２の判定用参照電圧未満であって前記第３の判定用参照電圧以上の電圧に至ったときには前記動作チップ数が前記第２のチップ数であることを検出し、前記出力端子電圧が前記第１の判定用参照電圧以上の電圧から前記第３の判定用参照電圧未満の電圧に至ったときには前記動作チップ数が前記第３のチップ数であることを検出する回路である
集積回路装置。
請求項１記載の集積回路装置であって、
前記昇圧供給回路のチップ数検出回路は、前記昇圧スイッチング制御が実行されている最中に前記出力端子電圧が所定期間内に所定電圧以上に上昇したときには、該上昇後の出力端子電圧に基づいて前記動作チップ数を検出する回路である
集積回路装置。
請求項５記載の集積回路装置であって、
前記チップ制御回路は、前記所定の制御信号に基づいて前記選択する集積回路チップの数を第４のチップ数から該第４のチップ数より少ない第５のチップ数に変更可能な回路であり、
前記昇圧供給回路のチップ数検出回路は、前記昇圧スイッチング制御が実行されている最中に前記出力端子電圧が第３の判定用参照電圧以上になると共に前記出力端子電圧が前記第３の判定用参照電圧以上となってから所定時間内に前記動作チップ数が前記第４のチップ数から前記第５のチップ数に変更されたことを判定するための電圧であって前記第３の判定用参照電圧より高い第４の判定用参照電圧を前記出力端子電圧が超えたときには、前記動作チップ数が前記第５のチップ数であることを検出する回路である
集積回路装置。
請求項６記載の集積回路装置であって、
前記昇圧供給回路のチップ数検出回路は、
前記出力端子電圧が高くなるほど高くなる傾向に前記第３の判定用参照電圧および前記第４の判定用参照電圧を生成して出力する減少側参照電圧生成出力回路と、
前記昇圧スイッチング制御が実行されている最中に前記出力端子の電圧が前記生成された第３の判定用参照電圧以上になると共に該出力端子の電圧が前記生成された第３の判定用参照電圧以上となってから前記所定時間内に前記出力端子電圧が前記生成された第４の判定用参照電圧を超えたときには前記動作チップ数が前記第５のチップ数であることを検出する減少側検出回路と、
を有する回路である
集積回路装置。
請求項６または７記載の集積回路装置であって、
前記チップ制御回路は、前記所定の制御信号に基づいて前記選択する集積回路チップの数を前記第４のチップ数から前記第５のチップ数または前記第４のチップ数から該第５のチップ数より少ない第６のチップ数に変更可能な回路であり、
前記昇圧供給回路の前記チップ数検出回路は、前記昇圧スイッチング制御が実行されている最中、前記出力端子電圧が前記第３の判定用参照電圧以上になると共に前記出力端子電圧が前記第３の判定用参照電圧以上となってから所定時間内に前記出力端子電圧が前記第４の判定用参照電圧より高く該第４の判定用参照電圧より高い第５の判定用参照電圧以下となったときには前記動作チップ数が前記第５のチップ数であることを検出し、前記出力端子電圧が前記第３の判定用参照電圧以上になると共に前記出力端子電圧が前記第３の判定用参照電圧以上となってから所定時間内に前記出力端子電圧が前記第５の判定用参照電圧より高くなったときには前記動作チップ数が前記第６のチップ数であることを検出する回路である
集積回路装置。
所定電圧で動作する集積回路が搭載された複数の集積回路チップと、電源側から供給される電源側電圧を前記所定電圧に昇圧して前記複数の集積回路チップの集積回路に供給可能な昇圧供給回路と前記複数の集積回路チップのうち少なくとも１つの集積回路チップを選択して該選択した集積回路チップの集積回路が前記昇圧供給回路から供給される電圧を用いて動作するよう前記集積回路を制御するチップ制御回路とが搭載されたインターポーザと、を備える集積回路装置であって、
前記チップ制御回路は、所定の制御信号に基づいて前記選択する集積回路チップの数を変更可能な回路であり、
前記昇圧供給回路は、
前記電源側電圧が供給される入力端子と前記集積回路チップの集積回路に電圧を供給する出力端子との間に直列に接続されたインダクタと、前記インダクタと前記出力端子との間に直列に接続され電流を前記入力端子から前記出力端子に向かう方向へ整流する整流素子と、前記インダクタと前記整流素子との間で前記インダクタからみて前記出力端子に並列に接続されたスイッチング素子と、を有するブーストコンバータと、
該ブーストコンバータの出力端子の電圧である出力端子電圧が前記所定電圧に至るよう前記スイッチング素子を制御する昇圧スイッチング制御が実行されている最中に前記出力端子電圧が所定期間内に所定電圧以上の電圧に上昇したときには、該上昇後の出力端子電圧に基づいて前記昇圧供給回路から供給される電圧を用いて動作している集積回路チップの数である動作チップ数を検出するチップ数検出回路と、
前記検出された動作チップ数に基づいて調整したオン時間およびオフ時間の制御用クロック信号を生成し、該生成した制御用クロック信号を用いて前記昇圧スイッチング制御を実行するスイッチング制御回路と、
を有する回路である
集積回路装置。
請求項１ないし９いずれか１つの請求項に記載の集積回路装置であって
前記スイッチング制御回路は、前記検出された動作チップ数が所定数以下であるときには前記出力端子電圧の迅速な上昇より前記昇圧スイッチング制御に伴う消費電力の低減を優先するよう調整したオン時間およびオフ時間の前記制御用クロック信号を生成し、前記検出された動作チップ数が前記所定数を超えているときには前記昇圧スイッチング制御に伴う消費電力の低減より前記出力端子電圧の迅速な上昇を優先するよう調整したオン時間およびオフ時間の前記制御用クロック信号を生成する回路である
集積回路装置。
請求項１ないし１０いずれか１つの請求項に記載の集積回路装置であって
前記集積回路チップに搭載されている集積回路は、フラッシュメモリである
集積回路装置。