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JP2009003991A - 半導体装置及び半導体メモリテスト装置 - Google Patents

半導体装置及び半導体メモリテスト装置 Download PDF

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JP2009003991A JP2007161558A JP2007161558A JP2009003991A JP 2009003991 A JP2009003991 A JP 2009003991A JP 2007161558 A JP2007161558 A JP 2007161558A JP 2007161558 A JP2007161558 A JP 2007161558A JP 2009003991 A JP2009003991 A JP 2009003991A
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Abstract

【課題】動作用の電圧を供給するポンプ回路を各メモリチップから取り去り、ポンプチップとして別チップにしてＭＣＰチップ内に同梱するようにして、メモリチップの出荷前試験を可能にする半導体装置を提供する。
【解決手段】本発明の一実施の形態に係る半導体装置は、複数の不揮発性半導体記憶装置と、前記複数の不揮発性半導体記憶装置を動作させる昇圧電圧を生成する昇圧回路と、前記複数の不揮発性半導体記憶装置の動作シーケンスに基づいて、前記昇圧回路における前記昇圧電圧の生成動作を制御する昇圧回路制御部と、を備える。
【選択図】図１

Description

本発明は、半導体装置に関し、特に不揮発性半導体記憶装置の動作電圧を生成する電圧生成回路を備える半導体装置、及び不揮発性半導体記憶装置の動作をテストする半導体メモリテスト装置に関する。
フラッシュメモリ等の不揮発性半導体記憶装置の開発においては、大容量化が必須であり、また同じ容量のチップを如何に小さなチップサイズで実現するかは価格競争力を保つ上で非常に重要である。そのためメモリセルの微細化と、メモリシステムを構成する各回路（コントローラ、ＲＯＭ、ＲＡＭ等）の簡略化等が進められており、メモリセル専有面積を拡大する試みがなされている。例えば、フラッシュメモリの動作では、プログラム、読み出し、消去、の各動作において、専用の制御された昇圧電圧が複数必要になる。これらの昇圧電圧はポンプ回路（昇圧回路）を利用して生成されており、各動作時にポンプ回路からフラッシュメモリに供給されている。
ポンプ回路は、例えば、複数のダイオードとコンデンサから構成されており、チップ内に占める面積は他の回路に比べると大きい。一方、携帯機器等のメモリチップに割り与えられる実装基盤上の面積が限られる機器に対応するため、複数のメモリチップを重ねて一つのパッケージに同梱するマルチチップパッケージ（以下、ＭＣＰという）が開発されて多用されている。ＭＣＰチップには、メモリを制御するコントローラチップも内蔵されている。ＭＣＰチップに同梱された各メモリチップは、各々ポンプ回路を有している。ポンプ回路は、一つの回路で複数のメモリチップに対して昇圧電圧を供給する機能を実現できるものである。ＭＣＰチップ内の全てのメモリチップがポンプ回路を有することは、回路構成として冗長である。したがって、複数のメモリチップで１つのポンプ回路を兼用し、このポンプ回路を例えばコントローラチップ上に混載できれば、実装基板上のメモリチップの占有面積を拡大でき、大容量化に寄与できるという点でメリットは大きい。
一方、大容量のパッケージを実現するために同一仕様の複数のメモリチップを一つのパッケージに同梱するＭＣＰチップの場合、複数のメモリチップにて、例えば、読み出し動作時に必要な電圧源を共有することが可能である。仮に、この読み出し動作用の電圧を供給するポンプ回路を各メモリチップから取り去り、ポンプチップとして別チップにしてＭＣＰチップ内に同梱するようにすると、現状のテストシステムではメモリチップの出荷前試験を行うことが困難になる。そこで、このポンプチップ自体を試験治具に装着して、ＭＣＰチップの試験時に動作させることにより出荷前試験が可能になる。
また、以下の特許文献１に記載された半導体回路装置は、単一電源動作のフラッシュＥＥＰＲＯＭの電源端子に電源選択スイッチを介して昇圧回路を接続し、電源選択スイッチにより選択された電源を観測する電源観測端子を備えることにより、フラッシュＥＥＰＲＯＭのテストの際に昇圧電源の観測を可能にしている。フラッシュＥＥＰＲＯＭの動作特性の変動の原因が、昇圧電源の変動によるものか、フラッシュＥＥＰＲＯＭ自体の変動によるものかを判別することを可能にして、フラッシュＥＥＰＲＯＭ本体の評価を容易にしている。
特開平１１−２８３３９８号公報
本発明は、動作用の電圧を供給するポンプ回路を各メモリチップから取り去り、ポンプチップとして別チップにしてＭＣＰチップ内に同梱するようにして、メモリチップの出荷前試験を可能にする半導体装置を提供する。
本発明の一実施の形態に係る半導体装置は、複数の不揮発性半導体記憶装置と、前記複数の不揮発性半導体記憶装置を動作させる昇圧電圧を生成する昇圧回路と、前記複数の不揮発性半導体記憶装置の動作シーケンスに基づいて、前記昇圧回路における前記昇圧電圧の生成動作を制御する昇圧回路制御部と、を具備する。
本発明の一実施の形態に係る半導体メモリテスト装置は、複数の不揮発性半導体記憶装置を接続する基板と、前記複数の不揮発性半導体記憶装置を動作させる昇圧電圧を生成する昇圧回路と、前記複数の不揮発性半導体記憶装置の動作シーケンスに基づいて、前記昇圧回路における前記昇圧電圧の生成動作を制御する昇圧回路制御部と、を具備する。
本発明の一実施の形態に係る半導体装置は、複数のメモリチップを積層したマルチチップパッケージにおいて、前記複数のメモリチップの各々に第１のメモリ位置検知用パッドと第２のメモリ位置検知用パッドを設け、各層の前記メモリチップの前記第１のメモリ位置検知用パッド同士及び前記第２のメモリ位置検知用パッド同士を接続するとともに、最下層の前記メモリチップに設けられた前記第１のメモリ位置検知用パッドと前記第２のメモリ位置検知用パッドを接続し、前記各メモリチップは、一方の入力端子を前記第１のメモリ位置検知用パッドを接続し、他方の入力端子に既知の比較信号を入力する比較器を備え、最上層の前記メモリチップに設けられた前記第１のメモリ位置検知用パッドと前記第２のメモリ位置検知用パッドとの間に電圧を印加し、前記各層のメモリチップは、前記第１のメモリ位置検知用パッドに現れる電圧と前記比較信号を前記比較器で比較することにより自メモリチップの積層位置を検知し、該検知位置に基づいて各メモリチップのチップアドレスを認識する。
本発明よれば、１つの昇圧回路を複数の不揮発性半導体記憶装置で共有するように構成して、マルチチップパッケージとして構成した場合の製造コストを低減する半導体装置を提供することができる。
以下、本発明の実施の形態を、図面を参照しつつ、説明する。実施の形態に係る半導体装置はここではフラッシュメモリを例に取って説明する。なお、実施の形態において、同一構成要素には同一符号を付け、実施の形態の間において重複する説明は省略する。
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係るポンプチップを利用したフラッシュメモリのテストシステム１の主要構成を示す図である。この図１において、テストされるフラッシュメモリ（ＦＭ）４ａ〜４ｄは、ポンプ回路をメモリチップ本体から省略した構成になっており、除去されたポンプ回路はポンプチップ（ＰＣ）３として、プローブカード２上に搭載されている。外部のテスタ（図示せず）からプローブカード２に供給されるアドレス信号及び制御信号は、プローブカード２上に形成された配線５により各フラッシュメモリ（ＦＭ）４ａ〜４ｄに供給されるとともに、ポンプチップ（ＰＣ）３にも供給されている。ポンプチップ（ＰＣ）３で生成された昇圧信号Ｖｐｍｐは、プローブカード２上の配線５を介してフラッシュメモリ（ＦＭ）４ａ〜４ｄに供給される。
プローブカード（基板）２には、テスタから供給されるアドレス信号及び制御信号等を受け付けるための複数のパッド６が設けられている。図中に示す複数のパッド６のうちフラッシュメモリ（ＦＭ）４ａ〜４ｄに接続されたパッド６は、テスタから供給されるアドレス信号や制御信号等を受け付けるととともに、フラッシュメモリ（ＦＭ）４ａ〜４ｄから出力されるＲｅａｄｙ／Ｂｕｓｙ信号をテスタに出力する。また、ポンプチップ（ＰＣ）３に接続されたパッド６は、テスタから供給されるポンプ起動信号を受け付ける。また、プローブカード２には、テストするフラッシュメモリ（ＦＭ）４ａ〜４ｄを接続するための複数のプローブピン７が設けられている。配線５は、複数のパッド６と複数のプローブピン７の間と、ポンプチップ（ＰＣ）３と複数のパッド６の間を接続するように形成されている。
次に、本発明の第１の実施の形態に係るテストシステム１のテストシーケンスについて、図２に示すフローチャートを参照して説明する。なお、このテストシーケンスでは、フラッシュメモリ（ＦＭ）４ａ〜４ｄの読み出し動作をテストする場合について説明する。
図２において、テスタは、フラッシュメモリ（ＦＭ）４ａ〜４ｄの読み出し動作をテストするため、通常の試験と同様にＲｅａｄコマンド及び制御信号をプローブカード２に対して入力する(ステップＳ１０１)。Ｒｅａｄコマンド及び制御信号は、パッド６及び配線５を介してフラッシュメモリ（ＦＭ）４ａ〜４ｄに供給される。フラッシュメモリ（ＦＭ）４ａ〜４ｄは、Ｒｅａｄコマンド及び制御信号を受け付けると、Ｒｅａｄｙ／Ｂｕｓｙ信号を“Ｈｉ”レベルから“Ｌｏｗ”レベルに設定する(ステップＳ１０２)。
Ｒｅａｄｙ／Ｂｕｓｙ信号は、フラッシュメモリ（ＦＭ）４ａ〜４ｄの内部動作状態を外部に知らせるための信号である。このＲｅａｄｙ／Ｂｕｓｙ信号は、テスタにおいて常時モニタされている。フラッシュメモリ（ＦＭ）４ａ〜４ｄは、プログラム（書き込み）、消去、読み出し時、内部で動作実行中はＲｅａｄｙ／Ｂｕｓｙ信号を“Ｈｉ”レベルから“Ｌｏｗ”レベルに設定し、動作が完了するとＲｅａｄｙ／Ｂｕｓｙ信号を“Ｌｏｗ”レベルから“Ｈｉ”レベルに設定する。
次いで、テスタは、Ｒｅａｄｙ／Ｂｕｓｙ信号が“Ｌｏｗ”レベルに変化したことを検出すると、ポンプ起動信号をプローブカード２に対して入力する(ステップＳ１０３)。ポンプ起動信号は、パッド６及び配線５を介してポンプチップ（ＰＣ）３に供給される。ポンプチップ（ＰＣ）３は、ポンプ起動信号を受け付けると、読み出し用の昇圧信号ｐｍｐを生成してフラッシュメモリ（ＦＭ）４ａ〜４ｄに供給する。フラッシュメモリ（ＦＭ）４ａ〜４ｄは、読み出し用の昇圧信号を受けて読み出し動作を実行し、読み出したデータを内部のレジスタに保持する。
フラッシュメモリ（ＦＭ）４ａ〜４ｄは、読み出し動作が終了すると、Ｒｅａｄｙ／Ｂｕｓｙ信号を“Ｌｏｗ”レベルから“Ｈｉ”レベルにする(ステップＳ１０４)。テスタは、Ｒｅａｄｙ／Ｂｕｓｙ信号が“Ｈｉ”レベルに変化したことを検出すると、ポンプチップ（ＰＣ）３の昇圧動作を休止するため、スタンバイ信号をプローブカード２に対して入力する(ステップＳ１０５)。ポンプチップ（ＰＣ）３は、スタンバイ信号を受け付けると、昇圧動作を休止する。
次いで、テスタは、フラッシュメモリ（ＦＭ）４ａ〜４ｄ内に保持された読出データを読み出し、その読出データとテスタ内に保持する基準データとを比較して、読み出し動作が正常に行われたか否かを検証する読出データ検証処理を実行して(ステップＳ１０６)、本テストを終了する。
上記ポンプチップ（ＰＣ）３は、上記テストシーケンスに対応して昇圧信号Ｖｐｍｐを生成する電圧生成機能と、その電圧生成動作を制御するための機能が必要である。これらの機能を実現するための回路構成例について、図３〜図５を参照して説明する。
図３及び図４は昇圧信号Ｖｐｍｐを生成する電圧生成回路の構成例を示す図である。図３（ａ）は電圧生成回路３１の概略構成を示すブロック図、図４は電圧生成回路３１の具体的な回路構成例を示す図である。また、図３（ｂ）は、図３（ａ）の電圧生成回路３１を４個並列に接続して構成した場合の電圧生成回路３２の概略構成を示す図である。図５は、電圧生成回路３１又は電圧生成回路３２の動作を制御するポンプ制御回路３３の概略構成を示すブロック図である。ポンプチップ（ＰＣ）３では、電圧生成回路３１又は電圧生成回路３２と、ポンプ制御回路３３が内蔵される。
ポンプ制御回路（昇圧回路制御部）３３は、テスタから入力されるコマンド及び制御信号と、フラッシュメモリ（ＦＭ）４ａ〜４ｄから入力されるＲｅａｄｙ／Ｂｕｓｙ信号に応じて、電圧生成回路３１又は電圧生成回路３２の各電圧昇圧動作を起動させるポンプ起動信号ＥＮ１〜ＥＮ４を電圧生成回路３１又は電圧生成回路３２に対して適宜出力する。
電圧生成回路３１及び電圧生成回路３２は、ポンプ制御回路３３からポンプ起動信号ＥＮ１〜ＥＮ４が入力されると、電圧昇圧動作を実行して昇圧信号Ｖｐｍｐを出力する。図３（ｂ）の電圧生成回路３２は、ポンプ起動信号ＥＮ１〜ＥＮ４が個別に入力される場合は、電圧生成回路が１段分の昇圧信号Ｖｐｍｐを生成し、ポンプ起動信号ＥＮ１〜ＥＮ４が同時に入力される場合は、電圧生成回路が４段分の昇圧信号Ｖｐｍｐを生成する。すなわち、電圧生成回路３２は、フラッシュメモリ（ＦＭ）４ａ〜４ｄをテストする際の個数に応じて、電圧生成回路３２からテスト対象のフラッシュメモリ（ＦＭ）４ａ〜４ｄに対して供給する昇圧信号Ｖｐｍｐの容量を調整可能に構成している。
図６は、図１のポンプチップ（ＰＣ）３とフラッシュメモリ（ＦＭ）４ａ〜４ｄをマルチチップパッケージとして構成した場合のチップ内の接続イメージを示す平面図である。図６において６０はマルチチップパッケージ基板（ＭＣＰ基板）である。このマルチチップパッケージ基板６０上には、フラッシュメモリ（ＦＭ）４ａ〜４ｄ及びポンプチップ（ＰＣ）３の順に積層して形成されている。各フラッシュメモリ（ＦＭ）４ａ〜４ｄ上面の図中の下部領域にはパッド群６１〜６４を設けるとともに、ポンプチップ（ＰＣ）３上面にはパッド群６５を設けている。これらのパッド群６１〜６５は、上記制御信号及び昇圧信号Ｖｐｍｐの他に図中に示すグランド、電源、Ｒｅａｄｙ／Ｂｕｓｙ信号、ベリファイ信号及びＩＯ信号（コマンド）等の各種信号を授受するためのものであり、相互にボンディングワイヤ６６により接続されている。
図７は、図６のＡ−Ａ線矢視断面図である。図７に示すように、ＭＣＰ基板６０上には、層間膜７１を介して上記フラッシュメモリ（ＦＭ）４ａ〜４が順次積層して形成されるとともに、最上層にはポンプチップ（ＰＣ）３が形成されている。フラッシュメモリ（ＦＭ）４ａ〜４は、上述したようにパッド群６１〜６４を設けるために、図中の左側領域（図６の下部領域）に段差を設けるように積層されている。また、ＭＣＰ基板６０の下面には、複数のバンプ７２が形成されている。なお、図６及び図７に示すポンプチップ（ＰＣ）３には、上記電圧生成回路３２及びポンプ制御回路３３が含まれる。
したがって、図６及び図７に示したようにポンプチップ（ＰＣ）３及びフラッシュメモリ（ＦＭ）４ａ〜４を積層し、マルチチップパッケージとして構成することにより、フラッシュメモリ（ＦＭ）４ａ〜４ｄ毎にポンプ回路を内蔵する必要がなくなる。その結果、フラッシュメモリ（ＦＭ）４ａ〜４ｄの実装面積を縮小することが可能になり、チップコストを低減することが可能になる。なお、図６及び図７に示したマルチチップパッケージの構成は一例であり、フラッシュメモリの積層構造やチップ間を接続するパッド及びボンディングワイヤの構造等を限定するものではない。
また、図８に示すように、ポンプチップ（ＰＣ）３を省略したフラッシュメモリ（ＦＭ）８０をパッケージとして構成するようにしてもよい。このフラッシュメモリ（ＦＭ）８０には、制御信号、昇圧信号Ｖｐｍｐ、グランド、電源、Ｒｅａｄｙ／Ｂｕｓｙ信号、ベリファイ信号及びＩＯ信号（コマンド）等の各種信号を授受するためのパッド８１が設けられている。この場合、ポンプチップ（ＰＣ）３は別のチップパッケージとして構成し、ポンプチップ（ＰＣ）３からフラッシュメモリ（ＦＭ）８０に対して昇圧信号Ｖｐｍｐを供給する。その結果、フラッシュメモリ（ＦＭ）８０のチップコストを更に低減することが可能になる。
次に、図１に示したテストシステム１において、フラッシュメモリ（ＦＭ）４ａ〜４ｄの読み出し動作テストを並行して実行する場合について、図９に示すタイミングチャートを参照して説明する。図９において、（ａ）はフラッシュメモリ（ＦＭ）４ａ〜４ｄの読み出し動作に関わる基準クロック信号Ｃｌｏｃｋ、（ｂ）はテスタから供給されるＲｅａｄコマンド／制御信号、（ｃ）はフラッシュメモリ（ＦＭ）４ａから出力されるＲｅａｄｙ／Ｂｕｓｙ信号１、（ｄ）はポンプ制御回路３３から出力されるポンプ起動信号ＥＮ１、（ｅ）はフラッシュメモリ（ＦＭ）４ｂから出力されるＲｅａｄｙ／Ｂｕｓｙ信号２、（ｆ）はポンプ制御回路３３から出力されるポンプ起動信号ＥＮ２、（ｇ）はフラッシュメモリ（ＦＭ）４ｃから出力されるＲｅａｄｙ／Ｂｕｓｙ信号３、（ｈ）はポンプ制御回路３３から出力されるポンプ起動信号ＥＮ３、（ｉ）はフラッシュメモリ（ＦＭ）４ｄから出力されるＲｅａｄｙ／Ｂｕｓｙ信号４、（ｊ）はポンプ制御回路３３から出力されるポンプ起動信号ＥＮ４、（ｈ）は電圧生成回路３２から出力される昇圧信号Ｖｐｍｐである。このタイミングチャートでは、フラッシュメモリ（ＦＭ）４ａ〜４ｄの読み出し動作テストがパラレルに実行される場合を例示している。
図９において、テスタは、基準クロック信号Ｃｌｏｃｋのパルスが立ち上がるタイミング同期して各フラッシュメモリ（ＦＭ）４ａ〜４ｄの読み出し動作を実行するものとする。テスタは、基準クロック信号Ｃｌｏｃｋのパルスが立ち上がるタイミングＴ１に同期してＲｅａｄコマンド／制御信号をフラッシュメモリ（ＦＭ）４ａに対して出力する。このＲｅａｄコマンド／制御信号には、フラッシュメモリ（ＦＭ）４ａを選択するためのチップセレクトコマンドやフラッシュメモリ（ＦＭ）４ａ内のデータ読出先のカラムアドレス及びページアドレス等が含まれる。
フラッシュメモリ（ＦＭ）４ａは、Ｒｅａｄコマンド／制御信号を受け付けると、Ｒｅａｄｙ／Ｂｕｓｙ信号を“Ｈｉ”レベルから“Ｌｏｗ”レベルに設定する。ポンプチップ（ＰＣ）３内のポンプ制御回路３３は、Ｒｅａｄｙ／Ｂｕｓｙ信号１が“Ｈｉ”レベルから“Ｌｏｗ”レベルに変化したことを検出すると、ポンプ起動信号ＥＮ１（“Ｈｉ”信号）を電圧生成回路３２に出力する。電圧生成回路３２は、ポンプ起動信号ＥＮ１を受け付けると、１段分の電圧生成回路（図３（ｂ）の左端の回路）により昇圧信号Ｖｐｍｐを生成してフラッシュメモリ（ＦＭ）４ａ〜４ｄに供給する。
次に、テスタは、基準クロック信号Ｃｌｏｃｋのパルスが立ち上がるタイミングＴ２に同期してＲｅａｄコマンド／制御信号をフラッシュメモリ（ＦＭ）４ｂに対して出力する。このＲｅａｄコマンド／制御信号には、フラッシュメモリ（ＦＭ）４ａを選択するためのチップセレクトコマンドやフラッシュメモリ（ＦＭ）４ｂ内のデータ読出先のカラムアドレス及びページアドレス等が含まれる。
フラッシュメモリ（ＦＭ）４ｂは、Ｒｅａｄコマンド／制御信号を受け付けると、Ｒｅａｄｙ／Ｂｕｓｙ信号２を“Ｈｉ”レベルから“Ｌｏｗ”レベルに設定する。ポンプチップ（ＰＣ）３内のポンプ制御回路３３は、Ｒｅａｄｙ／Ｂｕｓｙ信号２が“Ｈｉ”レベルから“Ｌｏｗ”レベルに変化したことを検出すると、ポンプ起動信号ＥＮ２（“Ｈｉ”信号）を電圧生成回路３２に出力する。電圧生成回路３２は、ポンプ起動信号ＥＮ２を受け付けると、２段分の電圧生成回路（図３（ｂ）の左端の回路及び右隣の回路）により昇圧信号Ｖｐｍｐを生成してフラッシュメモリ（ＦＭ）４ａ〜４ｄに供給する。
次に、テスタは、基準クロック信号Ｃｌｏｃｋのパルスが立ち上がるタイミングＴ３に同期してＲｅａｄコマンド／制御信号をフラッシュメモリ（ＦＭ）４ｃに対して出力する。このＲｅａｄコマンド／制御信号には、フラッシュメモリ（ＦＭ）４ｃを選択するためのチップセレクトコマンドやフラッシュメモリ（ＦＭ）４ｃ内のデータ読出先のカラムアドレス及びページアドレス等が含まれる。
フラッシュメモリ（ＦＭ）４ｃは、Ｒｅａｄコマンド／制御信号を受け付けると、Ｒｅａｄｙ／Ｂｕｓｙ信号３を“Ｈｉ”レベルから“Ｌｏｗ”レベルに設定する。ポンプチップ（ＰＣ）３内のポンプ制御回路３３は、Ｒｅａｄｙ／Ｂｕｓｙ信号３が“Ｈｉ”レベルから“Ｌｏｗ”レベルに変化したことを検出すると、ポンプ起動信号ＥＮ３（“Ｈｉ”信号）を電圧生成回路３２に出力する。電圧生成回路３２は、ポンプ起動信号ＥＮ３を受け付けると、３段分の電圧生成回路（図３（ｂ）の右端の回路を除く回路）により昇圧信号Ｖｐｍｐを生成してフラッシュメモリ（ＦＭ）４ａ〜４ｄに供給する。
次に、テスタは、基準クロック信号Ｃｌｏｃｋのパルスが立ち上がるタイミングＴ４に同期してＲｅａｄコマンド／制御信号をフラッシュメモリ（ＦＭ）４ｄに対して出力する。このＲｅａｄコマンド／制御信号には、フラッシュメモリ（ＦＭ）４ｄを選択するためのチップセレクトコマンドやフラッシュメモリ（ＦＭ）４ｄ内のデータ読出先のカラムアドレス及びページアドレス等が含まれる。
フラッシュメモリ（ＦＭ）４ｄは、Ｒｅａｄコマンド／制御信号を受け付けると、Ｒｅａｄｙ／Ｂｕｓｙ信号４を“Ｈｉ”レベルから“Ｌｏｗ”レベルに設定する。ポンプチップ（ＰＣ）３内のポンプ制御回路３３は、Ｒｅａｄｙ／Ｂｕｓｙ信号４が“Ｈｉ”レベルから“Ｌｏｗ”レベルに変化したことを検出すると、ポンプ起動信号ＥＮ４（“Ｈｉ”信号）を電圧生成回路３２に出力する。電圧生成回路３２は、ポンプ起動信号ＥＮ４を受け付けると、４段分の電圧生成回路（図３（ｂ）の全回路）により昇圧信号を生成してフラッシュメモリ（ＦＭ）４ａ〜４ｄに供給する。
各フラッシュメモリ（ＦＭ）４ａ〜４ｄは、電圧生成回路３２から昇圧信号Ｖｐｍｐが順次供給されると、先に受け付けたＲｅａｄコマンド／制御信号に含まれたデータ読出先のカラムアドレス及びページアドレスに基づいて、順次データ読み出し動作を実行する。各フラッシュメモリ（ＦＭ）４ａ〜４ｄは、メモリセルアレイ内の該当するカラムアドレス及びページアドレスのメモリセルを各々選択し、各メモリセルに記憶されたデータを順次読み出し、読み出したデータを内部レジスタに順次保持する。フラッシュメモリ（ＦＭ）４ａは、読み出し動作が終了すると、Ｒｅａｄｙ／Ｂｕｓｙ信号１を“Ｌｏｗ”レベルから“Ｈｉ”レベルに設定する（図中のタイミングＴ５）。
ポンプ制御回路３３は、Ｒｅａｄｙ／Ｂｕｓｙ信号１が“Ｌｏｗ”レベルから“Ｈｉ”レベルに変化したことを検出すると、ポンプ起動信号ＥＮ１の出力を停止（“Ｌｏｗ”レベル）する。電圧生成回路３２は、ポンプ起動信号ＥＮ１が停止されると、１段目の電圧生成回路（図３（ｂ）の左端の回路）の昇圧動作を停止し、他の３段分の電圧生成回路の昇圧動作を継続する。
次に、フラッシュメモリ（ＦＭ）４ｂは、読み出し動作が終了すると、Ｒｅａｄｙ／Ｂｕｓｙ信号２を“Ｌｏｗ”レベルから“Ｈｉ”レベルに設定する（図中のタイミングＴ６）。ポンプ制御回路３３は、Ｒｅａｄｙ／Ｂｕｓｙ信号２が“Ｌｏｗ”レベルから“Ｈｉ”レベルに変化したことを検出すると、ポンプ起動信号ＥＮ２の出力を停止（“Ｌｏｗ”レベル）する。電圧生成回路３２は、ポンプ起動信号ＥＮ２が停止されると、２段目の電圧生成回路（図３（ｂ）の左端から２番目の回路）の昇圧動作を停止し、他の２段分の電圧生成回路の昇圧動作を継続する。
次に、フラッシュメモリ（ＦＭ）４ｃは、読み出し動作が終了すると、Ｒｅａｄｙ／Ｂｕｓｙ信号３を“Ｌｏｗ”レベルから“Ｈｉ”レベルに設定する（図中のタイミングＴ７）。ポンプ制御回路３３は、Ｒｅａｄｙ／Ｂｕｓｙ信号３が“Ｌｏｗ”レベルから“Ｈｉ”レベルに変化したことを検出すると、ポンプ起動信号ＥＮ３の出力を停止（“Ｌｏｗ”レベル）する。電圧生成回路３２は、ポンプ起動信号ＥＮ３が停止されると、３段目の電圧生成回路（図３（ｂ）の右端から２番目の回路）の昇圧動作を停止し、他の１段分の電圧生成回路の昇圧動作を継続する。
次に、フラッシュメモリ（ＦＭ）４ｄは、読み出し動作が終了すると、Ｒｅａｄｙ／Ｂｕｓｙ信号４を“Ｌｏｗ”レベルから“Ｈｉ”レベルに設定する（図中のタイミングＴ８）。ポンプ制御回路３３は、Ｒｅａｄｙ／Ｂｕｓｙ信号４が“Ｌｏｗ”レベルから“Ｈｉ”レベルに変化したことを検出すると、ポンプ起動信号ＥＮ４の出力を停止（“Ｌｏｗ”レベル）する。電圧生成回路３２は、ポンプ起動信号ＥＮ４が停止されると、１段分の電圧生成回路（図３（ｂ）の右端の回路）の昇圧動作を停止して、フラッシュメモリ（ＦＭ）４ａ〜４ｄに供給中の昇圧信号Ｖｐｍｐを停止する。
次に、テスタは、フラッシュメモリ（ＦＭ）４ａ〜４ｄの各内部レジスタに保持されたデータを読み出し、その読出データとテスタ内に保持する基準データとを比較して、読み出し動作が正常に行われたか否かを検証する読出データ検証処理を実行する。
図９では、複数のフラッシュメモリ（ＦＭ）４ａ〜４ｄの読み出し動作テストをパラレルに実行する場合を示したが、フラッシュメモリ（ＦＭ）４ａ〜４ｄの読み出し動作テストをシーケンシャルに実行するようにしてもよい。すなわち、本第１の実施の形態では、ポンプチップ（ＰＣ）３が複数のフラッシュメモリ（ＦＭ）４ａ〜４ｄの動作に対して同時に昇圧信号Ｖｐｍｐを供給可能な電圧生成回路３２を備えたため、テスタからのテスト要求に応じてフラッシュメモリ（ＦＭ）４ａ〜４ｄの任意のフラッシュメモリ（ＦＭ）４ａ〜４ｄを複数選択したパラレル動作テストと、フラッシュメモリ（ＦＭ）４ａ〜４ｄのシーケンシャル動作テストに対応可能である。
以上説明したように、本第１の実施の形態に係るポンプチップを利用したフラッシュメモリにおいては、フラッシュメモリ内に設けられていたポンプ回路をポンプチップとして外部に取り出し、１つのポンプチップを複数のフラッシュメモリで共有するように構成したプローブカード及びマルチチップパッケージを実現することを可能にした。したがって、フラッシュメモリ自体のチップ面積を縮小することができるとともに、製造コストを低減することが可能になる。また、１つのポンプチップを複数のフラッシュメモリで共有するように構成したため、マルチチップパッケージとして構成した場合の製造コストを低減することが可能になる。なお、上記プローブカード２及びポンプチップ（ＰＣ）３は、テスタの一部を構成するものとし、半導体テスト装置としてもよい。
（第２の実施の形態）
本発明の第２の実施の形態は、上記第１の実施の形態に係るテストシステム１において、ポンプチップ（ＰＣ）３において生成される昇圧信号Ｖｐｍｐの電圧レベルが予め設定した基準電圧レベルの範囲内にあるか否かを検証する構成を追加した例を説明するものである。
図１０は、本発明の第２の実施の形態に係るポンプチップ１００の概略構成を示すブロック図である。ポンプチップ１００は、ポンプリミット回路１０１とポンプ回路１０２を備える。なお、本第２の実施の形態に係るテストシステム１の構成は、上記第１の実施の形態に係る図１に示したテストシステム１の構成と同様であるため、その図示及び構成説明は省略する。
ポンプリミット回路１０１は、図１１（ａ）に示す基準電圧設定回路１１１と、同図（ｂ）に示すポンプ出力検出回路１１２と、図１２に示すポンプ出力比較回路１２０と、を備える。
図１１（ａ）に示す基準電圧設定回路１１１は、抵抗Ｒ１〜Ｒ４及びトランジスタＴ１から構成される。基準電圧設定回路１１１は、図中の上部の端子に入力される基準電圧Ｖｒｅｆを直列に接続した各抵抗Ｒ１〜Ｒ４の中間ノードにより分圧し、各中間ノードから第１の基準電圧ｒｅｆＡ、第２の基準電圧ｒｅｆＢ、第３の基準電圧ｒｅｆＣ及び第４の基準電圧ｒｅｆＤを出力する。第１の基準電圧ｒｅｆＡ、第２の基準電圧ｒｅｆＢ、第３の基準電圧ｒｅｆＣ及び第４の基準電圧ｒｅｆＤの各電圧レベルは、図１３に示すように、ｒｅｆＡ＞ｒｅｆＢ＞ｒｅｆＣ＞ｒｅｆＤとなる。図１３において、第１の基準電圧ｒｅｆＡ〜第４の基準電圧ｒｅｆＤは、昇圧信号Ｖｐｍｐの検出比較レベルを設定するｌｅｖｅｌｕ２，ｌｅｖｅｌｕ１，ｌｅｖｅｌｌ１，ｌｅｖｅｌｌ２に対応する。これらの検出比較レベルのうちｌｅｖｅｌｕ２及びｌｅｖｅｌｕ１は、昇圧信号Ｖｐｍｐの上側の許容範囲を設定するものである。また、ｌｅｖｅｌｌ１及びｌｅｖｅｌｌ２は、昇圧信号Ｖｐｍｐの下側の許容範囲を設定するものである。基準電圧設定回路１１１は、テスタから入力されるイネーブル信号Ｅｎａｂｌｅが“Ｈｉ”の時にトランジスタＴ１がＯＮして、第１〜第４の基準電圧ｒｅｆＡ〜ｒｅｆＤをポンプ出力比較回路１２０に供給する。なお、図１１（ａ）に示す抵抗Ｒ１〜Ｒ４は、可変抵抗であることを示すものではなく、フラッシュメモリ４ａ〜４ｄの設計上の動作電圧レベルに応じて抵抗値を可変してもよいことを示している。
図１１（ｂ）に示すポンプ出力検出回路１１２は、抵抗Ｒ５，Ｒ６及びトランジスタＴ２から構成される。ポンプ出力検出回路１１２は、ポンプ回路１０２から出力される昇圧信号Ｖｐｍｐを図中の上部の端子から入力し、直列に接続した抵抗Ｒ５及びＲ６の中間ノードにより分圧し、この中間ノードからポンプ出力検出信号ｍｏｎを出力する。ポンプ出力検出回路１１２は、テスタから入力されるイネーブル信号Ｅｎａｂｌｅが“Ｈｉ”の時にトランジスタＴ２がＯＮして、ポンプ出力検出信号ｍｏｎをポンプ出力比較回路１２０に供給する。なお、図１１（ｂ）に示す抵抗Ｒ５，Ｒ６は、可変抵抗であることを示すものではなく、ポンプ回路１０２の設計上の昇圧信号Ｖｐｍｐの電圧レベルに応じて抵抗値を可変してもよいことを示している。
図１２に示すポンプ出力比較回路１２０は、オペアンプ１２１〜１２４と、インバータ回路１２５と、ＮＡＮＤ回路１２６，１２７と、ＮＯＲ回路１２８と、から構成される。ポンプ出力比較回路１２０では、オペアンプ１２１〜１２３の各非反転入力端子（＋）及びオペアンプ１２４の反転入力端子（−）にポンプ出力検出回路１１２からポンプ出力検出信号ｍｏｎが供給され、オペアンプ１２１〜１２３の各反転入力端子（−）に基準電圧設定回路１１１から第１の基準電圧ｒｅｆＡ、第２の基準電圧ｒｅｆＢ、第３の基準電圧ｒｅｆＣが供給され、オペアンプ１２４の非反転入力端子（＋）に基準電圧設定回路１１１から第４の基準電圧ｒｅｆＤが供給される。
オペアンプ１２１は、ポンプ出力検出信号ｍｏｎと第１の基準電圧ｒｅｆＡを比較し、ポンプ出力検出信号ｍｏｎが第１の基準電圧ｒｅｆＡ（ｌｅｖｅｌｕ２）以下の場合に比較結果として“Ｌｏｗ”信号をＮＯＲ回路１２８に出力し、ポンプ出力検出信号ｍｏｎが第１の基準電圧ｒｅｆＡ（ｌｅｖｅｌｕ２）を超えた場合に比較結果として“Ｈｉ”信号をＮＯＲ回路１２８に出力する。
オペアンプ１２２は、ポンプ出力検出信号ｍｏｎと第２の基準電圧ｒｅｆＢを比較し、ポンプ出力検出信号ｍｏｎが第２の基準電圧ｒｅｆＢ（ｌｅｖｅｌｕ１）以下の場合に比較結果として“Ｌｏｗ”信号をインバータ回路１２５に出力し、ポンプ出力検出信号ｍｏｎが第２の基準電圧ｒｅｆＢ（ｌｅｖｅｌｕ１）を超えた場合に比較結果として“Ｈｉ”信号をインバータ回路１２５に出力する。
オペアンプ１２３は、ポンプ出力検出信号ｍｏｎと第３の基準電圧ｒｅｆＣを比較し、ポンプ出力検出信号ｍｏｎが第３の基準電圧ｒｅｆＣ（ｌｅｖｅｌｌ１）以上の場合に比較結果として“Ｈｉ”信号をＮＡＮＤ回路１２７に出力し、ポンプ出力検出信号ｍｏｎが第３の基準電圧ｒｅｆＣ（ｌｅｖｅｌｌ１）を下回った場合に比較結果として“Ｌｏｗ”信号をＮＡＮＤ回路１２７に出力する。
オペアンプ１２４は、ポンプ出力検出信号ｍｏｎと第４の基準電圧ｒｅｆＤを比較し、ポンプ出力検出信号ｍｏｎが第４の基準電圧ｒｅｆＤ（ｌｅｖｅｌｌ２）以上の場合に比較結果として“Ｌｏｗ”信号をＮＯＲ回路１２８に出力し、ポンプ出力検出信号ｍｏｎが第４の基準電圧ｒｅｆＤ（ｌｅｖｅｌｌ２）を下回った場合に比較結果として“Ｈｉ”信号をＮＯＲ回路１２８に出力する。
ＮＡＮＤ回路１２６，１２７はラッチ回路１２９を構成する。このラッチ回路１２９は、オペアンプ１２２からインバータ回路１２５を介して出力される比較結果の反転信号を一方の入力端子に入力し、オペアンプ１２３から出力される比較結果を他方の入力端子に入力し、これら比較結果の反転信号及び比較結果に基づいて、ポンプ回路１０２の昇圧動作を制御するフラグ信号Ｆｌａｇ１をポンプ回路１０２に出力する。
本第２の実施の形態では、ラッチ回路１２９は、ポンプ出力検出信号ｍｏｎが第２の基準電圧ｒｅｆＢ（ｌｅｖｅｌｕ１）以下の場合にインバータ回路１２５から比較結果の反転信号として入力される“Ｈｉ”信号（この時、オペアンプ１２３は“Ｈｉ”信号を出力）をラッチし、フラグ信号Ｆｌａｇ１として“Ｈｉ”信号をポンプ回路１０２に出力して昇圧動作を実行させる。また、ラッチ回路１２９は、ポンプ出力検出信号ｍｏｎが第２の基準電圧ｒｅｆＢ（ｌｅｖｅｌｕ１）を超えた場合にインバータ回路１２５から比較結果の反転信号として入力される“Ｌｏｗ”信号（この時、オペアンプ１２３は“Ｈｉ”信号を出力）をラッチし、フラグ信号Ｆｌａｇ１として“Ｌｏｗ”信号をポンプ回路１０２に出力して昇圧動作を停止させる。また、ラッチ回路１２９は、ポンプ出力検出信号ｍｏｎが第３の基準電圧ｒｅｆＣ（ｌｅｖｅｌｌ１）を下回った場合にオペアンプ１２３から比較結果として“Ｌｏｗ”信号が入力されるが、インバータ回路１２５からは“Ｈｉ”信号が入力されるため、この“Ｈｉ”信号をラッチしてフラグ信号Ｆｌａｇ１として“Ｈｉ”信号をポンプ回路１０２に出力して昇圧動作を再開させる。
以上のオペアンプ１２２，１２３及びラッチ回路１２９の動作を繰り返すことにより、ポンプ回路１０２から出力される昇圧信号Ｖｍｐｍの電圧レベルは、図１３に示すように、ｌｅｖｅｌｕ１（第２の基準電圧ｒｅｆＢ）とｌｅｖｅｌｌ１（第３の基準電圧ｒｅｆＣ）の間の範囲に収まるように制御される。
ＮＯＲ回路１２８は、ポンプ出力検出信号ｍｏｎが第１の基準電圧ｒｅｆＡ（ｌｅｖｅｌｕ２）を超えた場合にオペアンプ１２１から比較結果として“Ｈｉ”信号（この時、オペアンプ１２４は“Ｌｏｗ”信号を出力）が入力されると、ポンプ回路１０２から出力される昇圧信号Ｖｐｍｐが異常であることを示すフラグ信号Ｆｌａｇ２を“Ｌｏｗ”信号としてテスタに出力する。また、ＮＯＲ回路１２８は、ポンプ出力検出信号ｍｏｎが第４の基準電圧ｒｅｆＤ（ｌｅｖｅｌｌ２）を下回った場合にオペアンプ１２４から比較結果として“Ｈｉ”信号（この時、オペアンプ１２１は“Ｌｏｗ”信号を出力）が入力されると、ポンプ回路１０２から出力される昇圧信号Ｖｐｍｐが異常であることを示すフラグ信号Ｆｌａｇ２を“Ｌｏｗ”信号としてテスタに出力する。すなわち、本第２の実施の形態のポンプチップ１００は、ポンプ回路１０２から出力される昇圧信号Ｖｍｐｍの電圧レベルが第１の基準電圧ｒｅｆＡ（ｌｅｖｅｌｕ２）を超えた場合、又は、第４の基準電圧ｒｅｆＤ（ｌｅｖｅｌｌ２）を下回った場合に、ポンプ回路１０２が正常に動作していないことを示すフラグ信号Ｆｌａｇ２を“Ｌｏｗ”信号としてテスタに報知する機能を有する。
次に、本第２の実施の形態に係るテストシステム１のテストシーケンスについて、図１４に示すフローチャートを参照して説明する。なお、このテストシーケンスでは、フラッシュメモリ（ＦＭ）４ａ〜４ｄの読み出し動作をテストする場合について説明する。
図１４において、テスタは、フラッシュメモリ（ＦＭ）４ａ〜４ｄの読み出し動作をテストするため、通常の試験と同様にＲｅａｄコマンド及び制御信号をプローブカード２に対して入力する(ステップＳ２０１)。Ｒｅａｄコマンド及び制御信号は、パッド６及び配線５を介してフラッシュメモリ（ＦＭ）４ａ〜４ｄに供給される。フラッシュメモリ（ＦＭ）４ａ〜４ｄは、Ｒｅａｄコマンド及び制御信号を受け付けると、Ｒｅａｄｙ／Ｂｕｓｙ信号を“Ｈｉ”レベルから“Ｌｏｗ”レベルに設定する(ステップＳ２０２)。
次いで、テスタは、Ｒｅａｄｙ／Ｂｕｓｙ信号が“Ｌｏｗ”レベルに変化したことを検出すると、ポンプ起動信号をプローブカード２に対して入力する(ステップＳ２０３)。ポンプ起動信号は、パッド６及び配線５を介してポンプチップ１００に供給される。ポンプチップ１００は、ポンプ起動信号を受け付けると、読み出し用の昇圧信号ｐｍｐを生成してフラッシュメモリ（ＦＭ）４ａ〜４ｄに供給する。フラッシュメモリ（ＦＭ）４ａ〜４ｄは、読み出し用の昇圧信号を受けて読み出し動作を実行し、読み出したデータを内部のレジスタに保持する。
なお、ポンプチップ１００では、読み出し用の昇圧信号ｐｍｐをフラッシュメモリ（ＦＭ）４ａ〜４ｄに対して供給する際に、上記ポンプリミット回路１０１内のポンプ出力比較回路１２０により昇圧信号ｐｍｐの電圧レベルの制御及び昇圧信号ｐｍｐの電圧レベルの正常か否かが監視される。そして、ポンプチップ１００では、昇圧信号ｐｍｐの電圧レベルが異常である場合、すなわち、昇圧信号Ｖｍｐｍの電圧レベルが第１の基準電圧ｒｅｆＡ（ｌｅｖｅｌｕ２）を超えた場合、又は、第４の基準電圧ｒｅｆＤ（ｌｅｖｅｌｌ２）を下回った場合に、フラグ信号Ｆｌａｇ２を“Ｌｏｗ”信号としてテスタに報知される。
次に、テスタは、ポンプチップ１００から入力されるフラグ信号Ｆｌａｇ２が“Ｈｉ”信号か否かを確認する(ステップＳ２０４)。すなわち、テスタは、ポンプチップ１００の昇圧動作が正常か異常かを、ポンプチップ１００から入力されるフラグ信号Ｆｌａｇ２により確認する。テスタは、フラグ信号Ｆｌａｇ２が“Ｈｉ”信号である場合は(ステップＳ２０４：Ｙｅｓ)、ステップＳ２０５に移行する。また、テスタは、フラグ信号Ｆｌａｇ２が“Ｌｏｗ”信号である場合は(ステップＳ２０４：Ｎｏ)、ポンプチップ１００の昇圧動作が異常であるため、テストシーケンスを直ちに終了する。
フラッシュメモリ（ＦＭ）４ａ〜４ｄは、読み出し動作が終了すると、Ｒｅａｄｙ／Ｂｕｓｙ信号を“Ｌｏｗ”レベルから“Ｈｉ”レベルにする(ステップＳ２０５)。テスタは、Ｒｅａｄｙ／Ｂｕｓｙ信号が“Ｈｉ”レベルに変化したことを検出すると、ポンプチップ１００の昇圧動作を休止するため、スタンバイ信号をプローブカード２に対して入力する(ステップＳ２０６)。ポンプチップ１００は、スタンバイ信号を受け付けると、昇圧動作を休止する。
次いで、テスタは、フラッシュメモリ（ＦＭ）４ａ〜４ｄ内に保持された読出データを読み出し、その読出データとテスタ内に保持する基準データとを比較して、読み出し動作が正常に行われたか否かを検証する読出データ検証処理を実行して(ステップＳ２０７)、本テストを終了する。
以上説明したように、第２の実施の形態に係るポンプチップを利用したフラッシュメモリにおいては、フラッシュメモリ内に設けられていたポンプ回路をポンプチップとして外部に取り出し、１つのポンプチップを複数のフラッシュメモリで共有するように構成したプローブカード及びマルチチップパッケージを実現することを可能にした。したがって、フラッシュメモリ自体のチップ面積を縮小することができるとともに、製造コストを低減することが可能になる。また、１つのポンプチップを複数のフラッシュメモリで共有するように構成することができ、マルチチップパッケージとして構成した場合の製造コストを低減することが可能になる。
さらに、第２の実施の形態に係るポンプチップを利用したフラッシュメモリのテストシステムにおいては、ポンプチップ１００内に昇圧信号Ｖｐｍｐの電圧レベルを所定の範囲内に制御する機能と、昇圧動作の異常を報知する機能を備えるポンプリミット回路１０１を設けたため、テストの信頼性を向上できる。
（第３の実施の形態）
本発明の第３の実施の形態は、第１及び第２の実施の形態に係る複数のフラッシュメモリを積層したマルチチップパッケージにおいて、各フラッシュメモリのチップアドレスを識別する識別機能を実装した例を説明するものである。
図１５は、第３の実施の形態に係るフラッシュメモリシステム１５０の要部構成を示すブロック図である。フラッシュメモリシステム１５０は、ＢＩＳＴ回路１５１と、ＲＯＭ−ＦＵＳＥ（記憶部）１５２と、レジスタ１５３と、比較器１５４と、アドレス比較部１５５と、メモリ位置検知回路１５６と、を備える。第３の実施の形態に係るフラッシュメモリシステム１５０は、上記第１及び第２の実施の形態に示したように、４枚のフラッシュメモリを積層したマルチチップパッケージ内の各フラッシュメモリに適用するものである。
ＢＩＳＴ（Built-In Self Test）回路１５１は、メモリ位置検知回路１５６内のノードを選択するスイッチＳ１〜Ｓ５のＯＮ／ＯＦＦを制御する。ＢＩＳＴ回路１５０は、選択したノードから入力される電圧Ｖｅｘｔの分圧信号とテストパッドに与えられる信号との大小関係を比較することにより、積層されたフラッシュメモリ自体の位置（積層されたチップの中の順序）を検知し、その検知結果をメモリチップアドレスとしてＲＯＭ−ＦＵＳＥ１５２に記憶する。
ＲＯＭ−ＦＵＳＥ１５２は、各フラッシュメモリのメモリチップアドレスと、各フラッシュメモリの書き込み電圧値、読み出し電圧値及び消去電圧値等の制御情報と、を対応付けて記憶するメモリである。
レジスタ１５３は、各フラッシュメモリの動作テストを実行する際に、アドレス比較部１５０から入力されるメモリチップアドレスに応じてＲＯＭ−ＦＵＳＥ１５２から制御情報を読み出して一時的に保持する。
比較器１５４は、反転入力端子（−）にメモリ位置検知回路１５６から供給される分圧信号を入力し、非反転入力端子（＋）にテストパッド（Ｔｅｓｔ Ｐａｄ）に与えられる信号を入力し、分圧信号と信号との大小関係を比較して比較結果をＢＩＳＴ回路１５１に出力する。
アドレス比較部１５５は、ＩＯパッドＩＯ０〜ＩＯ７から入力されるメモリチップアドレスと、レジスタ１５３を介してＲＯＭ−ＦＵＳＥ１５２から読み出したメモリチップアドレスとを比較して動作対象のフラッシュメモリを特定し、特定したメモリチップアドレスをレジスタ１５３に出力する。
メモリ位置検知回路１５６は、抵抗値Ｒの抵抗素子Ｒ１〜Ｒ４と、抵抗値Ｒ／２の抵抗素子ｒとを直列に接続し、抵抗素子Ｒ１〜Ｒ４及び抵抗素子ｒを接続するノードに接続したスイッチＳ１〜Ｓ５と、を備える。抵抗素子Ｒ１〜Ｒ４及び抵抗素子ｒは、メモリチップ内にてポリ（Ｐｏｌｙ）抵抗等を直列に接続して形成する。抵抗素子Ｒ１及びスイッチＳ１が接続されたノードには、メモリ位置検知用電圧Ｖｅｘｔが接続される。抵抗素子Ｒ１〜Ｒ４及び抵抗素子ｒを接続する各ノードは、ＢＩＳＴ回路１５１でスイッチＳ１〜Ｓ５のＯＮ／ＯＦＦを制御することにより選択される。メモリ位置検知用電圧Ｖｅｘｔの分圧比は、選択するノードにより決定される。メモリ位置検知用電圧Ｖｅｘｔの分圧信号（比較信号）は、比較器１５４の反転入力端子（−）に入力される。
次に、フラッシュメモリを４枚積層したマルチチップパッケージにおいて、メモリ位置検知用パッドを割り当てた場合の構成例を図１６に示す。図１６に示すマルチチップパッケージ１６０では、基板１６１上に垂直ビアを用いて４枚のフラッシュメモリチップ１６２〜１６５が積層されている。各フラッシュメモリチップ１６２〜１６５の上面には、複数のパッド１７１〜１７９が形成されている。第３の実施の形態では、これらのパッド１７１〜１７９のうち、図中の左端パッド１７１とその隣のパッド１７２をメモリ位置検知用パッドとして使用する。他のパッド１７３〜１７９は、図１７に示すように、フラッシュメモリ１６２〜１６５間でＩＯ、制御Ｃｏｎｔｒｏｌ、電源Ｖｄｄ、グランドＶｓｓ等として使用され、フラッシュメモリ１６２〜１６５間で互いに接続されている。
本第３の実施の形態では、パッド１７１を第１のメモリ位置検知用パッドＰ１、パッド１７２を第２のメモリ位置検知用パッドＰ２とし、これらのパッドＰ１、Ｐ２もフラッシュメモリ１６２〜１６５間で互いに接続されている。第１のメモリ位置検知用パッドＰ１及び第２のメモリ位置検知用パッドＰ２は、図１７及び図１８に示すように、基板１６１において導通パターン１６６により短絡されている。フラッシュメモリ１６２〜１６５間の第１のメモリ位置検知用パッドＰ１及び第２のメモリ位置検知用パッドＰ２は、８個のビア（ＶＩＡ）を介して電気的に接続されている。図１８に示すように、最上層のフラッシュメモリ１６５の第１のメモリ位置検知用パッドＰ１に外部のテスタ等からテスト電圧Ｖｔｅｓｔを印加し、フラッシュメモリ１６５の第２のメモリ位置検知用パッドＰ２をグランドＶｓｓに接続すると、８個のビアを介して積層された各フラッシュメモリ１６２〜１６５の第１のメモリ位置検知用パッドＰ１から第２のメモリ位置検知用パッドＰ２に電流が流れる。
本第３の実施の形態では、図１７に示すように第１のメモリ位置検知用パッドＰ１に対してフラッシュメモリ１６２〜１６５間を接続するビアのみを他のビアに比べて高抵抗になるようにする。具体的には、フラッシュメモリ１６５に形成するビアを例として説明すると、図１９に示すように、ビア１８２の材料１８３のみを変更する。材料１８３としては、例えば、カーボン抵抗のような高抵抗材料を使用する。または、ビア１８２の径を他のビア１８１の径に比べて小さくして高抵抗を実現するようにしてもよい。また、ビア１８２内にアルミナの様な酸化金属を挟んで高抵抗を実現するようにしてもよい。なお、他のフラッシュメモリ１６２〜１６４の第１のメモリ位置検知用パッドＰ１に対するビアについても同様に形成する。
このように第１のメモリ位置検知用パッドＰ１に係るビアのみを高抵抗にすると、図２０に示すように、ビア抵抗を利用して抵抗素子Ｒの直列接続を実現することができる。そして、図２０に示すように、最上層のフラッシュメモリ１６５の第１のメモリ位置検知用パッドＰ１にテスト電圧Ｖｔｅｓｔを印加すると、積層された各フラッシュメモリ１６２〜１６５の第１のメモリ位置検知用パッドＰ１には、それぞれ異なる電圧（Ｖｔｅｓｔ×１，Ｖｔｅｓｔ×（３／４），Ｖｔｅｓｔ×（１／２），Ｖｔｅｓｔ（１／４））が入力されることになる。なお、図２０に示す抵抗値Ｒは第１のメモリ位置検知用パッドＰ１に対応する抵抗素子の抵抗値を示し、抵抗値ｒは第２のメモリ位置検知用パッドＰ２に対応する抵抗素子の抵抗値を示す。この場合、抵抗値Ｒと抵抗値ｒの関係は、図２０に示すように、Ｒ＞＞ｒである。
図２０では、テスト電圧Ｖｔｅｓｔが印加された場合に各フラッシュメモリ１６２〜１６５の第１のメモリ位置検知用パッドＰ１に入力される分圧電圧の関係を示したが、図１５では、外部のテスタからテストパッド（Ｔｅｓｔ Ｐａｄ）に対して各フラッシュメモリ１６２〜１６５の第１のメモリ位置検知用パッドＰ１に入力される分圧電圧に相当する電圧が入力される。この分圧電圧の電圧値とメモリ位置検知回路１５６内の選択ノードにて生成される既知の電圧値（各フラッシュメモリ１６２〜１６５内にて各々生成される既知の電圧値）と、を上記比較器１５４により比較することにより、各フラッシュメモリ１６２〜１６５自体が何番目にスタックされているかを認識することが可能になる。そして、各フラッシュメモリ１６２〜１６５が認識した電圧値をＲＯＭ−ＦＵＳＥ１５２に書き込むことにより、各フラッシュメモリ１６２〜１６５が固有のメモリチップアドレスを保有することが可能になる。
上記テスタから入力されるテスト電圧Ｖｔｅｓｔの分圧電圧と、メモリ位置検知回路１５６内のスイッチＳ１〜Ｓ５のＯＮ／ＯＦＦ動作との関係を図２１にテスト電圧ノード選択表２００として示す。このテスト電圧ノード選択表２００において、Ｖ＠（Ｔｅｓｔ Ｐａｄ）はテスタから入力されるテスト電圧Ｖｔｅｓｔの分圧電圧を示し、Ｖ＠ＳａｍｐｌｅＮｏｄｅはメモリ位置検知回路１５６内でノードを選択するスイッチＳ１〜Ｓ４のＯＮ／ＯＦＦ状態を示す。この場合、「０」はスイッチＳ１〜Ｓ５をＯＦＦし、「１」はスイッチＳ１〜Ｓ５をＯＮすることを示す。また、図中の「７／９，５／９，３／９，１／９」は、スイッチＳ１〜Ｓ５のＯＮ／ＯＦＦ動作により選択されるノード間に接続されたメモリ位置検知回路１５６内の抵抗素子Ｒ１〜Ｒ４及び抵抗素子ｒの各抵抗値Ｒ及びＲ／２に基づく合成抵抗値を示す。このテスト電圧ノード選択表２００は、後述するテスタによるＩD書き込み動作において利用される。
テスト電圧ノード選択表２００によれば、次のような対応関係となる。テスタはフラッシュメモリ１６５に対してテスト電圧Ｖｔｅｓｔ「１」をテストパッド（Ｔｅｓｔ Ｐａｄ）に入力してＩＤ書き込み動作を実行する場合、ＢＩＳＴ回路１５１はスイッチＳ１のみをＯＮし、スイッチＳ２〜Ｓ５を全てＯＦＦする。また、テスタはフラッシュメモリ１６５に対してテスト電圧Ｖｔｅｓｔ「０．７５」をテストパッド（Ｔｅｓｔ Ｐａｄ）に入力してＩＤ書き込み動作を実行する場合、ＢＩＳＴ回路１５１はスイッチＳ２のみをＯＮし、スイッチＳ１，Ｓ３〜Ｓ５をＯＦＦする。また、テスタはフラッシュメモリ１６５に対してテスト電圧Ｖｔｅｓｔ「０．５」をテストパッド（Ｔｅｓｔ Ｐａｄ）に入力してＩＤ書き込み動作を実行する場合、ＢＩＳＴ回路１５１はスイッチＳ２，Ｓ３をＯＮし、スイッチＳ１，Ｓ４，Ｓ５をＯＦＦする。また、テスタはフラッシュメモリ１６５に対してテスト電圧Ｖｔｅｓｔ「０．２５」をテストパッド（Ｔｅｓｔ Ｐａｄ）に入力してＩＤ書き込み動作を実行する場合、ＢＩＳＴ回路１５１はスイッチＳ２〜Ｓ４をＯＮし、スイッチＳ１，Ｓ５をＯＦＦする。これらの対応関係は、他のフラッシュメモリ１６２〜１６４においても同様である。
各フラッシュメモリ１６２〜１６５の第１のメモリ位置検知用パッドＰ１に対応する抵抗素子を高抵抗とするために、図１９においてビア１８２の材料１８３や径を変更する場合を示したが、高抵抗とするための具体的な構成例について図２２を参照して説明する。
図２２（ａ）は、本第３の実施の形態のフラッシュメモリに適用するビア領域のレイアウトの一例を示す平面図である。同図（ｂ）は、（ａ）のＡ−Ａ線矢視断面を模式的に示す図である。図２２（ａ）に示すビア領域２２０には、その下層から順にＰｏｌｙ層２２１と、第１のメタル層Ｍ１と、第２のメタル層Ｍ２が形成され、各層はビアＶＭ１１，ＶＭ１２，ＶＭ２１〜ＶＭ２３を介して接続されている。この場合、ビアＶＭ１１を第１のメモリ位置検知用パッドＰ１とし、ビアＶＭ１２を第２のメモリ位置検知用パッドＰ２とし、ビアＶＭ２１〜ＶＭ２３を他のパッドとする。また、第１のメタル層Ｍ１及び第２のメタル層Ｍ２は銅（Ｃｕ）やアルミニウム（Ａｌ）等を用いて形成し、ビアＶＭ１１，ＶＭ１２，ＶＭ２１〜ＶＭ２３は選択性エッチング等を用いて第１のメタル層Ｍ１及び第２のメタル層Ｍ２の裏面側から開口して形成するものとする。
そして、第１のメタル層Ｍ１のビアＶＭ１には、銅（Ｃｕ）等を用いてメッキを施した後、更にメッキ層にスズ（Sn）等を用いた半田付けを行う。その結果、ビアＶＭ１の抵抗値を他のビアＶＭ１２，ＶＭ２１〜ＶＭ２３の抵抗値に比べて高抵抗とすることが可能である。以上のように、フラッシュメモリに適用するビア領域を形成することにより、図２０に示したように積層されたフラッシュメモリ１６２〜１６５の第１のメモリ位置検知用パッドＰ１となるビアの抵抗値Ｒと、第２のメモリ位置検知用パッドＰ２の抵抗値ｒとの関係をＲ＞＞ｒとすることが可能になる。そして、図１７に示したように最上層のフラッシュメモリ１６５の第１のメモリ位置検知用パッドＰ１にテスト電圧Ｖｔｅｓｔを印加し、最上層のフラッシュメモリ１６５の第２のメモリ位置検知用パッドＰ２をグランドＶｓｓに接続することにより、各フラッシュメモリ１６２〜１６５のビアを介して電流が流れるようになる。その結果、積層された各フラッシュメモリ１６２〜１６５の第１のメモリ位置検知用パッドＰ１には、それぞれ異なる電圧（Ｖｔｅｓｔ×１，Ｖｔｅｓｔ×（３／４），Ｖｔｅｓｔ×（１／２），Ｖｔｅｓｔ（１／４））が入力されることになる。
次に、図１５のフラッシュメモリシステム１５０に対してテスタにより実行されるＩＤ書き込み／読み出し動作テストのテストシーケンスについて、図２３に示すフローチャートを参照して説明する。なお、このテストシーケンスでは、フラッシュメモリ１６５のＩＤ書き込み／読み出し動作テストを実行する場合について説明する。
図２３において、テスタは、フラッシュメモリ１６５のＩＤ書き込み動作を実行するため、メモリ位置検知用電圧Ｖｅｘｔを図１５のメモリ位置検知回路１５６に供給する（ステップＳ３０１）。次いで、テスタは、フラッシュメモリ１６５のＩＤに相当するテスト電圧Ｖｔｅｓｔを図１５のテストパッド（Ｔｅｓｔ Ｐａｄ）に入力する(ステップＳ３０２)。すなわち、テスタは、上記テスト電圧ノード選択表２２０に示したテスト電圧Ｖｔｅｓｔをテストパッド（Ｔｅｓｔ Ｐａｄ）に入力する。また、フラッシュメモリシステム１５０内のＢＩＳＴ回路１５１は、上記テスト電圧ノード選択表２２０に示したテスト電圧Ｖｔｅｓｔに対応するスイッチＳ１〜Ｓ５のＯＮ／ＯＦＦ制御を行って電圧Ｖｅｘｔの分圧信号を比較器１５４に入力する。
次に、比較器１５４は、テストパッド（Ｔｅｓｔ Ｐａｄ）から入力されるテスト電圧Ｖｔｅｓｔとメモリ位置検知回路１５６から入力される分圧信号の大小関係を比較し、その比較結果をＢＩＳＴ回路１５１に入力する。ＢＩＳＴ回路１５１は、入力された比較結果により積層された各フラッシュメモリ１６５の位置（積層されたチップの中の順序）を検知し、その検知結果をメモリチップアドレスとしてＲＯＭ−ＦＵＳＥ１５２に記憶する（ステップＳ３０３）。
次に、テスタは、フラッシュメモリ１６５のＩＤ読み出し動作をテストするため、ＩＤ読み出しコマンドとメモリチップアドレスをＩＯパッドＩＯ０〜ＩＯ７に入力する。フラッシュメモリシステム１５０内のアドレス比較部１５５は、ＩＯパッドＩＯ０〜ＩＯ７からメモリチップアドレスが入力されると、ＲＯＭ−ＦＵＳＥ１５２からレジスタ１５３を介してメモリチップアドレスを読み出して入力されたメモリチップアドレスと比較し、２つのアドレスが合致していればチップ情報をＩＯパッドＩＯ０〜ＩＯ７からテスタに対して出力する（ステップＳ３０４：ｏｋｅｙ）。
テスタは、各チップアドレスに対してそれぞれＩDリード動作を確認できた場合は（ステップＳ３０４：ｏｋａｙ）、当該フラッシュメモリ１６５のチップＩＤ書き込みが無事終了したことを確認できる（ステップＳ３０５）。また、テスタは、いずれかのチップアドレスに対してＩDリード動作が確認できなかった場合は（ステップＳ３０４：ｆａｉｌ）、当該フラッシュメモリ１６５のチップＩＤ書き込みが失敗したことを確認できる（ステップＳ３０６）。この場合、テスタは、当該フラッシュメモリに対する再度のＩＤ書き込み動作を実行する等の対応を直ちに実行できる。
なお、フラッシュメモリシステム１５０を含むマルチチップパッケージでは、第１のメモリ位置検知用パッドＰ１及び第２のメモリ位置検知用パッドＰ２にテスタからテスト信号を受け付けるため、パッケージの外にピンを設ける必要がある。このピンは、出荷前のテスト時に必要なピンであり、出荷後は不要になるため、仕様上はＮＣ（Ｎｏ Ｃｏｎｎｅｃｔｉｏｎ）ピンとしておけばよい。
また、上記のようにしてメモリチップアドレスが書き込まれた複数のメモリチップを積層したマルチチップパッケージを製品として出荷した場合、そのメモリチップアドレスの指定方法について、以下に説明する。
まず、メモリチップアドレスの指定方法として、ＩＤ読み出し動作を利用することが考えられる。この場合、ＩＤ読み出し動作において使用されるＣＥ（チップイネーブル）コマンドを利用する。具体的には、ＣＥコマンドを２ビット構成とし、“００”，“０１”，“１０”，“１１”の何れかを設定することにより、マルチチップパッケージ内の積層された４枚のメモリチップの何れかのメモリチップアドレスを指定することが可能になる。
また、他のメモリチップアドレスの指定方法として、メモリチップ内のアドレスを指定するアドレスコマンドを利用することが考えられる。この場合、メモリセルアレイの容量に応じてそのアドレスコマンドのビット数は異なるが、上位２ビットを利用する。具体的には、上位２ビットに“００”，“０１”，“１０”，“１１”の何れかを設定することにより、マルチチップパッケージ内の積層された４枚のメモリチップの何れかのメモリチップアドレスを指定することが可能になる。
さらに、上記図２３に示したフローチャートでは、いずれかのチップアドレスに対してＩＤリード動作が確認できなかった場合（ステップＳ３０４：ｆａｉｌ）、フラッシュメモリ１６５のチップＩＤ書き込みが失敗したものとしてテストを終了する例を示したが、複数回ＩＤリード動作を繰り返してフラッシュメモリ１６５のチップＩＤ書き込みが失敗したか否かを判定するようにしてもよい。この動作例を図２４に示すフローチャートを参照して説明する。
図２４において、上記図２３と同様にステップＳ３０１〜ステップＳ３０４の処理を実行し、ＩＤリード動作が確認できなかった場合（ステップＳ３０４：ｆａｉｌ）、そのｆａｉｌ回数がＮ回に達したか否かを確認する（ステップＳ４０１）。ｆａｉｌ回数がＮ回（例えば、５回）に達していなければ（ステップＳ４０１：Ｎｏ）、ステップＳ３０１に戻り、同様にステップＳ３０１〜ステップＳ３０４の処理を実行する。また、ｆａｉｌ回数がＮ回に達していれば（ステップＳ４０１：Ｙｅｓ）、フラッシュメモリ１６５のチップＩＤ書き込みが失敗したことを確認できる（ステップＳ３０６）。この場合、テスタは、当該フラッシュメモリに対する再度のＩＤ書き込み動作を自動的に繰り返し実行することができ、当該フラッシュメモリが不良チップであるか否かを確実に判定できる。
以上説明したように、第３の実施の形態に係るフラッシュメモリシステム１５０においては、フラッシュメモリを積層したマルチチップパッケージにおいて、各フラッシュメモリのチップアドレスを識別する識別機能を実装した。また、複数のフラッシュメモリを複数のビアを利用して積層し、そのビアの一部をメモリ位置検知用パッドとし、メモリ位置検知用パッドにＩＤ書き込み／読み出し動作テスト用の電圧を印加するため、メモリ位置検知用パッドとしたビアの一部を高抵抗とする構成（ビアの構造、材料、径等）を工夫した。したがって、フラッシュメモリを積層したマルチチップパッケージにおいて、垂直方向に積層された各フラッシュメモリの位置を識別するメモリチップアドレス（ＩＤ）を設定するための電圧をメモリチップ内で生成することが可能になり、メモリチップアドレス（ＩＤ）の書き込み及び読み出し動作テストが容易になる。さらに、第３の実施の形態に係るフラッシュメモリシステム１５０に第１の実施の形態による１つのポンプチップを複数のフラッシュメモリで共有する構成を適用することにより、フラッシュメモリの実装面積を縮小することが可能になり、積層するフラッシュメモリのチップ数を増やすことが可能になる。
なお、上記第３の実施の形態では、複数のビアを形成したビア領域内に第１のメモリ位置検知用パッドＰ１と第２のメモリ位置検知用パッドＰ２を形成する場合を示したが、メモリチップ上の他の空き領域に形成するようにしてもよい。
（第４の実施の形態）
本発明の第４の実施の形態は、第３の実施の形態に係る複数のフラッシュメモリを積層したマルチチップパッケージにおいて、第１のメモリ位置検知用パッドと第２のメモリ位置検知用パッドの構成を工夫した例を説明するものである。なお、本第４の実施の形態に係るフラッシュメモリシステムの構成は、上記第３の実施の形態に係る図１５に示したフラッシュメモリシステム１５０の構成と同様であるため、その図示及び構成説明は省略する。
図２５は、上記図１６に示したマルチチップパッケージに適用する第１のメモリ位置検知用パッドと第２のメモリ位置検知用パッドの構成例を示す図である。図２４において、各層のメモリチップ上に形成した第１のメモリ位置検知用パッドＰ１と第２のメモリ位置検知用パッドＰ２の間をメタル（Ｍｅｔａｌ）又はウェル（ｗｅｌｌ）からなるｆｕｓｅ２４１を介して予め接続しておく。そして、ビア（ＶＩＡ）を開口する際に、最下層のフラッシュメモリ以外のフラッシュメモリは、ｆｕｓｅ２４１を電気的に切断する。
以上のように、第１のメモリ位置検知用パッドＰ１と第２のメモリ位置検知用パッドＰ２の間をメタル（Ｍｅｔａｌ）又はウェル（ｗｅｌｌ）からなるｆｕｓｅ２４１を介して予め接続する構成とすることにより、第３の実施の形態において必要であった最下層の第１のメモリ位置検知用パッドＰ１と第２のメモリ位置検知用パッドＰ２の間を接続する導通パターン１６６が不要になり、パッケージ内のフラッシュメモリの構成を単純にすることができる。
本発明の第１の実施の形態に係るポンプチップを利用したフラッシュメモリのテストシステムの主要構成を示す図である。 第１の実施の形態に係るテストシステムのテストシーケンスを示すフローチャートである。 第１の実施の形態に係る（ａ）は電圧生成回路の構成例を示す図、（ｂ）は電圧生成回路の他の構成例を示す図である。 第１の実施の形態に係る電圧生成回路の回路構成の一例を示す図である。 第１の実施の形態に係るポンプ制御回路の構成例を示す図である。 第１の実施の形態に係るポンプチップとフラッシュメモリを含むマルチチップパッケージの構成例を示す平面図である。 第１の実施の形態に係る図６のＡ−Ａ線矢視断面である。 第１の実施の形態に係るポンプ回路を含まないフラッシュメモリのパッケージの構成例を示す平面図である。 第１の実施の形態に係るテストシーケンスの一例を示すタイミングチャートであり、（ａ）は基準クロック信号Ｃｌｏｃｋ、（ｂ）はＲｅａｄコマンド／制御信号、（ｃ）はＲｅａｄｙ／Ｂｕｓｙ信号１、（ｄ）はポンプ起動信号ＥＮ１、（ｅ）はＲｅａｄｙ／Ｂｕｓｙ信号２、（ｆ）はポンプ起動信号ＥＮ２、（ｇ）はＲｅａｄｙ／Ｂｕｓｙ信号３、（ｈ）はポンプ起動信号ＥＮ３、（ｉ）はＲｅａｄｙ／Ｂｕｓｙ信号４、（ｊ）はポンプ起動信号ＥＮ４、（ｈ）は昇圧信号Ｖｐｍｐの各波形の一例を示す図である。 本発明の第２の実施の形態に係るポンプチップ内の構成例を示すブロック図である。 第２の実施の形態に係るポンプリミット回路に含まれる（ａ）は基準電圧設定回路の回路構成例を示す図、（ｂ）はポンプ出力検出回路の回路構成例を示す図である。 第２の実施の形態に係るポンプリミット回路に含まれるポンプ出力比較回路の回路構成例を示す図である。 第２の実施の形態に係る図１２のポンプ出力比較回路の動作を説明するための図である。 第２の実施の形態に係るテストシステムのテストシーケンスを示すフローチャートである。 本発明の第３の実施の形態に係るフラッシュメモリシステムの要部構成を示すブロック図である。 第３の実施の形態に係るメモリ位置検知用パッドを割り当てたマルチチップパッケージの構成を示す図である。 第３の実施の形態に係る図１６のマルチチップパッケージの断面を示す模式図である。 第３の実施の形態に係るマルチチップパッケージのメモリ位置検知用パッドに印加する電圧の一例を示す図である。 第３の実施の形態に係る高抵抗を設定するビアの構成例を示す図である。 第３の実施の形態に係るビア抵抗を利用した抵抗素子の回路構成を示す図である。 第３の実施の形態に係るテスト電圧ノード選択表の一例を示す図である。 第３の実施の形態に係る（ａ）はフラッシュメモリに適用するビア領域のレイアウトの一例を示す平面図、（ｂ）は（ａ）のＡ−Ａ線矢視断面を模式的に示す図である。 第３の実施の形態に係るＩＤ書き込み／読み出し動作テストのテストシーケンスを示すフローチャートである。 第３の実施の形態に係るＩＤ書き込み／読み出し動作テストの他のテストシーケンスを示すフローチャートである。 本発明の第４の実施の形態に係る第１のメモリ位置検知用パッドと第２のメモリ位置検知用パッドの構成例を示す図である。
符号の説明
１ テストシステム
２ プローブカード
３ ポンプチップ
４ａ〜４ｄ フラッシュメモリ
３１、３２ 電圧生成回路
３３ ポンプ制御回路
１５０ フラッシュメモリシステム
１５１ ＢＩＳＴ回路
１５２ ＲＯＭ−ＦＵＳＥ
１５３ レジスタ
１５４ 比較器
１５５ アドレス比較部
１５６ メモリ位置検知回路
Ｐ１ 第１のメモリ位置検知用パッド
Ｐ２ 第２のメモリ位置検知用パッド

Claims (10)

  1. 複数の不揮発性半導体記憶装置と、
    前記複数の不揮発性半導体記憶装置を動作させる昇圧電圧を生成する昇圧回路と、
    前記複数の不揮発性半導体記憶装置の動作シーケンスに基づいて、前記昇圧回路における前記昇圧電圧の生成動作を制御する昇圧回路制御部と、
    を具備することを特徴とする半導体装置。
  2. 基準電圧を生成する基準電圧生成回路と、
    前記基準電圧生成回路において生成される基準電圧と前記昇圧回路において生成される昇圧電圧を比較して比較結果を出力する比較回路と、を具備し、
    前記昇圧回路制御部は、前記比較回路から出力される前記比較結果に基づいて前記昇圧電圧の電圧レベルを制御する制御信号を前記昇圧回路に出力することを特徴とする請求項１記載の半導体装置。
  3. 前記複数の不揮発性半導体記憶装置と同数の前記昇圧回路を具備し、
    前記昇圧回路制御部は、前記動作シーケンスに基づいて、前記複数の昇圧回路における前記昇圧電圧の生成動作を個別に、又は、同時に制御することを特徴とする請求項１記載の半導体装置。
  4. 前記不揮発性半導体記憶装置は、前記昇圧電圧を受けて動作した動作結果を出力するパッドを有し、
    前記昇圧回路は、前記不揮発性半導体記憶装置から出力される動作結果を受け付けるパッドを有し、前記動作結果に基づいて前記昇圧電圧の電圧レベルを変更することを特徴とする請求項１記載の半導体装置。
  5. 複数の不揮発性半導体記憶装置を接続する基板と、
    前記複数の不揮発性半導体記憶装置を動作させる昇圧電圧を生成する昇圧回路と、
    前記複数の不揮発性半導体記憶装置の動作シーケンスに基づいて、前記昇圧回路における前記昇圧電圧の生成動作を制御する昇圧回路制御部と、
    を具備することを特徴とする半導体メモリテスト装置。
  6. 複数のメモリチップを積層したマルチチップパッケージにおいて、前記複数のメモリチップの各々に第１のメモリ位置検知用パッドと第２のメモリ位置検知用パッドを設け、各層の前記メモリチップの前記第１のメモリ位置検知用パッド同士及び前記第２のメモリ位置検知用パッド同士を接続するとともに、最下層の前記メモリチップに設けられた前記第１のメモリ位置検知用パッドと前記第２のメモリ位置検知用パッドを接続し、
    前記各メモリチップは、一方の入力端子を前記第１のメモリ位置検知用パッドを接続し、他方の入力端子に既知の比較信号を入力する比較器を備え、
    最上層の前記メモリチップに設けられた前記第１のメモリ位置検知用パッドと前記第２のメモリ位置検知用パッドとの間に電圧を印加し、前記各層のメモリチップは、前記第１のメモリ位置検知用パッドに現れる電圧と前記比較信号を前記比較器で比較することにより自メモリチップの積層位置を検知し、該検知位置に基づいて各メモリチップのチップアドレスを認識することを特徴とする半導体装置。
  7. 前記各メモリチップは、複数の抵抗素子を直列に接続し、該抵抗素子間の各接続ノードを切り替えることにより前記複数の抵抗素子の分圧比を変更するメモリ位置検知回路を備え、該メモリ位置検知回路に入力されるメモリ位置検知電圧により前記比較信号を出力することを特徴とする請求項６記載の半導体装置。
  8. 前記各メモリチップは、
    前記チップアドレスを記憶する記憶部と、
    外部から入力されるチップアドレスと前記記憶部に記憶されたチップアドレスを比較するアドレス比較部と、を備え、
    前記外部からチップアドレスが入力されると、前記アドレス比較部により前記記憶部から読み出したチップアドレスと比較して一致を確認してから動作を開始することを特徴とする請求項６記載の半導体装置。
  9. 前記第１のメモリ位置検知用パッドを形成する導電体の抵抗値は、前記第２のメモリ位置検知用パッドを形成する導電体の抵抗値に比べて高抵抗に設定したことを特徴とする請求項６記載の半導体装置。
  10. 前記各層のメモリチップの前記第１のメモリ位置検知用パッド同士及び前記第２のメモリ位置検知用パッド同士をビアを介して接続し、該各第１のメモリ位置検知用パッドに接続されるビアは、該各第２のメモリ位置検知用パッド接続されるビアの材料又は形状と異なる材料又は形状で形成して、前記第１のメモリ位置検知用パッドを形成する導電体の抵抗値を前記第２のメモリ位置検知用パッドを形成する導電体の抵抗値に比べて高抵抗に設定したことを特徴とする請求項９記載の半導体装置。
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