JP2011247981A

JP2011247981A - 画像表示装置

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Publication number: JP2011247981A
Application number: JP2010119153A
Authority: JP
Inventors: Masashi Yamamoto; 将史山本; Junichi Yokoyama; 淳一横山; Masahisa Tsukahara; 正久塚原
Original assignee: Canon Inc; Hitachi Displays Ltd
Current assignee: Canon Inc; Japan Display Inc
Priority date: 2010-05-25
Filing date: 2010-05-25
Publication date: 2011-12-08
Anticipated expiration: 2030-05-25
Also published as: US8766964B2; JP5669440B2; US20110292019A1

Abstract

【課題】記憶容量の両端を接続することに伴うデータ線の電圧降下を抑えた画像表示装置を提供すること。
【解決手段】画像表示装置は、複数の画素回路と、電源線と、データ信号を前記各画素回路に供給するデータ線と、電流経路制御部と、を含む。前記各画素回路は、発光素子と、前記発光素子を流れる電流を制御する駆動トランジスタと、前記データ線と前記駆動トランジスタのゲート電極との間に設けられ電位差を記憶する記憶容量と、前記駆動トランジスタのゲート電極側の前記記憶容量の一端と前記データ線とを接続させるデータ線接続スイッチと、を含む。前記データ線が前記各画素回路にデータ信号を供給する前にデータ線接続スイッチがオンされるとともに、前記電流経路制御部は前記電源線から該画素回路に含まれる前記記憶容量の前記一端への電流経路を遮断する。
【選択図】図２

Description

本発明は画像表示装置、特に発光素子を用いた画像表示装置に関する。

近年有機ＥＬ表示装置など、発光素子を用いた画像表示装置の開発が盛んに行われている。画像表示装置を構成する画素回路には、発光素子と、その発光素子に流す電流量を制御する駆動トランジスタと、駆動トランジスタのゲート電極に電位を印加する記憶容量とを含んでいる。駆動トランジスタは一般的には電界効果トランジスタの一種である薄膜トランジスタにより作成されるが、その閾値電圧のばらつきによる画質劣化を防ぐために、駆動トランジスタのゲート電極とドレイン電極とを接続して自然に流れなくなるまで電流を流し、駆動トランジスタのゲート電極とソース電極との間に閾値電圧に相当する電位差を発生させ、それを反映した電位差を記憶容量に記憶させる操作（以下ではオートゼロ操作という）が行われる。オートゼロ操作を行うには、事前に駆動トランジスタのゲート電極の電位を一定の範囲にする必要がある。それを実現するために、駆動トランジスタのゲート電極が接続されるノードにデータ線の電位を供給する方法がある。

図１４は、従来の画像表示装置の画素回路の一例を示す図である。画像表示装置は、データ線ＤＡＴと、電源線ＰＷＲと、選択制御線ＳＥＬと、点灯リセット制御線ＣＴＬと、初期電圧制御線ＣＬＲと、複数の画素回路とを含む。各画素回路は、発光素子ＩＬと、駆動トランジスタＴＲＤと、記憶容量ＣＰと、選択スイッチＳＷＳと、点灯制御スイッチＳＷＩと、リセットスイッチＳＷＲと、初期電圧供給スイッチＳＷＬと、を含む。駆動トランジスタＴＲＤは、ソース電極が電源線ＰＷＲに接続され、ゲート電極は記憶容量ＣＰの一端に接続される。選択スイッチＳＷＳは記憶容量ＣＰの他端とデータ線ＤＡＴとの間に設けられ、選択制御線ＳＥＬにより制御される。駆動トランジスタのドレイン電極には、点灯制御スイッチＳＷＩの一端と、リセットスイッチＳＷＲの一端と、初期電圧供給スイッチＳＷＬの一端とが接続される。点灯制御スイッチＳＷＩの他端は発光素子ＩＬのアノードに接続される。リセットスイッチＳＷＲの他端は駆動トランジスタＴＲＤのゲート電極に、初期電圧供給スイッチＳＷＬの他端は記憶容量ＣＰの他端に接続される。

オートゼロ操作を行う前の第１の期間には、選択スイッチＳＷＳと、初期電圧供給スイッチＳＷＬと、リセットスイッチＳＷＲとがオンされる。それにより駆動トランジスタＴＲＤのゲート電極の電位がデータ線ＤＡＴの電位となる。この時のデータ線ＤＡＴは駆動トランジスタＴＲＤがオンするような電位を供給している。次に、オートゼロ操作を行う第２の期間には、初期電圧供給スイッチＳＷＬがオフされる。特許文献１には、上述のような従来の有機ＥＬ表示装置の例が開示されている。

特開２００５−９１７２４号公報

例えば上述のような従来の画像表示装置では、データ線ＤＡＴと記憶容量ＣＰの駆動トランジスタＴＲＤのゲート電極側の一端との間を接続する際にデータ線ＤＡＴに電圧降下が生じ、輝度むらの原因となっていた。

図１５は、データ線ＤＡＴおよびそれに接続される配線の抵抗を模式的に説明する図である。表示領域ＤＡ内を上下方向に延びるデータ線ＤＡＴに電流が流れると、データ線ＤＡＴ自体の抵抗により電圧降下が生じる。結果として、Ａ点で接続される画素回路とＢ点に接続される画素回路とでは、駆動トランジスタＴＲＤのゲート電極に印加される電位が異なる。

ここで、駆動トランジスタＴＲＤのような薄膜トランジスタでは、その閾値電圧がゲート−ソース間に印加された電位差の履歴によって変動する特性（ヒステリシス特性）があることが知られている。またヒステリシス特性により電位差が変化した瞬間には閾値電圧が大きく変化するが、その後、閾値電圧はゲート−ソース間の電位差により定まる値に徐々に収束していく。このヒステリシス特性とゲート電極に印加される電位の違いにより、表示される輝度に影響が生じる。まず、上述の接続のタイミングで、駆動トランジスタＴＲＤのゲート電極に印加される電位の違いにより閾値電圧の変化が生じる。その後データ信号を記憶させる際には閾値電圧はまだ収束しておらず、記憶容量ＣＰはその時点の閾値電圧をキャンセルするように電位差を記憶する。一方、データ信号を記憶した後の発光期間の間に閾値電圧は先ほどの電圧降下と関係ない電圧に収束する。これによりデータ信号を記憶するタイミングと発光中とで閾値電圧が異なってしまう。この違いの分だけ駆動トランジスタＴＲＤが流す電流の量に違いが生じ、それが輝度の違い（輝度むら）となってあらわれる。

本発明は上記課題を鑑みてなされたものであってその目的は、記憶容量の駆動トランジスタのゲート電極側の一端とデータ線とを接続する際のデータ線の電圧降下を抑えた画像表示装置を提供することにある。

本出願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下の通りである。

（１）複数の画素回路と、電源線と、データ信号を前記各画素回路に供給するデータ線と、電流経路制御部と、を含み、前記各画素回路は、電流量に応じた輝度で発光する発光素子と、前記発光素子を流れる電流を制御する駆動トランジスタと、前記データ線と前記駆動トランジスタのゲート電極との間に設けられ、表示階調に応じた電位差を記憶する記憶容量と、前記駆動トランジスタのゲート電極側の前記記憶容量の一端と前記データ線とを接続させるデータ線接続スイッチと、を含み、前記データ線が前記各画素回路にデータ信号を供給する前に該画素回路に含まれるデータ線接続スイッチがオンされるとともに、前記電流経路制御部は前記電源線から該画素回路に含まれる前記記憶容量の前記一端への第１の電流経路を遮断する、ことを特徴とする画像表示装置。

（２）（１）において、前記各画素回路に含まれるデータ線接続スイッチがオンされる際に、前記電流経路制御部は前記第１の電流経路と前記電源線から該画素回路に含まれる発光素子への第２の電流経路とを遮断する、ことを特徴とする画像表示装置。

（３）（２）において、前記電流経路制御部は、前記各画素回路に含まれる前記駆動トランジスタのゲート電極とドレイン電極との間に設けられたリセットスイッチと、該駆動トランジスタから該画素回路に含まれる前記発光素子に流れる電流をオンオフ制御する点灯制御スイッチとを含む、ことを特徴とする画像表示装置。

（４）（２）において、前記電流経路制御部は、前記電源線と前記各画素回路に含まれる前記駆動トランジスタのソース電極との間に設けられた電源制御スイッチを含む、ことを特徴とする画像表示装置。

（５）（４）において、前記電流経路制御部は、前記各画素回路に含まれる前記駆動トランジスタのゲート電極およびドレイン電極の間に設けられたリセットスイッチと、該駆動トランジスタのドレイン電極から該画素回路に含まれる前記発光素子に流れる電流をオンオフ制御する点灯制御スイッチをさらに含み、前記データ線接続スイッチがオンされる際に、前記リセットスイッチと前記点灯制御スイッチとがオンされる、ことを特徴とする画像表示装置。

（６）（３）または（５）において、１または複数の基準電位供給線と基準電位を供給する基準電位供給源とをさらに含み、前記各画素回路に含まれる発光素子は該画素回路に含まれる駆動トランジスタのドレイン電極と前記基準電位供給線のいずれかとの間に設けられ、前記点灯制御スイッチは、前記基準電位供給線と基準電位供給源との間に設けられる、ことを特徴とする画像表示装置。

（７）（６）において、複数の電位調整回路をさらに含み、前記各画素回路は該画素回路に含まれる発光素子の発光色によって複数のグループに分かれ、前記基準電位供給線と、前記点灯制御スイッチと、前記電位調整回路は前記グループごとに設けられ、前記グループのうち１つに属する画素回路に含まれる発光素子は、該画素回路に含まれる駆動トランジスタのドレイン電極と該グループに対応する前記基準電位供給線との間に設けられ、前記グループのいずれかに対応する前記点灯制御スイッチは、該グループに対応する前記基準電位供給線および前記電位調整回路の間の接続を制御し、前記電位調整回路は対応する前記グループに応じた電位を供給する、ことを特徴とする画像表示装置。

（８）（１）から（７）のいずれかにおいて、前記データ線接続スイッチは電界効果トランジスタであり、ゲート電極には所定の電位が供給される、ことを特徴とする画像表示装置。

（９）電源線と、データ線と、電流量に応じた輝度で発光する発光素子、記憶容量、ゲート電極が前記記憶容量を介して前記データ線に接続され前記記憶容量が記憶する電位差に基づいて前記発光素子へ流れる電流を制御する駆動トランジスタ、前記駆動トランジスタのゲート電極とドレイン電極との間に設けられたリセットスイッチ、および前記記憶容量の前記駆動トランジスタ側の一端と前記データ線との接続をオンオフするデータ線接続スイッチを含む画素回路と、を含む画像表示装置の駆動方法であって、前記データ線接続スイッチをオンするとともに、前記電源線から前記記憶容量の前記一端に流れる第１の電流経路と前記電源線から前記発光素子に流れる第２の電流経路とを遮断するプリチャージステップと、前記プリチャージステップの後に、前記リセットスイッチをオン状態としつつ前記データ線が前記記憶容量の他端にデータ信号を入力するデータ記憶ステップと、を含むことを特徴とする画像表示装置の駆動方法。

（１０）（９）において、前記プリチャージステップは、前記データ線接続スイッチをオンし、前記リセットスイッチをオフするとともに前記駆動トランジスタのドレイン電極から前記発光素子に流れる電流の経路を遮断する、ことを特徴とする画像表示装置の駆動方法。

（１１）（９）において、前記プリチャージステップは、前記データ線接続スイッチをオンし、前記電源線と前記駆動トランジスタのソース電極との間の電流経路を遮断する、ことを特徴とする画像表示装置の駆動方法。

（１２）（１１）において、前記プリチャージステップでは、前記データ線接続スイッチをオンし、前記電源線と前記駆動トランジスタのソース電極との間の電流経路を遮断するとともに、前記発光素子から前記記憶容量の前記一端への電流経路を確保する、ことを特徴とする画像表示装置の駆動方法。

（１３）（１１）において、前記プリチャージステップでは、前記データ線接続スイッチをオンし、前記電源線と前記駆動トランジスタのソース電極との間の電流経路を遮断した後に、前記発光素子から前記記憶容量の前記一端への電流経路を確保する、ことを特徴とする画像表示装置の駆動方法。

（１４）複数の画素回路と、電源線と、データ信号と発光制御信号とを前記各画素回路に供給するデータ線と、を含み、前記各画素回路は、電流量に応じた輝度で発光する発光素子と、ソース電極が前記電源線に接続される駆動トランジスタと、一端が前記駆動トランジスタのゲート電極に接続され、他端が前記データ線に接続される記憶容量と、一端が前記記憶容量の前記一端に接続され、他端が前記データ線に接続されるデータ線接続スイッチと、前記駆動トランジスタのゲート電極とドレイン電極の間に設けられたリセットスイッチと、前記発光素子のアノードと前記駆動トランジスタのドレイン電極との間に設けられた点灯制御スイッチと、を含む、ことを特徴とする画像表示装置。

（１５）複数の画素回路と、電源線と、データ信号と発光制御信号とを前記各画素回路に供給するデータ線と、を含み、前記各画素回路は、電流量に応じた輝度で発光する発光素子と、駆動トランジスタと、一端が前記駆動トランジスタのゲート電極に接続され、他端が前記データ線に接続される記憶容量と、一端が前記記憶容量の前記一端に接続され、他端が前記データ線に接続されるデータ線接続スイッチと、前記駆動トランジスタのゲート電極とドレイン電極の間に設けられたリセットスイッチと、前記発光素子のアノードと前記駆動トランジスタのドレイン電極との間に設けられた点灯制御スイッチと、一端が前記電源線に接続され、他端が前記駆動トランジスタのソース電極に接続される電流供給スイッチと、を含む、ことを特徴とする画像表示装置。

本発明によれば、画像表示装置において記憶容量の駆動トランジスタのゲート電極側の一端とデータ線とを接続する際のデータ線の電圧降下を抑えることができる。

第１の実施形態に係る有機ＥＬ表示装置の回路構成の一例を示す図である。第１の実施形態に係る各画素回路の構成の一例を示す回路図である。図２に示す画素回路に関するＲＧＢ切替制御線、点灯制御線、リセット制御線、プリチャージ制御線、データ線、ノードＮＡの電位の時間変化の一例を示す波形図である。発光期間における画素回路内のスイッチの状態を示す図である。プリチャージ期間における画素回路内のスイッチの状態を示す図である。データ保存期間における画素回路内のスイッチの状態を示す図である。データ記憶期間における画素回路内のスイッチの状態を示す図である。第１の実施形態に係る各画素回路の構成の他の例を示す回路図である。図５に示す画素回路に関するＲＧＢ切替制御線、点灯制御線、リセット制御線、プリチャージ制御線およびデータ線の電位の時間変化の一例を示す波形図である。第２の実施形態に係る画素回路の構成の一例を示す回路図である。図７に示す画素回路におけるＲＧＢ切替制御線、点灯制御線、リセット制御線、プリチャージ制御線、電源制御線、データ線および電源制御線の電位の時間変化の一例を示す波形図である。図７に示す画素回路のプリチャージ期間におけるスイッチの状態を示す図である。図７に示す画素回路におけるＲＧＢ切替制御線、点灯制御線、リセット制御線、プリチャージ制御線、電源制御線、データ線および電源制御線の電位の時間変化の他の例を示す波形図である。図１０に示す前期プリチャージ期間におけるスイッチの状態を示す図である。第３の実施形態に係る各画素回路の構成の一例を示す図である。第３の実施形態に係る各画素回路の構成の他の例を示す図である。従来の画像表示装置の画素回路の一例を示す図である。データ線およびそれに接続される配線の抵抗を模式的に説明する図である。

以下では、本発明の実施形態について図面に基づいて説明する。出現する構成要素のうち同一機能を有するものには同じ符号を付し、その説明を省略する。以下では、発光素子を用いた画像表示装置の一種である有機ＥＬ表示装置に本発明を適用した場合について説明する。

［第１の実施形態］
有機ＥＬ表示装置は、物理的には、アレイ基板と、フレキシブルプリント基板と、パッケージに封入されたドライバ集積回路とを含んでいる。アレイ基板上には、画像を表示する表示領域ＤＡが配置される。図１は、第１の実施形態に係る有機ＥＬ表示装置の回路構成の一例を示す図である。図１に示す回路は、主にアレイ基板とドライバ集積回路とに設けられている。有機ＥＬ表示装置のアレイ基板上には表示領域ＤＡがあり、表示領域ＤＡにはマトリクス状に画素が配置されている。画素となる領域のそれぞれには３つの画素回路ＰＣＲ，ＰＣＧ，ＰＣＢが図中横方向に並んで配置されている。画素回路ＰＣＲは赤を表示し、画素回路ＰＣＧは緑を表示し、画素回路ＰＣＢは青を表示する。以下では画素回路ＰＣＲ，ＰＣＢ，ＰＣＧの発光する色を区別しないときは画素回路ＰＣと呼ぶ。言い換えれば画素回路ＰＣは表示する色の種類により３つのグループに分けられている。なお表示領域ＤＡにはＭ列×Ｎ行の画素ＰＸが配置されている。なお、ｎ行目ｍ列目の画素ＰＸを構成する画素回路ＰＣＲをＰＣＲ（ｍ，ｎ）、緑の画素回路ＰＣＧをＰＣＧ（ｍ，ｎ）、青の画素回路ＰＣＢをＰＣＢ（ｍ，ｎ）と記す。また表示領域内には（３×Ｍ）列×Ｎ行の画素回路ＰＣが並んでおり、本実施形態では同じ列に並んでいる画素回路ＰＣは同じ色を表示する。

表示領域ＤＡ内では、画素回路ＰＣの各列に対応してデータ線ＤＡＴＲ，ＤＡＴＧ，ＤＡＴＢ（以下これらのデータ線を区別しない時はデータ線ＤＡＴと呼ぶ）と電源電位Ｖｏｌｅｄを供給する電源線ＰＷＲとが図中上下方向に延び、画素回路ＰＣの各行に対応してデータ線接続制御線ＲＪＤと、リセット制御線ＲＥＳと、点灯制御線ＩＬＭとが図中左右方向に延びている。またアレイ基板上の領域であって表示領域ＤＡの図中下側の領域には、データ線ＤＡＴＲ，ＤＡＴＧ，ＤＡＴＢに対応して設けられたＲＧＢ切替スイッチＤＳＲ，ＤＳＧ，ＤＳＢと、統合データ線ＤＡＴＩと、データ線駆動回路ＸＤＶと、垂直走査回路ＹＤＶと、が設けられている。なお、データ線駆動回路ＸＤＶと垂直走査回路ＹＤＶとの一部はドライバ集積回路にも設けられている。

同じデータ線ＤＡＴに接続される画素回路ＰＣは同じ色を表示する。以下では、ｍ列目の画素の列を構成する画素回路ＰＣＲの列に対応するデータ線ＤＡＴＲをＤＡＴＲ（ｍ）と、画素回路ＰＣＧの列に対応するデータ線ＤＡＴＧをＤＡＴＧ（ｍ）と、画素回路ＰＣＢの列に対応するデータ線ＤＡＴＢをＤＡＴＢ（ｍ）と記す。あるデータ線ＤＡＴは、対応する列内の複数の画素回路ＰＣに対してデータ信号を供給する。また、データ線接続制御線ＲＪＤと、リセット制御線ＲＥＳと、点灯制御線ＩＬＭとの数はそれぞれ画素回路ＰＣの行数と同じ数（Ｎ本）である。ｎ行目の画素回路ＰＣの行に対応するデータ線接続制御線ＲＪＤをＲＪＤ（ｎ）、リセット制御線ＲＥＳをＲＥＳ（ｎ）、点灯制御線ＩＬＭをＩＬＭ（ｎ）と記す。データ線接続制御線ＲＪＤ、リセット制御線ＲＥＳおよび点灯制御線ＩＬＭの一端は垂直走査回路ＹＤＶに接続されている。

ＲＧＢ切替スイッチＤＳＲ，ＤＳＧ，ＤＳＢはｎチャネル型の薄膜トランジスタであって、画素の列に対応してそれぞれｍ個設けられている。ＲＧＢ切替スイッチＤＳＲのゲート電極にはＲＧＢ切替制御線ＣＬＡが接続され、ＲＧＢ切替スイッチＤＳＧのゲート電極にはＲＧＢ切替制御線ＣＬＢが接続され、ＲＧＢ切替スイッチＤＳＢのゲート電極にはＲＧＢ切替制御線ＣＬＣが接続される。

画素のｍ列目に対応するデータ線ＤＡＴのうち画素回路ＰＣＲに対応するデータ線ＤＡＴＲ（ｍ）の下端には、ＲＧＢ切替スイッチＤＳＲの一端が接続されている。ＲＧＢ切替スイッチＤＳＲの他端は、画素の列に対応してＭ本設けられた統合データ線ＤＡＴＩのうちｍ列目の画素に対応する統合データ線ＤＡＴＩの一端と接続されている。同様に、データ線ＤＡＴＧ（ｍ）の下端はＲＧＢ切替スイッチＤＳＧを介して対応する統合データ線ＤＡＴＩの一端と接続されており、データ線ＤＡＴＢ（ｍ）の下端はＲＧＢ切替スイッチＤＳＢを介して対応する統合データ線ＤＡＴＩの一端と接続されている。統合データ線ＤＡＴＩの他端は、データ線駆動回路ＸＤＶに接続されている。

なお、ＲＧＢ切替スイッチＤＳＲ，ＤＳＧ，ＤＳＢのドレイン電極は統合データ線ＤＡＴＩに接続され、ソース電極は対応するデータ線ＤＡＴに接続されている。なお、薄膜トランジスタのソース電極とドレイン電極とは、構造上極性が定まっているわけではない。その薄膜トランジスタを流れる電流の向きと薄膜トランジスタがｎチャネル型かｐチャネル型かとによって定まるものである。よって薄膜トランジスタにおいてはソース電極の接続先とドレイン電極の接続先とが反対になっていてもよい。

図２は、第１の実施形態に係る各画素回路ＰＣの構成の一例を示す回路図である。各画素回路ＰＣは、発光素子ＩＬと、駆動トランジスタＴＲＤと、記憶容量ＣＰと、データ線接続スイッチＳＷＣと、点灯制御スイッチＳＷＩと、リセットスイッチＳＷＲと、を含む。発光素子ＩＬのカソードは図示しない基準電位供給線と接続されている。基準電位供給線は、本実施形態では電源線ＰＷＲから供給される電源電位Ｖｏｌｅｄやデータ線ＤＡＴ、点灯制御スイッチＳＷＩなどのスイッチに用いる駆動トランジスタＴＲＤのゲート電極に供給される電位等との関係で基準となる基準電位を供給するが、この基準電位は必ずしも接地された電極から供給されなくてもよい。駆動トランジスタＴＲＤはｐチャネル型の薄膜トランジスタであり、ゲート電極に印加される電位とソース電極に印加される電位との電位差に応じて発光素子ＩＬの発光量を制御する。発光素子ＩＬのアノードは点灯制御スイッチＳＷＩを介して駆動トランジスタのドレイン電極に接続されている。記憶容量ＣＰの一端は駆動トランジスタＴＲＤのゲート電極に接続される。記憶容量ＣＰのその一端はデータ線接続スイッチＳＷＣの一端にも接続されている。記憶容量ＣＰの他端およびデータ線接続スイッチＳＷＣの他端はデータ線ＤＡＴに接続される。リセットスイッチＳＷＲの一端は駆動トランジスタＴＲＤのゲート電極に接続され、他端は駆動トランジスタＴＲＤのドレイン電極に接続される。発光素子ＩＬは有機ＥＬ素子であり、一般的にはダイオード特性を有することからＯＬＥＤ（Organic light-emitting diode）とも呼ばれる。

駆動トランジスタＴＲＤのゲート電極が接続されているノードをノードＮＡと呼ぶ。またリセットスイッチＳＷＲと、点灯制御スイッチＳＷＩとは電流経路制御部ＣＣＵを構成している。なお、画素回路ＰＣＲに含まれる発光素子ＩＬの発光色は赤であり、画素回路ＰＣＧに含まれる発光素子ＩＬの発光色は緑であり、画素回路ＰＣＢに含まれる発光素子ＩＬの発光色は青である。データ線接続スイッチＳＷＣと、点灯制御スイッチＳＷＩと、リセットスイッチＳＷＲとはｎチャネル型の薄膜トランジスタである。データ線接続スイッチＳＷＣのゲート電極はデータ線接続制御線ＲＪＤに、リセットスイッチＳＷＲのゲート電極はリセット制御線ＲＥＳに、点灯制御スイッチＳＷＩのゲート電極は点灯制御線ＩＬＭに接続されている。

次に本実施形態に係る有機ＥＬ表示装置の駆動方法について説明する。図３は、ＲＧＢ切替制御線ＣＬＡ，ＣＬＢ，ＣＬＣ、点灯制御線ＩＬＭ、リセット制御線ＲＥＳ、データ線接続制御線ＲＪＤ、データ線ＤＡＴ、およびノードＮＡの電位の時間変化の一例を示す波形図である。本図では１行目の画素回路ＰＣに対する信号のみを示している。ノードＮＡの電位については、一つ前のフレーム（以下前フレームという）で黒を表示し本フレームで黒を表示する場合（図中実線）と、前フレームで白を表示し本フレームで白を表示する場合（図中一点鎖線）を示している。

ある画素回路を駆動する操作は、プリチャージ操作、データ保存操作、データ記憶操作、発光操作の順で行われる。プリチャージ操作は駆動トランジスタＴＲＤのゲート電位を閾値電圧のキャンセルが可能なレベルに低くするための操作であり、この操作を行う期間をプリチャージ期間ＰＰＲと呼ぶ。データ保存操作は統合データ線ＤＡＴＩからデータ線ＤＡＴＲ，ＤＡＴＧ，ＤＡＴＢのそれぞれに表示すべき階調を示すデータ信号を保存させる操作であり、その操作を行う期間をデータ保存期間ＰＬＭと呼ぶ。データ記憶操作は記憶容量ＣＰに表示すべき階調に応じた電位差を記憶させる操作であり、この操作を行う期間をデータ記憶期間ＰＤＷと呼ぶ。発光操作は発光素子ＩＬを発光させる操作であり。この操作を行う期間を発光期間ＰＩＬと呼ぶ。本実施形態に係る駆動方法では、画素回路ＰＣにプリチャージ操作、データ保存操作およびデータ記憶操作を行う期間と、表示領域ＤＡ内の全行の画素回路ＰＣを発光させる発光期間ＰＩＬとが明確に分かれている点に特徴がある。言い換えれば、いずれかの行の画素回路ＰＣにプリチャージ操作、データ保存操作、データ記憶操作、を行う期間には、どの行の画素回路ＰＣも発光させず、それらの操作が終了した後に一斉に全行の画素回路ＰＣが発光することになる。

図４Ａから図４Ｄは、図３に示す各期間における、画素回路ＰＣ内のデータ線接続スイッチＳＷＣ、点灯制御スイッチＳＷＩおよびリセットスイッチＳＷＲの状態を示す図である。以下では図３と図４Ａから図４Ｄを用いて駆動方法およびノードＮＡの電位Ｖａについて説明する。

まず１行目の画素回路ＰＣに対するプリチャージ期間ＰＰＲの前は、前フレームの表示階調で発光素子ＩＬが発光している。つまり前フレームの発光期間ＰＩＬである。前フレームの発光期間ＰＩＬではノードＮＡの電位Ｖａは発光する階調に応じた電位となっている。発光期間ＰＩＬでは点灯制御線ＩＬＭがハイレベルであり、リセット制御線ＲＥＳ、データ線接続制御線ＲＪＤはローレベルである。よって、点灯制御スイッチＳＷＩはオン状態であり、データ線接続スイッチＳＷＣとリセットスイッチＳＷＲはオフ状態である。図４Ａは、この発光期間ＰＩＬにおける画素回路ＰＣ内のスイッチの状態を示す図である。なお、発光期間ＰＩＬでの電位Ｖａは表示する階調が明（白）から暗（黒）になるにつれて高くなる。発光期間ＰＩＬにはデータ線には発光制御信号の電位ＶＳＬが供給される。

そしてプリチャージ期間ＰＰＲのはじめに点灯制御線ＩＬＭの電位がローレベルとなり、データ線接続制御線ＲＪＤがハイレベルとなる。それにより点灯制御スイッチＳＷＩがオフとなり発光素子ＩＬの発光が止まり、データ線接続スイッチＳＷＣがオンとなる。図４Ｂがこの状態を示す図である。このときリセットスイッチＳＷＲはオフの状態である。データ線接続制御線ＲＪＤがオンされることにより記憶容量ＣＰのノードＮＡ側の一端がデータ線ＤＡＴに接続される。プリチャージ期間ＰＰＲにはデータ線駆動回路ＸＤＶからデータ線ＤＡＴにプリチャージ電位Ｖｐｒｅが供給されるので、ノードＮＡの電位Ｖａもプリチャージ電位Ｖｐｒｅとなる。

ここで、リセットスイッチＳＷＲはオフされており、電源線ＰＷＲから駆動トランジスタＴＲＤを経て記憶容量ＣＰのノードＮＡ側の一端に至る電流の経路（第１の電流経路）は遮断されている。また点灯制御スイッチＳＷＩもオフされており、電源線ＰＷＲから駆動トランジスタＴＲＤを経て発光素子ＩＬのアノードに至る電流経路（第２の電流経路）も遮断されている。言い換えれば、プリチャージ期間ＰＰＲには電流経路制御部ＣＣＵにより第１の電流経路と第２の電流経路とが遮断されている。これにより発光素子ＩＬに電流を流さない場合でも電源線からの電流によるデータ線ＤＡＴの電圧降下が生じず、データ記憶期間ＰＤＷの始めに必要なプリチャージ電圧は電圧降下に依存しない形で供給される。なお、一つ前のフレームでの階調が黒の場合（以下では前フレーム黒の場合という）のプリチャージ操作の前の電位Ｖａは駆動トランジスタＴＲＤがオフする電位であり、一つ前のフレームでの階調が白の場合（以下では前フレーム白の場合という）のプリチャージ操作の前の電位Ｖａは発光素子ＩＬを最も高い階調で発光させる電位である。本実施形態では前フレーム黒の場合より５Ｖ低い電位である。

プリチャージ期間ＰＰＲが終わり、データ保存期間ＰＬＭとなる際にデータ線接続制御線ＲＪＤの電位がローレベルとなり、データ線接続スイッチＳＷＣがオフとなる。図４Ｃがデータ保存期間ＰＬＭにおけるスイッチの状態を示す図である。またデータ線駆動回路ＸＤＶはデータ線ＤＡＴＲ，ＤＡＴＧ，ＤＡＴＢのそれぞれに順次データ信号を供給する。はじめに、ＲＧＢ切替制御線ＣＬＡがハイレベルのままＲＧＢ切替制御線ＣＬＢ，ＣＬＣがローレベルとなり、ＲＧＢ切替スイッチＤＳＲがオン、ＲＧＢ切替スイッチＤＳＧ，ＤＳＢがオフとなり、統合データ線ＤＡＴＩとデータ線ＤＡＴＲとが接続される。データ線駆動回路ＸＤＶは統合データ線ＤＡＴＩを介してデータ線ＤＡＴＲにデータ信号を書き込む。ここで、図３に示されるノードＮＡの電位はデータ線ＤＡＴＲに接続される画素回路ＰＣにおけるノードＮＡの電位である。記憶容量ＣＰの電荷は変化しないため、ノードＮＡの電位はデータ線ＤＡＴに印加されるデータ信号の電位Ｖｄａｔａとなる。具体的には表示階調が白の場合の変化量をＶｗとすると、Ｖｗ＝Ｖｄａｔａ＿ｗ−Ｖｐｒｅとなり、表示階調が黒の場合の変化量をＶｂとすると、Ｖｂ＝Ｖｄａｔａ＿ｂ−Ｖｐｒｅとなる。ここで、Ｖｄａｔａ＿ｗは表示階調白の場合のデータ信号の電位、Ｖｄａｔａ＿ｂは表示階調黒の場合のデータ信号の電位である。

次はＲＧＢ切替制御線ＣＬＡに代わりＲＧＢ切替制御線ＣＬＢがハイレベルになり、データ線駆動回路ＸＤＶは統合データ線ＤＡＴＩを介してデータ線ＤＡＴＧにデータ信号を書き込む。同様にＲＧＢ切替制御線ＣＬＢに代わりＲＧＢ切替制御線ＣＬＣがハイレベルになり、データ線駆動回路ＸＤＶは統合データ線ＤＡＴＩを介してデータ線ＤＡＴＢにデータ信号を書き込む。データ線書込み後はＲＧＢ切替スイッチＤＳＢはオフされる。

データ保存期間ＰＬＭに続くデータ記憶期間ＰＤＷのはじめにリセット制御線ＲＥＳの電位がハイレベルとなり、リセットスイッチＳＷＲがオンになる。図４Ｄがデータ記憶期間ＰＤＷにおけるスイッチの状態を示す図である。こうすると、データ線ＤＡＴが保存しているデータ信号の電位が記憶容量ＣＰのノードＮＡと反対側の一端に供給され、ノードＮＡは駆動トランジスタＴＲＤのドレイン電極と接続される。

データ記憶期間ＰＤＷのはじめの時点で電位Ｖａは駆動トランジスタＴＲＤをオンするのに充分に低電位になっているので、前フレーム黒の場合も前フレーム白の場合も駆動トランジスタＴＲＤはゲート−ソース間の電位差が閾値電圧になるように電流を流し、電位ＶａはＶｏｌｅｄ−│Ｖｔｈ│に近づいていく。ここで、Ｖｔｈは閾値電圧の値である。そして記憶容量ＣＰは、データ記憶期間ＰＤＷの終わりにノードＮＡの電位Ｖａとデータ信号の電位Ｖｄａｔａ＿ｂやＶｄａｔａ＿ｗなどとの電位差を記憶する。なお、実際には電位差が閾値電圧になるまでの時定数が存在するため、データ記憶期間ＰＤＷの終わりのタイミングでは厳密には電位ＶａはＶｏｌｅｄ−│Ｖｔｈ│より小さく、記憶容量ＣＰはそのＶａの電位を反映した電位差を記憶する。

そして他の行の画素回路ＰＣに対して同様の操作を行った後に、発光期間ＰＩＬが始まる。発光期間ＰＩＬにおいては、点灯制御線ＩＬＭ、ＲＧＢ切替制御線ＣＬＡ，ＣＬＢ，ＣＬＣの電位がハイレベルとなり、点灯制御スイッチＳＷＩがオンとなり、データ線ＤＡＴはデータ線駆動回路ＸＤＶに接続され、発光制御信号の電位ＶＳＬが供給される。駆動トランジスタＴＲＤが流す電流はデータ信号の電位Ｖｄａｔａと電位ＶＳＬとの電位差に応じて変化する。具体的には、その時点でのノードＮＡでの電位Ｖａを式で表すと、以下のようになる。

Ｖａ＝Ｖｏｌｅｄ−│Ｖｔｈ│−（Ｖｄａｔａ−ＶＳＬ）

駆動トランジスタＴＲＤが流す電流量はゲートーソース間の電位差から閾値電圧を引いた値により定まるため、駆動トランジスタＴＲＤの製造時の閾値電圧のばらつきに関係なく電流量を制御できる。それにより、データ信号の電位に応じた輝度で発光素子ＩＬが発光する。

ここまで１行目の画素回路ＰＣへの操作について説明してきたが、２行目以降の画素回路ＰＣに対してもプリチャージ操作とデータ保存操作とデータ記憶操作とをする必要がある。他行の操作の順番としては、３種類ある。１つめは、１行目のプリチャージ操作の際に他の全行のプリチャージ操作もまとめて行い、２行目以降はデータ保存操作とデータ記憶操作とを繰り返す方法（以下「一括プリチャージ」という）である。２つめは、行ごとにプリチャージ操作を行う、つまりプリチャージ操作とデータ保存操作とデータ記憶操作とを２行目以降繰り返す方法（以下「行プリチャージ」という）である。３つめは、上述の方法の折衷的な方法であり、所定数の行ごとにまとめてプリチャージ操作を行う方法である。本実施形態ではどの方法で操作を行ってもよい。

ここで、一括プリチャージの場合には、発光期間ＰＩＬの直後のプリチャージ期間ＰＰＲに全行の画素回路ＰＣに対応する点灯制御線ＩＬＭがローレベルとなりデータ線接続制御線ＲＪＤがハイレベルとなる。これにより、全行の画素回路ＰＣにおいて、プリチャージ操作が行われる。次に行ごとにデータ保存操作とデータ記憶操作とが繰り返される。全ての行の画素回路ＰＣについてデータ保存操作とデータ記憶操作とがされた後に発光期間ＰＩＬとなり発光操作が行われる。この場合、１水平走査期間はある行の画素回路ＰＣに対するデータ保存期間ＰＬＭとデータ記憶期間ＰＤＷとを合わせたものとなる。また行プリチャージの場合には、行ごとにプリチャージ操作とデータ保存操作と、データ記憶操作を繰返し行い、その後発光期間ＰＩＬとなる。１水平期間はある行の画素回路ＰＣに対するプリチャージ期間ＰＰＲとデータ保存期間ＰＬＭとデータ記憶期間ＰＤＷとを合わせたものとなる。

上述の操作によりデータ書込みの際に発光をともなわず、かつ、データ記憶期間ＰＤＷの始めに必要なプリチャージ電圧が電圧降下に依存しない形で供給される。よって、電圧降下による電圧分布で生じるヒステリシスに起因した面内輝度むらが抑えられる。

ここで、データ線接続制御線ＲＪＤを設けない構成とすることも可能である。図５は、第１の実施形態に係る各画素回路ＰＣの構成の他の例を示す回路図である。図２の例と異なり、データ線接続スイッチＳＷＣのゲート電極には基準電位が供給されている。図６は、図５に示す画素回路ＰＣに関するＲＧＢ切替制御線ＣＬＡ，ＣＬＢ，ＣＬＣ、点灯制御線ＩＬＭ、リセット制御線ＲＥＳ、プリチャージ制御線ＰＲＥ、データ線ＤＡＴの電位の時間変化の一例を示す波形図である。プリチャージ期間ＰＰＲにデータ線接続制御線ＲＪＤをハイレベルにする代わりにデータ線ＤＡＴの電位を基準電位より低くすれば、データ線接続制御線ＲＪＤを設けなくともデータ線接続スイッチＳＷＣがオンされる。データ保存期間ＰＬＭ、データ記憶期間ＰＤＷ、発光期間ＰＩＬにおける動作については図３の例と同様であるので説明は省略する。基準電位を供給する配線は画素回路ＰＣに必ず存在するので、これによりデータ線接続制御線ＲＪＤを省略することができる。なお、データ線接続スイッチＳＷＣのゲート電極に供給する電位は必ずしも基準電位でなくてもよい。発光制御信号の電位ＶＳＬやデータ信号の電位Ｖｄａｔａの範囲から外れた電位（本実施形態ではｎチャネル型なのでより低い電位）であればよい。

［第２の実施形態］
本実施形態は、第１の実施形態と比べると電源線ＰＷＲと駆動トランジスタＴＲＤのソース電極との間に電源制御スイッチＳＷＰが設けられている点が主に異なる。以下ではその相違点を中心に説明する。

図７は、第２の実施形態に係る各画素回路ＰＣの構成の一例を示す回路図である。各画素回路ＰＣは、発光素子ＩＬと、駆動トランジスタＴＲＤと、記憶容量ＣＰと、データ線接続スイッチＳＷＣと、点灯制御スイッチＳＷＩと、リセットスイッチＳＷＲと、電源制御スイッチＳＷＰとを含む。発光素子ＩＬのカソードは図示しない基準電位供給線と接続されている。発光素子ＩＬのアノードは点灯制御スイッチＳＷＩを介して駆動トランジスタのドレイン電極に接続されている。記憶容量ＣＰの一端は駆動トランジスタＴＲＤのゲート電極に接続される。記憶容量ＣＰのその一端はデータ線接続スイッチＳＷＣの一端にも接続されている。記憶容量ＣＰの他端およびデータ線接続スイッチＳＷＣの他端はデータ線ＤＡＴに接続される。リセットスイッチＳＷＲの一端は駆動トランジスタＴＲＤのゲート電極に接続され、他端は駆動トランジスタＴＲＤのドレイン電極に接続される。電源制御スイッチＳＷＰの一端は駆動トランジスタＴＲＤのソース電極に接続され、他端は電源線ＰＷＲに接続されている。

また電源制御スイッチＳＷＰ、リセットスイッチＳＷＲ、および点灯制御スイッチＳＷＩは電流経路制御部ＣＣＵを構成している。データ線接続スイッチＳＷＣと、点灯制御スイッチＳＷＩと、リセットスイッチＳＷＲと、電源制御スイッチＳＷＰとはｎチャネル型の薄膜トランジスタである。本実施形態絵では画素回路ＰＣの行に対応して電源制御線ＰＳＣが設けられている。データ線接続スイッチＳＷＣのゲート電極はデータ線接続制御線ＲＪＤに、リセットスイッチＳＷＲのゲート電極はリセット制御線ＲＥＳに、点灯制御スイッチＳＷＩのゲート電極は点灯制御線ＩＬＭに、電源制御スイッチＳＷＰは電源制御線ＰＳＣに接続されている。

次に本実施形態に係る有機ＥＬ表示装置の駆動方法について説明する。図８は、ＲＧＢ切替制御線ＣＬＡ，ＣＬＢ，ＣＬＣ、点灯制御線ＩＬＭ、リセット制御線ＲＥＳ、データ線接続制御線ＲＪＤ、データ線ＤＡＴ、および電源制御線ＰＳＣの電位の時間変化の一例を示す波形図である。本図では１行目の画素回路ＰＣに対する信号のみを示している。プリチャージ操作、データ保存操作、データ記憶操作、発光操作の順に画素回路が駆動される点は第１の実施形態と同様である。

本実施形態では、プリチャージ期間ＰＰＲに電源制御線ＰＳＣの電位がローレベルとなり、点灯制御線ＩＬＭとリセット制御線ＲＥＳの電位はハイレベルとなっている。よって電源制御スイッチＳＷＰはオフであり、点灯制御スイッチＳＷＩはオンであり、リセットスイッチＳＷＲはオンである。図９は、図７に示す画素回路のプリチャージ期間ＰＰＲにおけるスイッチの状態を示す図である。データ線接続スイッチＳＷＣによって記憶容量ＣＰに溜まっている電荷がデータ線ＤＡＴに流れ、ノードＮＡの電位がプリチャージ電位Ｖｐｒｅとなる。一方、電流経路制御部ＣＣＵに含まれる電源制御スイッチＳＷＰがオフになることで電源線ＰＷＲからノードＮＡへの第１の電流経路と、電源線ＰＷＲから発光素子ＩＬへの第２の電流経路が遮断されている。さらに、発光素子ＩＬのアノードが点灯制御スイッチＳＷＩ、リセットスイッチＳＷＲおよびデータ線接続スイッチＳＷＣを介してデータ線ＤＡＴに電気的に接続され、発光素子ＩＬから記憶容量ＣＰのノードＮＡ側の一端への電流経路が確保される。これにより発光素子ＩＬに溜まった電荷も放出される。これにより、点灯制御線ＩＬＭなどの電位変化により発光素子ＩＬの両端にかかる電圧が変化しても閾値電圧を超えることがなくなり、第１の実施形態と比べて微発光をより抑制し、コントラストを向上させることができる。

ここで、図８に示す駆動方法の場合、プリチャージ期間ＰＰＲに記憶容量ＣＰから発光素子ＩＬに電荷が流れる恐れがある。この恐れを解消する駆動方法について以下で説明する。図１０は、ＲＧＢ切替制御線ＣＬＡ，ＣＬＢ，ＣＬＣ、点灯制御線ＩＬＭ、リセット制御線ＲＥＳ、データ線接続制御線ＲＪＤ、データ線ＤＡＴ、および電源制御線ＰＳＣの電位の時間変化の他の例を示す波形図である。プリチャージ期間ＰＰＲは、前期プリチャージ期間ＰＰＲ１と、後期プリチャージ期間ＰＰＲ２とに分けられる。前期プリチャージ期間ＰＰＲ１には点灯制御線ＩＬＭがローレベルとなり、前期プリチャージ期間ＰＰＲ１に続く後期プリチャージ期間ＰＰＲ２に点灯制御線ＩＬＭがハイレベルとなる点が図８の例と異なる。図１１は図１０に示す前期プリチャージ期間ＰＰＲ１におけるスイッチの状態を示す図である。データ線接続スイッチＳＷＣがオンとなり、電流経路制御部ＣＣＵに含まれる電源制御スイッチＳＷＰがオフになることで第１の電流経路と、第２の電流経路が遮断されている点は図８のプリチャージ期間ＰＰＲの状態と同じであるが、発光素子ＩＬのアノードがデータ線ＤＡＴに電気的に接続されていない点が異なる。これにより、記憶容量ＣＰの電荷が発光素子ＩＬに流れ、微発光する恐れを解消でき、さらにコントラストを向上できる。なお、このタイミングではリセットスイッチＳＷＲをオフにしてもよい。後期プリチャージ期間ＰＰＲ２では点灯制御線ＩＬＭがハイレベルとなり、発光素子ＩＬのアノードが点灯制御スイッチＳＷＩ、リセットスイッチＳＷＲおよびデータ線接続スイッチＳＷＣを介してデータ線ＤＡＴに電気的に接続される。これにより発光素子ＩＬから記憶容量ＣＰのノードＮＡ側の一端への電流経路が確保され、発光素子ＩＬに溜まった電荷がデータ線ＤＡＴを介して放出される。この時のスイッチの状態および動作は図９に示すものと同じである。

なお第１の実施形態における図５の例のように、データ線接続スイッチＳＷＣのゲート電極に基準電位を供給するようにしてもよい。

［第３の実施形態］
本実施形態は、第１の実施形態と比べると複数の画素回路ＰＣの間で点灯制御スイッチＳＷＩが共有されている点が主に異なる。以下ではその相違点を中心に説明する。

図１２は第３の実施形態に係る各画素回路の構成の一例を示す図である。本実施形態では、画素回路ＰＣの列に対応して、電源線ＰＷＲおよびデータ線ＤＡＴだけでなく、基準電位供給線ＧＮＤが図中上下方向に延びている。また、画素回路ＰＣの行に対応して、データ線接続制御線ＲＪＤとリセット制御線ＲＥＳとが図中左右方向に延びている。データ線ＤＡＴは、ＲＧＢ切替スイッチＤＳＲ，ＤＳＧ，ＤＳＢのうちいずれかであるＲＧＢ切替スイッチＤＳＸの一端と接続されている。またｎチャネル型の薄膜トランジスタであるＲＧＢ切替スイッチＤＳＸのゲート電極は、ＲＧＢ切替制御線ＣＬＡ，ＣＬＢ，ＣＬＣのいずれかであるＲＧＢ切替制御線ＣＬＸに接続されている。点灯制御線ＩＬＭは表示領域ＤＡの外（図中下側）の額縁領域内を基準電位供給線ＧＮＤと交差する図中左右方向に延びている。

各画素回路ＰＣは、発光素子ＩＬと、駆動トランジスタＴＲＤと、記憶容量ＣＰと、データ線接続スイッチＳＷＣと、リセットスイッチＳＷＲと、を含む。発光素子ＩＬのカソードは基準電位供給線ＧＮＤと接続されている。発光素子ＩＬのアノードは駆動トランジスタＴＲＤのドレイン電極に接続されている。記憶容量ＣＰの一端は駆動トランジスタＴＲＤのゲート電極に接続される。記憶容量ＣＰのその一端はデータ線接続スイッチＳＷＣの一端にも接続されている。記憶容量ＣＰの他端およびデータ線接続スイッチＳＷＣの他端はデータ線ＤＡＴに接続される。リセットスイッチＳＷＲの一端は駆動トランジスタＴＲＤのゲート電極に接続され、他端は駆動トランジスタＴＲＤのドレイン電極に接続される。同じ列の画素回路ＰＣに含まれる発光素子ＩＬのカソードは、同じ基準電位供給線ＧＮＤに接続されている。点灯制御スイッチＳＷＩは基準電位供給線ＧＮＤと基準電位供給源との間に設けられている。

リセットスイッチＳＷＲと、点灯制御スイッチＳＷＩとは電流経路制御部ＣＣＵを構成している。データ線接続スイッチＳＷＣと、リセットスイッチＳＷＲと、点灯制御スイッチＳＷＩとはｎチャネル型の薄膜トランジスタである。データ線接続スイッチＳＷＣのゲート電極はデータ線接続制御線ＲＪＤに、リセットスイッチＳＷＲのゲート電極はリセット制御線ＲＥＳに、点灯制御スイッチＳＷＩのゲート電極は点灯制御線ＩＬＭに接続されている。

本実施形態でも第１の実施形態の図３に示す駆動方法によりデータ信号に応じた輝度で画素回路ＰＣを発光させることができる。図３に示すように、プリチャージ期間ＰＰＲ、データ保存期間ＰＬＭ、およびデータ記憶期間ＰＤＷではどの行の点灯制御線ＩＬＭの電位もローレベルであることから、点灯制御スイッチＳＷＩを共通化しても操作タイミングは変化しないからである。これにより、プリチャージ操作の際のデータ線ＤＡＴの電圧降下と発光素子ＩＬの微発光を抑制するという第１の実施形態の効果を得つつ、各画素回路ＰＣに配置する薄膜トランジスタの数を削減でき、回路のレイアウトの自由度が高まる。

各画素回路ＰＣに第２の実施形態のような電源制御スイッチＳＷＰを設けてもよい。この場合は図８や図１０に示す駆動方法を取ればよいが、プリチャージ操作は全ての行で一括して行う（一括プリチャージ）必要がある。

図１２の例をさらに発展させて、基準電位供給源と基準電位供給線ＧＮＤとの間に発光素子ＩＬの種類に応じた電位を供給する回路を設けてもよい。図１３は第３の実施形態に係る各画素回路の構成の他の例を示す図である。基準電位供給線ＧＮＤは画素回路ＰＣの列に応じて設けられている。同じ列の画素回路ＰＣは同じ色を表示する、つまり同じグループに属する。基準電位供給線ＧＮＤＲは画素回路ＰＣＲの列に対応し、基準電位供給線ＧＮＤＧは画素回路ＰＣＧの列に対応し、基準電位供給線ＧＮＤＢは画素回路ＰＣＢの列に対応する。

各画素回路ＰＣ内の構成は図１２の例と同様であるが、発光素子ＩＬのカソードの接続先がその画素回路ＰＣの属する発光色のグループに対応する基準電位供給線ＧＮＤとなる点が異なる。点灯制御スイッチＳＷＩは、画素回路ＰＣのグループごと、あるいは基準電位供給線ＧＮＤごとに設けられている。電位調整回路ＡＪＲ，ＡＪＧ，ＡＪＢは画素回路ＰＣのグループごとに設けられ、発光素子ＩＬの発光色の種類に応じた電位を供給する。発光素子ＩＬは発光色によって閾値電圧等の特性が異なるため、それによる発光の違いを吸収するように調整することができる。画素回路ＰＣＲのグループに対応するものが電位調整回路ＡＪＲであり、画素回路ＰＣＧのグループに対応するものが電位調整回路ＡＪＧであり、画素回路ＰＣＢのグループに対応するものが電位調整回路ＡＪＢである。点灯制御スイッチＳＷＩの一端は対応する基準電位供給線ＧＮＤに接続され、他端は電位調整回路ＡＪＲ，ＡＪＧ，ＡＪＢのうち対応するものに接続される。言い換えれば、あるグループに対応する点灯制御スイッチは、そのグループに対応する基準電位供給線ＧＮＤと電位調整回路との接続を制御する。

図１３の例でも、図１２の例で説明したような駆動方法により、プリチャージ操作の際のデータ線ＤＡＴの電圧降下と発光素子ＩＬの微発光を抑制するという効果、さらに回路構成の自由度向上や、発光素子ＩＬの特性の違いへの対処が容易といった効果を得ることができる。

これまで本発明の様々な実施形態について説明してきたが、本発明が適用できる範囲はこれらの実施形態に限定されるものではない。本発明の技術的思想の範囲内で種々の変形が適用することができることはいうまでもない。

ＤＡ表示領域、ＸＤＶデータ線駆動回路、ＹＤＶ垂直走査回路、ＰＣ，ＰＣＲ，ＰＣＧ，ＰＣＢ画素回路、ＰＸ画素、ＣＬＡ，ＣＬＢ，ＣＬＣ，ＣＬＸＲＧＢ切替制御線、ＤＡＴ，ＤＡＴＲ，ＤＡＴＧ，ＤＡＴＢデータ線、ＤＡＴＩ統合データ線、ＤＳＲ，ＤＳＧ，ＤＳＢ，ＤＳＸＲＧＢ切替スイッチ、ＩＬＭ点灯制御線、ＰＳＣ電源制御線、ＲＥＳリセット制御線、ＲＪＤデータ線接続制御線、ＰＷＲ電源線、ＧＮＤ，ＧＮＤＲ，ＧＮＤＧ，ＧＮＤＢ基準電位供給線、ＣＣＵ電流経路制御部、ＣＰ記憶容量、ＩＬ発光素子、ＮＡノード、ＳＷＩ点灯制御スイッチ、ＳＷＣデータ線接続スイッチ、ＳＷＰ電源制御スイッチ、ＳＷＲリセットスイッチ、ＴＲＤ駆動トランジスタ、ＡＪＲ，ＡＪＧ，ＡＪＢ電位調整回路、ＰＤＷデータ記憶期間、ＰＩＬ発光期間、ＰＬＭデータ保存期間、ＰＰＲプリチャージ期間、ＰＰＲ１前期プリチャージ期間、ＰＰＲ２後期プリチャージ期間、ＳＥＬ選択制御線、ＣＴＬ点灯リセット制御線、ＣＬＲ初期電圧制御線、ＳＷＬ初期電圧供給スイッチ、ＳＷＳ選択スイッチ。

Claims

複数の画素回路と、
電源線と、
データ信号を前記各画素回路に供給するデータ線と、
電流経路制御部と、
を含み、
前記各画素回路は、
電流量に応じた輝度で発光する発光素子と、
前記発光素子を流れる電流を制御する駆動トランジスタと、
前記データ線と前記駆動トランジスタのゲート電極との間に設けられ、表示階調に応じた電位差を記憶する記憶容量と、
前記駆動トランジスタのゲート電極側の前記記憶容量の一端と前記データ線とを接続させるデータ線接続スイッチと、
を含み、
前記データ線が前記各画素回路にデータ信号を供給する前に該画素回路に含まれるデータ線接続スイッチがオンされるとともに、前記電流経路制御部は前記電源線から該画素回路に含まれる前記記憶容量の前記一端への第１の電流経路を遮断する、
ことを特徴とする画像表示装置。
前記各画素回路に含まれるデータ線接続スイッチがオンされる際に、前記電流経路制御部は前記第１の電流経路と前記電源線から該画素回路に含まれる発光素子への第２の電流経路とを遮断する、
ことを特徴とする請求項１に記載の画像表示装置。
前記電流経路制御部は、前記各画素回路に含まれる前記駆動トランジスタのゲート電極とドレイン電極との間に設けられたリセットスイッチと、該駆動トランジスタから該画素回路に含まれる前記発光素子に流れる電流をオンオフ制御する点灯制御スイッチとを含む、
ことを特徴とする請求項２に記載の画像表示装置。
前記電流経路制御部は、前記電源線と前記各画素回路に含まれる前記駆動トランジスタのソース電極との間に設けられた電源制御スイッチを含む、
ことを特徴とする請求項２に記載の画像表示装置。
前記電流経路制御部は、前記各画素回路に含まれる前記駆動トランジスタのゲート電極およびドレイン電極の間に設けられたリセットスイッチと、該駆動トランジスタのドレイン電極から該画素回路に含まれる前記発光素子に流れる電流をオンオフ制御する点灯制御スイッチをさらに含み、
前記データ線接続スイッチがオンされる際に、前記リセットスイッチと前記点灯制御スイッチとがオンされる、
ことを特徴とする請求項４に記載の画像表示装置。
１または複数の基準電位供給線と基準電位を供給する基準電位供給源とをさらに含み、
前記各画素回路に含まれる発光素子は該画素回路に含まれる駆動トランジスタのドレイン電極と前記基準電位供給線のいずれかとの間に設けられ、
前記点灯制御スイッチは、前記基準電位供給線と基準電位供給源との間に設けられる、
ことを特徴とする請求項３または５に記載の画像表示装置。
複数の電位調整回路をさらに含み、
前記各画素回路は該画素回路に含まれる発光素子の発光色によって複数のグループに分かれ、
前記基準電位供給線と、前記点灯制御スイッチと、前記電位調整回路は前記グループごとに設けられ、
前記グループのうち１つに属する画素回路に含まれる発光素子は、該画素回路に含まれる駆動トランジスタのドレイン電極と該グループに対応する前記基準電位供給線との間に設けられ、
前記グループのいずれかに対応する前記点灯制御スイッチは、該グループに対応する前記基準電位供給線および前記電位調整回路の間の接続を制御し、
前記電位調整回路は対応する前記グループに応じた電位を供給する、
ことを特徴とする請求項６に記載の画像表示装置。
前記データ線接続スイッチは電界効果トランジスタであり、ゲート電極には所定の電位が供給される、
ことを特徴とする請求項１から７のいずれか一項に記載の画像表示装置。
電源線と、データ線と、電流量に応じた輝度で発光する発光素子、記憶容量、ゲート電極が前記記憶容量を介して前記データ線に接続され前記記憶容量が記憶する電位差に基づいて前記発光素子へ流れる電流を制御する駆動トランジスタ、前記駆動トランジスタのゲート電極とドレイン電極との間に設けられたリセットスイッチ、および前記記憶容量の前記駆動トランジスタ側の一端と前記データ線との接続をオンオフするデータ線接続スイッチを含む画素回路と、を含む画像表示装置の駆動方法であって、
前記データ線接続スイッチをオンするとともに、前記電源線から前記記憶容量の前記一端に流れる第１の電流経路と前記電源線から前記発光素子に流れる第２の電流経路とを遮断するプリチャージステップと、
前記プリチャージステップの後に、前記リセットスイッチをオン状態としつつ前記データ線が前記記憶容量の他端にデータ信号を入力するデータ記憶ステップと、
を含むことを特徴とする画像表示装置の駆動方法。
前記プリチャージステップは、前記データ線接続スイッチをオンし、前記リセットスイッチをオフするとともに前記駆動トランジスタのドレイン電極から前記発光素子に流れる電流の経路を遮断する、
ことを特徴とする請求項９に記載の画像表示装置の駆動方法。
前記プリチャージステップは、前記データ線接続スイッチをオンし、前記電源線と前記駆動トランジスタのソース電極との間の電流経路を遮断する、
ことを特徴とする請求項９に記載の画像表示装置の駆動方法。
前記プリチャージステップでは、前記データ線接続スイッチをオンし、前記電源線と前記駆動トランジスタのソース電極との間の電流経路を遮断するとともに、前記発光素子から前記記憶容量の前記一端への電流経路を確保する、
ことを特徴とする請求項１１に記載の画像表示装置の駆動方法。
前記プリチャージステップでは、前記データ線接続スイッチをオンし、前記電源線と前記駆動トランジスタのソース電極との間の電流経路を遮断した後に、前記発光素子から前記記憶容量の前記一端への電流経路を確保する、
ことを特徴とする請求項１１に記載の画像表示装置の駆動方法。
複数の画素回路と、
電源線と、
データ信号と発光制御信号とを前記各画素回路に供給するデータ線と、
を含み、
前記各画素回路は、
電流量に応じた輝度で発光する発光素子と、
ソース電極が前記電源線に接続される駆動トランジスタと、
一端が前記駆動トランジスタのゲート電極に接続され、他端が前記データ線に接続される記憶容量と、
一端が前記記憶容量の前記一端に接続され、他端が前記データ線に接続されるデータ線接続スイッチと、
前記駆動トランジスタのゲート電極とドレイン電極の間に設けられたリセットスイッチと、
前記発光素子のアノードと前記駆動トランジスタのドレイン電極との間に設けられた点灯制御スイッチと、
を含む、
ことを特徴とする画像表示装置。
複数の画素回路と、
電源線と、
データ信号と発光制御信号とを前記各画素回路に供給するデータ線と、
を含み、
前記各画素回路は、
電流量に応じた輝度で発光する発光素子と、
駆動トランジスタと、
一端が前記駆動トランジスタのゲート電極に接続され、他端が前記データ線に接続される記憶容量と、
一端が前記記憶容量の前記一端に接続され、他端が前記データ線に接続されるデータ線接続スイッチと、
前記駆動トランジスタのゲート電極とドレイン電極の間に設けられたリセットスイッチと、
前記発光素子のアノードと前記駆動トランジスタのドレイン電極との間に設けられた点灯制御スイッチと、
一端が前記電源線に接続され、他端が前記駆動トランジスタのソース電極に接続される電流供給スイッチと、
を含む、
ことを特徴とする画像表示装置。