JP2011198415A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】誤書き込みを抑制する。
【解決手段】不揮発性半導体記憶装置は、第１セレクトゲートＳＧＤおよび第１セレクトゲートの一方に隣接する第１ワード線ＷＬ３１を有する第１ブロックと、第１セレクトゲートの他方にビット線に接続されるコンタクト配線ＤＣを挟んで隣接する第２セレクトゲートＳＧＤおよび第２セレクトゲートに隣接し第１ワード線と同一番号が割り当てられた第２ワード線ＷＬ３１を有し、第１ブロックと隣接して配置される第２ブロックと、第１、第２セレクトゲートに印加される電圧に関する第１、第２データを記憶する記憶回路２０と、第１、第２セレクトゲートに印加される電圧を制御する制御回路８と、を具備し、制御回路は書き込み動作時に第１データに基づいて第１セレクトゲートに第１電圧を印加し、第２データに基づいて第２セレクトゲートに第１電圧と異なる第２電圧を印加する。
【選択図】 図４

Description

本発明は、不揮発性半導体記憶装置に関し、例えばＮＡＮＤ型フラッシュメモリにおける書き込み動作の制御に適用されるものである。

ＮＡＮＤ型フラッシュメモリにおけるメモリセルアレイのセル配置は、ビット線方向において、ブロックごと（偶数ブロック（Even Blk）／奇数ブロック（Odd Blk）ごと）にミラー対称である。すなわち、ビット線方向に隣接する２つのブロックにおいて、ワード線は、ドレインコンタクトまたはソースコンタクトを挟んでミラー対称に同一番号が割り当てられている。このワード線の割り当てに従って、書き込み電圧の調整を行っている。

しかし、プロセス要因である“コマ収差”の影響により、ワード線の幅（メモリセルトランジスタのゲート長方向）の寸法は、均一に形成することはできない。このため、同一番号を割り当てられたワード線であっても、偶数ブロックおよび奇数ブロックごとに寸法が異なる。また、この寸法差に伴ってカップリングが異なり、書き込み特性のばらつきが生じてしまう。よって、偶数ブロックおよび奇数ブロックごとに、書き込み電圧の調整の最適化ができず、書き込み特性の信頼性が低下する。

これに対し、特許文献１では、偶数ブロックの第１ワード線と、第１ワード線と同一番号が割り当てられた奇数ブロックの第２ワード線に、それぞれ最適に調整した書き込み電圧を印加している。すなわち、偶数ブロック（Even Blk）および奇数ブロック（Odd Blk）ごとに、書き込み電圧の調整が行われる。

一方、セレクトゲートにおいても、同様の問題が生じている。すなわち、偶数ブロック（Even Blk）および奇数ブロック（Odd Blk）ごとに、ドレイン側のセレクトゲートおよびソース側のセレクトゲートは、ミラー対称に形成されている。このため、“コマ収差”の影響により、ビット線方向に隣接するブロックごとに、ビット線に接続されるドレイン側のセレクトゲート幅（選択トランジスタのゲート長方向）の寸法が異なる。また、これらドレイン側のセレクトゲートに隣接する同一番号のワード線の寸法が異なるため、カップリング特性も異なる。これらの結果、ブロックごとに選択トランジスタの特性が異なり、誤書き込みが発生してしまう。

特開２００９−１７６３７２号公報

本発明は、誤書き込みを抑制する不揮発性半導体記憶装置を提供する。

本発明の第１の視点による不揮発性半導体記憶装置は、第１セレクトゲート、および前記第１セレクトゲートの一方に隣接する第１ワード線を有する第１ブロックと、前記第１セレクトゲートの他方にビット線に接続されるコンタクト配線を挟んで隣接する第２セレクトゲート、および前記第２セレクトゲートに隣接し、前記第１ワード線と同一番号が割り当てられた第２ワード線を有し、前記第１ブロックと隣接して配置される第２ブロックと、前記第１セレクトゲートに印加される電圧に関する第１データ、および前記第２セレクトゲートに印加される電圧に関する第２データを記憶する記憶回路と、前記第１、第２セレクトゲートに印加される電圧を制御する制御回路と、を具備し、前記制御回路は、書き込み動作時に、前記第１データに基づいて前記第１セレクトゲートに第１電圧を印加し、前記第２データに基づいて前記第２セレクトゲートに前記第１電圧と異なる第２電圧を印加する。

本発明によれば、誤書き込みを抑制する不揮発性半導体記憶装置を提供できる。

本発明の各実施形態に係る不揮発性半導体記憶装置のブロック図。 図１におけるメモリセルアレイの一例を示す回路図。 図１におけるメモリセルアレイの他の例を示す回路図。 図１におけるメモリセルアレイを示す平面図。 図５（ａ）は、本発明の各実施形態に関連するＮＡＮＤ型フラッシュメモリの選択ストリングにおける書き込み動作を示す図、図５（ｂ）は、本発明の各実施形態に関連するＮＡＮＤ型フラッシュメモリの非選択ストリングにおける書き込み動作を示す図。 本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリの書き込み動作を示す図。 本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリの書き込み動作を示すフローチャート。 本発明の第２の実施形態に係るＮＡＮＤ型フラッシュメモリの書き込み動作を示す図。 本発明の第２の実施形態に係るＮＡＮＤ型フラッシュメモリの書き込み動作を示すフローチャート。 本発明の第３の実施形態に関連するフェイルビット数（ＦＢＣ：Failure Bit Count）とセレクトゲートドレイン電圧ＶＳＧＤとの関係を示すグラフ。 本発明の第３の実施形態に係るＮＡＮＤ型フラッシュメモリの書き込み動作を示す図。 本発明の第３の実施形態に係るＮＡＮＤ型フラッシュメモリの書き込み動作を示すフローチャート。

本発明の実施の形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。

［全体構成例］
まず、本実施形態に係る不揮発性半導体記憶装置の全体構成例について説明する。

図１は、本実施形態におけるＮＡＮＤ型フラッシュメモリの全体構成例のブロック図を示している。図１に示すように、本実施形態におけるＮＡＮＤ型フラッシュメモリ９は、メモリセルアレイ１、ロウ制御回路２、カラム制御回路３、ソース線制御回路４、Ｐウェル制御回路５、データ入出力バッファ６、コマンド・インターフェイス７、ステートマシン８により構成されている。

メモリセルアレイ１は、複数の偶数ブロック（Even Blk）、複数の奇数ブロック（Odd Blk）、電圧データ記憶回路２０を備えている。

偶数ブロック（Even Blk）は、後述するが、複数のワード線、複数のビット線、複数のセレクトゲートを有する。複数のワード線と複数のビット線との交際位置のそれぞれにメモリセルが配置され、複数のセレクトゲートと複数のビット線との交際位置のそれぞれに選択トランジスタが配置されている。

奇数ブロック（Odd Blk）は、選択トランジスタのコンタクト配線を挟んで偶数ブロック（Even Blk）と隣接して配置されている。奇数ブロック（Odd Blk）も、同様に、複数のワード線、複数のビット線、複数のセレクトゲートを有する。複数のワード線と複数のビット線との交際位置のそれぞれにメモリセルが配置され、複数のセレクトゲートと複数のビット線との交際位置のそれぞれに選択トランジスタが配置されている。

電圧データ記憶回路２０は、書き込み動作の際に、セレクトゲートに印加される電圧に関するデータを記憶している。電圧データ記憶回路２０は、例えば、メモリセルアレイ１内の記憶回路（例えば、偶数ブロック（Even Blk）／奇数ブロック（Odd Blk）またはその一部）であるが、これに代えて、ＮＡＮＤ型フラッシュメモリ９内に設けられるＲＯＭヒューズ２１を電圧データ記憶回路２０として用いても良い。

ロウ制御回路２は、ステートマシン８の制御に従い、メモリセルアレイ１中のワード線を選択し、選択されたワード線に読み出し、書き込みあるいは消去に必要な電圧を印加する。

カラム制御回路３は、ステートマシン８の制御に従い、ビット線を介してメモリセルアレイ１１中のメモリセルのデータを読み出し、ビット線を介してメモリセルアレイ１中のメモリセルの状態を検出する。また、カラム制御回路３は、ビット線を介してメモリセルアレイ１中のメモリセルに書き込み制御電圧を印加してメモリセルに書き込みを行う。カラム制御回路３には、データ入出力バッファ６、およびステートマシン８が接続されている。

ソース線制御回路４は、ステートマシン８の制御に従い、メモリセルアレイ１中のソース線に、必要な電圧を印加する。

Ｐウェル制御回路５は、ステートマシン８の制御に従い、メモリセルアレイ１中の半導体基板中に形成されたウェル（p-well等）に、必要な電圧を印加する。

データ入出力バッファ６は、外部Ｉ／Ｏ線に接続され、メモリセルアレイ１から読み出した読み出しデータＤＴを外部に出力し、外部から入力された書込みデータＤＴをコマンド・インターフェイス８に出力する。

コマンド・インターフェイス７は、外部制御信号に接続され、ステートマシン８の制御に従い、制御信号の入出力を行う。外部制御信号は、例えば、ＡＬＥ（アドレス・ラッチ・イネーブル）信号等がある。

ステートマシン８は、書込み／読み出し／消去等のＮＡＮＤ型フラッシュメモリ９全体の動作制御を行う。ここで、ロウ制御回路２、カラム制御回路３、ソース線制御回路４、Ｐウェル制御回路５、およびステートマシン８は、書き込み回路、および読み出し回路を構成している。

図２は、図１に示すメモリセルアレイ１およびカラム制御回路２の構成の一例を示している。

図２に示すように、メモリセルアレイ１には複数のＮＡＮＤストリングが配置されている。１つのＮＡＮＤストリングは、例えば直列接続された例えば３２個のメモリセルＭＣと、選択ゲートトランジスタＳ１、Ｓ２とにより構成されている。選択ゲートトランジスタＳ２はドレインコンタクトＤＣを介してビット線ＢＬ０ｅに接続され、選択ゲートトランジスタＳ１はソースコンタクトＳＣに接続されている。各ロウに配置されたメモリセルＭＣの制御ゲートはワード線ＷＬ０〜ＷＬ３１に共通に接続されている。また、選択ゲートトランジスタＳ２はセレクトゲートＳＧＤに共通に接続され、選択ゲートＳ１はセレクトゲートＳＧＳに共通に接続されている。

メモリセルアレイ１は、破線で示すように、複数のブロックを含んでいる。各ブロックは、複数のＮＡＮＤストリングにより構成され、例えばこのブロック単位でデータが消去される。

なお、図２では、隣接する２つのブロック（偶数ブロック（Even Blk）および奇数ブロック（Odd Blk））を示している。図示するように、これら２つのブロックは、ドレインコンタクトＤＣを挟んで、ミラー対称に構成されている。すなわち、偶数ブロック（Even Blk）および奇数ブロック（Odd Blk）において、ワード線ＷＬは、ミラー対称に同一番号が割り当てられている。

カラム制御回路２は複数のデータ記憶回路１０を有している。各データ記憶回路１０には、例えば、一対のビット線（ＢＬ０ｅ、ＢＬ０ｏ）、（ＢＬ１ｅ、ＢＬ１ｏ）…（ＢＬｉｅ、ＢＬｉｏ）…（ＢＬｎｅ、ＢＬｎｏ）が接続されている。

データ記憶回路１０は、読み出し／書き込み動作時に、読み出し／書き込みデータの転送を制御する。本例では、各データ記憶回路１０は、２本のビット線（例えば、ＢＬ１ｅ、ＢＬ１ｏ）に対して１つ設けられる。すなわち、読み出し／書き込み動作は、各２本のビット線（例えば、ＢＬ１ｅ、ＢＬ１ｏ）のうちの１本に接続されるメモリセルに対して同時に実行される。

図３は、図１に示すメモリセルアレイ１およびカラム制御回路２の構成の他の例を示している。図３に示すように、本例では、各ビット線にデータ記憶回路１０が接続される。このため、読み出し／書き込み動作は、全てのビット線に接続されるメモリセルに対して同時に実行される。

なお、本発明における実施形態は、図２に示す構成、および図３に示す構成のいずれも適用可能である。

図４は、図１に示すメモリセルアレイ１の平面図を示している。

図４に示すように、ビット線方向において、ドレインコンタクトＤＣ、またはソースコンタクトＳＣを挟んで、ミラー対称に複数の偶数ブロック（Even Blk）および複数の奇数ブロック（Odd Blk）が配置されている。

偶数ブロック（Even Blk）は、複数のビット線（図示せず）、複数のワード線ＷＬ０〜３１、セレクトゲートＳＧＳ，ＳＧＤを有する。

ワード線ＷＬ０〜３１は、Ｌ／Ｓ（Line and Space）のパターンで形成されている。具体的には、ビット線方向に沿って素子分離領域で分離された素子領域ＡＡがＬ／Ｓで形成され、この素子領域ＡＡに垂直にワード線ＷＬ０〜３１が形成されている。

セレクトゲートＳＧＳ，ＳＧＤは、ワード線ＷＬ０〜３１を挟むように、両側にそれぞれ形成されている。具体的には、例えばワード線ＷＬ０の外側にセレクトゲートＳＧＳが形成され、ワード線ＷＬ３１の外側にセレクトゲートＳＧＤが形成されている。

奇数ブロック（Odd Blk）は、複数のビット線、複数のワード線ＷＬ０〜３１、セレクトゲートＳＧＳ，ＳＧＤを有する。

ワード線ＷＬ０〜３１は、Ｌ／Ｓ（Line and Space）のパターンで形成されている。具体的には、ビット線方向に沿って素子分離領域で分離された素子領域ＡＡがＬ／Ｓで形成され、この素子領域ＡＡに垂直にワード線ＷＬ０〜３１が形成されている。

セレクトゲートＳＧＳ，ＳＧＤは、ワード線ＷＬ０〜３１を挟むように、両側にそれぞれ形成されている。具体的には、例えばワード線ＷＬ０の外側にセレクトゲートＳＧＳが形成され、ワード線ＷＬ３１の外側にセレクトゲートＳＧＤが形成されている。

また、複数のビット線（図示せず）は、偶数ブロック（Even Blk）におけるワード線ＷＬ０〜３１および奇数ブロック（Odd Blk）におけるＷＬ０〜３１の上方に、直交して形成されている。また、複数のビット線は、偶数ブロック（Even Blk）および奇数ブロック（Odd Blk）におけるセレクトゲートＳＧＤのドレイン側に、ドレインコンタクトＤＣを介してそれぞれ接続されている。

ここで、図示するように、偶数ブロック（Even Blk）および奇数ブロック（Odd Blk）ごとに、ワード線ＷＬ０〜３１、セレクトゲートＳＧＤ，ＳＧＳは、ミラー対称に形成されている。具体的には、偶数ブロック（Even Blk）および奇数ブロック（Odd Blk）において、ドレインコンタクト側から、セレクトゲートＳＧＤ、ワード線ＷＬ３１，３０，…，１，０、セレクトゲートＳＧＳが順に形成されている。

一方、プロセス要因である“コマ収差”の影響により、各ブロックにおいてビット線方向におけるワード線の寸法（幅）は、均一に形成されていない。具体的には、偶数ブロック（Even Blk）におけるワード線ＷＬ０〜３１の寸法ＷEvenWL0〜31には、ＷEvenWL0＞ＷEvenWL1＞ … ＞ＷEvenWL30＞ＷEvenWL31の関係がある。また、奇数ブロック（Odd Blk）におけるワード線ＷＬ０〜３１の寸法ＷOddWL0〜31には、ＷOddWL0＜ＷOddWL1＜ … ＜ＷOddWL30＜ＷOddWL31の関係がある。このため、偶数ブロック（Even Blk）および奇数ブロック（Odd Blk）において、ミラー対称に同一番号が割り当てられたワード線ＷＬであっても、寸法が異なっている。

例えば、偶数ブロック（Even Blk）におけるワード線ＷＬ０の幅ＷEvenWL0は、奇数ブロック（Odd Blk）における同一番号が割り当てられたワード線ＷＬ０の幅ＷOddWL0よりも大きい（ＷEvenWL0＞ＷOddWL0）。

また、例えば、偶数ブロック（Even Blk）におけるワード線ＷＬ３１の幅ＷEvenWL31は、奇数ブロック（Odd Blk）における同一番号が割り当てられたワード線ＷＬ３１の幅ＷOddWL31よりも小さい（ＷEvenWL31＜ＷOddWL31）。

同様に、ビット線方向におけるセレクトゲートＳＧＤ，ＳＧＳの寸法（幅）も、均一に形成されていない。具体的には、例えば、奇数ブロック（Odd Blk）のセレクトゲートＳＧＤの幅ＷOddSGDは、偶数ブロック（Even Blk）のセレクトゲートＳＧＤの幅ＷEvenSGDよりも大きい（ＷOddSGD＞ＷEvenSGD）。

そのため、後述するように、図１に示すステートマシン８は、電圧データ記憶回路２０に記憶されたデータに基づいて、セレクトゲートＳＧＤに最適に調整されたセレクトゲートドレイン電圧ＶＳＧＤを印加するように制御する。

［第１の実施形態］
次に、第１の実施形態に係るＮＡＮＤ型フラッシュメモリの書き込み動作について説明する。

図５（ａ）および（ｂ）は、本実施形態に関連する通常のＮＡＮＤ型フラッシュメモリの書き込み動作を示している。

図５（ａ）および（ｂ）に示すように、書き込み動作時、選択トランジスタＳＴ１に接続されたセレクトゲートＳＧＳは０Ｖに設定され、選択トランジスタＳＴ２に接続されたセレクトゲートＳＧＤにセレクトゲートドレイン電圧ＶＳＧＤが印加される。また、書き込み対象セルを含むワード線ＷＬ１に書き込み電圧Ｖｐｇｍが印加され、非書き込み対象セルを含むワード線ＷＬ０、ＷＬ３０、ＷＬ３１に書き込みパス電圧が印加される。このとき、選択ストリングにおいて、ビット線ＢＬの電圧ＶＢＬを０Ｖに設定することで、セルに書き込みを行う。

一方、非選択ストリングにおいて、ビット線ＢＬの電圧ＶＢＬをＶｄｄ（内部電圧）に設定することで、セルへの書き込みを行わない。このとき、セレクトゲートＳＧＤに、最適なセレクトゲートドレイン電圧ＶＳＧＤを印加することにより、選択トランジスタＳＴ２をカットオフさせる。これにより、非選択ストリングの各メモリセルのチャネルがブーストされ、非選択書き込みを可能にしている。

通常、選択トランジスタＳＴ２の特性は、チップごとに異なる。このため、セレクトゲートドレイン電圧ＶＳＧＤは、非選択ストリングのメモリセルへの書き込み（誤書き込み）が発生しないように、チップごとに予めトリミングされた最適な値である。しかし、上述したように、プロセス要因である“コマ収差”の影響により、チップ内においても、偶数ブロック（Even Blk）および奇数ブロック（Odd Blk）ごとに選択トランジスタＳＴ２の特性が異なる。このため、選択トランジスタＳＴ２に最適なセレクトゲートドレイン電圧ＶＳＧＤを印加することができず、チャネルのブースト効率が低下し、非選択ストリングにおいて誤書き込みが生じる。

この問題に対し、第１の実施形態は、ブロック（偶数ブロックおよび奇数ブロック）ごとに、セレクトゲートドレイン電圧ＶＳＧＤの最適なトリミングが行われる例である。

図６は、本実施形態に係るＮＡＮＤ型フラッシュメモリの書き込み動作を示している。

図６に示すように、書き込み動作時、非選択ストリングにおいて、ビット線ＢＬにＶｄｄが印加される。さらに、選択トランジスタＳＴ２をカットオフさせるために、偶数ブロック（Even Blk）および奇数ブロック（Odd Blk）のセレクトゲートＳＧＤにそれぞれ、最適な電圧を印加する。具体的には、偶数ブロック（Even Blk）のセレクトゲートＳＧＤに、最適にトリミングされたセレクトゲートドレイン電圧ＶＳＧＤ＿Evenが印加される。一方、奇数ブロック（Odd Blk）のセレクトゲートＳＧＤに、最適にトリミングされたセレクトゲートドレイン電圧ＶＳＧＤ＿Oddが印加される。これらセレクトゲートドレイン電圧ＶＳＧＤ＿EvenおよびＶＳＧＤ＿Oddのデータはそれぞれ、図１に示す電圧データ記憶回路２０に記憶される。

図７は、本実施形態に係るＮＡＮＤ型フラッシュメモリの書き込み動作のフローチャートを示している。

図７に示すように、ステップＳ１において、偶数ブロック（Even Blk）でセレクトゲートドレイン電圧ＶＳＧＤ＿Evenのトリミングが行われる。これにより、偶数ブロック（Even Blk）の選択トランジスタＳＴ２に最適な電圧ＶＳＧＤ＿Evenが算出される。この電圧ＶＳＧＤ＿Evenは、例えば偶数ブロック（Even Blk）におけるセレクトゲートＳＧＤの幅ＷEvenSGDおよびワード線ＷＬ３１の幅ＷEvenWL31に応じて調整された値である。

一方、ステップＳ２において、奇数ブロック（Odd Blk）でセレクトゲートドレイン電圧ＶＳＧＤ＿Oddのトリミングが行われる。これにより、奇数ブロック（Odd Blk）の選択トランジスタに最適なＶＳＧＤ＿Oddが算出される。このＶＳＧＤ＿Oddは、例えば奇数ブロック（Odd Blk）におけるセレクトゲートＳＧＤの幅ＷOddSGDおよびワード線ＷＬ３１の幅ＷOddWL31に応じて調整された値である。

次に、ステップＳ３において、偶数ブロック（Even Blk）に最適なセレクトゲートドレイン電圧ＶＳＧＤ＿Even、および奇数ブロック（Odd Blk）に最適なセレクトゲートドレイン電圧ＶＳＧＤ＿Oddのデータが電圧データ記憶回路２０に記憶される。このとき、電圧ＶＳＧＤ＿EvenおよびＶＳＧＤ＿Oddのデータはそれぞれ、例えば４ビットからなるデータである。

その後、ステップＳ４において、電圧データ記憶回路２０から電圧ＶＳＧＤ＿EvenおよびＶＳＧＤ＿Oddのデータが読み出される。これにより、偶数ブロック（Even Blk）および奇数ブロック（Odd Blk）のそれぞれに、最適なセレクトゲートドレイン電圧ＶＳＧＤ＿EvenおよびＶＳＧＤ＿Oddが用いられ、書き込み動作が行われる。

［効果］
上記第１の実施形態によれば、偶数ブロック（Even Blk）および奇数ブロック（Odd Blk）それぞれのセレクトゲートＳＧＤに対して最適に調整された電圧ＶＳＧＤ＿EvenおよびＶＳＧＤ＿Oddのデータが電圧データ記憶回路２０に記憶される。ステートマシン８は、書き込み動作時、電圧ＶＳＧＤ＿EvenおよびＶＳＧＤ＿Oddのデータを電圧データ記憶回路２０から読み出すことにより、各ブロックのセレクトゲートＳＧＤに印加される電圧を制御する。これにより、各ブロックの非選択ストリングにおけるメモリセルのチャネルのブースト効率を向上させることができる。したがって、プロセス要因である“コマ収差”の影響により、偶数ブロック（Odd BLK）および奇数ブロック（Odd Blk）ごとにセレクトゲートＳＧＤおよびワード線ＷＬに寸法差が生じた場合であっても、非選択ストリングのメモリセルへの誤書き込みを抑制することができる。

［第２の実施形態］
次に、第２の実施形態に係るＮＡＮＤ型フラッシュメモリの書き込み動作について説明する。第１の実施形態は、偶数ブロック（Even Blk）および奇数ブロック（Odd Blk）に最適なセレクトゲートドレイン電圧のデータが個々に電圧データ記憶回路２０に記憶された。これに対し、第２の実施形態では、偶数ブロック（Even Blk）または奇数ブロック（Odd Blk）の一方のセレクトゲートドレイン電圧をリファレンスとして、他方のセレクトゲートドレイン電圧をオフセットする例である。なお、第２の実施形態において、上記第１の実施形態と同様の点については省略し、異なる点について詳説する。

図８は、本実施形態に係るＮＡＮＤ型フラッシュメモリの書き込み動作を示している。

図８に示すように、書き込み動作時、非選択ストリングにおいて、ビット線ＢＬにＶｄｄが印加される。さらに、選択トランジスタＳＴ２をカットオフさせるために、偶数ブロック（Even Blk）および奇数ブロック（Odd Blk）のセレクトゲートＳＧＤにそれぞれ、最適な電圧が印加される。具体的には、偶数ブロック（Even Blk）のセレクトゲートＳＧＤに、最適にトリミングされたセレクトゲートドレイン電圧ＶＳＧＤ＿Evenが印加される。一方、奇数ブロック（Odd Blk）のセレクトゲートＳＧＤに、電圧ＶＳＧＤ＿Evenをリファレンスとして最適にオフセットされたセレクトゲートドレイン電圧ＶＳＧＤ＿Oddが印加される。ここで、本実施形態における電圧ＶＳＧＤ＿EvenおよびＶＳＧＤ＿Oddは、以下のように示される。

ＶＳＧＤ＿Even＝ＶＳＧＤ＿Even＿Ref
ＶＳＧＤ＿Odd＝ＶＳＧＤ＿Even＿Ref±ＶＳＧＤ＿Odd＿offset
これらセレクトゲートドレイン電圧ＶＳＧＤ＿Even＿Refのデータ（リファレンスデータ）、およびＶＳＧＤ＿Odd＿offsetのデータ（オフセットデータ）はそれぞれ、図１に示す電圧データ記憶回路２０に記憶される。

図９は、本実施形態に係るＮＡＮＤ型フラッシュメモリのトリミングのフローチャートを示している。

図９に示すように、ステップＳ１において、偶数ブロック（Even Blk）でセレクトゲートドレイン電圧ＶＳＧＤ＿Evenのトリミングが行われる。これにより、偶数ブロック（Even Blk）の選択トランジスタに最適なＶＳＧＤ＿Evenが算出される。

一方、ステップＳ２において、奇数ブロック（Odd Blk）でセレクトゲートドレイン電圧ＶＳＧＤ＿Oddのトリミングが行われる。これにより、奇数ブロック（Odd Blk）の選択トランジスタに最適なＶＳＧＤ＿Oddが算出される。

次に、ステップＳ３において、偶数ブロック（Even Blk）に最適なセレクトゲートドレイン電圧ＶＳＧＤ＿Even（ＶＳＧＤ＿Even＿Ref）のデータがリファレンスデータとして電圧データ記憶回路２０に記憶される。このとき、電圧ＶＳＧＤ＿Even＿Refのデータ（リファレンスデータ）は、例えば４ビットからなるデータである。

さらに、偶数ブロック（Even Blk）に最適な電圧ＶＳＧＤ＿Even（ＶＳＧＤ＿Even＿Ref）と奇数ブロック（Odd Blk）に最適な電圧ＶＳＧＤ＿Oddとの差分ＶＳＧＤ＿Odd＿offsetのデータがオフセットデータとして電圧データ記憶回路２０に記憶される。このとき、電圧ＶＳＧＤ＿Odd＿offsetのデータ（オフセットデータ）は、例えば２ビットからなるデータである。

その後、ステップＳ５において、電圧データ記憶回路２０から電圧ＶＳＧＤ＿Even＿Refのデータ（リファレンスデータ）および電圧ＶＳＧＤ＿Odd＿offsetのデータ（オフセットデータ）が読み出される。これにより、偶数ブロック（Even Blk）および奇数ブロック（Odd Blk）のそれぞれに、最適なセレクトゲートドレイン電圧ＶＳＧＤ＿Even（ＶＳＧＤ＿Even＿Ref）およびＶＳＧＤ＿Odd（ＶＳＧＤ＿Even＿Ref±ＶＳＧＤ＿Odd＿offset）が用いられ、書き込み動作が行われる。

［効果］
上記第２の実施形態によれば、第１の実施形態と同様の効果を得ることができる。

さらに、本実施形態では、偶数ブロック（Even Blk）のセレクトゲートドレイン電圧ＶＳＧＤ＿Evenをリファレンスとして、奇数ブロック（Odd Blk）のセレクトゲートドレイン電圧ＶＳＧＤ＿Oddをオフセットする。具体的には、偶数ブロック（Even Blk）の電圧ＶＳＧＤ＿Even＿Refのデータがリファレンスデータとして電圧データ記憶回路２０に記憶され、ＶＳＧＤ＿EvenとＶＳＧＤ＿Oddとの差分ＶＳＧＤ＿Odd＿offsetのデータがオフセットデータとして電圧データ記憶回路２０に記憶される。ステートマシン８は、書き込み動作時、リファレンスデータおよびオフセットデータを読み出すことにより、各ブロックのセレクトゲートＳＧＤに印加される電圧を制御する。このとき、電圧データ記憶回路２０に記憶されるリファレンスデータは例えば４ビットのデータであり、オフセットデータは２ビットのデータである。これにより、第１の実施形態と比較して、電圧データ記憶回路２０に記憶されるデータのビット数を減少することができる。したがって、回路（チップ）面積の縮小が可能となる。

なお、本実施形態において、偶数ブロック（Even Blk）の電圧のデータをリファレンスデータとして用いたが、これに限らず、奇数ブロック（Odd Blk）の電圧のデータをリファレンスデータとして用いてもよい。具体的には、奇数ブロック（Odd Blk）のセレクトゲートドレイン電圧ＶＳＧＤ＿Odd（ＶＳＧＤ＿Odd＿Ref）のデータがリファレンスデータとして電圧データ記憶回路２０に記憶され、ＶＳＧＤ＿EvenとＶＳＧＤ＿Oddとの差分ＶＳＧＤ＿Even＿offsetのデータがオフセットデータとして電圧データ記憶回路２０に記憶されてもよい。

［第３の実施形態］
次に、第３の実施形態に係るＮＡＮＤ型フラッシュメモリの書き込み動作について説明する。第３の実施形態は、第２の実施形態の変形例であり、偶数ブロック（Even Blk）または奇数ブロック（Odd Blk）のうち、誤書き込み速度が遅いブロック（Fast Blk）または誤書き込み速度が速いブロック（Slow Blk）の一方のセレクトゲートドレイン電圧ＶＳＧＤをリファレンスとして、他方のセレクトゲートドレイン電圧をオフセットする例である。

なお、本例では、偶数ブロック（Even Blk）が誤書き込みの遅いブロック（Slow Blk）であり、奇数ブロック（Odd Blk）が誤書き込みの速いブロック（Fast Blk）である場合について説明する。また、第３の実施形態において、上記第１の実施形態と同様の点については省略し、異なる点について詳説する。

図１０は、本実施形態に関連するフェイルビット数（ＦＢＣ：Failure Bit Count）とセレクトゲートドレイン電圧ＶＳＧＤとの関係を示すグラフである。

図１０に示すように、通常のトリミングにおいて、セレクトゲートドレイン電圧ＶＳＧＤを変化（例えば、上昇）させていくと、ＦＢＣが増加する（誤書き込みが生じる）。このようなＦＢＣの変化（増加）に基づいてセレクトゲートドレイン電圧ＶＳＧＤが調整される。

具体的には、例えば、誤書き込みが速いブロック（Fast Blk）（実線）において、電圧ＶＳＧＤを大きくしていくと、電圧値Ａ付近でＦＢＣが急激に増加する（誤書き込みが急激に増加する）。一方、誤書き込みが遅いブロック（Slow Blk）（破線）において、ＶＳＧＤを大きくしていくと、電圧値Ａより大きい電圧値Ｂ付近でＦＢＣが急激に増加する（誤書き込みが急激に増加する）。このように、本実施形態では、電圧値Ａおよび電圧値ＢとＦＢＣの変化との関係に基づいて、誤書き込みを判断して電圧ＶＳＧＤを調整し、電圧のデータを決定している。

図１１は、本実施形態に係るＮＡＮＤ型フラッシュメモリの書き込み動作を示している。

図１１に示すように、書き込み動作時、非選択ストリングにおいて、ビット線ＢＬにＶｄｄが印加される。さらに、選択トランジスタＳＴ２をカットオフさせるために、誤書き込み速度が遅いブロック（Slow Blk）および誤書き込み速度が速いブロック（Fast Blk）の選択トランジスタＳＴ２にそれぞれ、最適な電圧が印加される。具体的には、誤書き込み速度が遅いブロック（Slow Blk）（本例では、偶数ブロック（Even Blk））の選択トランジスタＳＴ２に、最適にトリミングされたセレクトゲートドレイン電圧ＶＳＧＤ＿Evenが印加される。一方、誤書き込み速度が速いブロック（Fast Blk）（本例では、奇数ブロック（Odd Blk））の選択トランジスタＳＴ２に、ＶＳＧＤ＿Evenをリファレンスとして最適にオフセットされたセレクトゲートドレイン電圧ＶＳＧＤ＿Oddが印加される。ここで、本実施形態におけるＶＳＧＤ＿EvenおよびＶＳＧＤ＿Oddは、以下のように示される。

ＶＳＧＤ＿Even＝ＶＳＧＤ＿Slow＿Ref
ＶＳＧＤ＿Odd＝ＶＳＧＤ＿Slow＿Ref±ＶＳＧＤ＿Fast＿offset
これらセレクトゲートドレイン電圧ＶＳＧＤ＿Slow＿Refのデータ（リファレンスデータ）、およびＶＳＧＤ＿Fast＿offsetのデータ（オフセットデータ）はそれぞれ、図１に示す電圧データ記憶回路２０に記憶される。

図１２は、本実施形態に係るＮＡＮＤ型フラッシュメモリのトリミングのフローチャートを示している。

図１２に示すように、ステップＳ１において、偶数ブロック（Even Blk）でセレクトゲートドレイン電圧ＶＳＧＤ＿Evenのトリミングが行われる。これにより、偶数ブロック（Even Blk）の選択トランジスタに最適なＶＳＧＤ＿Evenが算出される。

一方、ステップＳ２において、奇数ブロック（Odd Blk）でセレクトゲートドレイン電圧ＶＳＧＤ＿Oddのトリミングが行われる。これにより、奇数ブロック（Odd Blk）の選択トランジスタに最適なＶＳＧＤ＿Oddが算出される。

次に、ステップＳ３において、偶数ブロック（Even Blk）および奇数ブロック（Odd Blk）の誤書き込み速度が判定される。具体的には、ステップＳ１およびステップＳ２における偶数ブロック（Even Blk）および奇数ブロック（Odd Blk）のトリミングにより、誤書き込みが生じる速度を判定する。例えば、図１０に示すように、トリミングにおいて電圧ＶＳＧＤを上昇させていき、ＦＢＣがより速く（小さい電圧ＶＳＧＤで）上昇するブロックを誤書き込みが速いブロック（Fast Blk）とし、ＦＢＣがより遅く（大きいＶＳＧＤで）上昇するブロックを誤書き込みが遅いブロック（Slow Blk）として判定する。なお、本例では、偶数ブロック（Even Blk）が誤書き込みの遅いブロック（Slow Blk）であり、奇数ブロック（Odd Blk）が誤書き込みの速いブロック（Fast Blk）である場合について説明する。

次に、ステップＳ４において、誤書き込みが遅いブロック（Slow Blk）（本例では、偶数ブロック（Even Blk））に最適なセレクトゲートドレイン電圧ＶＳＧＤ＿Even（ＶＳＧＤ＿Slow＿Ref）のデータがリファレンスデータとして電圧データ記憶回路２０に記憶される。このとき、電圧ＶＳＧＤ＿Slow＿Refのデータ（リファレンスデータ）は、例えば４ビットからなるデータである。

さらに、誤書き込みが遅いブロック（Slow Blk）に最適な電圧ＶＳＧＤ＿Even（ＶＳＧＤ＿Slow＿Ref）と書き込みが速いブロック（Fast Blk）（本例では、奇数ブロック（Odd Blk））に最適な電圧ＶＳＧＤ＿Oddとの差分ＶＳＧＤ＿Fast＿offsetのデータがオフセットデータとして電圧データ記憶回路２０に記憶される。このとき、電圧ＶＳＧＤ＿Fast＿offsetのデータ（オフセットデータ）は、例えば２ビットからなるデータである。

その後、ステップＳ５において、電圧データ記憶回路２０から電圧ＶＳＧＤ＿Slow＿Refのデータ（リファレンスデータ）およびＶＳＧＤ＿Fast＿offsetのデータ（オフセットデータ）が読み出される。これにより、偶数ブロック（Even Blk）および奇数ブロック（Odd Blk）のそれぞれに、最適なセレクトゲートドレイン電圧ＶＳＧＤ＿Even（ＶＳＧＤ＿Slow＿Ref）およびＶＳＧＤ＿Odd（ＶＳＧＤ＿Slow＿Ref±ＶＳＧＤ＿Fast＿offset）が用いられ、書き込み動作が行われる。

［効果］
上記第３の実施形態によれば、第１の実施形態と同様の効果を得ることができる。

さらに、本実施形態では、誤書き込み速度が遅いブロック（Slow Blk）（本例では、偶数ブロック（Even BLK））のセレクトゲートドレイン電圧ＶＳＧＤ＿Evenをリファレンスとして、誤書き込み速度が速いブロック（Fast Blk）（本例では、奇数ブロック（Odd Blk））のセレクトゲートドレイン電圧ＶＳＧＤ＿Oddをオフセットする。具体的には、誤書き込み速度が遅いブロック（Slow Blk）のセレクトゲートドレイン電圧ＶＳＧＤ＿Slow＿Refのデータがリファレンスデータとして電圧データ記憶回路２０に記憶され、ＶＳＧＤ＿EvenとＶＳＧＤ＿Oddとの差分ＶＳＧＤ＿Fast＿offsetのデータがオフセットデータとして
電圧データ記憶回路２０に記憶される。ステートマシン８は、書き込み動作時、リファレンスデータおよびオフセットデータを読み出すことにより、各ブロックのセレクトゲートＳＧＤに印加される電圧を制御する。このとき、電圧データ記憶回路２０に記憶されるリファレンスデータは例えば４ビットのデータであり、リファレンスデータは２ビットのデータである。これにより、第１の実施形態と比較して、電圧データ記憶回路２０に記憶されるデータのビット数を減少することができる。したがって、回路（チップ）面積の縮小が可能となる。

なお、本実施形態において、誤書き込み速度が遅いブロック（Slow Blk）の電圧のデータをリファレンスデータとして用いたが、これに限らず、誤書き込み速度が速いブロック（Fast Blk）の電圧のデータをリファレンスデータとして用いてもよい。具体的には、誤書き込み速度が速いブロック（Fast Blk）（本例では、奇数ブロック（Odd Blk））のセレクトゲートドレイン電圧ＶＳＧＤ＿Odd（ＶＳＧＤ＿Fast＿Ref）のデータがリファレンスデータとして電圧データ記憶回路２０に記憶され、ＶＳＧＤ＿EvenとＶＳＧＤ＿Oddとの差分ＶＳＧＤ＿Slow＿offsetのデータがオフセットデータとして電圧データ記憶回路２０に記憶されてもよい。

その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

１…メモリセルアレイ、８…ステートマシン、９…ＮＡＮＤ型フラッシュメモリ、２０…電圧データ記憶回路、２１…ＲＯＭヒューズ、ＳＧＤ…セレクトゲート、ＤＣ…ドレインコンタクト、ＷＬ０〜３１…ワード線、ＳＴ２…選択トランジスタ、ＭＣ…メモリセル。

Claims (5)

1. 第１セレクトゲート、および前記第１セレクトゲートの一方に隣接する第１ワード線を有する第１ブロックと、
   前記第１セレクトゲートの他方にビット線に接続されるコンタクト配線を挟んで隣接する第２セレクトゲート、および前記第２セレクトゲートに隣接し、前記第１ワード線と同一番号が割り当てられた第２ワード線を有し、前記第１ブロックと隣接して配置される第２ブロックと、
   前記第１セレクトゲートに印加される電圧に関する第１データ、および前記第２セレクトゲートに印加される電圧に関する第２データを記憶する記憶回路と、
   前記第１、第２セレクトゲートに印加される電圧を制御する制御回路と、
   を具備し、
   前記制御回路は、書き込み動作時に、前記第１データに基づいて前記第１セレクトゲートに第１電圧を印加し、前記第２データに基づいて前記第２セレクトゲートに前記第１電圧と異なる第２電圧を印加する
   ことを特徴とする不揮発性半導体記憶装置。
2. 前記第１ワード線の幅は前記第２ワード線の幅と異なり、前記第１セレクトゲートの幅は前記第２セレクトゲートの幅と異なることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
3. 前記第１データは、前記第１ワード線および前記第１セレクトゲートの幅に応じて調整された電圧のデータであり、
   前記第２データは、前記第２ワード線および前記第２セレクトゲートの幅に応じて調整された電圧のデータである
   ことを特徴とする請求項２に記載の不揮発性半導体記憶装置。
4. 前記第１データは、前記第１ワード線および前記第１セレクトゲートの幅に基づいて調整された電圧のデータであり、
   前記第２データは、前記第１データをリファレンスとしてオフセットされた電圧のデータであり、
   前記第２データのビット数は、前記第１データのビット数よりも少ない
   ことを特徴とする請求項２に記載の不揮発性半導体記憶装置。
5. 前記第１データおよび前記第２データは、前記第１、第２セレクトゲートに印加される電圧とフェイルビット数との関係に基づいて決定されることを特徴とする請求項４に記載の不揮発性半導体記憶装置。

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