JP2011182044A - 信号送信装置及び信号送信方法 - Google Patents

Abstract

【課題】倍密ベイヤ構造とした撮像素子から受け取った画像信号を現行の伝送フォーマットを用いて伝送する。
【解決手段】ベイヤ構造の画素密度を２倍にするとともに、ベイヤ構造に対して斜め４５°に画素を配列した倍密ベイヤ構造の撮像素子から入力する画像信号に処理を施す。ＳＡＶ／ＥＡＶ多重部１９−１〜１９−８は、Ｂ，Ｒ画素から読出された画像信号を交互にＨＤ−ＳＤＩにおけるＣｃｈ相当のアクティブ領域に多重してＢ／Ｒｃｈを生成する。一方、Ｇ画素から読出された画像信号を順にＨＤ−ＳＤＩにおけるＹｃｈ相当のアクティブ領域に多重してＧｃｈを生成する。そして、８Ｂ／１０Ｂエンコーダは、ＨＤ−ＳＤＩ相当のデータ構造としたＢ／Ｒｃｈ及びＧｃｈにおけるアクティブ領域並びにＳＡＶ，ＥＡＶ，ＬＮ，ＣＲＣＣを含めた補助データ領域を８Ｂ／１０Ｂエンコーディングする。その後、８Ｂ／１０Ｂエンコーダは、変換したシリアル・デジタルデータを出力する。
【選択図】図３

Description

本発明は、例えば、倍密ベイヤ構造のイメージセンサから出力される画像信号を送信する場合に適用して好適な信号送信装置及び信号送信方法に関する。

従来、現行の１フレームが１９２０サンプル×１０８０ラインの画像信号（映像信号）であるＨＤ（High Definition）信号を超える、超高精細映像信号の受像システムや撮像システムの開発が進んでいる。例えば、現行ＨＤの４倍、１６倍もの画素数を持つ次世代の放送方式であるＵＨＤＴＶ（Ultra High Definition TV）規格が、国際協会によって標準化が行われている。この国際協会には、ＩＴＵ（International Telecommunication Union）やＳＭＰＴＥ（Society of Motion Picture and Television Engineers）がある。
ＩＴＵやＳＭＰＴＥに提案されている映像規格は、１９２０サンプル×１０８０ラインの２倍、４倍のサンプル数、ライン数を持つ３８４０サンプル×２１６０ラインや７６８０サンプル×４３２０ラインの映像信号に関するものである。このうち、ＩＴＵで標準化されているものはＬＳＤＩ（Large screen digital imagery）と呼ばれ、ＳＭＰＴＥに提案しているＵＨＤＴＶと呼ばれる。

ここで、ＳＭＰＴＥ２０４８−１やＳＭＰＴＥ２０３６−１（ＵＨＤＴＶ）で規定される４０９６規格における画素のサンプル構造は、図１４に示す以下の２種類がある。

図１４は、４０９６規格のサンプル構造の例を示す説明図である。図１４Ａと図１４Ｂの説明に用いるフレームは、４０９６サンプル×２１６０ラインで１フレーム（以下、４ｋ×２ｋ信号の１フレームとも称する。）を構成する。４０９６規格のサンプル構造は、以下の３種類がある。なお、ＳＭＰＴＥ規格において、Ｒ′Ｇ′Ｂ′のように、ダッシュ「′」をつけた信号は、ガンマ補正などが施された信号を示す。

図１４Ａは、Ｒ′Ｇ′Ｂ′，Ｙ′Ｃｂ′Ｃｒ′ ４：４：４システムの例である。このシステムでは、全サンプルにＲＧＢ又はＹＣｂＣｒのコンポーネントが含まれる。
図１４Ｂは、Ｙ′Ｃｂ′Ｃｒ′ ４：２：２システムの例である。このシステムでは、偶数サンプルにＹＣｂＣｒ、奇数サンプルにＹのコンポーネントが含まれる。

ここで、通常のベイヤ構造と倍密ベイヤ構造の違いについて図１５を参照して説明する。
従来、ベイヤ構造の撮像素子を用いた撮像装置が一般に知られている。このような撮像素子は、色フィルタを介して被写体の像光を取込み、像光の強さに応じて画像信号を出力する。そして、後続の処理部が画像信号に所定の処理を施すことによって、撮像装置がビューファインダや外部の表示装置に画像を表示させることができる。撮像素子には、一般にＲ，Ｇ，Ｂ信号をそれぞれ出力可能なＲ，Ｇ，Ｂ画素が所定のパターンで配置されており、Ｒ，Ｇ，Ｂ画素をどのように配置するかによって、解像度が異なる。

図１５Ａは、通常のベイヤ構造の例を示す。
通常のベイヤ構造では、対角線上にそれぞれ２個のＧ画素を配置し、この対角線に直交する対角線上にＲ，Ｂ画素を配置する構成としている。しかし、通常のベイヤ構造では、一番画素数の多いＧｃｈでも４Ｋ×２Ｋの半分の画素数しか得られない

図１５Ｂは、倍密ベイヤ構造の例を示す。
倍密ベイヤ構造では、図１５Ａに示した通常のベイヤ構造とした画素を４５度斜めに配列する。この画素は、通常のベイヤ構造における画素に対して、縦横を半分にしたサイズとしてある。このため、倍密ベイヤではＧｃｈは４Ｋ×２Ｋの画素数に相当する解像度を持つ。その分、１つの画素のサイズは小さくなるが、斜めにすることで、通常のベイヤ構造でＧｃｈに４Ｋ×２Ｋの画素数を持たせる場合よりも小さくせずに済む。このため、解像度と感度をバランスよく両立でき、通常のベイヤ構造に対する利点となる。

また、特許文献１には、４ｋ×２ｋ信号（４ｋサンプル×２ｋラインの超高解像度信号）の一種である３８４０×２１６０／３０Ｐ，３０／１．００１Ｐ／４：４：４／１２ビット信号を、ビットレート１０Ｇｂｐｓ以上で伝送する技術が開示されている。なお、［３８４０×２１６０／３０Ｐ］と示した場合には、［水平方向の画素数］×［垂直方向のライン数］／［１秒当りのフレーム数］を示す。また、［４：４：４］は、原色信号伝送方式である場合、［赤信号Ｒ：緑信号Ｇ：青信号Ｂ］の比率を示し、色差信号伝送方式である場合、［輝度信号Ｙ：第１色差信号Ｃｂ：第２色差信号Ｃｒ］の比率を示す。

特開２００５−３２８４９４号公報

ところで、従来、画像信号を送信する送信装置として放送用カメラが用いられ、画像信号を受信する受信装置としてＣＣＵが用いられている。そして、画像信号のフレームレートには、２３．９８Ｐ，２４Ｐ，２５Ｐ，２９．９７Ｐ，３０Ｐ，４７．９５Ｐ，４８Ｐ，５０Ｐ，５９．９４Ｐ，６０Ｐ、量子化ビットは１６ビットが用いられる。このため、画素数の増大に伴って、放送用カメラの消費電力も増大している。さらに、ＣＣＵ等からのリモート給電が求められる放送用カメラから、ＣＣＵが備える信号処理部に対して、生データ（全データ）を光ファイバ等で伝送することが求められている。

しかし、倍密ベイヤ構造とした撮像素子から受け取る映像信号を伝送するためのインターフェースあるいはインターフェースデータ構造の提案がなかったため、信号を伝送することができなかった。

本発明は、このような状況に鑑みて成されたものであり、倍密ベイヤ構造とした撮像素子から受け取った画像信号を現行の伝送フォーマットを用いて伝送することを目的とする。

本発明は、ベイヤ構造の画素密度を２倍にするとともに、ベイヤ構造に対して斜め４５°に配列した画素配列である倍密ベイヤ構造の撮像素子から受け取った画像信号を処理する場合に適用される。この撮像素子における倍密ベイヤ構造は、Ｂ，Ｇ，Ｒ，Ｇ画素の順に読み出される第１のラインと、Ｒ，Ｇ，Ｂ，Ｇ画素の順に読み出される第２のラインと、を交互に水平方向に配置した構造である。
このとき、撮像素子から第１又は第２のライン毎に所定のサンプル数で読出されて入力する画像信号のうち、Ｂ，Ｒ画素から読出された画像信号を交互にＨＤ−ＳＤＩにおけるＣｃｈ相当のアクティブ領域に多重してＢ／Ｒｃｈを生成する。
また、Ｇ画素から読出された画像信号を順にＨＤ−ＳＤＩにおけるＹｃｈ相当のアクティブ領域に多重してＧｃｈを生成する。
そして、ＨＤ−ＳＤＩのＹ又はＣｃｈ相当のデータ構造としたＢ／Ｒｃｈ及びＧｃｈにおけるアクティブ領域並びに、ＳＡＶ，ＥＡＶ，ＬＮ，ＣＲＣＣを含めた補助データ領域を、８Ｂ／１０Ｂエンコーディングして変換したシリアル・デジタルデータを出力する。

このようにしたことで、倍密ベイヤ構造の撮像素子から受け取った映像信号を多重して、８Ｂ／１０Ｂエンコーディングして伝送することが可能となる。

本発明によれば、倍密ベイヤ構造の撮像素子から受け取った映像信号のうち、Ｂ，Ｒ画素から読出された画像信号を交互にＨＤ−ＳＤＩにおけるＣｃｈ相当のアクティブ領域に多重してＢ／Ｒｃｈを生成する。また、Ｇ画素から読出された画像信号を順にＨＤ−ＳＤＩにおけるＹｃｈ相当のアクティブ領域に多重してＧｃｈを生成する。このため、従来のＨＤ−ＳＤＩの伝送フォーマットに類似したデータ形式で画像信号を伝送することが可能となる。また、新たな伝送線を設けることなく、従来用いられていた伝送線を利用できるので利便性が向上するという効果がある。

本発明の第１の実施の形態に係るテレビジョン放送局用のカメラ伝送システムの全体構成を示す図である。 倍密ベイヤ構造の４ｋ×２ｋ画素が出力する映像信号の例を示す説明図である。 本発明の第１の実施の形態に係る放送用カメラの内部構成例を示すブロック図である。 本発明の第１の実施の形態に係るＳＡＶ／ＥＡＶ多重部の内部構成例を示すブロック図である。 本発明の第１の実施の形態に係る信号処理部から６Ｇ信号を処理できる６ＧマルチプレクサＦＰＧＡに供給される信号処理の例を示す説明図である。 本発明の第１の実施の形態に係る５．９４Ｇｂｐｓで映像信号を伝送する際のデータ構造の例を示す説明図である。 本発明の第２の実施の形態に係る信号処理部から６Ｇ信号を処理できる６ＧマルチプレクサＦＰＧＡに供給される信号処理の例を示す説明図である。 本発明の第２の実施の形態に係る５．９４Ｇｂｐｓで映像信号を伝送する際のデータ構造の例を示す説明図である。 本発明の第３の実施の形態に係る信号処理部の内部構成例を示すブロック図である。 本発明の第３の実施の形態に係る１０．６９２Ｇｂｐｓで映像信号を伝送する際のデータ構造の例を示す説明図である。 本発明の第４の実施の形態に係る信号処理部の内部構成例を示すブロック図である。 本発明の第４の実施の形態に係る１０．６９２Ｇｂｐｓで映像信号を伝送する際のデータ構造の例を示す説明図である。 本発明の第５の実施の形態に係る倍密ベイヤシネスコの例を示す説明図である。 ＵＨＤＴＶ規格のサンプル構造の例を示す説明図である。 倍密ベイヤ構造の４ｋ×２ｋ画素が出力する映像信号の例を示す説明図である。

以下、発明を実施するための最良の形態（以下実施の形態とする。）について説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（倍密ベイヤ ４ｋ／２３．９８Ｐ−３０Ｐ／１６ビット信号を８Ｂ／１０Ｂ符号を用いて２ｃｈの５．９４Ｇｂｐｓで伝送する例）
２．第２の実施の形態（倍密ベイヤ ４ｋ／４７．９５Ｐ−６０Ｐ／１６ビット信号を８Ｂ／１０Ｂ符号を用いて４ｃｈの５．９４Ｇｂｐｓで伝送する例）
３．第３の実施の形態（倍密ベイヤ ４ｋ／２３．９８Ｐ−３０Ｐ／１６ビット信号を８Ｂ／１０Ｂ符号とスクランブルを用いて１ｃｈの１０．６９２Ｇｂｐｓで伝送する例）
４．第４の実施の形態（倍密ベイヤ ４ｋ／４７．９５Ｐ−６０Ｐ／１６ビット信号を８Ｂ／１０Ｂ符号とスクランブルを用いて２ｃｈの１０．６９２Ｇｂｐｓで伝送する例）
５．第５の実施の形態（倍密ベイヤシネスコ（縦横比が１：２．４） ４ｋ／３６Ｐ／１６ビット信号を８Ｂ／１０Ｂ符号とスクランブルを用いて１ｃｈの１０．６９２Ｇｂｐｓで伝送する例）
６．第６の実施の形態（倍密ベイヤシネスコ（縦横比が１：２．４） ４ｋ／７２Ｐ／１６ビット信号を８Ｂ／１０Ｂ符号とスクランブルを用いて２ｃｈの１０．６９２Ｇｂｐｓで伝送する例）

＜１．第１の実施の形態＞
［倍密ベイヤ ４ｋ／２３．９８Ｐ−３０Ｐ／１６ビット信号を８Ｂ／１０Ｂ符号を用いて２ｃｈの５．９４Ｇｂｐｓで伝送する例］

以下、本発明の第１の実施形態について、図１〜図６を参照して説明する。
ここでは、倍密ベイヤ ４ｋ／２３．９８Ｐ−３０Ｐ／１６ビット信号を８Ｂ／１０Ｂ符号を用いて２ｃｈの５．９４Ｇｂｐｓで伝送する例について説明する。４０９６×２１６０／２３．９８Ｐ，２４Ｐ，２５Ｐ，２９．９７Ｐ，３０Ｐ／４：４：４，４：２：２／１０ビット，１２ビットの画素サンプルを間引く方式については以下の略記を用いる場合がある。すなわち、２３．９８Ｐ，２４Ｐ，２５Ｐ，２９．９７Ｐ，３０Ｐを、「２３．９８Ｐ−３０Ｐ」と略記する場合がある。また、５．９４Ｇを、「６Ｇ」と略記する場合がある。また、例えば、「倍密ベイヤ４ｋ／４７．９５Ｐ−６０Ｐ／１６ビット信号」と表記した場合、以下の意味とする。すなわち、倍密ベイヤ構造の撮像素子が４０９６×２１６０個の画素で構成され、画像信号のフレームレートが４７．９５Ｐ−６０Ｐであって、画素が出力する画像信号の量子化ビットが１６ビットという意味である。

図１は、本実施の形態を適用したテレビジョン放送局用の信号伝送システム１０の全体構成を示す図である。この信号伝送システム１０は、複数台の放送用カメラ１とＣＣＵ（カメラコントロールユニット）２とで構成されており、各放送用カメラ１が光ファイバーケーブル３でＣＣＵ２に接続されている。放送用カメラ１は、シリアル・デジタル信号を送信する信号送信方法を適用した信号送信装置として用いられ、ＣＣＵ２は、シリアル・デジタル信号を受信する信号受信方法を適用した信号受信装置として用いられる。そして、放送用カメラ１とＣＣＵ２を組み合わせた信号伝送システム１０は、シリアル・デジタル信号を送受信する信号伝送システムとして用いられる。

放送用カメラ１は、同一構成のものである。そして、放送用カメラ１は、４ｋ×２ｋ信号として、デジタルシネマ用の４０９６×２１６０／２３．９８Ｐ−６０Ｐ／４：２：２ベイヤ構造／１６ビット信号を生成し、ＣＣＵ２に送信する信号送信装置として機能するカメラである。以下、４ｋサンプル×２ｋラインの超高解像度信号を、「４ｋ×２ｋ信号」と呼ぶ。

ＣＣＵ２は、各放送用カメラ１を制御したり、各放送用カメラ１から映像信号を受信したり、各放送用カメラ１のモニタに他の放送用カメラ１で撮影中の映像を表示させるための映像信号（リターンビデオ）を送信するユニットである。ＣＣＵ２は、各放送用カメラ１から映像信号を受信する信号受信装置として機能する。

図２は、倍密ベイヤ構造の４ｋ×２ｋ画素が出力する映像信号の例を示す。
本例の撮像素子（後述するイメージセンサ１１）は、ベイヤ構造の画素密度を２倍にするとともに、ベイヤ構造に対して斜め４５°に配列した画素配列である倍密ベイヤ構造としてあり、各画素が所定の読出しタイミングに応じて映像信号を出力する。倍密ベイヤ構造では、横方向の約８ｋサンプルの中にＲ，Ｂが約２ｋサンプル、Ｇｂ，Ｇｒ（ＧｂとＧｒとは便宜的に表現を変えているが、同じもの）がそれぞれ約２ｋサンプル合わせて約４ｋサンプル存在する。そして、本例の撮像素子では、Ｂ，Ｇｂ，Ｒ，Ｇｒ画素の順に読み出される第１のラインと、Ｒ，Ｇｒ，Ｂ，Ｇｂ画素の順に読み出される第２のラインと、を交互に水平方向に配置した構造である。

Ｒ，Ｇはそれぞれ有効ピクセル数が２０４８ピクセルであるが左右に各１６ピクセルの追加有効エリア（のりしろ）を持ち、合計で有効ピクセル数は２０８０ピクセルである。Ｇｒ／Ｇｂの有効ピクセル数は合わせて４０９６ピクセルであるが、左右に各３２ピクセルの追加有効エリアを持ち、合計で有効ピクセル数は４１６０ピクセルである。縦方向の有効ピクセル数あるいはライン数は、２１６０ラインの上下に各２２ラインの追加有効ライン（のりしろ）を持ち、合計で有効ライン数は２２０４ラインである。

また、Ｈブランク領域は、１ラインがＨＤデータ構造の２倍になるように３０Ｐでは（４４００ピクセル×２ｃｈ−４１６０×２ピクセル）＝２４０×２ピクセルである。図中には、２４Ｐ，２５ＰにおけるＨブランク数を示す。Ｖブランク領域は、全ライン数がＨＤの２倍になるように、２２５０ライン−２２０４ライン＝４６ラインとして設計してある。

図３は、放送用カメラ１の内部構成例を示す。
放送用カメラ１は、ベイヤ構造とされるイメージセンサ１１と、イメージセンサ１１から受け取った映像信号に適宜処理を施す信号処理部１２と、を備える。イメージセンサ１１には、例えば、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）センサ又はＣＣＤ（Charge Coupled Devices）イメージャ等が用いられる。図１５に示すベイヤ構造としたイメージセンサ１１の４ｋ信号は、例えば、左下から８ピクセル単位で読み出される。

信号処理部１２は、イメージセンサ１１から受け取った映像信号を一時的に保存するＲＡＭ１５と、ＲＡＭ１５から映像信号を読出す映像信号読出し部１３と、を備える。また、信号処理部１２は、イメージセンサ１１に対して映像信号の読出しクロックを供給する読出しクロック供給部１４と、を備える。

また、信号処理部１２は、映像信号読出し部１３の信号読み出しの処理と、読出した映像信号をＲＡＭ１８−１〜１８−８に書き込む動作を制御する読出し／書込み制御部１６を備える。

また、信号処理部１２は、センサ信号を並べ替えて、タイミング基準信号ＳＡＶ、ＥＡＶに多重する信号多重部１７を備える。信号多重部１７は、８本の映像信号を出力するため、ＲＡＭ１８−１〜１８−８と、ＳＡＶ／ＥＡＶ多重部１９−１〜１９−８を備える。信号多重部１７は、イメージセンサ１１から第１又は第２のライン毎に所定のサンプル数で読出されて入力する画像信号にデータを多重する。このとき、信号多重部１７は、Ｂ，Ｒ画素から読出された画像信号を交互にＨＤ−ＳＤＩにおけるＣｃｈ相当のアクティブ領域に、ＳＡＶ又はＥＡＶの開始符号と共に多重してＢ／Ｒｃｈを生成する。一方、信号多重部１７は、Ｇ画素から読出された画像信号を順にＨＤ−ＳＤＩにおけるＹｃｈ相当のアクティブ領域に開始符号と共に多重してＧｃｈを生成する。

読出し／書込み制御部１６の制御によって、ＲＡＭ１５から読出された映像信号は、ＲＡＭ１８−１〜１８−８にそれぞれ書き込まれる。このＲＡＭ１８−１〜１８−８は、図１５における画像信号を８画素毎に読出す処理に対応して設けられており、１画素ずつＲＡＭ１８−１〜１８−８に書き込まれる。そして、ＳＡＶ／ＥＡＶ多重部１９−１〜１９−８は、ＲＡＭ１８−１〜１８−８から読出した画像信号を並び替えて、ＳＡＶ／ＥＡＶに多重した上で、１ピクセルを１６ビットの画像信号として出力する。

また、読出し／書込み制御部１６は、ＲＡＭ１８−１〜１８−８に書込みクロックを供給するだけでなく、ＳＡＶ／ＥＡＶパルスと、１４８．５ＭＨｚのクロックを出力する。これらのパルスとクロックは、後続する不図示の処理部で用いられる。

図４は、ＳＡＶ／ＥＡＶ多重部１９−１〜１９−８の内部構成例を示す。
ＳＡＶ／ＥＡＶ多重部１９−１〜１９−８は、ＳＡＶ／ＥＡＶ，ＬＮ，ＣＲＣＣを計算するライン計算部２２と、ＳＡＶ／ＥＡＶのタイミングパルスを発生するＳＡＶ／ＥＡＶタイミングパルス発生部２３を備える。

ＲＡＭ１８−１〜１８−８には、イメージセンサ１１から入力した映像信号が保存される。この状態のまま映像信号を送信しても、信号受信装置は映像信号の区切り位置を認識できない。このため、ライン計算部２２は、ＳＡＶ／ＥＡＶ／ＬＮ，ＣＲＣＣの位置を計算する。

ＳＡＶ／ＥＡＶタイミングパルス発生部２３は、読出し／書込み制御部１６よりイメージセンサ１１から画像信号を読出すタイミングを制御する読出しクロックと、有効映像期間のタイミング情報を受信する。このタイミング情報は、画像信号に映像データが重畳される有効映像期間の情報である。そして、ＳＡＶ／ＥＡＶタイミングパルス発生部２３は、ＨＤ−ＳＤＩのＢ／Ｒｃｈ又はＧｃｈにおけるアクティブ領域に画像信号を多重するタイミングパルスを発生する。

また、ＳＡＶ／ＥＡＶ多重部１９−１〜１９−８は、ＲＡＭ１８−１〜１８−８又はライン計算部２２のいずれか一方に切替えを行って、ＲＡＭ２５にデータを書き込む制御を行う切替え制御部２４を備える。切替え制御部２４は、ＳＡＶ／ＥＡＶタイミングパルス発生部２３から受け取るタイミングパルスに基づいて、イメージセンサ１１から画像信号を読出すタイミングを切替える。そして、読出しタイミングを切替えながらＨＤ−ＳＤＩのＢ／Ｒｃｈ又はＧｃｈにおけるアクティブ領域に画像信号を多重したり、切り替えてＳＡＶ／ＥＡＶ／ＬＮ、ＣＲＣＣを多重したりする。

図５は、信号処理部１２から６Ｇ信号を処理できる６ＧマルチプレクサＦＰＧＡ２０に供給される信号処理の例を示す。以下、５．９４Ｇｂｐｓで伝送される映像信号を「６Ｇ信号」とも呼ぶ。

信号処理部１２は、Ｂ信号、Ｇｂ信号、Ｒ信号、Ｇｒ信号の順に画像信号を出力する。
放送用カメラ１は、６ＧマルチプレクサＦＰＧＡ２０を備えており、信号処理部１２から受け取った画像信号を１４８．５ＭＨｚクロック毎に所定の順番に並び替える。６ＧマルチプレクサＦＰＧＡ２０には、ＳＡＶ／ＥＡＶのタイミングで１クロックずつタイミングパルスが入力される。そして、ＳＡＶ／ＥＡＶは信号処理部１２であらかじめ多重されている。なお、図５において、６ＧマルチプレクサＦＰＧＡ２０と、信号処理部１２は別の機能ブロックとして表現しているが、実際には、図３における信号処理部１２の信号多重部１７が６ＧマルチプレクサＦＰＧＡ２０に構成される。

６ＧマルチプレクサＦＰＧＡ２０は、イメージセンサ１１から入力する画像信号のフレームレートが２３．９８Ｐ，２４Ｐ，２５Ｐ，２９．９７Ｐ，３０Ｐである場合に以下の処理を行う。この場合、イメージセンサ１１が４０９６×２１６０個の画素で構成され、画素が出力する画像信号の量子化ビットが１６ビットであることが必要である。

６ＧマルチプレクサＦＰＧＡ２０は、一度に読出されたサンプルにおける偶数番目、又は奇数番目のサンプル毎に多重して２ｃｈのシリアル・デジタルデータを５．９４Ｇｂｐｓで出力する。このとき、６ＧマルチプレクサＦＰＧＡ２０は、Ｂ信号とＲ信号を１画素毎に交互に並び替える。同様に、６ＧマルチプレクサＦＰＧＡ２０は、Ｇｂ信号とＧｒ信号を１画素毎に交互に並び替える。そして、８Ｂ／１０Ｂエンコーダ２１は、２ｃｈのデータストリームが入力すると、ＨＤ−ＳＤＩのＢ／Ｒｃｈ及びＧｃｈにおけるアクティブ領域並びに、ＳＡＶ，ＥＡＶ，ＬＮ，ＣＲＣＣを含めた補助データ領域を、８Ｂ／１０Ｂエンコーディングする。その後、８Ｂ／１０Ｂエンコーダ２１は、８Ｂ／１０Ｂエンコーディングによって変換したシリアル・デジタルデータを出力する。

このように、６ＧマルチプレクサＦＰＧＡ２０は、８ピクセル単位で読み出された映像信号を、読み出しクロックおよび信号配線を６０Ｐ信号と揃える為に図５の様に折りたたむ。そして、６ＧマルチプレクサＦＰＧＡ２０は、４ピクセル単位に１４８．５ＭＨｚクロックで出力する。

ここで、６ＧマルチプレクサＦＰＧＡ２０が出力する４ピクセルをそれぞれ、以下のように考える。
例えば、「Ｂ１，Ｒ１，Ｂ２，Ｒ２，Ｂ３，Ｒ３」を、ＨＤのＣｃｈ相当と考える。
また、「Ｇｂ１，Ｇｒ１，Ｇｂ２，Ｇｒ２，Ｇｂ３，Ｇｒ３」を、ＨＤのＹｃｈ相当と考える。

この順番で映像信号を多重し、８Ｂ／１０Ｂ変換すると、それぞれのｃｈを５．９４Ｇｂｐｓで光または電気信号として伝送することができる。このように、出力する映像信号のデータ構造をＨＤのＹ／Ｃｃｈと合わせたことで、ＨＤの信号処理に慣れたエンジニアにフォーマットが理解されやすくなる。また、データ変換における認識ミスを防ぐことが出来る。

ここで、各フレームレートにおける伝送レートを計算する。
［２４Ｐ−３０Ｐでの伝送レート計算］
（１）4400ピクセル×2250ライン×30P×16ビット×10/8=5.94Gbps
（２）5280ピクセル×2250ライン×25P×16ビット×10/8=5.94Gbps
（３）5500ピクセル×2250ライン×24P×16ビット×10/8=5.94Gbps

なお、追加有効エリアを含めた有効エリアの識別のためにＨＤのＳＡＶ／ＥＡＶと同じくＴＲＳ（Timing Reference Signal）信号を多重した上で、次図６に示すデータ構造とする。

図６は、５．９４Ｇｂｐｓで映像信号を伝送する際のデータ構造の例を示す。
ここでは、フレームレートが３０ＰにおけるＨＤ−ＳＤＩのＣｃｈに相当する６ＧｂｐｓのＬｉｎｋＡのデータ構造と、ＨＤ−ＳＤＩのＹｃｈに相当する６ＧｂｐｓのＬｉｎｋＢのデータ構造の例を示す。

図６Ａは、５．９４ＧｂｐｓのリンクＡにおけるデータ構造の例を示す。
図６Ｂは、５．９４ＧｂｐｓのリンクＢにおけるデータ構造の例を示す。

リンクＡ，Ｂにおけるデータ構造において、信号多重部１７は、ＨＤ−ＳＤＩのＳＡＶが挿入される領域（１６ビット）に、８Ｂ／１０Ｂ変換する前の＋ｋ２８．５，−ｋ２８．５，Ｄ０．０，Ｄ０．０，Ｄ０．０，Ｄ０．０，上位１０ビットにＸＹＺを挿入する。ＸＹＺは、ＳＡＶの開始符号として用いられ、ＳＭＰＴＥ２７４Ｍ−２００８のＴａｂｌｅ６やＳＭＰＴＥ２９２−２００８のＦｉｇｕｒｅ２やＡｎｎｅｘＥで定義される。

また、リンクＡ，Ｂにおけるデータ構造において、信号多重部１７は、ＨＤ−ＳＤＩのＥＡＶが挿入される領域（１６ビット）に、＋ｋ２８．５，−ｋ２８．５，Ｄ０．０，Ｄ０．０，Ｄ０．０，Ｄ０．０を挿入する。また、ＥＡＶが挿入される領域に、上位１０ビットにＸＹＺ，上位１０ビットにＬＮ０，上位１０ビットにＬＮ１（Ｌ１１を追加して２２５０ライン対応を可能にする），上位１０ビットにＣＲＣ０，上位１０ビットにＣＲＣ１を挿入する。

ここで、以下の点に注意が必要である。
（１）全てのデータを８Ｂ／１０Ｂ変換するので、バイトバウンダリを検出するためには２バイトのＫ２８．５を設ければ十分である。
（２）８Ｂ／１０Ｂ変換のみ行うので、使わないビットはリザーブ（＝０〜としておいて問題ない。
（３）ＳＭＰＴＥ ２９２に規定されるＬＮにＬＮ１１を追加して２２５０ラインを定義する。

なお、ＸＹＺはＨＤ−ＳＤＩ（ＳＭＰＴＥ２７４）で規定されるＸＹＺであるが、ＦＶＨ−ビットの０／１規定はベイヤ構造の４ｋ信号の有効エリアを基準に規定する。例えば、有効ラインが２２０４ラインの範囲ではＶ＝０、その外側のＶブランクエリアではＶ＝１とする。

ここで、ＳＡＶ／ＥＡＶを除いた６Ｇ＿リンクＡ／ＢのＨブランクにおけるデータ量を計算する。
（１）３０Ｐ：(240-12(SAV/EAV))×16×10/8=4560ビット
（２）２５Ｐ：(1120-12(SAV/EAV))×16×10/8=21260ビット
（３）２４Ｐ：(1340-12(SAV/EAV))×16×10/8=26560ビット

以上説明した第１の実施の形態に係る放送用カメラ１によれば、倍密ベイヤ構造とした撮像素子から読出した４ｋ×２ｋ／２３．９８Ｐ−３０Ｐ／１６ビット映像信号を、８Ｂ／１０Ｂ符号を用いて２ｃｈの５．９４Ｇｂｐｓで伝送することができる。６ＧマルチプレクサＦＰＧＡ２０は、図６に示すデータ構造で規定されるＳＡＶ／ＥＡＶのタイミングで、図５に示すようにＳＡＶ／ＥＡＶを識別するためのパルスを受信する。このため、６ＧマルチプレクサＦＰＧＡ２０は、ＳＡＶ、ＥＡＶに多重されたＸＹＺを用いて、ＳＡＶ／ＥＡＶの開始タイミングを識別できる。従って、ＨＤに規定されるようなＳＡＶ／ＥＡＶを識別するための禁止コードを映像データに設ける必要がない。ここで、１０ビット時０００ｈ−００３ｈ，３ＦＣｈ−３ＦＦｈ，１２ビット時０００ｈ−００Ｆｈ，ＦＦ０ｈ−ＦＦＦｈはＴＲＳやＡＮＣヘッダー用に使用されるため、映像データに使うことは禁止されており、これらの領域を禁止コードと呼ぶ。

また、１６ビット映像信号としてａｌｌ“０”からａｌｌ“１”までのデータを使用することが出来るので、映像表現において１６ビットのような量子化ビット数が大きいときには極めて有効である。

また、ＡＮＣ／オーディオ信号を多重する必要がある場合には、１６ビットの上位１０ビットにＨＤ−ＳＤＩ用のＡＮＣ／オーディオ規格であるＳＭＰＴＥ２９１やＳＭＰＴＥ２９９に準拠してデータを多重すればよい。このとき、信号多重部１７は、画像信号にＡＮＣ／オーディオデータが含まれる場合に、ＨＤ−ＳＤＩの水平補助データスペースに、ＡＮＣ／オーディオデータを多重する。

＜第２の実施の形態：倍密ベイヤ４ｋ／４７．９５Ｐ−６０Ｐ／１６ビット信号を８Ｂ／１０Ｂ符号を用いて４ｃｈの５．９４Ｇｂｐｓで伝送＞

次に、本発明の第２の実施の形態に係る放送用カメラ１の動作例について、図７と図８を参照して説明する。
ここでは、倍密ベイヤ４ｋ／４７．９５Ｐ−６０Ｐ／１６ビット信号を８Ｂ／１０Ｂ符号を用いて４ｃｈの５．９４Ｇｂｐｓで伝送する方式について説明する。

図７は、信号処理部１２から受け取った６Ｇ信号に所定の処理を加えて出力する６ＧマルチプレクサＦＰＧＡ２０における信号の多重の例を示す。

信号処理部１２は、Ｂ信号、Ｇｂ信号、Ｒ信号、Ｇｒ信号の順に画像信号を出力する。放送用カメラ１が備える６ＧマルチプレクサＦＰＧＡ２０は、信号処理部１２から受け取った画像信号を１４８．５ＭＨｚクロック毎に並び替える。６ＧマルチプレクサＦＰＧＡ２０には、ＳＡＶ／ＥＡＶのタイミングで１クロックずつタイミングパルスが入力される。

６ＧマルチプレクサＦＰＧＡ２０は、イメージセンサ１１から入力する画像信号のフレームレートが４７．９５Ｐ，４８Ｐ，５０Ｐ，５９．９４Ｐ，６０Ｐである場合に以下の処理を行う。この場合、イメージセンサ１１が４０９６×２１６０個の画素で構成され、画素が出力する画像信号の量子化ビットが１６ビットであることが必要である。

６ＧマルチプレクサＦＰＧＡ２０は、一度に読出された画像信号のうち、半分の画像信号数毎に、画像信号の偶数番目、又は奇数番目の画像信号毎に多重して４ｃｈのシリアル・デジタルデータを５．９４Ｇｂｐｓで出力する。このとき、６ＧマルチプレクサＦＰＧＡ２０は、Ｂ信号とＲ信号を１画素毎に交互に並び替えて、８Ｂ／１０Ｂ変換を行う。同様に、６ＧマルチプレクサＦＰＧＡ２０は、Ｇｂ信号とＧｒ信号を１画素毎に交互に並び替え。そして、８Ｂ／１０Ｂエンコーダ２１は、２ｃｈのデータストリームが入力すると、ＨＤ−ＳＤＩ相当のデータ構造としたＢ／Ｒｃｈ及びＧｃｈにおけるアクティブ領域を８Ｂ／１０Ｂエンコーディングして変換したシリアル・デジタルデータを出力する。

このように、６ＧマルチプレクサＦＰＧＡ２０は、８ピクセル単位で読み出された映像信号を、読み出しクロックおよび信号配線を６０Ｐ信号と揃える為に図５の様に折りたたむ。そして、６ＧマルチプレクサＦＰＧＡ２０は、４ピクセル単位に１４８．５ＭＨｚクロックで出力する。

図１に示す倍密ベイヤ構造の４ｋ信号は、例えば左下から８ピクセル単位の１４８．５ＭＨｚクロックで読み出される。
６ＧマルチプレクサＦＰＧＡ２０が出力する４ピクセルをそれぞれ、以下のように考える。
（１）「B1,R1,B3,R3,B5,R5」を、ＨＤのＣｃｈ相当と考える。
（２）「Gb1,Gr1,Gb3,Gr3,Gb5,Gr5」をＨＤのＹｃｈ相当と考える。
（３）「B2,R2,B4,R4,B6,R6」を、ＨＤのＣｃｈ相当と考える。
（４）「Gb2,Gr2,Gb4,Gr4,Gb6,Gr6」を、ＨＤのＹｃｈ相当と考える。

この順番で多重し、８Ｂ／１０Ｂ変換すると、それぞれのｃｈを５．９４Ｇｂｐｓで光信号または電気信号として伝送出来る。データ構造をＨＤのＹ／Ｃｃｈと合わせたことで、ＨＤ信号処理に慣れたエンジニアに理解されやすいと同時にミスを防ぐことが出来る。また、上位４ピクセルに関しては図３と同じ配線、クロック周波数で信号入出力できるので３０Ｐ信号と６０Ｐ信号の切り替え時に、クロック周波数の切り替えも必要なく、ハードウェア（回路規模）が少なくて済む。

［４７．９５Ｐ−６０Ｐでの伝送レート計算］
（１）4400ピクセル÷2×2250ライン×60P×16ビット×10/8=5.94Gbps
（２）5280ピクセル÷2×2250ライン×50P×16ビット×10/8=5.94Gbps
（３）5500ピクセル÷2×2250ライン×48P×16ビット×10/8=5.94Gbps

なお、追加有効エリアを含めた有効エリアの識別のためにＨＤのＳＡＶ／ＥＡＶと同じくＴＲＳ（Timing Reference Signal）信号を多重した上で、図６に示した様なデータ構造とする。

そして、本例のリンクＡ，Ｂにおけるデータ構造では、ＨＤ−ＳＤＩのＳＡＶ／ＥＡＶの代わりに、ＳＡＶ（１６ビット）に８Ｂ／１０Ｂ変換前の＋ｋ２８．５，−ｋ２８．５，Ｄ０．０，Ｄ０．０，Ｄ０．０，Ｄ０．０，上位１０ビットにＸＹＺを入れる。

また、リンクＡ，Ｂにおけるデータ構造では、ＥＡＶ（１６ビット）に８Ｂ／１０Ｂ変換前の＋ｋ２８．５，−ｋ２８．５，Ｄ０．０，Ｄ０．０，Ｄ０．０，Ｄ０．０を挿入する。また、上位１０ビットにＸＹＺ，上位１０ビットにＬＮ０，上位１０ビットにＬＮ１（Ｌ１１を追加して２２５０ライン対応を可能にする），上位１０ビットにＣＲＣ０，上位１０ビットにＣＲＣ１を挿入する。

ここで、以下の点に注意が必要である。
（１）全てのデータを８Ｂ／１０Ｂ変換するので、バイトバウンダリを検出するためには２バイトのＫ２８．５を設ければ十分である。
（２）８Ｂ／１０Ｂ変換のみ行うので、使わないビットはリザーブ（＝０〜としておいて問題ない。
（３）ＳＭＰＴＥ ２９２に規定されるＬＮにＬＮ１１を追加して２２５０ラインを定義する。

ＸＹＺはＨＤ−ＳＤＩ（ＳＭＰＴＥ２７４）で規定されるＸＹＺであるが、ＦＶＨ−ビットの０／１規定はベイヤ構造の４ｋ信号の有効エリアを基準に規定する。例えば、有効ライン２２０４ラインの範囲ではＶ＝０、その外側のＶブランクエリアではＶ＝１とする。

［ＳＡＶ／ＥＡＶを除いた６Ｇ＿リンクＡ／Ｂ／Ｃ／ＤのＨブランクのデータ量の計算］
（１）３０Ｐ：(240÷2-12(SAV/EAV))×16×10/8=2160ビット
（２）２５Ｐ：(1120÷2-12(SAV/EAV))×16×10/8=10960ビット
（３）２４Ｐ：(1340÷2-12(SAV/EAV))×16×10/8=13160ビット

図８は、ＨＤ−ＳＤＩのＣｃｈ、Ｙｃｈ相当のデータ構造について示す。
ここでは、ＨＤ−ＳＤＩのＣｃｈに相当する６ＧｂｐｓのＬｉｎｋＡのデータ構造と、ＨＤ−ＳＤＩのＹｃｈに相当する６ＧｂｐｓのＬｉｎｋＢのデータ構造のうち、奇数サンプルのみ表示する。ここで、奇数サンプルとは、Ｂ，Ｒの奇数番目、Ｇｂ，Ｇｒの奇数番目のサンプルを意味する。偶数サンプルとは、Ｂ，Ｒの偶数番目、Ｇｂ，Ｇｒの偶数番目のサンプルを意味する。

以上説明した第２の実施の形態に係る放送用カメラ１によれば、倍密ベイヤ構造とした撮像素子から読出した４ｋ×２ｋ／４７．９５Ｐ−６０Ｐ／１６ビット映像信号を、８Ｂ／１０Ｂ符号を用いて４ｃｈの５．９４Ｇｂｐｓで伝送することが可能となる。６ＧマルチプレクサＦＰＧＡ２０は、図８に示すデータ構造で規定されるＳＡＶ／ＥＡＶのタイミングで、図７に示すようにＳＡＶ／ＥＡＶを識別するためのパルスを受信する。このため、６ＧマルチプレクサＦＰＧＡ２０は、図８に示すＸＹＺを用いてＳＡＶ／ＥＡＶの開始タイミングを識別できる。従って、ＨＤに規定されるようなＳＡＶ／ＥＡＶ識別のための禁止コードを映像データに設ける必要がない。

また、１６ビットのａｌｌ“０”からａｌｌ“１”までのデータを活用することが出来る。このため、映像表現において１６ビットのような量子化ビット数が大きいときには極めて有効である。

また、ＡＮＣ／オーディオ信号を多重する必要がある場合には、１６ビットの上位１０ビットにＨＤ−ＳＤＩ用のＡＮＣ／オーディオ規格であるＳＭＰＴＥ２９１やＳＭＰＴＥ２９９に準拠してデータを多重する。

＜第３の実施の形態：倍密ベイヤ４ｋ／２３．９８Ｐ−３０Ｐ／１６ビット信号を８Ｂ／１０Ｂ符号とスクランブルを用いて１ｃｈの１０．６９２Ｇｂｐｓで伝送＞

次に、本発明の第３の実施の形態に係る放送用カメラ１の動作例について、図９と図１０を参照して説明する。
ここでは、倍密ベイヤ４ｋ／２３．９８Ｐ−３０Ｐ／１６ビット信号を８Ｂ／１０Ｂ符号とスクランブルを用いて１ｃｈの１０．６９２Ｇｂｐｓで伝送する方式について説明する。

図９は、信号処理部３０の内部構成例を示す。
信号処理部３０は、図３に示した信号処理部１２から４ｋ信号又は、これを２ｃｈの５．９４Ｇｂｐｓに多重した信号を受信する。そして、信号処理部３０は、信号多重部１７より入力したＢ／ＲｃｈにおけるＨＤ−ＳＤＩ相当のデータ構造にした信号から多重されたＴＲＳを検出するＴＲＳ検出部３１−１を備える。また、信号処理部３０は、信号多重部１７より入力したＧｂ／ＧｒｃｈにおけるＨＤ−ＳＤＩ相当のデータ構造にした信号から多重されたＴＲＳを検出するＴＲＳ検出部３１−２と、を備える。

また、信号処理部３０は、ＴＲＳ検出部３１−１によってＴＲＳが検出されＢ／ＲｃｈにおけるＨＤ−ＳＤＩ相当のデータ構造にした信号からアクティブ領域に８Ｂ／１０Ｂエンコーディングする８Ｂ／１０Ｂエンコーダ３２を備える。また、信号処理部３０は、８Ｂ／１０Ｂエンコーディングされたデータを記憶するＲＡＭ３４−１を備える。

また、信号処理部３０は、ＴＲＳ検出部３１−２によってＴＲＳが検出されたＧｃｈにおけるＨＤ−ＳＤＩ相当のデータ構造にした信号からアクティブ領域にフレーム同期型スクランブルを掛けるスクランブラ３３を備える。また、信号処理部３０は、スクランブルされたデータを保存するＲＡＭ３４−２を備える。

また、信号処理部３０は、ＲＡＭ３４−１，３４−２から読出したデータを所定のデータ構造で保存するＲＡＭ３５を備える。ＲＡＭ３４−１、３４−２、３５へのデータの書込みと読み出しは書込み制御部３７の制御によって行われる。また、信号処理部３０は、ＲＡＭ３５から読出したデータをパラレルデータからデジタルデータに変換するパラレル・シリアル変換部３６を備える。パラレル・シリアル変換部３６は、８Ｂ／１０Ｂエンコーダ３２及びスクランブラ３３からパラレル入力するパラレル・デジタルデータを、シリアル・デジタルデータに変換して１０．６９２Ｇｂｐｓの伝送ストリームで出力する。

次に、信号処理部３０の動作例を説明する。
信号処理部３０は、イメージセンサ１１から入力する画像信号のフレームレートが２３．９８Ｐ，２４Ｐ，２５Ｐ，２９．９７Ｐ，３０Ｐである場合に以下の処理を行う。この場合、イメージセンサ１１が４０９６×２１６０個の画素で構成され、画素が出力する画像信号の量子化ビットが１６ビットであることが必要である。

ＴＲＳ検出部３１−１が、図１５に示すベイヤ構造の４ｋ信号あるいは、これを２ｃｈの５．９４Ｇｂｐｓに多重した信号を６ＧマルチプレクサＦＰＧＡ２０から受信すると、ＴＲＳ信号より、ＳＡＶ，ＥＡＶを検出する。８Ｂ／１０Ｂエンコーダ３２は、Ｂ／ＲｃｈについてＳＡＶの先頭から８Ｂ／１０Ｂ変換を行う。このとき、８Ｂ／１０Ｂエンコーダ３２は、各ピクセルの映像信号を２０ビットのデータ長に変換して、ＲＡＭ３４−１に保存する。

一方、ＴＲＳ検出部３１−２がＣｂ／Ｃｒｃｈとした映像信号を受信すると、スクランブラ３３は、この映像信号にフレーム同期型スクランブルを掛ける。フレーム同期型スクランブルは、例えば、ＳＡＶの次のアクティブ映像期間から、１フレームの期間あるいは１ラインの期間スクランブラの初期値をａｌｌ“０”などの予め決められた値にセットしてスクランブルする処理である。そして、スクランブラ３３は、各ピクセルの映像信号を１６ビットのデータ長にスクランブルして、ＲＡＭ３４−２に保存する。

ここで、フレーム同期型スクランブルは、フレームやラインの先頭など、あるタイミングで擬似ランダムパターンの生成多項式のレジスタ初期値をａｌｌ“０”などの所定の値にセットし、Ｍｏｄｕｌｏの２の演算で入力データに足す処理である。映像信号を受信する信号受信装置では、同じ生成多項式のレジスタを信号送信装置と同じ値にセットしておく。そして、信号送信装置と同じタイミングで入力データにＭｏｄｕｌｏ２の演算を行うと、元のデータを再生することができる。

次に、書込み制御部３７は、ＨＤ−ＳＤＩと同様に、Ｂ／Ｒｃｈ，Ｇｂ／Ｇｒｃｈ，Ｂ／Ｒｃｈ，Ｇｂ／Ｇｒｃｈ，Ｂ／Ｒｃｈ，Ｇｂ／Ｇｒｃｈ…の順番で多重してＲＡＭ３５に保存する。その後、パラレル・シリアル変換部３６は、図１０に示すデータ構造とした１ｃｈのシリアル・デジタルデータを１０．６９２Ｇｂｐｓで出力する。

図１０は、シングルリンクに全サンプルを多重した場合のデータ構造について示す。
ここでは、フレームレートが３０Ｐの場合における、シングルリンクに全サンプルを多重した１０．６９２Ｇｂｐｓのデータ構造の例を示す。

（１）ＢＲｃｈの場合：4400ピクセル×2250ライン×30P×16ビット×10/8=5.94Gbps
（２）Ｇｂ／Ｇｒｃｈの場合： 4400ピクセル×2250ライン×30P×16ビット=4.752Gbps
（３）5.94Gbps+4.752Gbps=10.692Gbps
同様に、２４Ｐ，２５Ｐの場合も計算することができる。

［ＳＡＶ／ＥＡＶを除いたＨブランクのデータ量の計算］
次に、Ｈブランクのデータ量を計算する。
（１）３０Ｐ：(240-12(SAV/EAV))×2×16×36/32=8208ビット
（２）２５Ｐ：(1120-12(SAV/EAV))×2×16×36/32=39888ビット
（３）２４Ｐ：(1340-12(SAV/EAV))×2×16×36/32=47808ビット

ＡＮＣ／オーディオ信号を多重する必要がある場合には、１６ビットの上位１０ビットにＨＤ−ＳＤＩ用のＡＮＣ／オーディオ規格であるＳＭＰＴＥ２９１やＳＭＰＴＥ２９９に準拠してデータを多重する。ここで、オーディオデータはＢ／Ｒｃｈに多重し、オーディオコントロールパケットはＧｂ／Ｇｒｃｈに多重する。４８ｋＨｚオーディオのオーディデータが１６ｃｈである場合、３１サンプル×４＝１２４サンプルである。ここで、フレームレートが３０Ｐの場合に、４４００−４１６０＝２４０サンプルである。そして、ＳＡＶ／ＥＡＶ／ＬＮ／ＣＲＣＣを全て合わせると１２サンプルであるため、残りの領域は、２４０−１２＝２２８サンプルである。このため、１６ｃｈのオーディオデータに必要な１２４サンプルのデータ量を、２２８サンプルの領域に格納できる。つまり、この２２８サンプルの領域に、ＨＤ−ＳＤＩにオーディオデータを多重することが可能であると言える。

ただし、３０Ｐの場合、Ｈブランクのデータ量が最も少ないため、ＡＮＣ／オーディオデータを多重するためのスペースを確保することが最も難しい。ここで、３０Ｐの場合、４８ｋＨｚ÷３０フレーム÷２２５０ライン＝０．７１１１サンプルラインという結果が得られる。この結果は、１ラインに０．７１１１サンプル多重することが可能であることを示す。例えば、オーディオのサンプル（音声を取り込むこと）が一ラインの期間につき０．７１１１…と考えると、１／０．７１１１と求められる。これは、大まかには、３ラインに２回オーディオサンプルがあることを意味する。このため、問題なくＡＮＣ／オーディオデータを多重出来ることが示される。

以上説明した第３の実施の形態に係る信号処理部３０によれば、倍密ベイヤ構造とした撮像素子から読出した４ｋ×２ｋ／２３．９８Ｐ−３０Ｐ／１６ビット映像信号を８Ｂ／１０Ｂ符号とスクランブラを用いて１ｃｈの１０．６９２Ｇｂｐｓで伝送できる。ここで、ＴＲＳ検出部３１−１，３１−２は、図１０に示すデータ構造で規定されるＳＡＶ／ＥＡＶのタイミングで、ＳＡＶ／ＥＡＶを識別し、ＳＡＶ／ＥＡＶの開始タイミングを識別できる。

また、１６ビット映像信号としてａｌｌ“０”からａｌｌ“１”までのデータを使用することが出来るので、映像表現において１６ビットのような量子化ビット数が大きいときには極めて有効である。

また、ＡＮＣ／オーディオ信号を多重する必要がある場合には、１６ビットの上位１０ビットにＨＤ−ＳＤＩ用のＡＮＣ／オーディオ規格であるＳＭＰＴＥ２９１やＳＭＰＴＥ２９９に準拠してデータを多重すればよい。

＜第４の実施の形態：倍密ベイヤ４ｋ／４７．９５Ｐ−６０Ｐ／１６ビット信号を８Ｂ／１０Ｂ符号とスクランブルを用いて２ｃｈの１０．６９２Ｇｂｐｓで伝送＞

次に、本発明の第４の実施の形態に係る放送用カメラ１の動作例について、図１１と図１２を参照して説明する。
ここでは、倍密ベイヤ４ｋ／４７．９５Ｐ−６０Ｐ／１６ビット信号を８Ｂ／１０Ｂ符号とスクランブルを用いて２ｃｈの１０．６９２Ｇｂｐｓで伝送する方式について説明する。

図１１は、信号処理部４０の内部構成例を示す。

信号処理部４０は、イメージセンサ１１から入力する画像信号のフレームレートが４７．９５Ｐ，４８Ｐ，５０Ｐ，５９．９４Ｐ，６０Ｐである場合に以下の処理を行う。この場合、イメージセンサ１１が４０９６×２１６０個の画素で構成され、画素が出力する画像信号の量子化ビットが１６ビットであることが必要である。

信号処理部４０は、信号多重部１７から入力する奇数サンプルの画素のＢ／ＲｃｈにおけるＨＤ−ＳＤＩから多重されたＴＲＳを検出するＴＲＳ検出部４１−１を備える。また、信号処理部４０は、信号多重部１７から入力する奇数サンプルのＧｂ／ＧｒｃｈにおけるＨＤ−ＳＤＩから多重されたＴＲＳを検出するＴＲＳ検出部４１−２を備える。また、信号処理部４０は、信号多重部１７から入力する偶数サンプルの画素のＢ／ＲｃｈにおけるＨＤ−ＳＤＩから多重されたＴＲＳを検出するＴＲＳ検出部４１−３を備える。また、信号処理部４０は、信号多重部１７から入力する偶数サンプルの画素のＧｂ／ＧｒｃｈにおけるＨＤ−ＳＤＩから多重されたＴＲＳを検出するＴＲＳ検出部４１−４と、を備える。

また、信号処理部４０は、ＴＲＳ検出部４１−１によってＴＲＳが検出されたＢ／ＲｃｈにおけるＨＤ−ＳＤＩのアクティブ領域に８Ｂ／１０Ｂエンコーディングを行う８Ｂ／１０Ｂエンコーダ４２−１を備える。また、信号処理部４０は、ＴＲＳ検出部４１−３によってＴＲＳが検出されたＢ／ＲｃｈにおけるＨＤ−ＳＤＩのアクティブ領域に８Ｂ／１０Ｂエンコーディングを行う８Ｂ／１０Ｂエンコーダ４２−２を備える。また、信号処理部４０は、８Ｂ／１０Ｂエンコーダ４２−１，４２−２によって、８Ｂ／１０Ｂエンコーディングされたデータを記憶するＲＡＭ４４−１，４４−３と、を備える。

また、信号処理部４０は、ＴＲＳ検出部４１−２によってＴＲＳが検出されたＧｂ／ＧｒｃｈにおけるＨＤ−ＳＤＩのアクティブ領域にフレーム同期型スクランブルを掛けるスクランブラ４３−１を備える。また、信号処理部４０は、ＴＲＳ検出部４１−４によってＴＲＳが検出されたＧｂ／ＧｒｃｈにおけるＨＤ−ＳＤＩのアクティブ領域にフレーム同期型スクランブルを掛けるスクランブラ４３−２を備える。また、信号処理部４０は、スクランブラ４３−１，４３−２によってスクランブルされたデータを保存するＲＡＭ４４−２，４４−４と、を備える。

また、信号処理部４０は、ＲＡＭ４４−１，４４−２から読出したデータを所定のデータ構造で保存するＲＡＭ４５−１を備える。ＲＡＭ４４−１，４４−２，４５−１へのデータの書込みと読み出しは書込み制御部４７−１の制御によって行われる。また、信号処理部４０は、ＲＡＭ４４−３，４４−４から読出したデータを所定のデータ構造で保存するＲＡＭ４５−２を備える。ＲＡＭ４４−３，４４−４か，４５−２へのデータの書込みと読み出しは書込み制御部４７−２の制御によって行われる。

また、８Ｂ／１０Ｂエンコーダ４２−１及びスクランブラ４３−１からパラレル入力するパラレル・デジタルデータは、ＲＡＭ４５−１に保存される。そして、信号処理部４０は、ＲＡＭ４５−１から読出したパラレル・デジタルデータを、シリアル・デジタルデータに変換して１０．６９２Ｇｂｐｓの伝送フォーマットで出力するパラレル・シリアル変換部４６−１を備える。

また、８Ｂ／１０Ｂエンコーダ４２−２及びスクランブラ４３−２からパラレル入力するパラレル・デジタルデータは、ＲＡＭ４５−２に保存される。そして、信号処理部４０は、ＲＡＭ４５−２から読出したパラレル・デジタルデータを、シリアル・デジタルデータに変換して１０．６９２Ｇｂｐｓの伝送フォーマットで出力するパラレル・シリアル変換部４６−２を備える。

次に、信号処理部４０の動作例を説明する。
信号処理部４０には、Ｂ／Ｒｃｈ、Ｇｂ／Ｇｒｃｈの奇数サンプルと、Ｂ／Ｒｃｈ、Ｇｂ／Ｇｒｃｈの偶数サンプルがそれぞれ別に入力する。
ＴＲＳ検出部４１−１，４１−３が、図１５に示すベイヤ構造の４ｋ信号あるいは、これを４ｃｈの５．９４Ｇｂｐｓに多重した信号を受信する。このとき、８Ｂ／１０Ｂエンコーダ４２−１，４２−２は、図１０に示すように、Ｂ／ＲｃｈについてＳＡＶの先頭から８Ｂ／１０Ｂ変換を行う。このとき、８Ｂ／１０Ｂエンコーダ４２−１，４２−２は、各ピクセルの映像信号を２０ビットのデータ長に変換して、ＲＡＭ４４−１，４４−３に保存する。

一方、ＴＲＳ検出部４１−２，４１−４がＣｂ／Ｃｒｃｈとした映像信号を受信すると、スクランブラ４３−１，４３−２は、この映像信号にフレーム同期型スクランブルを掛ける。このとき、スクランブラ４３−１，４３−２は、ＳＡＶの先頭から例えば１フレームの期間あるいは１ラインの期間スクランブラの初期値をａｌｌ“０”などの予め決められた値にセットしてフレーム同期型スクランブルを掛ける。そして、スクランブラ４３−１，４３−２は、各ピクセルの映像信号を１６ビットのデータ長にスクランブルして、ＲＡＭ４４−２，４４−４に保存する。

次に、書込み制御部４７−１は、ＨＤ−ＳＤＩと同様にＢ／Ｒｃｈ，Ｇｂ／Ｇｒｃｈ，Ｂ／Ｒｃｈ，Ｇｂ／Ｇｒｃｈ，Ｂ／Ｒｃｈ，Ｇｂ／Ｇｒｃｈ…の順番で画像信号を多重してＲＡＭ４５−１に保存する。その後、パラレル・シリアル変換部４６−１は、図１０に示すデータ構造の１０．６９２Ｇｂｐｓ信号として出力する。

一方、書込み制御部４７−２は、ＨＤ−ＳＤＩと同様にＢ／Ｒｃｈ，Ｇｂ／Ｇｒｃｈ，Ｂ／Ｒｃｈ，Ｇｂ／Ｇｒｃｈ，Ｂ／Ｒｃｈ，Ｇｂ／Ｇｒｃｈ…の順番で画像信号を多重してＲＡＭ４５−２に保存する。その後、パラレル・シリアル変換部４６−２は、図１０に示すデータ構造とした１０．６９２Ｇｂｐｓ信号として出力する。このように、パラレル・シリアル変換部４６−１，４６−２は、２ｃｈのシリアル・デジタルデータを１０．６９２Ｇｂｐｓで出力する。

（１）奇数／偶数サンプルB/Rchの場合：4400ピクセル÷2×2250ライン×60P×16ビット×10/8=5.94Gbps
（２）奇数／偶数サンプルGb/Grchの場合：4400ピクセル÷2×2250ライン×60P×16ビット=4.752Gbps
（３）5.94Gbps+4.752Gbps=10.692Gbps
同様に、２４Ｐ，２５Ｐの場合も計算することができる。

［ＳＡＶ／ＥＡＶを除いた１０．６９２Ｇｂｐｓ第１ｃｈ、第２ｃｈのＨブランクのデータ量の計算］
（１）３０Ｐ：(240÷2-12(SAV/EAV))×2×16×36/32=3888ビット
（２）２５Ｐ：(1120÷2-12(SAV/EAV))×2×16×36/32=19728ビット
（３）２４Ｐ：(1340÷2-12(SAV/EAV))×2×16×36/32=23688ビット

ＡＮＣ／オーディオ信号を多重する必要がある場合には、１６ビットの上位１０ビットにＨＤ−ＳＤＩ用のＡＮＣ／オーディオ規格であるＳＭＰＴＥ２９１やＳＭＰＴＥ２９９に準拠してデータを多重する。そして、４８ｋＨｚオーディオのオーディオデータが１６ｃｈである場合、３１バイト×４＝１２４バイトである。これは、３０Ｐにおける、（２４０÷２−１２）×２＝２１６サンプルよりも少ない値であるので、オーディオデータを多重することが可能である。

なお、６０Ｐの場合にＨブランクのデータ量が最も少ない。このため、多重スペース確保が最も難しい。ここで、６０Ｐの場合、４８ｋＨｚ÷６０フレーム÷２２５０ライン＝０．３５５５サンプルラインという結果が得られる。この結果は、１ラインに０．３５５５サンプル多重することが可能であることを示しており、（例えば、オーディオサンプルがあるラインが３ラインに１ライン）問題なくＡＮＣ／オーディオデータを多重出来ることが示される。

図１２は、ＨＤ−ＳＤＩのＣｃｈ、Ｙｃｈ相当のデータ構造について示す。
ここでは、フレームレートが６０Ｐの場合における、デュアルリンクのＬｉｎｋＡに奇数サンプルを多重し、ＬｉｎｋＢに偶数サンプルを多重した例を示す。

以上説明した第４の実施の形態に係る信号処理部４０によれば、倍密ベイヤ構造とした撮像素子から読出した４ｋ×２ｋ／４７．９５Ｐ−６０Ｐ／１６ビット映像信号を８Ｂ／１０Ｂ符号とスクランブラを用いて２ｃｈの１０．６９２Ｇｂｐｓで伝送できる。図１２に示すデータ構造で規定されるＳＡＶ／ＥＡＶのタイミングで、図１１に示すようにＳＡＶ／ＥＡＶを識別するためのパルスを受信する。このため、６ＧマルチプレクサＦＰＧＡ２０は、ＳＡＶ、ＥＡＶに多重されたＸＹＺを用いて、ＳＡＶ／ＥＡＶの開始タイミングを識別できる。

また、１６ビット映像信号としてａｌｌ“０”からａｌｌ“１”までのデータを使用することが出来るので、映像表現において１６ビットのような量子化ビット数が大きいときには極めて有効である。

また、ＡＮＣ／オーディオ信号を多重する必要がある場合には、１６ビットの上位１０ビットにＨＤ−ＳＤＩ用のＡＮＣ／オーディオ規格であるＳＭＰＴＥ２９１やＳＭＰＴＥ２９９に準拠してデータを多重すればよい。

＜第５の実施の形態：倍密ベイヤシネスコ（縦横比＝１：２．４）４ｋ／３６Ｐ／１６ビット信号を８Ｂ／１０Ｂ符号とスクランブルを用いて１ｃｈの１０．６９２Ｇｂｐｓで伝送＞

次に、本発明の第５の実施の形態に係る放送用カメラ１の動作例について、図１３を参照して説明する。
ここでは、倍密ベイヤシネスコ４ｋ／３６Ｐ／１６ビット信号を８Ｂ／１０Ｂ符号とスクランブルを用いて１ｃｈの１０．６９２Ｇｂｐｓで伝送する方式について説明する。

図１３は、倍密ベイヤシネスコの例を示す。
縦横比が１：２．４＝１７８４：４０９６である３６Ｐのシネスコデータを伝送する場合、全ライン数を１８７５ラインとする。ここで、横方向ののりしろを左右にそれぞれ３２ピクセル設け、縦方向ののりしろを上下にそれぞれ２２ピクセル設ける。このため、全画素数は、（４０９６＋３２×２）×（１７８４＋２２×２）＝４１６０×１８２８となる。
このとき、次式が成り立つ。
10.692Gbps÷36P÷1875ライン=158400ビットライン

信号処理部１２からは図５と同じ方式で１６ビットのビデオデータが供給される。縦横比が大きくなるためライン数は１８７５ラインに削減されてしまう。しかし、有効サンプル数は追加有効エリアやＨブランクのピクセル数を含めても、第１の実施の形態に示した３０Ｐにおける４ｋ信号と同じである。このため、３０Ｐにおける４ｋ信号と、倍密ベイヤシネスコの画面の縦横比、フレームレートは異なるものの、データ構造は第３の実施の形態と同じ構造でシネスコ３６Ｐを１０．６９２Ｇｂｐｓに多重して１ｃｈ伝送可能である。

（１）B/Rchの場合：4400ピクセル×1875ライン×36P×16ヒ゛ット×10/8=5.94Gbps
（２）Gb/Grchの場合：4400ピクセル×1875ライン×36P×16ヒ゛ット=4.752Gbps
（３）5.94Gbps+4.752Gbps=10.692Gbps
ＡＮＣ／オーディオ多重に関しても第３の実施の形態と同様に伝送できるため、ここでは説明を省略する。

このように、第５の実施の形態に係る信号処理部３０は、イメージセンサ１１から入力する画像信号のフレームレートが３６Ｐである場合に画像信号を多重する処理を行う。このとき、イメージセンサ１１が縦横比を１：２．４として、４０９６×１７８５個の画素で構成され、画素が出力する画像信号の量子化ビットが１６ビットであることが必要となる。そして、パラレル・シリアル変換部３６は、１ｃｈのシリアル・デジタルデータを１０．６９２Ｇｂｐｓで出力する。

以上説明した第５の実施の形態に係る信号処理部によれば、倍密ベイヤシネスコ（縦横比＝１：２．４）とした撮像素子から読出した４ｋ／３６Ｐ／１６ビット信号を８Ｂ／１０Ｂ符号とスクランブルを用いて１ｃｈの１０．６９２Ｇｂｐｓで伝送できる。このため、ＴＲＳ検出部３１−１，３１−２は、図１０に示すデータ構造で規定されるＳＡＶ／ＥＡＶのタイミングで、ＳＡＶ／ＥＡＶを識別し、ＳＡＶ／ＥＡＶの開始タイミングを識別できる。

＜第６の実施の形態：倍密ベイヤシネスコ（縦横比が１：２．４）４ｋ／７２Ｐ／１６ビット信号を８Ｂ／１０Ｂ符号とスクランブルを用いて２ｃｈの１０．６９２Ｇｂｐｓで伝送＞

次に、本発明の第６の実施の形態に係る放送用カメラ１の動作例について説明する。
ここでは、倍密ベイヤシネスコ４ｋ／７２Ｐ／１６ビット信号を８Ｂ／１０Ｂ符号とスクランブルを用いて２ｃｈのシリアル・デジタルデータを１０．６９２Ｇｂｐｓで伝送する方式について説明する。

信号処理部４０は、イメージセンサ１１から入力する画像信号のフレームレートが７２Ｐである場合に以下の処理を行う。この場合、イメージセンサ１１が４０９６×２１６０個の画素で構成され、画素が出力する画像信号の量子化ビットが１６ビットであることが必要である。ここで、縦横比が１：２．４＝１７８４：４０９６のシネスコデータ７２Ｐ信号を伝送する場合には、全ライン数を１８７５ラインとする。
１０．６９２Ｇｂｐｓ÷７２Ｐ÷１８７５ライン＝７９２００ビットライン

信号処理部１２からは図５と同じ方式で１６ビットデータが供給される。縦横比が大きくなるためライン数は１８７５ラインに削減される。しかし、有効サンプル数は追加有効エリアやＨブランクのピクセル数を含めて第２の実施の形態に示した６０Ｐにおける４ｋ信号と同じである。このため、縦横比、フレームレートは異なるものの、データ構造は第４の実施の形態と同じ構造でシネスコ７２Ｐを１０．６９２Ｇｂｐｓに多重して２ｃｈのシリアル・デジタルデータを伝送可能である。

（１）奇数／偶数サンプルB/Rchの場合：4400ピクセル÷2×1875ライン×72P×16ビット×10/8=5.94Gbps
（２）奇数／偶数サンプルGb/Grchの場合：4400ピクセル÷2×1875ライン×72P×16ビット=4.752Gbps
（３）5.94Gbps+4.752Gbps=10.692Gbps
ＡＮＣ／オーディオ多重に関しても第４の実施の形態と同様である。

以上説明した第６の実施の形態に係る信号処理部によれば、倍密ベイヤシネスコ（縦横比＝１：２．４）とした撮像素子から読出した４ｋ／７２Ｐ／１６ビット信号を８Ｂ／１０Ｂ符号とスクランブルを用いて２ｃｈの１０．６９２Ｇｂｐｓで伝送できる。このため、ＴＲＳ検出部３１−１，３１−２は、図１２に示すデータ構造で規定されるＳＡＶ／ＥＡＶのタイミングで、ＳＡＶ／ＥＡＶを識別し、ＳＡＶ／ＥＡＶの開始タイミングを識別できる。

また、上述した第１〜第６の実施の形態に係る信号処理部によれば、以下の効果を奏する。

倍密ベイヤ４ｋ／２３．９８Ｐ−３０Ｐと４７．９５Ｐ−６０Ｐを、信号処理部１２と６ＧマルチプレクサＦＰＧＡ２０を図５，図７に示した構成・配線にすることで、クロック周波数を変えることなく同一の１４８．５ＭＨｚクロックを使う。このため、２３．９８Ｐ−３０Ｐと４７．９５Ｐ−６０Ｐでクロックの接続や設定を変更せずに切り替えることが可能になるので、クロック系統のハードウェア（回路）規模が最小で済む。

また、図５，図７に示したように、信号処理部１２でＳＡＶ／ＥＡＶをデータの有効エリアの前後に多重し、ＳＡＶ／ＥＡＶに合わせたタイミングパルスとＳＡＶ／ＥＡＶに多重されたＸＹＺを用いてＳＡＶ／ＥＡＶ識別を可能にした。このため、映像データに禁止コードを設ける必要がない。このおかげで、１６ビット映像信号としてａｌｌ“０”からａｌｌ“１”まで使用することが可能になり、１６ビットの映像信号を最大限活用することが出来るという効果がある。

また、倍密ベイヤ構造の４ｋ信号ならびにシネスコ信号を２ｃｈの５．９４Ｇｂｐｓ又は４ｃｈ、あるいは現行のＳＭＰＴＥ４３５と同じ伝送レートである１ｃｈの１０．６９２Ｇｂｐｓ又は２ｃｈに多重して伝送可能することが出来る。また、８Ｂ／１０Ｂ符号を用いることで、ＨＤ−ＳＤＩにあるようなパソロジ信号の発生を回避し、市販の１０ＧＥ用デバイスを活用することを可能となる。

また、倍密ベイヤ４ｋ／１６ビット信号のインターフェースデータ構造を、ＨＤ−ＳＤＩのＹｃｈ，Ｃｃｈと類似のデータ構造に設計することで、ＨＤ信号に慣れているエンジニアの理解を得やすいと共に間違いを防ぐことが出来る。また、ＨＤ−ＳＤＩのＸＹＺを用いることで有効フレームや有効ラインなどの区切りを定義することが可能である。

また、本発明は上述した実施の形態に限られるものではなく、特許請求の範囲に記載した本発明の要旨を逸脱しない限りその他種々の応用例、変形例を取り得ることは勿論である。

１…放送用カメラ、２…ＣＣＵ、３…光ファイバーケーブル、１０…信号伝送システム、１１…イメージセンサ、１２…信号処理部、１３…映像信号読出し部、１４…読出しクロック供給部、１５…ＲＡＭ、１６…読出し／書込み制御部、１７…信号多重部、１８−１〜１８−８…ＲＡＭ、１９−１〜１９−８…ＳＡＶ／ＥＡＶ多重部、２０…６ＧマルチプレクサＦＰＧＡ、２２…ライン計算部、２３…ＳＡＶ／ＥＡＶタイミングパルス発生部、２４…制御部、２５…ＲＡＭ

Claims (13)

1. ベイヤ構造の画素密度を２倍にするとともに、前記ベイヤ構造に対して斜め４５°に配列した画素配列である倍密ベイヤ構造の撮像素子であって、前記倍密ベイヤ構造は、Ｂ，Ｇ，Ｒ，Ｇ画素の順に読み出される第１のラインと、Ｒ，Ｇ，Ｂ，Ｇ画素の順に読み出される第２のラインと、を交互に水平方向に配置した構造である場合に、前記撮像素子から第１又は第２のライン毎に所定のサンプル数で読出されて入力する画像信号のうち、Ｂ，Ｒ画素から読出された画像信号を交互にＨＤ−ＳＤＩにおけるＣｃｈ相当のアクティブ領域に、ＳＡＶ又はＥＡＶの開始符号と共に多重してＢ／Ｒｃｈを生成し、Ｇ画素から読出された画像信号を順にＨＤ−ＳＤＩにおけるＹｃｈ相当のアクティブ領域に前記開始符号と共に多重してＧｃｈを生成する多重部と、
   前記ＨＤ−ＳＤＩ相当のデータ構造としたＢ／Ｒｃｈ及びＧｃｈにおけるアクティブ領域ならびにＳＡＶ，ＥＡＶ，ＬＮ，ＣＲＣＣを含めた補助データ領域を８Ｂ／１０Ｂエンコーディングして変換したシリアル・デジタルデータを出力する８Ｂ／１０Ｂエンコーダと、を備える
   信号送信装置。
2. 前記多重部は、前記画像信号にＡＮＣ／オーディオデータが含まれる場合に、前記ＨＤ−ＳＤＩの水平補助データスペースに、前記ＡＮＣ／オーディオデータを多重する
   請求項１記載の信号送信装置。
3. 前記多重部は、
   前記撮像素子から前記画像信号を読出すタイミングを制御する読出しクロックと、前記画像信号に映像データが重畳される有効映像期間の情報である有効映像期間のタイミング情報と、を受信して、前記ＨＤ−ＳＤＩのＢ／Ｒｃｈ又はＧｃｈにおけるアクティブ領域に画像信号を多重するタイミングパルスを発生するタイミングパルス発生部と、
   前記タイミングパルス発生部から受け取る前記タイミングパルスに基づいて、前記撮像素子から画像信号を読出すタイミングを切替えて、前記ＨＤ−ＳＤＩのＢ／Ｒｃｈ又はＧｃｈにおけるアクティブ領域に画像信号を多重する切替え制御部と、を備える
   請求項１又は２記載の信号送信装置。
4. 前記多重部は、前記ＨＤ−ＳＤＩのＳＡＶが挿入される領域に、８Ｂ／１０Ｂ変換前の＋ｋ２８．５，−ｋ２８．５，Ｄ０．０，Ｄ０．０，Ｄ０．０，Ｄ０．０，上位１０ビットに前記開始符号を挿入し、前記ＨＤ−ＳＤＩのＥＡＶが挿入される領域に、８Ｂ／１０Ｂ変換前の＋ｋ２８．５，−ｋ２８．５，Ｄ０．０，Ｄ０．０，Ｄ０．０，Ｄ０．０、上位１０ビットに前記開始符号，上位１０ビットにＬＮ０，上位１０ビットにＬＮ１，上位１０ビットにＣＲＣ０，上位１０ビットにＣＲＣ１を挿入する
   請求項１〜３のいずれか１項に記載の信号送信装置。
5. 前記撮像素子から入力する前記画像信号のフレームレートが２３．９８Ｐ，２４Ｐ，２５Ｐ，２９．９７Ｐ，３０Ｐであって、前記撮像素子が４０９６×２１６０個の画素で構成され、前記画素が出力する画像信号の量子化ビットが１６ビットである場合に、
   前記多重部は、一度に読出されたサンプルにおける偶数番目、又は奇数番目のサンプル毎に多重して２ｃｈの前記シリアル・デジタルデータを５．９４Ｇｂｐｓで出力する
   請求項１〜４のいずれか１項に記載の信号送信装置。
6. 前記撮像素子から入力する前記画像信号のフレームレートが４７．９５Ｐ，４８Ｐ，５０Ｐ，５９．９４Ｐ，６０Ｐであって、前記撮像素子が４０９６×２１６０個の画素で構成され、前記画素が出力する画像信号の量子化ビットが１６ビットである場合に、前記多重部は、一度に読出された画像信号のうち、半分の画像信号数毎に、前記画像信号の偶数番目、又は奇数番目の画像信号毎に多重して４ｃｈの前記シリアル・デジタルデータを５．９４Ｇｂｐｓで出力する
   請求項１〜４のいずれか１項に記載の信号送信装置。
7. さらに、前記多重部から入力するＢ／ＲｃｈにおけるＨＤ−ＳＤＩ相当のデータ構造にした信号からＴＲＳを検出する第１のＴＲＳ検出部と、
   前記第１のＴＲＳ検出部によってＴＲＳが検出された前記Ｂ／ＲｃｈにおけるＨＤ−ＳＤＩ相当のデータ構造にした信号のアクティブ領域に８Ｂ／１０Ｂエンコーディングを行う８Ｂ／１０Ｂエンコーダと、
   前記多重部から入力するＧｃｈにおけるＨＤ−ＳＤＩ相当のデータ構造にした信号からＴＲＳを検出する第２のＴＲＳ検出部と、
   前記第２のＴＲＳ検出部によってＴＲＳが検出された前記ＧｃｈにおけるＨＤ−ＳＤＩ相当のデータ構造にした信号のアクティブ領域にフレーム同期型スクランブルを掛けるスクランブラと、
   前記８Ｂ／１０Ｂエンコーダ及び前記スクランブラからパラレル入力するパラレル・デジタルデータを、シリアル・デジタルデータに変換して出力するパラレル・シリアル変換部と、を備える
   請求項１又は２記載の信号送信装置。
8. 前記撮像素子から入力する前記画像信号のフレームレートが２３．９８Ｐ，２４Ｐ，２５Ｐ，２９．９７Ｐ，３０Ｐであって、前記撮像素子が４０９６×２１６０個の画素で構成され、前記画素が出力する画像信号の量子化ビットが１６ビットである場合に、前記パラレル・シリアル変換部は、１ｃｈの前記シリアル・デジタルデータを１０．６９２Ｇｂｐｓで出力する
   請求項７記載の信号送信装置。
9. 前記撮像素子から入力する前記画像信号のフレームレートが３６Ｐであって、前記撮像素子が縦横比を１：２．４として、４０９６×１７８５個の画素で構成され、前記画素が出力する画像信号の量子化ビットが１６ビットである場合に、前記パラレル・シリアル変換部は、１ｃｈの前記シリアル・デジタルデータを１０．６９２Ｇｂｐｓで出力する
   請求項７記載の信号送信装置。
10. さらに、前記多重部から入力する奇数サンプルの画素のＢ／ＲｃｈにおけるＨＤ−ＳＤＩからＴＲＳを検出する第１のＴＲＳ検出部と、
    前記第１のＴＲＳ検出部によってＴＲＳが検出された前記Ｂ／ＲｃｈにおけるＨＤ−ＳＤＩのアクティブ領域に８Ｂ／１０Ｂエンコーディングを行う第１の８Ｂ／１０Ｂエンコーダと、
    前記多重部から入力する奇数サンプルの画素のＧｃｈにおけるＨＤ−ＳＤＩからＴＲＳを検出する第２のＴＲＳ検出部と、
    前記第２のＴＲＳ検出部によってＴＲＳが検出された前記ＧｃｈにおけるＨＤ−ＳＤＩのアクティブ領域にフレーム同期型スクランブルを掛ける第１のスクランブラと、
    前記第１の８Ｂ／１０Ｂエンコーダ及び前記第１のスクランブラからパラレル入力するパラレル・デジタルデータを、シリアル・デジタルデータに変換して１０．６９２Ｇｂｐｓの伝送フォーマットで出力する第１のパラレル・シリアル変換部と、
    パラレル・デジタルデータをシリアル・デジタルデータに変換して出力するパラレル・シリアル変換部と、
    前記多重部から入力する偶数サンプルの画素のＢ／ＲｃｈにおけるＨＤ−ＳＤＩからＴＲＳを検出する第３のＴＲＳ検出部と、
    前記第３のＴＲＳ検出部によってＴＲＳが検出された前記Ｂ／ＲｃｈにおけるＨＤ−ＳＤＩのアクティブ領域に８Ｂ／１０Ｂエンコーディングを行う第２の８Ｂ／１０Ｂエンコーダと、
    前記多重部から入力する偶数サンプルの画素のＧｃｈにおけるＨＤ−ＳＤＩからＴＲＳを検出する第４のＴＲＳ検出部と、
    前記第４のＴＲＳ検出部によってＴＲＳが検出された前記ＧｃｈにおけるＨＤ−ＳＤＩのアクティブ領域にフレーム同期型スクランブルを掛ける第２のスクランブラと、
    前記第２の８Ｂ／１０Ｂエンコーダ及び前記第２のスクランブラからパラレル入力するパラレル・デジタルデータを、シリアル・デジタルデータに変換して出力する第２のパラレル・シリアル変換部と、
    請求項１又は２記載の信号送信装置。
11. 前記撮像素子から入力する前記画像信号のフレームレートが４７．９５Ｐ，４８Ｐ，５０Ｐ，５９．９４Ｐ，６０Ｐであって、前記撮像素子が４０９６×２１６０個の画素で構成され、前記画素が出力する画像信号の量子化ビットが１６ビットである場合に、前記第１及び第２のパラレル・シリアル変換部は、２ｃｈの前記シリアル・デジタルデータを１０．６９２Ｇｂｐｓで出力する
    請求項１０記載の信号送信装置。
12. 前記撮像素子から入力する前記画像信号のフレームレートが７２Ｐであって、前記撮像素子が縦横比を１：２．４として、４０９６×１７８５個の画素で構成され、前記画素が出力する画像信号の量子化ビットが１６ビットである場合に、前記第１及び第２のパラレル・シリアル変換部は、２ｃｈの前記シリアル・デジタルデータを１０．６９２Ｇｂｐｓで出力する
    請求項１０記載の信号送信装置。
13. ベイヤ構造の画素密度を２倍にするとともに、前記ベイヤ構造に対して斜め４５°に配列した画素配列である倍密ベイヤ構造の撮像素子であって、前記倍密ベイヤ構造は、Ｂ，Ｇ，Ｒ，Ｇ画素の順に読み出される第１のラインと、Ｒ，Ｇ，Ｂ，Ｇ画素の順に読み出される第２のラインと、を交互に水平方向に配置した構造である場合に、前記撮像素子から第１又は第２のライン毎に所定のサンプル数で読出されて入力する画像信号のうち、Ｂ，Ｒ画素から読出された画像信号を交互にＨＤ−ＳＤＩにおけるＣｃｈ相当のアクティブ領域にＳＡＶ又はＥＡＶの開始符号と共に多重してＢ／Ｒｃｈを生成し、Ｇ画素から読出された画像信号を順にＨＤ−ＳＤＩにおけるＹｃｈ相当のアクティブ領域に前記開始符号と共に多重してＧｃｈを生成するステップと、
    前記ＨＤ−ＳＤＩ相当のデータ構造としたＢ／Ｒｃｈ及びＧｃｈにおけるアクティブ領域並びにＳＡＶ，ＥＡＶ，ＬＮ，ＣＲＣＣを含めた補助データ領域を８Ｂ／１０Ｂエンコーディングして変換したシリアル・デジタルデータを出力するステップと、を含む
    信号送信方法。

Images