JP2011164988A

JP2011164988A - Design device

Info

Publication number: JP2011164988A
Application number: JP2010027897A
Authority: JP
Inventors: Naohiro Kondo; 直広近藤
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2010-02-10
Filing date: 2010-02-10
Publication date: 2011-08-25

Abstract

PROBLEM TO BE SOLVED: To provide a design device for designing a flip-flop circuit capable of reducing the power consumption and preventing malfunctions. SOLUTION: The design device includes a first static timing analysis section (S11), which performs a first static timing analysis for first design data of a first flip-flop circuit which inputs a first input signal, a first enable signal, and a first clock signal by a clock signal with a frequency equal to or more than double that of the first clock signal; and a first conversion section (S13), which inputs the first design data and generates second design data obtained by converting the first flip-flop circuit into a second flip-flop circuit, when the result of the first static timing analysis is acceptable, wherein the first flip-flop circuit does not have a clock-gating circuit, and the second flip-flop circuit has the clock-gating circuit. COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、設計装置に関する。 The present invention relates to a design apparatus.

図１（Ａ）〜（Ｄ）は、イネーブル信号入力ありのフリップフロップ回路を示す図である。図１（Ａ）は、複数のフリップフロップ回路１０１を示す。各フリップフロップ回路１０１は、入力信号Ｄ、イネーブル信号ＥＮ及びクロック信号ＣＬＫを入力する。ここで、イネーブル信号ＥＮ及びクロック信号ＣＬＫは、複数のフリップフロップ回路１０１間で共通である。図１（Ａ）の回路は、消費電力を低減するために図１（Ｂ）の回路に変換可能である。 1A to 1D are diagrams illustrating a flip-flop circuit with an enable signal input. FIG. 1A illustrates a plurality of flip-flop circuits 101. Each flip-flop circuit 101 receives an input signal D, an enable signal EN, and a clock signal CLK. Here, the enable signal EN and the clock signal CLK are common among the plurality of flip-flop circuits 101. The circuit in FIG. 1A can be converted to the circuit in FIG. 1B in order to reduce power consumption.

図１（Ｂ）は消費電力を低減するためのフリップフロップ回路の構成を示す図であり、図１（Ｃ）及び（Ｄ）は図１（Ｂ）の回路の動作例を示すタイミングチャートである。クロックゲーティング回路１１２は、ラッチ回路１１３及び論理積回路１１４を有する。ラッチ回路１１３は、クロック信号ＣＬＫの立ち下がりエッジに同期してイネーブル信号ＥＮをラッチし、ラッチした信号を出力する。論理積回路１１４は、ラッチ回路１１３の出力信号及びクロック信号ＣＬＫの論理積信号をクロック信号ＣＬＫ１として出力する。複数のフリップフロップ回路１１１は、共通の同じクロック信号ＣＬＫ１をクロック端子に入力し、それぞれの入力信号Ｄを入力端子に入力する。クロックゲーティング回路１１２により、イネーブル信号ＥＮがローレベルのときには、クロック信号ＣＬＫ１を停止させることができるので、図１（Ｂ）の回路は図１（Ａ）の回路に比べて消費電力を低減することができる。 FIG. 1B is a diagram illustrating a configuration of a flip-flop circuit for reducing power consumption, and FIGS. 1C and 1D are timing charts illustrating an operation example of the circuit in FIG. . The clock gating circuit 112 includes a latch circuit 113 and a logical product circuit 114. The latch circuit 113 latches the enable signal EN in synchronization with the falling edge of the clock signal CLK, and outputs the latched signal. The AND circuit 114 outputs a logical product signal of the output signal of the latch circuit 113 and the clock signal CLK as the clock signal CLK1. The plurality of flip-flop circuits 111 inputs the same common clock signal CLK1 to the clock terminal, and inputs each input signal D to the input terminal. When the enable signal EN is at a low level by the clock gating circuit 112, the clock signal CLK1 can be stopped. Therefore, the circuit in FIG. 1B reduces power consumption compared to the circuit in FIG. be able to.

図１（Ｃ）はクロック信号ＣＬＫがハイレベルのときにイネーブル信号ＥＮが変化する場合のタイミングチャートであり、図１（Ｄ）はクロック信号ＣＬＫがローレベルのときにイネーブル信号ＥＮが変化する場合のタイミングチャートである。いずれの場合も、クロック信号ＣＬＫ１の立ち上がりエッジは、クロック信号ＣＬＫの立ち上がりエッジと同じタイミングであるため、クロック信号ＣＬＫ１に誤動作の原因となるグリッチが発生しない。そのため、図１（Ｂ）の回路は、正常な動作を行うことができる。 FIG. 1C is a timing chart in the case where the enable signal EN changes when the clock signal CLK is at a high level, and FIG. 1D is a case where the enable signal EN changes when the clock signal CLK is at a low level. It is a timing chart. In any case, since the rising edge of the clock signal CLK1 has the same timing as the rising edge of the clock signal CLK, a glitch that causes a malfunction does not occur in the clock signal CLK1. Therefore, the circuit in FIG. 1B can operate normally.

しかし、ラッチ回路１１３のクロック信号ＣＬＫは停止しないため、ラッチ回路１１３はイネーブル信号ＥＮがローレベルの期間でも電力を消費してしまう。また、ラッチ回路１１３は大面積を占有する課題がある。特に、図１（Ａ）の回路において、フリップフロップ回路１０１が１個の場合には、図１（Ａ）の回路を図１（Ｂ）の回路に変換するメリットがほとんどなく、低消費電力の効果を得ることができない。 However, since the clock signal CLK of the latch circuit 113 does not stop, the latch circuit 113 consumes power even when the enable signal EN is at a low level. Further, the latch circuit 113 has a problem of occupying a large area. In particular, in the circuit of FIG. 1A, when there is one flip-flop circuit 101, there is almost no merit in converting the circuit of FIG. 1A to the circuit of FIG. The effect cannot be obtained.

また、タイミングクロックによってオン、オフするフリップフロップ、及び、フィードバックループとを有し、イネーブル信号にしたがって動作する論理回路部分を自動的に抽出する段階と、タイミングクロックをイネーブル信号によってゲートし、ゲーテッドクロック化する段階とを含み、これによって、タイミングクロックによるフリップフロップの変化の回数を削減する回路設計方法が知られている（例えば、特開平１０−２９４３７５号公報参照）。 A step of automatically extracting a logic circuit portion that has a flip-flop that is turned on and off by a timing clock, and a feedback loop, and that operates in accordance with the enable signal; and a gated clock that gates the timing clock by the enable signal A circuit design method for reducing the number of flip-flop changes by a timing clock is known (see, for example, Japanese Patent Laid-Open No. 10-294375).

また、ＲＴＬデータの動作シミュレーションにより、ゲートレベルでの消費電力解析を精度よく行うことが可能な消費電力解析装置が知られている（例えば、特開２００９−３６１８号公報参照）。 In addition, a power consumption analysis device is known that can accurately perform power consumption analysis at the gate level by RTL data operation simulation (see, for example, Japanese Patent Application Laid-Open No. 2009-3618).

特開平１０−２９４３７５号公報JP-A-10-294375 特開２００９−３６１８号公報JP 2009-3618 A

本発明の目的は、消費電力を低減し、誤動作を防止することができるフリップフロップ回路を設計するための設計装置を提供することである。 An object of the present invention is to provide a design apparatus for designing a flip-flop circuit that can reduce power consumption and prevent malfunction.

設計装置は、第１の入力信号、第１のイネーブル信号及び第１のクロック信号を入力する第１のフリップフロップ回路の第１の設計データに対して、前記第１のクロック信号の周波数の２倍以上の周波数のクロック信号で第１の静的タイミング解析を行う第１の静的タイミング解析部と、前記第１の静的タイミング解析の結果が合格の場合には、前記第１の設計データを入力し、前記第１のフリップフロップ回路を第２のフリップフロップ回路に変換した第２の設計データを生成する第１の変換部とを有し、前記第１のフリップフロップ回路は、クロックゲーティング回路を有さず、前記第２のフリップフロップ回路は、前記第１のイネーブル信号を前記第１のクロック信号でクロックゲーティングして出力するクロックゲーティング回路と、前記クロックゲーティング回路の出力信号をクロック端子に入力して前記第１の入力信号を入力端子に入力する第３のフリップフロップ回路とを有する。 The design apparatus outputs a first clock signal having a frequency of 2 with respect to the first design data of the first flip-flop circuit that inputs the first input signal, the first enable signal, and the first clock signal. A first static timing analysis unit that performs a first static timing analysis with a clock signal having a frequency of twice or more; and if the result of the first static timing analysis is acceptable, the first design data And a first conversion unit that generates second design data obtained by converting the first flip-flop circuit into a second flip-flop circuit, and the first flip-flop circuit includes a clock gate A clock gating circuit that does not have a gating circuit, and the second flip-flop circuit outputs the first enable signal by clock gating with the first clock signal; And a third flip-flop circuit for inputting said first input signal the output signal is input to the clock terminal of the clock gating circuit to the input terminal.

クロックゲーティング回路を設けることによりフリップフロップ回路の電力を低減することができる。また、２倍以上の周波数のクロック信号で静的タイミング解析を行うことにより、フリップフロップ回路の誤動作を防止することができる。 By providing the clock gating circuit, the power of the flip-flop circuit can be reduced. Further, by performing a static timing analysis with a clock signal having a frequency twice or more, it is possible to prevent a malfunction of the flip-flop circuit.

図１（Ａ）〜（Ｄ）はイネーブル信号入力ありのフリップフロップ回路を示す図である。1A to 1D show flip-flop circuits with an enable signal input. 図２（Ａ）〜（Ｄ）は本発明の第１の実施形態によるイネーブル信号入力ありのフリップフロップ回路の例を示す図である。2A to 2D are diagrams showing examples of flip-flop circuits with an enable signal input according to the first embodiment of the present invention. 図２（Ｂ）のフリップフロップ回路の構成例を示す概念図である。FIG. 3 is a conceptual diagram illustrating a configuration example of a flip-flop circuit in FIG. 図３のフリップフロップ回路の構成例を示す回路図であるFIG. 4 is a circuit diagram illustrating a configuration example of the flip-flop circuit in FIG. 3. 図２（Ａ）のイネーブル信号入力ありのフリップフロップ回路の構成例を示す回路図である。FIG. 3 is a circuit diagram illustrating a configuration example of a flip-flop circuit with an enable signal input in FIG. 図３のフリップフロップ回路の構成例を示す回路図である。FIG. 4 is a circuit diagram illustrating a configuration example of a flip-flop circuit in FIG. 3. スキャンテスト機能ありのフリップフロップ回路の一部の構成例を示す回路図である。It is a circuit diagram which shows the example of a structure of a part of flip-flop circuit with a scan test function. 図８（Ａ）〜（Ｄ）は本発明の第２の実施形態によるイネーブル信号入力なしのフリップフロップ回路の例を示す図である。8A to 8D are diagrams showing examples of flip-flop circuits without an enable signal input according to the second embodiment of the present invention. 図８（Ｂ）のフリップフロップ回路の構成例を示す概念図である。FIG. 9 is a conceptual diagram illustrating a configuration example of the flip-flop circuit in FIG. 図９のフリップフロップ回路の構成例を示す回路図である。FIG. 10 is a circuit diagram illustrating a configuration example of the flip-flop circuit in FIG. 9. 本発明の第３の実施形態による設計装置を構成するコンピュータのハードウェア構成例を示すブロック図である。It is a block diagram which shows the hardware structural example of the computer which comprises the design apparatus by the 3rd Embodiment of this invention. 図１１の設計装置の設計方法の処理例を示すフローチャートである。It is a flowchart which shows the process example of the design method of the design apparatus of FIG.

（第１の実施形態）
図２（Ａ）〜（Ｄ）は、本発明の第１の実施形態によるイネーブル信号入力ありのフリップフロップ回路の例を示す図である。図２（Ａ）は、イネーブル信号入力ありのフリップフロップ回路２００を示す。フリップフロップ回路２００は、入力信号Ｄ、イネーブル信号ＥＮ及びクロック信号ＣＬＫを入力し、出力信号Ｑを出力する。イネーブル信号ＥＮは、ハイレベルのときに入力信号Ｄの有効状態を示し、ローレベルのときに入力信号Ｄの無効情報を示す。本実施形態では、図２（Ａ）の回路を図２（Ｂ）の回路に変換する。 (First embodiment)
2A to 2D are diagrams showing examples of flip-flop circuits with an enable signal input according to the first embodiment of the present invention. FIG. 2A shows a flip-flop circuit 200 with an enable signal input. The flip-flop circuit 200 receives the input signal D, the enable signal EN, and the clock signal CLK, and outputs an output signal Q. The enable signal EN indicates a valid state of the input signal D when at a high level, and indicates invalid information of the input signal D when at a low level. In this embodiment, the circuit in FIG. 2A is converted to the circuit in FIG.

図２（Ｂ）の回路は、図２（Ａ）の回路と同じ論理動作を行う。図２（Ｂ）のイネーブル信号入力ありのフリップフロップ回路は、論理和回路２０１及びイネーブル信号入力なしのフリップフロップ回路２０２を有する。論理和回路２０１は、イネーブル信号ＥＮの論理反転信号及びクロック信号ＣＬＫの論理和信号をクロック信号ＣＬＫ１として出力する。論理和回路２０１は、イネーブル信号ＥＮをクロック信号ＣＬＫでクロックゲーティングし、クロック信号ＣＬＫ１を出力するクロックゲーティング回路である。フリップフロップ回路２０２は、クロック信号ＣＬＫ１をクロック端子に入力し、入力信号Ｄを入力端子に入力し、出力端子から出力信号Ｑを出力する。フリップフロップ回路２０２は、クロック信号ＣＬＫ１の立ち上がりエッジに同期して入力信号Ｄを保持し、保持した信号を出力信号Ｑとして出力する。論理和回路２０１をクロックゲーティング回路として設けることにより、図２（Ｃ）及び（Ｄ）に示すように、イネーブル信号ＥＮがローレベルのときには、クロック信号ＣＬＫ１を停止させることができるので、図２（Ｂ）の回路は図２（Ａ）の回路に比べて消費電力を低減することができる。 The circuit in FIG. 2B performs the same logical operation as the circuit in FIG. The flip-flop circuit with an enable signal input in FIG. 2B includes a logical sum circuit 201 and a flip-flop circuit 202 without an enable signal input. The OR circuit 201 outputs a logical sum signal of the enable signal EN and a logical sum signal of the clock signal CLK as the clock signal CLK1. The OR circuit 201 is a clock gating circuit that clocks the enable signal EN with the clock signal CLK and outputs the clock signal CLK1. The flip-flop circuit 202 inputs the clock signal CLK1 to the clock terminal, inputs the input signal D to the input terminal, and outputs the output signal Q from the output terminal. The flip-flop circuit 202 holds the input signal D in synchronization with the rising edge of the clock signal CLK1, and outputs the held signal as the output signal Q. By providing the OR circuit 201 as a clock gating circuit, the clock signal CLK1 can be stopped when the enable signal EN is at a low level as shown in FIGS. The circuit of (B) can reduce power consumption compared with the circuit of FIG.

図２（Ｃ）は、クロック信号ＣＬＫがハイレベルのときにイネーブル信号ＥＮが変化する場合のタイミングチャートである。この場合、クロック信号ＣＬＫ１の立ち上がりエッジは、クロック信号ＣＬＫの立ち上がりエッジと同じタイミングであるため、クロック信号ＣＬＫ１に誤動作の原因となるグリッチが発生しない。そのため、図２（Ｂ）の回路は、正常な動作を行うことができる。 FIG. 2C is a timing chart when the enable signal EN changes when the clock signal CLK is at a high level. In this case, since the rising edge of the clock signal CLK1 has the same timing as the rising edge of the clock signal CLK, a glitch that causes a malfunction does not occur in the clock signal CLK1. Therefore, the circuit in FIG. 2B can operate normally.

図２（Ｄ）は、クロック信号ＣＬＫがローレベルのときにイネーブル信号ＥＮが変化する場合のタイミングチャートである。この場合、クロック信号ＣＬＫ１に誤動作の原因となるグリッチ２１１が発生する。クロック信号ＣＬＫ１のグリッチ２１１の立ち上がりエッジは、クロック信号ＣＬＫの立ち上がりエッジと異なるタイミングであるため、図２（Ｂ）の回路は誤動作する可能性がある。すなわち、フリップフロップ回路２０２は、クロック信号ＣＬＫの立ち上がりエッジのタイミングで正常な入力信号Ｄが保証されている。したがって、クロック信号ＣＬＫ１の立ち上がりエッジがクロック信号ＣＬＫの立ち上がりエッジと同じタイミングであれば、フリップフロップ回路２０２の動作は保証される。しかし、クロック信号ＣＬＫ１内のグリッチ２１１の立ち上がりエッジは、クロック信号ＣＬＫの立ち上がりエッジと異なるタイミングであるため、フリップフロップ回路２０２の動作は保証されず、誤動作の可能性がある。 FIG. 2D is a timing chart when the enable signal EN changes when the clock signal CLK is at a low level. In this case, a glitch 211 that causes a malfunction occurs in the clock signal CLK1. Since the rising edge of the glitch 211 of the clock signal CLK1 has a different timing from the rising edge of the clock signal CLK, the circuit in FIG. 2B may malfunction. In other words, the flip-flop circuit 202 is guaranteed a normal input signal D at the timing of the rising edge of the clock signal CLK. Therefore, if the rising edge of the clock signal CLK1 has the same timing as the rising edge of the clock signal CLK, the operation of the flip-flop circuit 202 is guaranteed. However, since the rising edge of the glitch 211 in the clock signal CLK1 has a different timing from the rising edge of the clock signal CLK, the operation of the flip-flop circuit 202 is not guaranteed and a malfunction may occur.

そこで、本実施形態では、図２（Ｂ）のフリップフロップ回路に対して、クロック信号ＣＬＫの周波数の２倍以上の周波数のクロック信号で静的タイミング解析を行い、その静的タイミング解析の結果が合格であれば、イネーブル信号ＥＮはクロック信号ＣＬＫがハイレベルの時に変化し、クロック信号ＣＬＫがローレベルの時には変化しないことが保証される。したがって、クロック信号ＣＬＫの周波数の２倍以上の周波数のクロック信号で静的タイミング解析の結果が合格であれば、図２（Ｂ）の回路の正常動作が保証される。 Therefore, in this embodiment, static timing analysis is performed on the flip-flop circuit of FIG. 2B with a clock signal having a frequency twice or more the frequency of the clock signal CLK, and the result of the static timing analysis is as follows. If it is acceptable, it is guaranteed that the enable signal EN changes when the clock signal CLK is high and does not change when the clock signal CLK is low. Therefore, if the result of the static timing analysis is acceptable with a clock signal having a frequency twice or more the frequency of the clock signal CLK, normal operation of the circuit of FIG. 2B is guaranteed.

例えば、クロック信号ＣＬＫの要求周波数が５０ＭＨｚ、１周期が２０ｎｓの場合、論理和回路２０１の前段のフリップフロップ回路から論理和回路２０１までのイネーブル信号ＥＮのタイミングが、１周期の半分の１０ｎｓ以下であれば、イネーブル信号ＥＮはクロック信号ＣＬＫのハイレベルの時に変化することが保証される。そのため、図２（Ｂ）のフリップフロップ回路は、静的タイミング解析で、クロック信号ＣＬＫの２倍の周波数の１００ＭＨｚのクロック信号でタイミングを満たせば、図２（Ｂ）の正常動作が保証される。 For example, when the required frequency of the clock signal CLK is 50 MHz and the period is 20 ns, the timing of the enable signal EN from the preceding flip-flop circuit of the OR circuit 201 to the OR circuit 201 is 10 ns or less, which is half of one cycle. If present, the enable signal EN is guaranteed to change when the clock signal CLK is at a high level. Therefore, if the flip-flop circuit in FIG. 2B satisfies the timing with a 100 MHz clock signal having a frequency twice that of the clock signal CLK in the static timing analysis, the normal operation in FIG. 2B is guaranteed. .

図３は、図２（Ｂ）のフリップフロップ回路の構成例を示す概念図である。フリップフロップ回路３０１のセルは、論理和回路２０１のクロックゲーティング回路を内蔵する。イネーブル信号入力ありのフリップフロップ回路３０１は、図２（Ｂ）と同様に、論理和回路２０１及びイネーブル信号入力なしのフリップフロップ回路２０２を有する。 FIG. 3 is a conceptual diagram illustrating a configuration example of the flip-flop circuit in FIG. The cell of the flip-flop circuit 301 incorporates the clock gating circuit of the OR circuit 201. A flip-flop circuit 301 with an enable signal input includes a logical sum circuit 201 and a flip-flop circuit 202 without an enable signal input, as in FIG.

フリップフロップ回路２０２は、インバータ３１１〜３１４及びトライステートバッファ３２１〜３２４を有する。インバータ３１１〜３１４は、入力信号を論理反転した信号を出力する。トライステートバッファ３１１〜３１４は、クロック信号に同期し、出力がローレベル状態、ハイレベル状態又はハイインピーダンス状態になる。インバータ３１１は、クロック信号ＣＬＫ１の論理反転信号を出力する。インバータ３１２は、インバータ３１２の出力信号の論理反転信号を出力する。トライステートバッファ３２１は、インバータ３１１及び３１２の出力クロック信号に同期し、クロック信号ＣＬＫ１がローレベルになると、入力信号Ｄの論理反転信号を出力し、クロック信号ＣＬＫ１がハイレベルになると出力がハイインピーダンス状態になる。インバータ３１３は、トライステートバッファ３２１の出力信号の論理反転信号を出力する。トライステートバッファ３２２は、インバータ３１１及び３１２の出力クロック信号に同期し、クロック信号ＣＬＫ１がハイレベルになると、インバータ３１３の出力信号の論理反転信号をインバータ３１３の入力端子に出力し、クロック信号ＣＬＫ１がローレベルになると出力がハイインピーダンス状態になる。トライステートバッファ３２３は、インバータ３１１及び３１２の出力クロック信号に同期し、クロック信号ＣＬＫ１がハイレベルになると、インバータ３１３の出力信号の論理反転信号をインバータ３１４の入力端子に出力し、クロック信号ＣＬＫ１がローレベルになると出力がハイインピーダンス状態になる。インバータ３１４は、トライステートバッファ３２３の出力信号の論理反転信号を出力信号Ｑとして出力する。トライステートバッファ３２４は、インバータ３１１及び３１２の出力クロック信号に同期し、クロック信号ＣＬＫ１がローレベルになると、インバータ３１４の出力信号Ｑの論理反転信号をインバータ３１４の入力端子に出力し、クロック信号ＣＬＫ１がハイレベルになると出力がハイインピーダンス状態になる。なお、論理和回路２０１及びインバータ３１１を含む回路３０２は、否定論理和回路３０３として構成することもできる。否定論理和回路３０３は、イネーブル信号ＥＮの論理反転信号及びクロック信号ＣＬＫの否定論理和信号を出力する。 The flip-flop circuit 202 includes inverters 311 to 314 and tristate buffers 321 to 324. Inverters 311 to 314 output signals obtained by logically inverting the input signals. The tristate buffers 311 to 314 are synchronized with the clock signal, and the output is in a low level state, a high level state, or a high impedance state. Inverter 311 outputs a logic inversion signal of clock signal CLK1. Inverter 312 outputs a logically inverted signal of the output signal of inverter 312. The tri-state buffer 321 synchronizes with the output clock signal of the inverters 311 and 312 and outputs a logic inversion signal of the input signal D when the clock signal CLK1 becomes low level, and the output becomes high impedance when the clock signal CLK1 becomes high level. It becomes a state. Inverter 313 outputs a logical inversion signal of the output signal of tristate buffer 321. The tri-state buffer 322 is synchronized with the output clock signals of the inverters 311 and 312, and when the clock signal CLK 1 becomes a high level, outputs a logic inversion signal of the output signal of the inverter 313 to the input terminal of the inverter 313, and the clock signal CLK 1 When it goes low, the output goes into a high impedance state. The tri-state buffer 323 synchronizes with the output clock signals of the inverters 311 and 312, and when the clock signal CLK 1 becomes high level, outputs a logic inversion signal of the output signal of the inverter 313 to the input terminal of the inverter 314, and the clock signal CLK 1 When it goes low, the output goes into a high impedance state. Inverter 314 outputs a logically inverted signal of the output signal of tristate buffer 323 as output signal Q. The tri-state buffer 324 is synchronized with the output clock signals of the inverters 311 and 312 and outputs a logic inverted signal of the output signal Q of the inverter 314 to the input terminal of the inverter 314 when the clock signal CLK1 becomes low level. When becomes high level, the output is in a high impedance state. Note that the circuit 302 including the logical sum circuit 201 and the inverter 311 can also be configured as a negative logical sum circuit 303. The NOR circuit 303 outputs a logical inversion signal of the enable signal EN and a negative logical sum signal of the clock signal CLK.

以上のように、論理和回路２０１は、フリップフロップ回路３０１のセル内部に追加される。フリップフロップ回路３０１のセルは、上記のように、内部でグリッチが発生し、誤動作を引き起こす可能性がある。そのため、フリップフロップ回路３０１のセルに対して、静的タイミング解析で、クロック信号ＣＬＫの要求周波数の２倍以上の周波数のクロック信号でタイミングを満たす場合には、図２（Ａ）のフリップフロップ回路２００を図３のフリップフロップ回路に変換することができる。図２（Ａ）のフリップフロップ回路２００はクロックゲーティング回路を有さず、図３のフリップフロップ回路はクロックゲーティング回路を有する。変換は、セル名を変更するのみでよい。変換方法の詳細は、後に図１２を参照しながら説明する。 As described above, the OR circuit 201 is added inside the cell of the flip-flop circuit 301. As described above, a glitch is generated inside the cell of the flip-flop circuit 301, which may cause a malfunction. Therefore, when the timing of the cell of the flip-flop circuit 301 is satisfied by a clock signal having a frequency twice or more the required frequency of the clock signal CLK in the static timing analysis, the flip-flop circuit of FIG. 200 can be converted into the flip-flop circuit of FIG. The flip-flop circuit 200 in FIG. 2A does not have a clock gating circuit, and the flip-flop circuit in FIG. 3 has a clock gating circuit. The conversion only needs to change the cell name. Details of the conversion method will be described later with reference to FIG.

図３のフリップフロップ回路３０１のセル外部端子は、図２（Ａ）のフリップフロップ回路２００のものと同じであり、フリップフロップ回路３０１のセル内部には論理和回路２０１が追加される。そのため、図３のフリップフロップ回路３０１は、図２（Ａ）のフリップフロップ回路２００と同様に、静的タイミング解析及びクロックツリー合成を容易に行うことが可能である。したがって、図２（Ａ）のフリップフロップ回路２００を図３のフリップフロップ回路３０１に変換し、変換したフリップフロップ回路３０１のネットリスト設計データに対して、クロック信号ＣＬＫの周波数の２倍以上の周波数のクロック信号で静的タイミング解析を行い、その結果が合格となれば、図２（Ｃ）のように、クロック信号ＣＬＫがハイレベルの時にクロック信号ＥＮが変化することが保証され、グリッチによる問題は起きない。図３のフリップフロップ回路３０１は、図２（Ａ）のフリップフロップ回路２００に比べ、消費電力を低減し、かつグリッチによる誤動作を防止することができる。 The cell external terminal of the flip-flop circuit 301 in FIG. 3 is the same as that of the flip-flop circuit 200 in FIG. 2A, and an OR circuit 201 is added inside the cell of the flip-flop circuit 301. Therefore, the flip-flop circuit 301 in FIG. 3 can easily perform static timing analysis and clock tree synthesis in the same manner as the flip-flop circuit 200 in FIG. Therefore, the flip-flop circuit 200 in FIG. 2A is converted to the flip-flop circuit 301 in FIG. 3, and the frequency of the converted netlist design data of the flip-flop circuit 301 is at least twice the frequency of the clock signal CLK. If the static timing analysis is performed with the clock signal of, and the result is passed, it is guaranteed that the clock signal EN changes when the clock signal CLK is at the high level as shown in FIG. Will not happen. The flip-flop circuit 301 in FIG. 3 can reduce power consumption and prevent malfunction due to a glitch compared to the flip-flop circuit 200 in FIG.

図４は、図３のフリップフロップ回路３０１の構成例を示す回路図であり、図３の論理和回路２０１及びインバータ３１１を否定論理和回路３０３として構成した例を示す。以下、電界効果トランジスタを単にトランジスタという。ｐチャネルトランジスタ４０１は、ソースが電源電位ノードに接続され、ゲートがイネーブル信号ＥＮのノードに接続される。ｎチャネルトランジスタ４０２は、ドレインがｐチャネルトランジスタ４０１のドレインに接続され、ゲートがイネーブル信号ＥＮのノードに接続され、ソースが基準電位ノード（グランド電位ノード）に接続される。ｐチャネルトランジスタ４０３は、ソースが電源電位ノードに接続され、ゲートがｐチャネルトランジスタ４０１のドレインに接続される。ｐチャネルトランジスタ４０５は、ソースがｐチャネルトランジスタ４０３のドレインに接続され、ゲートがクロック信号ＣＬＫのノードに接続される。ｎチャネルトランジスタ４０６は、ドレインがｐチャネルトランジスタ４０５のドレインに接続され、ゲートがクロック信号ＣＬＫのノードに接続され、ソースが基準電位ノードに接続される。ｎチャネルトランジスタ４０４は、ドレインがｐチャネルトランジスタ４０５のドレインに接続され、ゲートがｐチャネルトランジスタ４０１のドレインに接続され、ソースが基準電位ノードに接続される。ｐチャネルトランジスタ４０７は、ソースが電源電位ノードに接続され、ゲートがｐチャネルトランジスタ４０５のドレインに接続される。ｎチャネルトランジスタ４０８は、ドレインがｐチャネルトランジスタ４０７のドレインに接続され、ゲートがｐチャネルトランジスタ４０５のドレインに接続され、ソースが基準電位ノードに接続される。 FIG. 4 is a circuit diagram showing a configuration example of the flip-flop circuit 301 in FIG. 3, and shows an example in which the OR circuit 201 and the inverter 311 in FIG. Hereinafter, the field effect transistor is simply referred to as a transistor. In the p-channel transistor 401, the source is connected to the power supply potential node, and the gate is connected to the node of the enable signal EN. The n-channel transistor 402 has a drain connected to the drain of the p-channel transistor 401, a gate connected to the node of the enable signal EN, and a source connected to a reference potential node (ground potential node). The p-channel transistor 403 has a source connected to the power supply potential node and a gate connected to the drain of the p-channel transistor 401. The p-channel transistor 405 has a source connected to the drain of the p-channel transistor 403 and a gate connected to the node of the clock signal CLK. The n-channel transistor 406 has a drain connected to the drain of the p-channel transistor 405, a gate connected to the node of the clock signal CLK, and a source connected to the reference potential node. The n-channel transistor 404 has a drain connected to the drain of the p-channel transistor 405, a gate connected to the drain of the p-channel transistor 401, and a source connected to the reference potential node. In the p-channel transistor 407, the source is connected to the power supply potential node, and the gate is connected to the drain of the p-channel transistor 405. The n-channel transistor 408 has a drain connected to the drain of the p-channel transistor 407, a gate connected to the drain of the p-channel transistor 405, and a source connected to the reference potential node.

ｐチャネルトランジスタ４０９は、ソースが電源電位ノードに接続され、ゲートが入力信号Ｄのノードに接続される。ｐチャネルトランジスタ４１０は、ソースがｐチャネルトランジスタ４０９のドレインに接続され、ゲートがｐチャネルトランジスタ４０７のドレインに接続される。ｎチャネルトランジスタ４１１は、ドレインがｐチャネルトランジスタ４１０のドレインに接続され、ゲートがｐチャネルトランジスタ４０５のドレインに接続される。ｎチャネルトランジスタ４１２は、ドレインがｎチャネルトランジスタ４１１のソースに接続され、ゲートが入力信号Ｄのノードに接続され、ソースが基準電位ノードに接続される。 In the p-channel transistor 409, the source is connected to the power supply potential node, and the gate is connected to the node of the input signal D. The p-channel transistor 410 has a source connected to the drain of the p-channel transistor 409 and a gate connected to the drain of the p-channel transistor 407. The n-channel transistor 411 has a drain connected to the drain of the p-channel transistor 410 and a gate connected to the drain of the p-channel transistor 405. The n-channel transistor 412 has a drain connected to the source of the n-channel transistor 411, a gate connected to the node of the input signal D, and a source connected to the reference potential node.

ｐチャネルトランジスタ４１３は、ソースが電源電位ノードに接続され、ゲートがｐチャネルトランジスタ４１７のドレインに接続される。ｐチャネルトランジスタ４１４は、ソースがｐチャネルトランジスタ４１３のドレインに接続され、ゲートがｐチャネルトランジスタ４０５のドレインに接続され、ドレインがｐチャネルトランジスタ４１０のドレインに接続される。ｎチャネルトランジスタ４１５は、ドレインがｐチャネルトランジスタ４１４のドレインに接続され、ゲートがｐチャネルトランジスタ４０７のドレインに接続される。ｎチャネルトランジスタ４１６は、ドレインがｎチャネルトランジスタ４１５のソースに接続され、ゲートがｐチャネルトランジスタ４１７のドレインに接続され、ソースが基準電位ノードに接続される。 In the p-channel transistor 413, the source is connected to the power supply potential node, and the gate is connected to the drain of the p-channel transistor 417. The p-channel transistor 414 has a source connected to the drain of the p-channel transistor 413, a gate connected to the drain of the p-channel transistor 405, and a drain connected to the drain of the p-channel transistor 410. The n-channel transistor 415 has a drain connected to the drain of the p-channel transistor 414 and a gate connected to the drain of the p-channel transistor 407. The n-channel transistor 416 has a drain connected to the source of the n-channel transistor 415, a gate connected to the drain of the p-channel transistor 417, and a source connected to the reference potential node.

ｐチャネルトランジスタ４１７は、ソースが電源電位ノードに接続され、ゲートがｐチャネルトランジスタ４１４のドレインに接続される。ｎチャネルトランジスタ４１８は、ドレインがｐチャネルトランジスタ４１７のドレインに接続され、ゲートがｐチャネルトランジスタ４１４のドレインに接続され、ソースが基準電位ノードに接続される。 In the p-channel transistor 417, the source is connected to the power supply potential node, and the gate is connected to the drain of the p-channel transistor 414. The n-channel transistor 418 has a drain connected to the drain of the p-channel transistor 417, a gate connected to the drain of the p-channel transistor 414, and a source connected to the reference potential node.

ｐチャネルトランジスタ４１９は、ソースが電源電位ノードに接続され、ゲートがｐチャネルトランジスタ４２５のドレインに接続される。ｐチャネルトランジスタ４２０は、ソースがｐチャネルトランジスタ４１９のドレインに接続され、ゲートがｐチャネルトランジスタ４０７のドレインに接続され、ドレインがｐチャネルトランジスタ４２２のドレインに接続される。ｎチャネルトランジスタ４２１は、ドレインがｐチャネルトランジスタ４２０のドレインに接続され、ゲートがｐチャネルトランジスタ４０７のドレインに接続され、ソースがｐチャネルトランジスタ４１７のドレインに接続される。ｐチャネルトランジスタ４２２は、ソースがｎチャネルトランジスタ４２１のソースに接続され、ゲートがｐチャネルトランジスタ４０５のドレインに接続される。ｎチャネルトランジスタ４２３は、ドレインがｐチャネルトランジスタ４２２のドレインに接続され、ゲートがｐチャネルトランジスタ４０５のドレインに接続される。ｎチャネルトランジスタ４２４は、ドレインがｎチャネルトランジスタ４２３のソースに接続され、ゲートがｐチャネルトランジスタ４２５のドレインに接続され、ソースが基準電位ノードに接続される。 In the p-channel transistor 419, the source is connected to the power supply potential node, and the gate is connected to the drain of the p-channel transistor 425. In the p-channel transistor 420, the source is connected to the drain of the p-channel transistor 419, the gate is connected to the drain of the p-channel transistor 407, and the drain is connected to the drain of the p-channel transistor 422. The n-channel transistor 421 has a drain connected to the drain of the p-channel transistor 420, a gate connected to the drain of the p-channel transistor 407, and a source connected to the drain of the p-channel transistor 417. The p-channel transistor 422 has a source connected to the source of the n-channel transistor 421 and a gate connected to the drain of the p-channel transistor 405. The n-channel transistor 423 has a drain connected to the drain of the p-channel transistor 422 and a gate connected to the drain of the p-channel transistor 405. The n-channel transistor 424 has a drain connected to the source of the n-channel transistor 423, a gate connected to the drain of the p-channel transistor 425, and a source connected to the reference potential node.

ｐチャネルトランジスタ４２５は、ソースが電源電位ノードに接続され、ゲートがｐチャネルトランジスタ４２０のドレインに接続される。ｎチャネルトランジスタ４２６は、ドレインがｐチャネルトランジスタ４２５のドレインに接続され、ゲートがｐチャネルトランジスタ４２０のドレインに接続され、ソースが基準電位ノードに接続される。 In the p-channel transistor 425, the source is connected to the power supply potential node, and the gate is connected to the drain of the p-channel transistor 420. The n-channel transistor 426 has a drain connected to the drain of the p-channel transistor 425, a gate connected to the drain of the p-channel transistor 420, and a source connected to the reference potential node.

ｐチャネルトランジスタ４２７は、ソースが電源電位ノードに接続され、ゲートがｐチャネルトランジスタ４２５のドレインに接続され、ドレインが出力信号Ｑのノードに接続される。ｎチャネルトランジスタ４２８は、ドレインがｐチャネルトランジスタ４２７のドレインに接続され、ゲートがｐチャネルトランジスタ４２５のドレインに接続され、ソースが基準電位ノードに接続される。 In the p-channel transistor 427, the source is connected to the power supply potential node, the gate is connected to the drain of the p-channel transistor 425, and the drain is connected to the node of the output signal Q. The n-channel transistor 428 has a drain connected to the drain of the p-channel transistor 427, a gate connected to the drain of the p-channel transistor 425, and a source connected to the reference potential node.

ここで、トランジスタ４０１〜４０６は、図３の否定論理和回路３０３に対応する。トランジスタ４０７及び４０８は、図３のインバータ３１２に対応する。トランジスタ４０１及び４０２は、インバータとして機能する。ｐチャネルトランジスタ４０３は、イネーブル信号ＥＮがハイレベルのときにオンする。ｎチャネルトランジスタ４０４は、イネーブル信号ＥＮがローレベルのときにオンする。 Here, the transistors 401 to 406 correspond to the NOR circuit 303 in FIG. Transistors 407 and 408 correspond to inverter 312 in FIG. The transistors 401 and 402 function as an inverter. The p-channel transistor 403 is turned on when the enable signal EN is at a high level. The n-channel transistor 404 is turned on when the enable signal EN is at a low level.

トランジスタ４０５〜４２８は図３のフリップフロップ回路２０２と同じ回路であり、トランジスタ４０５及び４０６が図３のインバータ３１１に対応し、トランジスタ４０７及び４０８が図３のインバータ３１２に対応する。したがって、図３のフリップフロップ回路３０１は、フリップフロップ回路２０２に対して、４個のトランジスタ４０１〜４０４を追加しただけである。このフリップフロップ回路３０１により、イネーブル信号ＥＮがローレベルのときにはクロック信号ＣＬＫを停止させることができるので、消費電力を低減することができる。 Transistors 405 to 428 are the same circuit as the flip-flop circuit 202 in FIG. 3, and transistors 405 and 406 correspond to the inverter 311 in FIG. 3, and transistors 407 and 408 correspond to the inverter 312 in FIG. Therefore, the flip-flop circuit 301 in FIG. 3 is simply obtained by adding four transistors 401 to 404 to the flip-flop circuit 202. Since the flip-flop circuit 301 can stop the clock signal CLK when the enable signal EN is at a low level, power consumption can be reduced.

図５は、図２（Ａ）のイネーブル信号入力ありのフリップフロップ回路２００の構成例を示す回路図である。図５のフリップフロップ回路は、図４のフリップフロップ回路に対して、４個のトランジスタ４０１〜４０４を削除し、８個のトランジスタ５０１〜５０８を追加したものである。すなわち、図４のフリップフロップ回路は、図５のフリップフロップ回路に対して、トランジスタ数を４個削減することができる。本実施形態は、図５のフリップフロップ回路（図２（Ａ）のフリップフロップ回路２００）に対して、クロック信号ＣＬＫの周波数の２倍以上の周波数のクロック信号で静的タイミング解析を行い、その結果が合格であるときには、図５のフリップフロップ回路（図２（Ａ）のフリップフロップ回路２００）を図４のフリップフロップ回路に変換する。この変換によりトランジスタ数を４個削減することができる。変換後の図４のフリップフロップ回路は、変換前の図５のフリップフロップ回路に対して、小型化かつ低消費電力の効果を得ることができる。 FIG. 5 is a circuit diagram illustrating a configuration example of the flip-flop circuit 200 with an enable signal input in FIG. The flip-flop circuit of FIG. 5 is obtained by deleting four transistors 401 to 404 and adding eight transistors 501 to 508 to the flip-flop circuit of FIG. That is, the flip-flop circuit in FIG. 4 can reduce the number of transistors by four compared to the flip-flop circuit in FIG. In the present embodiment, static timing analysis is performed on the flip-flop circuit of FIG. 5 (flip-flop circuit 200 of FIG. 2A) with a clock signal having a frequency twice or more the frequency of the clock signal CLK. When the result is acceptable, the flip-flop circuit in FIG. 5 (the flip-flop circuit 200 in FIG. 2A) is converted into the flip-flop circuit in FIG. This conversion can reduce the number of transistors by four. The flip-flop circuit in FIG. 4 after conversion can be reduced in size and power consumption compared to the flip-flop circuit in FIG. 5 before conversion.

図５において、ｐチャネルトランジスタ５０１は、ソースが電源電位ノードに接続され、ゲートがイネーブル信号ＥＮのノードに接続される。ｎチャネルトランジスタ５０２は、ドレインがｐチャネルトランジスタ５０１のドレインに接続され、ゲートがイネーブル信号ＥＮのノードに接続され、ソースが基準電位ノードに接続される。ｐチャネルトランジスタ５０３は、ソースが基準電位ノードに接続され、ゲートがｐチャネルトランジスタ５０１のドレインに接続され、ドレインがｐチャネルトランジスタ４０９のソースに接続される。ｎチャネルトランジスタ５０４は、ドレインがｎチャネルトランジスタ４１２のソースに接続され、ゲートがイネーブル信号ＥＮのノードに接続され、ソースが基準電位ノードに接続される。ｐチャネルトランジスタ５０５は、ソースが電源電位ノードに接続され、ゲートがイネーブル信号ＥＮのノードに接続される。ｐチャネルトランジスタ５０６は、ソースがｐチャネルトランジスタ５０５のドレインに接続され、ゲートがｐチャネルトランジスタ４２０のドレインに接続され、ドレインがｐチャネルトランジスタ４１０のソースに接続される。ｎチャネルトランジスタ５０７は、ドレインがｎチャネルトランジスタ４１１のソースに接続され、ゲートがｐチャネルトランジスタ４２０のドレインに接続される。ｎチャネルトランジスタ５０８は、ドレインがｎチャネルトランジスタ５０７のソースに接続され、ゲートがｐチャネルトランジスタ５０１のドレインに接続され、ソースが基準電位ノードに接続される。 In FIG. 5, a p-channel transistor 501 has a source connected to the power supply potential node and a gate connected to the node of the enable signal EN. In the n-channel transistor 502, the drain is connected to the drain of the p-channel transistor 501, the gate is connected to the node of the enable signal EN, and the source is connected to the reference potential node. In the p-channel transistor 503, the source is connected to the reference potential node, the gate is connected to the drain of the p-channel transistor 501, and the drain is connected to the source of the p-channel transistor 409. The n-channel transistor 504 has a drain connected to the source of the n-channel transistor 412, a gate connected to the node of the enable signal EN, and a source connected to the reference potential node. In the p-channel transistor 505, the source is connected to the power supply potential node, and the gate is connected to the node of the enable signal EN. The p-channel transistor 506 has a source connected to the drain of the p-channel transistor 505, a gate connected to the drain of the p-channel transistor 420, and a drain connected to the source of the p-channel transistor 410. The n-channel transistor 507 has a drain connected to the source of the n-channel transistor 411 and a gate connected to the drain of the p-channel transistor 420. The n-channel transistor 508 has a drain connected to the source of the n-channel transistor 507, a gate connected to the drain of the p-channel transistor 501, and a source connected to the reference potential node.

図６は、図３のフリップフロップ回路３０１の構成例を示す回路図であり、図３の論理和回路２０１及びインバータ３１１を用いて構成した例を示す。論理和回路２０１は図３の論理和回路２０１に対応し、フリップフロップ回路２０２は図３のフリップフロップ回路２０２に対応する。 FIG. 6 is a circuit diagram illustrating a configuration example of the flip-flop circuit 301 in FIG. 3, and illustrates an example in which the flip-flop circuit 301 is configured using the OR circuit 201 and the inverter 311 in FIG. 3. The OR circuit 201 corresponds to the OR circuit 201 in FIG. 3, and the flip-flop circuit 202 corresponds to the flip-flop circuit 202 in FIG.

論理和回路２０１は、８個のトランジスタ６０１〜６０８を有する。ｐチャネルトランジスタ６０１は、ソースが電源電位ノードに接続され、ゲートがイネーブル信号ＥＮのノードに接続される。ｎチャネルトランジスタ６０２は、ドレインがｐチャネルトランジスタ６０１のドレインに接続され、ゲートがイネーブル信号ＥＮのノードに接続され、ソースが基準電位ノードに接続される。ｐチャネルトランジスタ６０３は、ソースが電源電位ノードに接続され、ゲートがｐチャネルトランジスタ６０１のドレインに接続される。ｐチャネルトランジスタ６０４は、ソースがｐチャネルトランジスタ６０３のドレインに接続され、ゲートがクロック信号ＣＬＫのノードに接続される。ｎチャネルトランジスタ６０５は、ドレインがｐチャネルトランジスタ６０４のドレインに接続され、ゲートがクロック信号ＣＬＫのノードに接続され、ソースが基準電位ノードに接続される。ｎチャネルトランジスタ６０６は、ドレインがｐチャネルトランジスタ６０４のドレインに接続され、ゲートがｐチャネルトランジスタ６０１のドレインに接続され、ソースが基準電位ノードに接続される。ｐチャネルトランジスタ６０７は、ソースが電源電位ノードに接続され、ゲートがｐチャネルトランジスタ６０４のドレインに接続され、ドレインがトランジスタ４０５及び４０６のゲートに接続される。ｎチャネルトランジスタ６０８は、ドレインがｐチャネルトランジスタ６０７のドレインに接続され、ゲートがｐチャネルトランジスタ６０４のドレインに接続され、ソースが基準電位ノードに接続される。 The OR circuit 201 includes eight transistors 601 to 608. In the p-channel transistor 601, the source is connected to the power supply potential node, and the gate is connected to the node of the enable signal EN. The n-channel transistor 602 has a drain connected to the drain of the p-channel transistor 601, a gate connected to the node of the enable signal EN, and a source connected to the reference potential node. In the p-channel transistor 603, the source is connected to the power supply potential node, and the gate is connected to the drain of the p-channel transistor 601. The p-channel transistor 604 has a source connected to the drain of the p-channel transistor 603 and a gate connected to the node of the clock signal CLK. The n-channel transistor 605 has a drain connected to the drain of the p-channel transistor 604, a gate connected to the node of the clock signal CLK, and a source connected to the reference potential node. The n-channel transistor 606 has a drain connected to the drain of the p-channel transistor 604, a gate connected to the drain of the p-channel transistor 601, and a source connected to the reference potential node. In the p-channel transistor 607, the source is connected to the power supply potential node, the gate is connected to the drain of the p-channel transistor 604, and the drain is connected to the gates of the transistors 405 and 406. The n-channel transistor 608 has a drain connected to the drain of the p-channel transistor 607, a gate connected to the drain of the p-channel transistor 604, and a source connected to the reference potential node.

フリップフロップ回路２０２は、図４と同様に、トランジスタ４０５〜４２８を有する。トランジスタ４０５及び４０６は図３のインバータ３１１に対応し、トランジスタ４０７及び４０８は図３のインバータ３１２に対応する。 The flip-flop circuit 202 includes transistors 405 to 428 as in FIG. Transistors 405 and 406 correspond to the inverter 311 in FIG. 3, and transistors 407 and 408 correspond to the inverter 312 in FIG.

図３のフリップフロップ回路３０１は、図４のフリップフロップ回路３０１の構成又は図６のフリップフロップ回路３０１の構成で実現することができる。ただし、図４のフリップフロップ回路３０１は、図６のフリップフロップ回路３０１に対して、トランジスタ数を４個削減することができるので、より好ましい。 The flip-flop circuit 301 in FIG. 3 can be realized by the configuration of the flip-flop circuit 301 in FIG. 4 or the configuration of the flip-flop circuit 301 in FIG. However, the flip-flop circuit 301 in FIG. 4 is more preferable because the number of transistors can be reduced by four compared to the flip-flop circuit 301 in FIG.

図７は、スキャンテスト機能ありのフリップフロップ回路の一部の構成例を示す回路図であり、図４のフリップフロップ回路３０１にスキャンテスト機能を付加したものである。スキャンテストモードではスキャンテストモード信号ＳＣＡＮがハイレベルになり、それ以外のモードではスキャンテストモード信号ＳＣＡＮがローレベルになる。スキャンテストモード信号ＳＣＡＮがハイレベルになると、クロック信号ＣＬＫが有効状態になり、フリップフロップ回路３０１のスキャンテストを行うことができる。 FIG. 7 is a circuit diagram showing a configuration example of a part of a flip-flop circuit with a scan test function, in which a scan test function is added to the flip-flop circuit 301 of FIG. In the scan test mode, the scan test mode signal SCAN is at a high level, and in other modes, the scan test mode signal SCAN is at a low level. When the scan test mode signal SCAN becomes high level, the clock signal CLK becomes valid, and the scan test of the flip-flop circuit 301 can be performed.

図７のフリップフロップ回路３０１は、図４のフリップフロップ回路３０１に対して、２個のトランジスタ７０１及び７０２を追加したものである。以下、図７の回路が図４の回路と異なる点を説明する。ｐチャネルトランジスタ７０１は、ソースが電源電位ノードに接続され、ゲートがスキャンテストモード信号ＳＣＡＮのノードに接続され、ドレインがｐチャネルトランジスタ４０１のソースに接続される。ｎチャネルトランジスタ７０２は、ドレインがｐチャネルトランジスタ４０１のドレインに接続され、ゲートがスキャンテストモード信号ＳＣＡＮのノードに接続され、ソースが基準電位ノードに接続される。 The flip-flop circuit 301 in FIG. 7 is obtained by adding two transistors 701 and 702 to the flip-flop circuit 301 in FIG. Hereinafter, differences between the circuit of FIG. 7 and the circuit of FIG. 4 will be described. In the p-channel transistor 701, the source is connected to the power supply potential node, the gate is connected to the node of the scan test mode signal SCAN, and the drain is connected to the source of the p-channel transistor 401. The n-channel transistor 702 has a drain connected to the drain of the p-channel transistor 401, a gate connected to the node of the scan test mode signal SCAN, and a source connected to the reference potential node.

ｐチャネルトランジスタ４０３は、スキャンテストモード信号ＳＣＡＮがハイレベル又はイネーブル信号ＥＮがハイレベルのときにオンになる。ｎチャネルトランジスタ４０４は、スキャンテストモード信号ＳＣＡＮがローレベルかつイネーブル信号ＥＮがローレベルのときにオンになる。すなわち、スキャンテストモード信号ＳＣＡＮ又はイネーブル信号ＥＮがハイレベルになると、クロック信号ＣＬＫが有効状態になり、スキャンテストモード信号ＳＣＡＮ及びイネーブル信号ＥＮがローレベルになるとクロック信号ＣＬＫが停止状態になる。図７のフリップフロップ回路３０１は、図４のフリップフロップ回路３０１よりトランジスタ数が２個増加し、図５のフリップフロップ回路よりトランジスタが２個減少する。 The p-channel transistor 403 is turned on when the scan test mode signal SCAN is at a high level or the enable signal EN is at a high level. The n-channel transistor 404 is turned on when the scan test mode signal SCAN is at a low level and the enable signal EN is at a low level. That is, when the scan test mode signal SCAN or the enable signal EN becomes a high level, the clock signal CLK becomes valid, and when the scan test mode signal SCAN and the enable signal EN become a low level, the clock signal CLK stops. The flip-flop circuit 301 in FIG. 7 has two more transistors than the flip-flop circuit 301 in FIG. 4, and two transistors less than the flip-flop circuit in FIG.

（第２の実施形態）
図８（Ａ）〜（Ｄ）は、本発明の第２の実施形態によるイネーブル信号入力なしのフリップフロップ回路の例を示す図である。図８（Ａ）は、イネーブル信号入力なしのフリップフロップ回路８０１を示す。フリップフロップ回路８０１は、入力信号Ｄ及びクロック信号ＣＬＫを入力し、出力信号Ｑを出力する。本実施形態では、図８（Ａ）の回路を図８（Ｂ）の回路に変換する。 (Second Embodiment)
FIGS. 8A to 8D are diagrams showing examples of flip-flop circuits without an enable signal input according to the second embodiment of the present invention. FIG. 8A illustrates a flip-flop circuit 801 without an enable signal input. The flip-flop circuit 801 receives the input signal D and the clock signal CLK, and outputs an output signal Q. In this embodiment, the circuit in FIG. 8A is converted to the circuit in FIG.

図８（Ｂ）の回路は、図８（Ａ）の回路と同じ論理動作を行う。図８（Ｂ）のイネーブル信号入力なしのフリップフロップ回路は、排他的論理和回路８１１、論理和回路８１２及びイネーブル信号入力なしのフリップフロップ回路２０２を有する。排他的論理和回路８１１は、入力信号Ｄ及び出力信号Ｑの排他的論理和信号ＤＴを出力する。論理和回路８１２は、クロック信号ＣＬＫ及び信号ＤＴの論理和をクロック信号ＣＬＫ１として出力する。図８（Ｃ）及び（Ｄ）に示すように、排他的論理和回路８１１及び論理和回路８１２は、クロックゲーティング回路として機能する。フリップフロップ回路２０２は、図８（Ａ）のフリップフロップ回路８０１と同じ構成を有し、クロック信号ＣＬＫ１をクロック端子に入力し、入力信号Ｄを入力端子に入力し、出力端子から出力信号Ｑを出力する。フリップフロップ回路２０２は、クロック信号ＣＬＫ１の立ち上がりエッジに同期して入力信号Ｄを保持し、保持した信号を出力信号Ｑとして排他的論理和回路８１１に出力する。クロックゲーティング回路を設けることにより、入力信号Ｄの変化時のみクロック信号ＣＬＫ１を有効にし、入力信号Ｄが変化しない時にはクロック信号ＣＬＫを停止させることができる。これにより、図８（Ｂ）の回路は図８（Ａ）の回路に比べて消費電力を低減することができる。 The circuit in FIG. 8B performs the same logical operation as the circuit in FIG. The flip-flop circuit without an enable signal input in FIG. 8B includes an exclusive OR circuit 811, an OR circuit 812, and a flip-flop circuit 202 without an enable signal input. The exclusive OR circuit 811 outputs an exclusive OR signal DT of the input signal D and the output signal Q. The OR circuit 812 outputs a logical sum of the clock signal CLK and the signal DT as the clock signal CLK1. As shown in FIGS. 8C and 8D, the exclusive OR circuit 811 and the OR circuit 812 function as a clock gating circuit. The flip-flop circuit 202 has the same structure as that of the flip-flop circuit 801 in FIG. 8A, and inputs the clock signal CLK1 to the clock terminal, the input signal D to the input terminal, and the output signal Q from the output terminal. Output. The flip-flop circuit 202 holds the input signal D in synchronization with the rising edge of the clock signal CLK1, and outputs the held signal as the output signal Q to the exclusive OR circuit 811. By providing the clock gating circuit, the clock signal CLK1 can be validated only when the input signal D changes, and the clock signal CLK can be stopped when the input signal D does not change. Accordingly, the circuit in FIG. 8B can reduce power consumption compared to the circuit in FIG.

図８（Ｃ）はクロック信号ＣＬＫがハイレベルのときに入力信号Ｄが変化する場合のタイミングチャートであり、図８（Ｄ）はクロック信号ＣＬＫがローレベルのときに入力信号Ｄが変化する場合のタイミングチャートである。いずれの場合も、クロック信号ＣＬＫ１の立ち上がりエッジは、クロック信号ＣＬＫの立ち上がりエッジと同じタイミングであるため、クロック信号ＣＬＫ１に誤動作の原因となるグリッチが発生しない。具体的には、図８（Ｄ）では、クロック信号ＣＬＫ１のパルス幅が狭くなるが、出力信号Ｑが直接、排他的論理和回路８１１に入力されるため、出力信号Ｑは入力信号Ｄに対して遅延量が小さく、クロック信号ＣＬＫがローレベルの時に出力信号Ｑが変化することはない。これにより、排他的論理和回路８１１の出力信号ＤＴは、クロック信号ＣＬＫがローレベルのときに立ち下がることはない。そのため、クロック信号ＣＬＫ１の立ち上がりエッジは、クロック信号ＣＬＫの立ち上がりエッジと同じタイミングになり、図８（Ｂ）のフリップフロップ回路の正常動作が保証される。 FIG. 8C is a timing chart when the input signal D changes when the clock signal CLK is at a high level, and FIG. 8D shows the case where the input signal D changes when the clock signal CLK is at a low level. It is a timing chart. In any case, since the rising edge of the clock signal CLK1 has the same timing as the rising edge of the clock signal CLK, a glitch that causes a malfunction does not occur in the clock signal CLK1. Specifically, in FIG. 8D, the pulse width of the clock signal CLK1 is narrowed, but the output signal Q is directly input to the exclusive OR circuit 811. Therefore, the output signal Q does not change when the delay amount is small and the clock signal CLK is at a low level. Thus, the output signal DT of the exclusive OR circuit 811 does not fall when the clock signal CLK is at a low level. Therefore, the rising edge of the clock signal CLK1 has the same timing as the rising edge of the clock signal CLK, and normal operation of the flip-flop circuit in FIG. 8B is guaranteed.

図９は、図８（Ｂ）のフリップフロップ回路の構成例を示す概念図である。フリップフロップ回路９０１のセルは、排他的論理和回路８１１及び論理和回路８１２のクロックゲーティング回路を内蔵する。イネーブル信号入力なしのフリップフロップ回路９０１は、図８（Ｂ）と同様に、排他的論理和回路８１１、論理和回路８１２及びイネーブル信号入力なしのフリップフロップ回路２０２を有する。フリップフロップ回路２０２は、図３のフリップフロップ回路２０２と同じ構成を有する。排他的論理和回路８１１及び論理和回路８１２のクロックゲーティング回路は、フリップフロップ回路９０１のセル内部に追加される。図９のフリップフロップ回路９０１は、上記のようにグリッチの問題が生じないため、図８（Ａ）のフリップフロップ回路８０１を図９のフリップフロップ回路９０１に変換することができる。図８（Ａ）のフリップフロップ回路８０１はクロックゲーティング回路を有さず、図９のフリップフロップ回路９０１はクロックゲーティング回路を有する。変換は、セル名を変更するのみでよい。変換方法の詳細は、後に図１２を参照しながら説明する。なお、論理和回路８１２及びインバータ３１１を含む回路９０２は、否定論理和回路９０３として構成することもできる。 FIG. 9 is a conceptual diagram illustrating a configuration example of the flip-flop circuit in FIG. A cell of the flip-flop circuit 901 includes a clock gating circuit of an exclusive OR circuit 811 and an OR circuit 812. A flip-flop circuit 901 without an enable signal input includes an exclusive OR circuit 811, an OR circuit 812, and a flip-flop circuit 202 without an enable signal input, as in FIG. 8B. The flip-flop circuit 202 has the same configuration as the flip-flop circuit 202 in FIG. The clock gating circuits of the exclusive OR circuit 811 and the OR circuit 812 are added inside the cell of the flip-flop circuit 901. Since the flip-flop circuit 901 in FIG. 9 does not cause the glitch problem as described above, the flip-flop circuit 801 in FIG. 8A can be converted into the flip-flop circuit 901 in FIG. The flip-flop circuit 801 in FIG. 8A does not have a clock gating circuit, and the flip-flop circuit 901 in FIG. 9 has a clock gating circuit. The conversion only needs to change the cell name. Details of the conversion method will be described later with reference to FIG. Note that the circuit 902 including the logical sum circuit 812 and the inverter 311 can also be configured as a negative logical sum circuit 903.

図９のフリップフロップ回路９０１のセル外部端子は、図８（Ａ）のフリップフロップ回路８０１のものと同じであり、フリップフロップ回路９０１のセル内部には排他的論理和回路８１１及び論理和回路８１２が追加される。そのため、図９のフリップフロップ回路９０１は、図８（Ａ）のフリップフロップ回路８０１と同様に、静的タイミング解析及びクロックツリー合成を容易に行うことが可能である。したがって、図８（Ａ）のフリップフロップ回路８０１を図９のフリップフロップ回路９０１に変換し、変換したフリップフロップ回路９０１のネットリスト設計データに対して、クロック信号ＣＬＫの周波数と同じ周波数のクロック信号で静的タイミング解析を行い、その結果が合格であれば、図９のフリップフロップ回路９０１の正常動作が保証される。図９のフリップフロップ回路９０１は、図８（Ａ）のフリップフロップ回路８０１に比べ、消費電力を低減することができる。 The cell external terminal of the flip-flop circuit 901 in FIG. 9 is the same as that of the flip-flop circuit 801 in FIG. 8A, and an exclusive OR circuit 811 and an OR circuit 812 are provided inside the cell of the flip-flop circuit 901. Is added. Therefore, the flip-flop circuit 901 in FIG. 9 can easily perform static timing analysis and clock tree synthesis in the same manner as the flip-flop circuit 801 in FIG. Therefore, the flip-flop circuit 801 in FIG. 8A is converted to the flip-flop circuit 901 in FIG. 9, and the clock signal having the same frequency as that of the clock signal CLK is converted to the netlist design data of the converted flip-flop circuit 901. If the static timing analysis is performed and the result is acceptable, normal operation of the flip-flop circuit 901 in FIG. 9 is guaranteed. The flip-flop circuit 901 in FIG. 9 can reduce power consumption as compared with the flip-flop circuit 801 in FIG.

図１０は、図９のフリップフロップ回路９０１の構成例を示す回路図であり、図９の論理和回路８１２及びインバータ３１１を否定論理和回路９０３として構成した例を示す。トランジスタ１００１〜１００８は図９の排他的論理和回路８１１に対応し、トランジスタ１００９，４０５，４０６，１０１０は図９の否定論理和回路９０３に対応する。図１０の回路は、図６のフリップフロップ回路２０２に対して、１０個のトランジスタ１００１〜１０１０を追加したものである。以下、図１０の回路が図６のフリップフロップ回路２０２と異なる点を説明する。 FIG. 10 is a circuit diagram illustrating a configuration example of the flip-flop circuit 901 in FIG. 9, and illustrates an example in which the OR circuit 812 and the inverter 311 in FIG. 9 are configured as a negative OR circuit 903. The transistors 1001 to 1008 correspond to the exclusive OR circuit 811 in FIG. 9, and the transistors 1009, 405, 406, and 1010 correspond to the negative OR circuit 903 in FIG. The circuit of FIG. 10 is obtained by adding ten transistors 1001 to 1010 to the flip-flop circuit 202 of FIG. Hereinafter, differences between the circuit of FIG. 10 and the flip-flop circuit 202 of FIG. 6 will be described.

ｐチャネルトランジスタ１００１は、ソースが電源電位ノードに接続され、ゲートが出力信号Ｑのノードに接続される。ｐチャネルトランジスタ１００２は、ソースがｐチャネルトランジスタ１００１のドレインに接続され、ゲートが入力信号Ｄのノードに接続される。ｐチャネルトランジスタ１００３は、ソースが電源電位ノードに接続され、ゲートがｐチャネルトランジスタ４２５のドレインに接続される。ｐチャネルトランジスタ１００４は、ソースがｐチャネルトランジスタ１００３のドレインに接続され、ゲートがｐチャネルトランジスタ４０９のドレインに接続され、ドレインがｐチャネルトランジスタ１００２のドレインに接続される。ｎチャネルトランジスタ１００５は、ドレインがｐチャネルトランジスタ１００２のドレインに接続され、ゲートがｐチャネルトランジスタ４０９のドレインに接続される。ｎチャネルトランジスタ１００６は、ドレインがｎチャネルトランジスタ１００５のソースに接続され、ゲートが出力信号Ｑのノードに接続され、ソースが基準電位ノードに接続される。ｎチャネルトランジスタ１００７は、ドレインがｐチャネルトランジスタ１００２のドレインに接続され、ゲートが入力信号Ｄのノードに接続される。ｎチャネルトランジスタ１００８は、ドレインがｎチャネルトランジスタ１００７のソースに接続され、ゲートがｐチャネルトランジスタ４２５のドレインに接続され、ソースが基準電位ノードに接続される。ｐチャネルトランジスタ１００９は、ソースが電源電位ノードに接続され、ゲートがｐチャネルトランジスタ１００２のドレインに接続され、ドレインがｐチャネルトランジスタ４０５のソースに接続される。ｎチャネルトランジスタ１０１０は、ドレインがｐチャネルトランジスタ４０５のドレインに接続され、ゲートがｐチャネルトランジスタ１００２のドレインに接続され、ソースが基準電位ノードに接続される。 In the p-channel transistor 1001, the source is connected to the power supply potential node, and the gate is connected to the node of the output signal Q. The p-channel transistor 1002 has a source connected to the drain of the p-channel transistor 1001 and a gate connected to the node of the input signal D. In the p-channel transistor 1003, the source is connected to the power supply potential node, and the gate is connected to the drain of the p-channel transistor 425. In the p-channel transistor 1004, the source is connected to the drain of the p-channel transistor 1003, the gate is connected to the drain of the p-channel transistor 409, and the drain is connected to the drain of the p-channel transistor 1002. The n-channel transistor 1005 has a drain connected to the drain of the p-channel transistor 1002 and a gate connected to the drain of the p-channel transistor 409. The n-channel transistor 1006 has a drain connected to the source of the n-channel transistor 1005, a gate connected to the node of the output signal Q, and a source connected to the reference potential node. The n-channel transistor 1007 has a drain connected to the drain of the p-channel transistor 1002 and a gate connected to the node of the input signal D. The n-channel transistor 1008 has a drain connected to the source of the n-channel transistor 1007, a gate connected to the drain of the p-channel transistor 425, and a source connected to the reference potential node. In the p-channel transistor 1009, the source is connected to the power supply potential node, the gate is connected to the drain of the p-channel transistor 1002, and the drain is connected to the source of the p-channel transistor 405. The n-channel transistor 1010 has a drain connected to the drain of the p-channel transistor 405, a gate connected to the drain of the p-channel transistor 1002, and a source connected to the reference potential node.

本実施形態では、図８（Ａ）のフリップフロップ回路８０１を図１０のフリップフロップ回路に変換する。図８（Ａ）のフリップフロップ回路８０１は、図６のフリップフロップ回路２０２と同じ構成を有し、クロックゲーティング回路を有しない。図１０のフリップフロップ回路は、上記のようにクロックゲーティング回路を有する。図１０のフリップフロップ回路は、図８（Ａ）のフリップフロップ回路８０１（図６のフリップフロップ回路２０２）に対して、１０個のトランジスタ１００１〜１０１０が増加し、面積が増加する。したがって、レイアウトの空き領域の面積が閾値以上であれば、図８（Ａ）のフリップフロップ回路８０１を図１０のフリップフロップ回路に変換することができる。図１０のフリップフロップ回路は、入力信号Ｄが変化した時のみクロック信号ＣＬＫが有効に動作し、入力信号Ｄが変化しない時にはクロック信号ＣＬＫが停止するため、図８（Ａ）のフリップフロップ回路８０１よりもかなりの低消費電力化が望める。 In this embodiment, the flip-flop circuit 801 in FIG. 8A is converted to the flip-flop circuit in FIG. A flip-flop circuit 801 in FIG. 8A has the same structure as the flip-flop circuit 202 in FIG. 6 and does not have a clock gating circuit. The flip-flop circuit in FIG. 10 has a clock gating circuit as described above. In the flip-flop circuit in FIG. 10, ten transistors 1001 to 1010 are added to the flip-flop circuit 801 in FIG. 8A (flip-flop circuit 202 in FIG. 6), and the area is increased. Therefore, if the area of the vacant area of the layout is equal to or larger than the threshold value, the flip-flop circuit 801 in FIG. 8A can be converted to the flip-flop circuit in FIG. In the flip-flop circuit of FIG. 10, the clock signal CLK operates effectively only when the input signal D changes, and the clock signal CLK stops when the input signal D does not change. Therefore, the flip-flop circuit 801 of FIG. The power consumption can be considerably reduced.

また、本実施形態も、図７の回路と同様に、図１０のフリップフロップ回路に２個のトランジスタを追加することにより、スキャンテスト機能ありのフリップフロップ回路を構成することができる。スキャンテスト機能ありのフリップフロップ回路は、図８（Ａ）のフリップフロップ回路８０１に対して、トランジスタ数が１２個増加する。 Also in this embodiment, similarly to the circuit of FIG. 7, a flip-flop circuit with a scan test function can be configured by adding two transistors to the flip-flop circuit of FIG. In the flip-flop circuit having the scan test function, the number of transistors is increased by 12 over the flip-flop circuit 801 in FIG.

（第３の実施形態）
図１１は、本発明の第３の実施形態による設計装置を構成するコンピュータのハードウェア構成例を示すブロック図である。この設計装置は、ＣＡＤ（computer-aided design）により、フリップフロップ回路等の設計データを生成することができ、第１及び第２の実施形態のフリップフロップ回路を設計することができる。 (Third embodiment)
FIG. 11 is a block diagram illustrating a hardware configuration example of a computer constituting the design apparatus according to the third embodiment of the present invention. This design apparatus can generate design data such as a flip-flop circuit by CAD (computer-aided design), and can design the flip-flop circuits of the first and second embodiments.

バス１１０１には、中央処理装置（ＣＰＵ）１１０２、ＲＯＭ１１０３、ＲＡＭ１１０４、ネットワークインタフェース１１０５、入力装置１１０６、出力装置１１０７及び外部記憶装置１１０８が接続されている。 A central processing unit (CPU) 1102, ROM 1103, RAM 1104, network interface 1105, input device 1106, output device 1107, and external storage device 1108 are connected to the bus 1101.

ＣＰＵ１１０２は、データの処理及び演算を行うと共に、バス１１０１を介して接続された上記の構成ユニットを制御するものである。ＲＯＭ１１０３には、予めブートプログラムが記憶されており、このブートプログラムをＣＰＵ１１０２が実行することにより、コンピュータが起動する。外部記憶装置１１０８にコンピュータプログラムが記憶されており、そのコンピュータプログラムがＲＡＭ１１０４にコピーされ、ＣＰＵ１１０２により実行される。このコンピュータは、コンピュータプログラムを実行することにより、後述する図１２の設計処理等を行うことができる。 The CPU 1102 performs processing and calculation of data and controls the above-described constituent units connected via the bus 1101. A boot program is stored in the ROM 1103 in advance, and the computer is activated when the CPU 1102 executes this boot program. A computer program is stored in the external storage device 1108, and the computer program is copied to the RAM 1104 and executed by the CPU 1102. This computer can execute a design process shown in FIG. 12 and the like described later by executing a computer program.

外部記憶装置１１０８は、例えばハードディスク記憶装置等であり、電源を切っても記憶内容が消えない。外部記憶装置１１０８は、コンピュータプログラム、設計データ等を記録媒体に記録したり、記録媒体からコンピュータプログラム等を読み出すことができる。 The external storage device 1108 is, for example, a hard disk storage device or the like, and the stored content does not disappear even when the power is turned off. The external storage device 1108 can record a computer program, design data, and the like on a recording medium, and can read out the computer program and the like from the recording medium.

ネットワークインタフェース１１０５は、ネットワークに対してコンピュータプログラム及び設計データ等を入出力することができる。入力装置１１０６は、例えばキーボード及びポインティングデバイス（マウス）等であり、各種指定又は入力等を行うことができる。出力装置１１０７は、ディスプレイ及びプリンタ等であり、表示又は印刷することができる。 The network interface 1105 can input and output computer programs and design data to and from the network. The input device 1106 is, for example, a keyboard and a pointing device (mouse), and can perform various designations or inputs. The output device 1107 is a display, a printer, or the like, and can display or print.

本実施形態は、コンピュータがプログラムを実行することによって実現することができる。また、プログラムをコンピュータに供給するための手段、例えばかかるプログラムを記録したＣＤ−ＲＯＭ等のコンピュータ読み取り可能な記録媒体又はかかるプログラムを伝送するインターネット等の伝送媒体も本発明の実施形態として適用することができる。また、上記のプログラムを記録したコンピュータ読み取り可能な記録媒体等のコンピュータプログラムプロダクトも本発明の実施形態として適用することができる。上記のプログラム、記録媒体、伝送媒体及びコンピュータプログラムプロダクトは、本発明の範疇に含まれる。記録媒体としては、例えばフレキシブルディスク、ハードディスク、光ディスク、光磁気ディスク、ＣＤ−ＲＯＭ、磁気テープ、不揮発性のメモリカード、ＲＯＭ等を用いることができる。 This embodiment can be realized by a computer executing a program. Also, means for supplying a program to a computer, for example, a computer-readable recording medium such as a CD-ROM recording such a program, or a transmission medium such as the Internet for transmitting such a program is also applied as an embodiment of the present invention. Can do. A computer program product such as a computer-readable recording medium in which the above program is recorded can also be applied as an embodiment of the present invention. The above program, recording medium, transmission medium, and computer program product are included in the scope of the present invention. As the recording medium, for example, a flexible disk, a hard disk, an optical disk, a magneto-optical disk, a CD-ROM, a magnetic tape, a nonvolatile memory card, a ROM, or the like can be used.

図１２は、図１１の設計装置の設計方法の処理例を示すフローチャートである。設計装置は、図２（Ａ）及び図８（Ａ）のフリップフロップ回路を含む半導体回路の設計処理を行い、ＲＴＬ（レジスタトランスファレベル）設計データＤ１を生成して外部記憶装置１１０８に記憶する。次に、ステップＳ１では、設計装置（論理合成部）は、ＲＴＬ設計データＤ１を論理合成し、ネットリスト設計データＤ２及びログファイルＤ４を生成し、外部記憶装置１１０８に記憶する。次に、ステップＳ２では、設計装置は、ネットリスト設計データＤ２に対してレイアウト処理を行い、ネットリスト設計データＤ３を生成し、外部記憶装置１１０８に記憶する。次に、ステップＳ３では、設計装置（静的タイミング解析部）は、ネットリスト設計データＤ３に対して、クロック信号ＣＬＫの要求周波数（例えば５０ＭＨｚ）と同じ周波数のクロック信号で静的タイミング解析（ＳＴＡ）を行う。静的タイミング解析の結果が合格であればステップＳ６へ進み、不合格であればステップＳ２に戻る。通常であれば、静的タイミング解析の結果が合格であれば、ステップＳ１７へ進み、ＬＳＩ実装を行う。これに対し、本実施形態では、フリップフロップ回路の消費電力を低減するため、低消費電力フリップフロップ回路への変換処理１２０１を行う。ステップＳ６〜Ｓ１０は、図８（Ａ）のフリップフロップ回路８０１のセルを図９のフリップフロップ回路９０１のセルに変換する処理である。ステップＳ１１〜Ｓ１６は、図２（Ａ）のフリップフロップ回路２００のセルを図３のフリップフロップ回路３０１のセルに変換する処理である。 FIG. 12 is a flowchart illustrating a processing example of the design method of the design apparatus of FIG. The design apparatus performs a design process of the semiconductor circuit including the flip-flop circuit of FIGS. 2A and 8A, generates RTL (register transfer level) design data D1, and stores it in the external storage device 1108. Next, in step S 1, the design device (logic synthesis unit) logically synthesizes the RTL design data D 1, generates netlist design data D 2 and log file D 4, and stores them in the external storage device 1108. Next, in step S2, the design apparatus performs layout processing on the netlist design data D2, generates netlist design data D3, and stores it in the external storage device 1108. Next, in step S3, the design apparatus (static timing analysis unit) performs static timing analysis (STA) on the netlist design data D3 with a clock signal having the same frequency as the required frequency of the clock signal CLK (for example, 50 MHz). )I do. If the result of the static timing analysis is acceptable, the process proceeds to step S6, and if not, the process returns to step S2. Normally, if the result of the static timing analysis is acceptable, the process proceeds to step S17, and LSI mounting is performed. On the other hand, in this embodiment, in order to reduce the power consumption of the flip-flop circuit, the conversion process 1201 to the low power consumption flip-flop circuit is performed. Steps S6 to S10 are processes for converting the cell of the flip-flop circuit 801 in FIG. 8A into the cell of the flip-flop circuit 901 in FIG. Steps S11 to S16 are processes for converting the cells of the flip-flop circuit 200 of FIG. 2A into the cells of the flip-flop circuit 301 of FIG.

ステップＳ５では、設計装置（リスト作成部）は、ログファイルＤ４を基に、図２（Ａ）のイネーブル信号入力ありのフリップフロップ回路２００のリストＤ５を作成し、図８（Ａ）のイネーブル信号入力なしのフリップフロップ回路８０１のリストＤ６を作成し、リストＤ５及びＤ６を外部記憶装置１１０８に記憶する。 In step S5, the design device (list creation unit) creates the list D5 of the flip-flop circuit 200 with the enable signal input shown in FIG. 2A based on the log file D4, and the enable signal shown in FIG. 8A. A list D6 of the flip-flop circuit 801 without input is created, and the lists D5 and D6 are stored in the external storage device 1108.

その後、ステップＳ６では、設計装置は、レイアウトの空き領域の面積が閾値以上であればステップＳ７へ進み、閾値未満であればステップＳ１１へ進む。ステップＳ７では、設計装置（変換部）は、リストＤ６を参照し、図８（Ａ）のフリップフロップ回路８０１のセルを図９のフリップフロップ回路９０１のセルに変換することによりネットリスト設計データＤ７を生成し、外部記憶媒体１１０８に記憶する。すなわち、設計装置（変換部）は、入力信号Ｄ及びクロック信号ＣＬＫを入力するフリップフロップ回路８０１のネットリスト設計データＤ３を入力し、フリップフロップ回路８０１をフリップフロップ回路９０１に変換したネットリスト設計データＤ７を生成する。次に、ステップＳ８では、設計装置（静的タイミング解析部）は、ネットリスト設計データＤ７に対して、クロック信号ＣＬＫの要求周波数（例えば５０ＭＨｚ）と同じ周波数のクロック信号で静的タイミング解析を行う。次に、ステップＳ９では、設計装置は、変換後のフリップフロップ回路９０１の静的タイミング解析の結果が合格の場合はステップＳ１１へ進み、不合格の場合はステップＳ１０へ進む。ステップＳ１０では、設計装置（復元部）は、リストＤ６内のフリップフロップ回路の中で、合格のものは変換後のフリップフロップ回路９０１を採用し、不合格のものは変換前のフリップフロップ回路８０１に戻してリストＤ６から削除し、ネットリスト設計データＤ７を変更する。その後、ステップＳ８の処理に戻る。すなわち、設計装置（復元部）は、ネットリスト設計データＤ７を入力し、フリップフロップ回路９０１をフリップフロップ回路８０１に戻したネットリスト設計データを生成する。 Thereafter, in step S6, the design apparatus proceeds to step S7 if the area of the vacant area of the layout is equal to or greater than the threshold value, and proceeds to step S11 if the area is less than the threshold value. In step S7, the design apparatus (conversion unit) refers to the list D6 and converts the cells of the flip-flop circuit 801 in FIG. 8A into the cells of the flip-flop circuit 901 in FIG. Is generated and stored in the external storage medium 1108. That is, the design apparatus (conversion unit) receives netlist design data D3 of the flip-flop circuit 801 that receives the input signal D and the clock signal CLK, and converts the flip-flop circuit 801 into the flip-flop circuit 901. D7 is generated. Next, in step S8, the design apparatus (static timing analysis unit) performs static timing analysis on the netlist design data D7 using a clock signal having the same frequency as the required frequency of the clock signal CLK (for example, 50 MHz). . Next, in step S9, the design apparatus proceeds to step S11 if the result of the static timing analysis of the flip-flop circuit 901 after the conversion is acceptable, and proceeds to step S10 if the result is unacceptable. In step S10, the design apparatus (restoring unit) adopts the flip-flop circuit 901 after conversion among the flip-flop circuits in the list D6, and the flip-flop circuit 801 before conversion for the rejected one. Returning to (2) and deleting from the list D6, the netlist design data D7 is changed. Thereafter, the process returns to step S8. That is, the design apparatus (restoring unit) receives the netlist design data D7 and generates netlist design data in which the flip-flop circuit 901 is returned to the flip-flop circuit 801.

ステップＳ１１では、設計装置（静的タイミング解析部）は、ネットリスト設計データＤ７に対して、クロック信号ＣＬＫの要求周波数（例えば５０ＭＨｚ）の２倍以上の周波数（例えば１００ＭＨz以上の周波数）のクロック信号で静的タイミング解析を行い、ログファイルＤ８を生成して外部記憶装置１１０８に記憶する。なお、静的タイミング解析でのクロック信号の周波数は、高いほどタイミング条件が厳しくなり、静的タイミング解析の結果が不合格になる確率が高くなる。歩留まりを上げるには、静的タイミング解析でのクロック信号の周波数が低いことが好ましい。したがって、設計部（静的タイミング解析部）は、ネットリスト設計データＤ７に対して、クロック信号ＣＬＫの要求周波数の２倍の周波数（例えば１００ＭＨｚ）のクロック信号で静的タイミング解析を行うことが好ましい。 In step S11, the design apparatus (static timing analysis unit) generates a clock signal having a frequency (for example, a frequency of 100 MHz or more) twice or more the required frequency (for example, 50 MHz) of the clock signal CLK with respect to the netlist design data D7. Then, static timing analysis is performed, and a log file D8 is generated and stored in the external storage device 1108. Note that the higher the frequency of the clock signal in the static timing analysis, the more severe the timing condition, and the higher the probability that the result of the static timing analysis will be rejected. In order to increase the yield, it is preferable that the frequency of the clock signal in the static timing analysis is low. Therefore, it is preferable that the design unit (static timing analysis unit) performs static timing analysis on the netlist design data D7 with a clock signal having a frequency twice the required frequency of the clock signal CLK (for example, 100 MHz). .

次に、ステップＳ１２では、設計装置（リスト作成部）は、ログファイルＤ８を基に、静的タイミング解析の結果が合格であるフリップフロップ回路のリストＤ９を作成し、外部記憶装置１１０８に記憶する。次に、ステップＳ１３では、設計装置（変換部）は、リストＤ５及びＤ９を参照し、リストＤ５内のフリップフロップ回路２００の中で、静的タイミング解析の結果が合格であるフリップフロップ回路２００のセルを図３のフリップフロップ回路３０１のセルに変換し、ネットリスト設計データＤ１０を生成して外部記憶装置１１０８に記憶する。すなわち、設計装置（変換部）は、ステップＳ１１の静的タイミング解析の結果が合格の場合には、ネットリスト設計データＤ７を入力し、フリップフロップ回路２００をフリップフロップ回路３０１に変換したネットリスト設計データＤ１０を生成する。 Next, in step S12, the design device (list creation unit) creates a list D9 of flip-flop circuits that have passed the static timing analysis result based on the log file D8, and stores the list D9 in the external storage device 1108. . Next, in step S13, the design apparatus (conversion unit) refers to the lists D5 and D9, and among the flip-flop circuits 200 in the list D5, the flip-flop circuit 200 that has passed the static timing analysis result. The cell is converted into the cell of the flip-flop circuit 301 in FIG. 3, and the netlist design data D10 is generated and stored in the external storage device 1108. That is, when the result of the static timing analysis in step S11 is acceptable, the design apparatus (conversion unit) receives the netlist design data D7 and converts the flip-flop circuit 200 into the flip-flop circuit 301. Data D10 is generated.

次に、ステップＳ１４では、設計装置（静的タイミング解析部）は、ネットリスト設計データＤ１０に対して、クロック信号ＣＬＫの要求周波数（例えば５０ＭＨｚ）の２倍以上の周波数（１００ＭＨｚ以上の周波数）のクロック信号で静的タイミング解析を行う。なお、この静的タイミング解析の周波数は、ステップＳ１１と同様に、クロック信号ＣＬＫの要求周波数（例えば５０ＭＨｚ）の２倍の周波数（１００ＭＨｚ）が好ましい。次に、ステップＳ１５では、設計装置は、変換後のフリップフロップ回路３０１の静的タイミング解析の結果が合格の場合はステップＳ１７へ進み、不合格の場合はステップＳ１６へ進む。ステップＳ１６では、設計装置（復元部）は、リストＤ５内のフリップフロップ回路の中で、合格のものは変換後のフリップフロップ回路３０１を採用し、不合格のものは変換前のフリップフロップ回路２００に戻してリストＤ５から削除し、ネットリスト設計データＤ１０を変更する。その後、ステップＳ１４の処理に戻る。すなわち、設計装置（復元部）は、ネットリスト設計データＤ１０を入力し、フリップフロップ回路３０１をフリップフロップ回路２００に戻したネットリスト設計データを生成する。ステップＳ１７では、ステップＳ１４の静的タイミング解析で合格したネットリスト設計データＤ１０を基にＬＳＩ実装処理が行われる。 Next, in step S14, the design apparatus (static timing analysis unit) has a frequency (frequency of 100 MHz or more) that is twice or more the required frequency (for example, 50 MHz) of the clock signal CLK with respect to the netlist design data D10. Perform static timing analysis on the clock signal. The frequency of this static timing analysis is preferably a frequency (100 MHz) that is twice the required frequency (for example, 50 MHz) of the clock signal CLK, as in step S11. Next, in step S15, the design apparatus proceeds to step S17 if the result of the static timing analysis of the flip-flop circuit 301 after the conversion is acceptable, and proceeds to step S16 if the result is unacceptable. In step S16, the design apparatus (restoring unit) adopts the flip-flop circuit 301 after the conversion for the flip-flop circuits in the list D5, and the flip-flop circuit 200 before the conversion for the rejected ones. Returning to the above, the list is deleted from the list D5, and the netlist design data D10 is changed. Thereafter, the process returns to step S14. That is, the design apparatus (restoring unit) receives the netlist design data D10 and generates netlist design data in which the flip-flop circuit 301 is returned to the flip-flop circuit 200. In step S17, LSI mounting processing is performed based on the netlist design data D10 that has passed the static timing analysis in step S14.

図１２の処理は一例であり、例えばレイアウト処理前のネットリスト設計データＤ２からフリップフロップ回路３０１又は９０１のセルへ変換してもよい。また、ステップＳ６〜Ｓ１０の処理とステップＳ１１〜Ｓ１６の処理の順番を入れ替えてもよいし、どちらか一方の処理しか行わなくてもよいし、対象のフリップフロップ回路すべてではなく一部のフリップフロップ回路のみ変換してもよい。 The process in FIG. 12 is an example. For example, the netlist design data D2 before the layout process may be converted into the flip-flop circuit 301 or 901 cell. In addition, the order of the processes of steps S6 to S10 and the processes of steps S11 to S16 may be interchanged, or only one of the processes may be performed. Only the circuit may be converted.

第１〜第３の実施形態によれば、低消費電力化できていないフリップフロップ回路２００及び／又は８０１のセルに対し、低消費電力化したフリップフロップ回路３０１及び／又は９０１のセルに変換することにより、低消費電力化が可能になる。さらに、図４の変換後のフリップフロップ回路３０１は、図５の変換前のフリップフロップ回路２００に対して面積を削減することができる。 According to the first to third embodiments, the flip-flop circuit 200 and / or 801 cell whose power consumption is not reduced is converted into the flip-flop circuit 301 and / or 901 cell whose power consumption is reduced. As a result, low power consumption can be achieved. Further, the converted flip-flop circuit 301 in FIG. 4 can reduce the area compared to the pre-conversion flip-flop circuit 200 in FIG.

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。 The above-described embodiments are merely examples of implementation in carrying out the present invention, and the technical scope of the present invention should not be construed in a limited manner. That is, the present invention can be implemented in various forms without departing from the technical idea or the main features thereof.

１１０１バス
１１０２ＣＰＵ
１１０３ＲＯＭ
１１０４ＲＡＭ
１１０５ネットワークインタフェース
１１０６入力装置
１１０７出力装置
１１０８外部記憶装置 1101 Bus 1102 CPU
1103 ROM
1104 RAM
1105 Network interface 1106 Input device 1107 Output device 1108 External storage device

Claims

With respect to the first design data of the first flip-flop circuit that inputs the first input signal, the first enable signal, and the first clock signal, the frequency is twice or more the frequency of the first clock signal. A first static timing analysis unit that performs a first static timing analysis with a clock signal of:
When the result of the first static timing analysis is acceptable, the first design data is input, and second design data obtained by converting the first flip-flop circuit into a second flip-flop circuit is input. A first conversion unit to generate,
The first flip-flop circuit does not have a clock gating circuit,
The second flip-flop circuit clock-gates the first enable signal using the first clock signal and outputs the clock enable circuit, and inputs the output signal of the clock gating circuit to a clock terminal. And a third flip-flop circuit for inputting the first input signal to an input terminal.

The clock gating circuit includes a logical sum circuit or a negative logical sum circuit that inputs the first enable signal and the first clock signal and outputs the first enable signal and the first clock signal to a clock terminal of the third flip-flop circuit. The design apparatus according to claim 1.

Furthermore, a logic synthesis unit for logically synthesizing third design data to generate a log file and the first design data;
A first list creation unit for creating a list of the first flip-flop circuits based on the log file;
The first conversion unit performs the conversion based on a list of circuits of the first flip-flop,
A second static timing analysis unit that performs a second static timing analysis on the second design data with a clock signal having a frequency that is twice or more the frequency of the first clock signal;
If the result of the second static timing analysis is unsuccessful, the second design data is input, and the design data is generated by returning the second flip-flop circuit to the first flip-flop circuit. The design apparatus according to claim 1, further comprising: a first restoration unit configured to perform the restoration.

Further, the fourth design data of the fourth flip-flop circuit for inputting the second input signal and the second clock signal is input, and the fourth flip-flop circuit is converted into the fifth flip-flop circuit. A second conversion unit that generates design data of 5;
The fourth flip-flop circuit does not have a clock gating circuit,
The fifth flip-flop circuit inputs the second input signal to an input terminal and outputs a second output signal from an output terminal; the second flip-flop circuit; An exclusive OR circuit that inputs the output signal of 2 and the output signal of the exclusive OR circuit and the second clock signal are input and the output signal is output to the clock terminal of the sixth flip-flop circuit. The design apparatus according to claim 1, further comprising a logical sum circuit or a negative logical sum circuit.

The second conversion unit performs the conversion if the area of the vacant area of the layout is equal to or greater than a threshold value,
Further, a third static timing analysis is performed on the fifth design data of the fifth flip-flop circuit by performing a third static timing analysis with a clock signal having the same frequency as the frequency of the second clock signal. And
If the result of the third static timing analysis is unsuccessful, the fifth design data is input and the design data is generated by returning the fifth flip-flop circuit to the fourth flip-flop circuit. The design apparatus according to claim 4, further comprising: a second restoration unit configured to perform the restoration.