JP2011151878A - 昇降圧型のスイッチング電源の制御回路、昇降圧型のスイッチング電源、及び昇降圧型のスイッチング電源の制御方法 - Google Patents

Abstract

【課題】出力電圧を制御可能な入力電圧の範囲を広くすること。
【解決手段】ステート制御回路３４は、出力電圧Ｖｏｕｔに基づいて生成されたＰＷＭ制御信号Ｓｐｗｍに対して、入力電圧Ｖｉｎが印加される入力端子Ｐ１とインダクタ２５との間に接続されたトランジスタ２１のオン時間を制御するためのマスク信号Ｓｍｋを生成する。また、ステート制御回路３４は、昇圧モードと降圧モードとを切り替えるためのモード信号Ｓｍｄを生成する。そして、ステート制御回路３４は、マスク信号Ｓｍｋとモード信号Ｓｍｄとのうちの何れか一方を、入力電圧Ｖｉｎに応じて選択的に出力する。
【選択図】図１

Description

昇降圧型のスイッチング電源の制御回路、昇降圧型のスイッチング電源、及び昇降圧型のスイッチング電源の制御方法に関する。

直流入力電圧の供給に基づいて定電圧を出力する電源回路として、半導体のスイッチング素子を用いたスイッチング電源回路が、電子機器に広く利用されている。そして、バッテリ等により駆動される電子機器には、入力電圧に依存せず一定の出力電圧が得られる昇降圧型のスイッチング電源回路が用いられている。

昇降圧ＤＣ／ＤＣコンバータは、電圧出力端子と直列または並列にチョークコイルを接続し、スイッチング素子のオンオフ動作により入力側からチョークコイルにエネルギーを蓄積するステートと、チョークコイルから出力側にエネルギーを放出するステートとを交互に繰り返す。例えば、ステート１〜ステート４を含む４つのステートを切り替えることにより、昇降圧動作を行うＨブリッジ昇降圧ＤＣ／ＤＣコンバータが知られている（例えば、特許文献１参照）。

特開２００５−１９２３１２号公報

スイッチング電源回路において、スイッチ素子のオン期間は、そのスイッチ素子をオンオフ制御する信号を出力する回路（例えば、コンパレータ）の応答時間に依存する。このため、スイッチ素子のオン期間を、回路素子の応答時間よりも短くすることができない。つまり、出力電圧を制御可能な入力電圧の範囲が制限される。

本発明の一観点によれば、昇圧モードと降圧モードとを切り替えるための第１信号、及び入力電圧が印加される端子とインダクタとの間のスイッチのオン期間を制御するための第２信号の何れか一方を、前記入力電圧に応じて選択的に出力する第１制御部と、前記第１制御部から出力される第１信号及び第２信号の何れか一方と前記出力電圧とに応じて、前記昇降圧スイッチング電源をスイッチングさせる第２制御部とを有する。

本発明の一観点によれば、出力電圧を制御可能な入力電圧の範囲を広くすることができる。

昇降圧型スイッチング電源のブロック回路図である。 ステート制御回路の回路図である。 制御信号生成回路及び貫通防止回路の回路図である。 ステート制御回路の動作を示す波形図である。 ステート制御回路の動作を示す波形図である。 マスク信号に係る動作を示す波形図である。 マスク信号に係る動作を示す波形図である。 モード信号に係る動作を示す波形図である。 モード信号に係る動作を示す波形図である。 モード信号に係る動作を示す波形図である。 出力部の動作説明図である。 出力部の動作説明図である。 出力部の動作説明図である。 別のステート制御回路の回路図である。

以下、一実施形態を図１〜図１３に従って説明する。
図１に示すように、昇降圧型のスイッチング電源１０は、出力部１１と制御部１２を含む。

出力部１１は、４つのトランジスタ２１〜２４、インダクタ２５、コンデンサ２６を含む。例えば、第１トランジスタ２１及び第４トランジスタ２４はＰチャネルＭＯＳトランジスタであり、第２トランジスタ２２及び第３トランジスタ２３はＮチャネルＭＯＳトランジスタである。第１トランジスタ２１のソース端子は第１端子Ｐ１に接続されている。第１端子Ｐ１には入力電圧Ｖｉｎが供給される。第１トランジスタ２１のドレイン端子は第２トランジスタのドレイン端子に接続されている。第２トランジスタのソース端子はグランドＧＮＤに接続されている。

第１トランジスタ２１と第２トランジスタとの間のノードＮ１はインダクタ２５の第１端子に接続されている。インダクタ２５の第２端子は第３トランジスタ２３と第４トランジスタとの間のノードＮ２に接続されている。第３トランジスタ２３のソース端子はグランドＧＮＤに接続されている。第３トランジスタ２３のドレイン端子は第４トランジスタ２４のドレイン端子に接続されている。第４トランジスタ２４のソース端子は第２端子Ｐ２に接続されている。第２端子Ｐ２はコンデンサ２６の第１端子に接続され、コンデンサ２６の第２端子はグランドＧＮＤに接続されている。

第１トランジスタ２１〜第４トランジスタ２４のゲート端子には制御部１２から第１駆動信号ＤＲ１〜第４駆動信号ＤＲ４がそれぞれ供給される。第１トランジスタ２１〜第４トランジスタ２４は、駆動信号ＤＲ１〜ＤＲ４に応答してオンオフする。例えば、第１トランジスタ２１及び第３トランジスタ２３がオンされるとともに、第２トランジスタ２２及び第４トランジスタ２４がオフされる。この状態をステート１とする。このステート１では、電流Ｉ１が流れ、インダクタ２５にエネルギーが蓄積される。また、第２トランジスタ２２及び第４トランジスタ２４がオンされるとともに、第１トランジスタ２１及び第３トランジスタ２３がオフされる。この状態をステート２とする。このステート２では、電流Ｉ２が流れ、インダクタ２５に蓄積されたエネルギーが放出される。また、第１トランジスタ２１及び第４トランジスタ２４がオンされるとともに、第２トランジスタ２２及び第３トランジスタ２３がオフされる。この状態をステート３とする。このステート３では、電流Ｉ３が流れる。

降圧モードでは、ステート２とステート３が交互に繰り返される。つまり、第３トランジスタ２３はオフ固定されるとともに、第４トランジスタ２４がオン固定される。そして、電流Ｉ２と電流Ｉ３が交互に流れ、コンデンサ２６により平滑化された出力電圧Ｖｏｕｔが出力される。昇圧モードでは、ステート１とステート３が交互に繰り返される。つまり、第２トランジスタ２２はオフ固定されるとともに、第４トランジスタ２４がオン固定される。そして、電流Ｉ１と電流Ｉ３が交互に流れ、コンデンサ２６により平滑化された出力電圧Ｖｏｕｔが出力される。そして、制御部１２は、各モードにおいて、出力電圧Ｖｏｕｔを目標電圧に維持するように、各トランジスタ２１〜２４をオンオフする期間、即ちステート１〜ステート３の期間を制御する。

次に、制御部１２の構成を説明する。
制御部１２は、誤差信号生成回路３１、ＰＷＭ信号生成回路３２、発振器３３、ステート制御回路３４、制御信号生成回路３５、貫通防止回路３６、を含む。

誤差信号生成回路３１は出力部１１の第２端子Ｐ２に接続され、出力電圧Ｖｏｕｔが供給される。
誤差信号生成回路３１は、抵抗４１，４２、アンプ４３、基準電源４４、コンデンサ４５を含む。出力電圧Ｖｏｕｔは抵抗４１の第１端子に供給され、抵抗４１の第２端子は抵抗４２の第１端子に接続され、抵抗４２の第２端子はグランドＧＮＤに接続されている。両抵抗４１，４２間のノードはアンプ４３の反転入力端子に接続されている。アンプ４３の非反転入力端子には基準電源４４から基準電圧Ｖｒｅｆが供給される。アンプ４３の出力端子は、位相補償用のコンデンサ４５を介して同アンプ４３の反転入力端子と接続されている。

抵抗４１，４２は、それぞれの抵抗値に応じた分圧比で出力電圧Ｖｏｕｔを分圧した電圧Ｖｆｂを生成する。この電圧Ｖｆｂは、出力電圧Ｖｏｕｔに比例した電圧である。アンプ４３は、電圧Ｖｆｂと基準電圧Ｖｒｅｆとの差電圧を増幅した誤差電圧Ｖｅｒを出力する。抵抗４１，４２の抵抗値と基準電圧Ｖｒｅｆは、出力電圧Ｖｏｕｔを安定化する目標電圧に応じて設定されている。例えば、出力電圧Ｖｏｕｔと同様に、抵抗４１，４２の分圧比により目標電圧を分圧した電圧値が基準電圧Ｖｒｅｆとして設定される。言い換えれば、基準電圧Ｖｒｅｆを抵抗４１と抵抗４２の接続点に供給したときに、抵抗４１の第１端子に生じる電圧が、出力電圧Ｖｏｕｔを安定化する目標電圧となる。従って、誤差電圧Ｖｅｒは、出力電圧Ｖｏｕｔと目標電圧の差電圧に比例した電圧となる。この誤差電圧ＶｅｒはＰＷＭ信号生成回路３２に供給される。また、基準電圧Ｖｒｅｆはステート制御回路３４に供給される。

ＰＷＭ信号生成回路３２は、コンパレータ５１、ＲＳフリップフロップ回路（以下、ＲＳ−ＦＦ回路）５２、スロープ電圧生成回路５３を含む。コンパレータ５１の反転入力端子には誤差電圧Ｖｅｒが供給される。コンパレータ５１の反転入力端子には、スロープ電圧生成回路５３からスロープ電圧Ｖｓｌが供給される。

スロープ電圧生成回路５３は、トランジスタ５４とコンデンサ５５を含む。トランジスタ５４は例えばＮチャネルＭＯＳトランジスタであり、ソースがグランドに接続され、ドレインがコンデンサ５５の第１端子に接続され、そのコンデンサ５５の第２端子はグランドに接続されている。また、コンデンサ５５の第１端子には、発振器３３から定電流Ｉｏｓｃが供給される。トランジスタ５４のゲート端子には、ステート制御回路３４から所定周期のクロック信号Ｐｃｋが供給される。トランジスタ５４は、クロック信号Ｐｃｋに応答してオンオフする。トランジスタ５４がオンすると、コンデンサ５５に蓄積されている電荷が放電されるため、スロープ電圧Ｖｓｌはグランドレベル（０Ｖ）となる。トランジスタ５４がオフすると、コンデンサ５５に定電流Ｉｏｓｃにより電荷が蓄積され、スロープ電圧Ｖｓｌが上昇する。従って、スロープ電圧Ｖｓｌは、クロック信号Ｐｃｋの周期と等しい周期の三角波となる。

コンパレータ５１は、両電圧Ｖｅｒ，Ｖｓｌを比較した結果に応じた信号Ｓｃｐを出力する。例えば、コンパレータ５１は、スロープ電圧Ｖｓｌが誤差電圧Ｖｅｒより低い場合にＬレベルのＳｃｐを出力し、スロープ電圧Ｖｓｌが誤差電圧Ｖｅｒより高い場合にＨレベルの信号Ｓｃｐを出力する。出力電圧Ｖｏｕｔが上昇すると、誤差電圧Ｖｅｒが低下するため、信号ＳｃｐがＨレベルである期間が長くなり、Ｌレベルである期間が短くなる。一方、出力電圧Ｖｏｕｔが低下すると、誤差電圧Ｖｅｒが上昇するため、信号ＳｃｐがＨレベルである期間が短くなり、Ｌレベルである期間が短くなる。即ち、信号Ｓｃｐのデューティは、出力電圧Ｖｏｕｔに応じて変化する。

信号Ｓｃｐは、ＲＳ−ＦＦ回路５２のリセット端子に供給される。ＲＳ−ＦＦ回路５２のセット端子にはクロック信号Ｐｃｋが供給される。ＲＳ−ＦＦ回路５２は、Ｈレベルのクロック信号Ｐｃｋに応答して端子ＱからＨレベルの信号Ｓｐｗｍを出力し、コンパレータ５１から出力されるＨレベルの信号Ｓｃｐに応答してＬレベルの信号Ｓｐｗｍを出力する。

従って、ＲＳ−ＦＦ回路５２は、クロック信号Ｐｃｋの立ち上がりから比較信号Ｓｃｐの立ち上がりまでの期間、Ｈレベルの信号Ｓｐｗｍを出力する。つまり、信号Ｓｐｗｍは、原理的に、クロック信号Ｐｃｋの立ち上がりから、スロープ電圧Ｖｓｌが誤差電圧Ｖｅｒより高くなるまでの間、Ｈレベルとなる。しかし、実際には、コンパレータ５１から出力される信号Ｓｃｐの変化は、そのコンパレータ５１の応答時間だけ遅れる。従って、ＲＳ−ＦＦ回路５２から出力される信号Ｓｐｗｍのパルス幅（Ｈレベルの期間）の最小値は、コンパレータ５１の応答時間に依存する。つまり、信号Ｓｐｗｍのパルス幅は、コンパレータ５１の応答時間以下にはならない。

発振器３３は、所定周期のクロック信号ＣＫを出力する。このクロック信号ＣＫの周期は、スイッチング電源１０のスイッチング周期（スイッチングサイクル）に対応する。例えば、発振器３３は、スイッチング周期と等しい周期のクロック信号ＣＫを出力する。このクロック信号ＣＫは、ステート制御回路３４に供給される。

ステート制御回路３４には、上記基準電圧Ｖｒｅｆと入力電圧Ｖｉｎが供給される。ステート制御回路３４は、クロック信号ＣＫに基づいて、同クロック信号ＣＫと同じ周期と、所定のパルス幅を有するクロック信号Ｐｃｋを出力する。また、ステート制御回路３４は、入力電圧Ｖｉｎと基準電圧Ｖｒｅｆとに基づいて、マスク信号Ｓｍｋとモード信号Ｓｍｄを生成する。

図２に示すように、入力電圧Ｖｉｎは抵抗６１に供給される。抵抗６１と、その抵抗６１に直列接続された抵抗６２は、それぞれの抵抗値の比に応じて入力電圧Ｖｉｎを分圧した電圧Ｖｉｄを生成する。この電圧Ｖｉｄは、第１アンプ６３の反転入力端子と第２アンプ６４の非反転入力端子に供給される。第１アンプ６３の非反転入力端子と第２アンプの反転入力端子には基準電圧Ｖｒｅｆが供給される。

第１アンプ６３は、電圧Ｖｉｄと基準電圧Ｖｒｅｆとの差電圧を増幅した第１差電圧Ｖ１を出力する。第１アンプ６３の出力電圧Ｖ１は、入力電圧Ｖｉｎが安定していればほぼ定電圧となるが、入力電圧Ｖｉｎが低下すると出力電圧Ｖ１が上昇する。第２アンプ６４は、電圧Ｖｉｄと基準電圧Ｖｒｅｆとの差電圧を増幅した第２差電圧Ｖ２を出力する。第２アンプ６４の出力電圧Ｖ２は、入力電圧Ｖｉｎが安定していればほぼ定電圧となるが、入力電圧Ｖｉｎが低下すると出力電圧Ｖ２が低下する。

第１アンプ６３から出力される第１差電圧Ｖ１は第１コンパレータ６５の反転入力端子に供給され、第２アンプ６４から出力される第２差電圧Ｖ２は第２コンパレータ６６の反転入力端子に供給される。両コンパレータ６５，６６の非反転入力端子は三角波生成回路６７に接続されている。三角波生成回路６７は、コンデンサ６８とトランジスタ６９を含む。トランジスタ６９は例えばＮチャネルＭＯＳトランジスタである。コンパレータ６５，６６の非反転入力端子はコンデンサ６８の第１端子に接続され、コンデンサ６８の第２端子はグランドに接続されている。このコンデンサ６８には、電流Ｉｏｓｃが供給される。

コンデンサ６８の第１端子にはトランジスタ６９のドレイン端子が接続され、トランジスタ６９のソース端子はグランドＧＮＤに接続されている。トランジスタ６９のゲート端子にはクロック信号Ｍｃｋが供給される。このクロック信号Ｍｃｋは、図１に示す発振器３３から出力されるクロック信号ＣＫに基づいて生成される。

クロック信号ＣＫは、インバータ回路７０と遅延回路７１に供給される。インバータ回路７０はクロック信号ＣＫを論理反転した信号を出力する。遅延回路７１は、クロック信号ＣＫを所定時間遅延させた信号を出力する。ＡＮＤ回路７２は、インバータ回路７０の出力信号と遅延回路７１の出力信号を論理積処理した結果に応じたレベルのクロック信号Ｍｃｋを出力する。このクロック信号Ｍｃｋは、クロック信号ＣＫと同じ周期を有し、遅延回路７１の遅延時間と等しい時間Ｈレベルとなるパルス信号である。つまり、インバータ回路７０と遅延回路７１とＡＮＤ回路７２は、クロック信号Ｍｃｋを生成するパルス信号生成回路に含まれる。

従って、クロック信号ＣＫがＬレベルになるとクロック信号ＭｃｋがＨレベルとなってトランジスタ６９がオンしてコンデンサ６８の充電電荷が放電される。所定時間経過後にクロック信号ＭｃｋがＬレベルになるとトランジスタ６９がオフし、コンデンサ６８が電流Ｉｏｓｃで充電される。この結果、コンデンサ６８の充電電圧Ｖ３は、クロック信号ＭｃｋがＨレベルになるとほぼグランドレベルとなる。そして、電圧Ｖ３は、クロック信号ＭｃｋがＬレベルになると徐々に増加する。従って、電圧Ｖ３は、トランジスタ６９のオンオフに従ってコンデンサ６８が放電及び充電を繰り返すことにより、三角波状に変化する。

第１コンパレータ６５は、第１差電圧Ｖ１と電圧Ｖ３とを比較した結果に応じた信号Ｓｃ１を出力する。例えば、第１コンパレータ６５は、第１差電圧Ｖ１よりスロープ電圧Ｖ３が低いときにＬレベルの信号Ｓｃ１を出力し、スロープ電圧Ｖ３が第１差電圧Ｖ１を越えると信号Ｓｃ１をＨレベルに立ち上げる。

第１コンパレータ６５の出力信号Ｓｃ１は、第１ＲＳ−ＦＦ回路７４のセット端子に供給される。第１ＲＳ−ＦＦ回路７４のリセット端子には、クロック信号Ｍｃｋが入力されるインバータ回路７３の出力信号Ｍｃｋｘが供給される。第１ＲＳ−ＦＦ回路７４は、信号Ｍｃｋｘと信号Ｓｃ１に基づいて、反転出力端子Ｑバーから出力する信号Ｓ１１のレベルを変更する。例えば、第１ＲＳ−ＦＦ回路７４は、Ｌレベルの信号Ｍｃｋｘに応答して信号Ｓ１１をＨレベルに立ち上げ、Ｈレベルの信号Ｓｃ１に応答して信号Ｓ１１をＬレベルに立ち下げる。

ＲＳ−ＦＦ回路７４の出力信号Ｓ１１は、インバータ回路７６と遅延回路７７とＤ−ＦＦ回路８１のリセット端子に供給される。インバータ回路７６は、信号Ｓ１１を論理反転した信号を出力する。遅延回路７７は、信号Ｓ１１を所定時間遅延した信号を出力する。ＡＮＤ回路７８は、インバータ回路７６の出力信号と遅延回路７７の出力信号とを論理積演算した結果に応じたレベルのクロック信号Ｐｃｋを出力する。このクロック信号Ｐｃｋは第３ＲＳ−ＦＦ回路７９のセット端子に供給される。

第２コンパレータ６６は、第２差電圧Ｖ２と電圧Ｖ３とを比較した結果に応じた信号Ｓｃ２を出力する。例えば、第２コンパレータ６６は、第２差電圧Ｖ２よりスロープ電圧Ｖ３が低いときにＬレベルの信号Ｓｃ２を出力し、スロープ電圧Ｖ３が第２差電圧Ｖ２を越えると信号Ｓｃ２をＨレベルに立ち上げる。

第２コンパレータ６６の出力信号Ｓｃ２は、第２ＲＳ−ＦＦ回路７５のセット端子に供給される。第２ＲＳ−ＦＦ回路７５のリセット端子には信号Ｍｃｋｘが供給される。第２ＲＳ−ＦＦ回路７５は、信号Ｍｃｋｘと信号Ｓｃ２に基づいて、出力端子Ｑから出力する信号Ｓ１２のレベルを変更する。例えば、第２ＲＳ−ＦＦ回路７５は、Ｌレベルの信号Ｍｃｋｘに応答して信号Ｓ１２をＨレベルに立ち上げ、Ｈレベルの信号Ｓｃ２に応答して信号Ｓ１２をＬレベルに立ち下げる。

第２ＲＳ−ＦＦ回路７５の出力信号Ｓ１２は、インバータ回路８０とＤ−ＦＦ回路８１のクロック入力端子に供給される。インバータ回路８０は、信号Ｓ１２を論理反転した信号Ｓ１３を出力する。この信号Ｓ１３は第３ＲＳ−ＦＦ回路７９のリセット端子に供給される。

第３ＲＳ−ＦＦ回路７９は、クロック信号Ｐｃｋと信号Ｓ１３に応答して出力端子Ｑから出力するマスク信号Ｓｍｋのレベルを変更する。例えば、第３ＲＳ−ＦＦ回路７９は、Ｈレベルの信号Ｓ１３に応答してマスク信号ＳｍｋをＬレベルに立ち下げ、Ｈレベルのクロック信号Ｐｃｋに応答してマスク信号ＳｍｋをＨレベルに立ち上げる。

Ｄ−ＦＦ回路８１のデータ入力端子は、プルアップされている。従って、Ｄ−ＦＦ回路８１は、信号Ｓ１１と信号Ｓ１２に基づいて、出力端子Ｑから出力するモード信号Ｓｍｄのレベルを変更する。例えば、Ｄ−ＦＦ回路８１は、Ｌレベルの信号Ｓ１１に応答してモード信号ＳｍｄをＬレベルに立ち下げ、Ｈレベルの信号Ｓ１２に応答してモード信号ＳｍｄをＨレベルに立ち上げる。

第１アンプ６３から出力される第１差電圧Ｖ１と、第２アンプから出力される第２差電圧Ｖ２は、それぞれ入力電圧Ｖｉｎに応じて変化する。従って、第１コンパレータ６５が出力信号Ｓｃ１をＨレベルに立ち上げるタイミングと、第２コンパレータ６６が出力信号Ｓｃ２をＨレベルに立ち上げるタイミングは、第１差電圧Ｖ１と第２差電圧Ｖ２、つまり入力電圧Ｖｉｎに応じて変化する。

本実施形態において、入力電圧Ｖｉｎが低くなると、第１差電圧Ｖ１高くなり、第２差電圧Ｖ２は低くなる。従って、入力電圧Ｖｉｎが低くなって第１差電圧Ｖ１が高くなると、第１コンパレータ６５が出力信号Ｓｃ１をＨレベルに立ち上げるタイミングが遅れる。一方、入力電圧Ｖｉｎが低くなって第２差電圧Ｖ２が低くなると、第２コンパレータ６６が出力信号Ｓｃ２をＨレベルに立ち上げるタイミングが早くなる。

第１ＲＳ−ＦＦ回路７４はＬレベルのクロック信号Ｍｃｋに応答して信号Ｓ１１をＨレベルにリセットする。そして、第１ＲＳ−ＦＦ回路７４は、Ｈレベルの信号Ｓｃ１に応答して信号Ｓ１１をＬレベルにセットする。従って、図４に示すように、第１ＲＳ−ＦＦ回路７４から出力される信号Ｓ１１は、クロック信号Ｍｃｋの立ち下がり（反転クロック信号Ｍｃｋｘの立ち上がり）から、三角波電圧Ｖ３が第１差電圧Ｖ１を越えるまでの間、Ｈレベルとなる。つまり、信号Ｓ１１は、クロック信号Ｍｃｋの立ち下がりから、入力電圧Ｖｉｎに応じた時間遅れて立ち下がる。この遅延時間を第１遅延時間ＤＬ１とする。

第２ＲＳ−ＦＦ回路７５はＬレベルのクロック信号Ｍｃｋに応答して信号Ｓ１２をＬレベルにリセットする。そして、第２ＲＳ−ＦＦ回路７５は、Ｈレベルの信号Ｓｃ２に応答して信号Ｓ１２をＨレベルにセットする。従って、図４に示すように、第２ＲＳ−ＦＦ回路７５から出力される信号Ｓ１２は、クロック信号Ｍｃｋの立ち下がり（反転クロック信号Ｍｃｋｘの立ち上がり）から、三角波電圧Ｖ３が第２差電圧Ｖ２を越えるまでの間、Ｌレベルとなる。つまり、信号Ｓ１２は、クロック信号Ｍｃｋの立ち下がりから、入力電圧Ｖｉｎに応じた時間遅れて立ち上がる。この遅延時間を第２遅延時間ＤＬ２とする。

上記したように、入力電圧Ｖｉｎが低くなると、第１差電圧Ｖ１は高くなり、第２差電圧Ｖ２は低くなる。つまり、第１差電圧Ｖ１と第２差電圧Ｖ２は、互いに反比例の関係にある。従って、上記の第１遅延時間ＤＬ１と第２遅延時間ＤＬ２は、入力電圧Ｖｉｎに応じて、互いに反比例的に変化する。

そして、インバータ回路７６と遅延回路７７とＡＮＤ回路７８を含むパルス信号生成回路により、第１ＲＳ−ＦＦ回路７４の出力信号Ｓ１１の立ち下がりタイミングから、遅延回路７７の設定時間経過するまでの間、Ｈレベルのクロック信号Ｐｃｋが生成される。クロック信号Ｐｃｋは第３ＲＳ−ＦＦ回路７９のセット端子に供給される。この第３ＲＳ−ＦＦ回路７９のリセット端子には、第２ＲＳ−ＦＦ回路７５の出力信号Ｓ１２をインバータ回路８０によて反転した信号Ｓ１３が供給される。Ｄ−ＦＦ回路８１のデータ端子はプルアップされ、クロック端子に第２ＲＳ−ＦＦ回路７５の出力信号Ｓ１２が供給され、リセット端子に第１ＲＳ−ＦＦ回路７４の出力信号Ｓ１１が供給される。

従って、図４に示すように、入力電圧Ｖｉｎが出力電圧Ｖｏｕｔより高くその差が大きい（Ｖｉｎ≫Ｖｏｕｔ）の時、Ｈレベルのクロック信号Ｐｃｋ、つまり第１ＲＳ−ＦＦ回路７４がＬレベルの信号Ｓ１１を出力した後に、第２ＲＳ−ＦＦ回路７５からＨレベルの信号Ｓ１２が出力される。この場合、Ｈレベルのクロック信号Ｐｃｋが入力されてからＨレベルの信号Ｓ１２が出力されるまでの間、第３ＲＳ−ＦＦ回路７９からＨレベルのマスク信号Ｓｍｋが出力される。一方、Ｄ−ＦＦ回路８１は、第２ＲＳ−ＦＦ回路７５の出力信号Ｓ１２がＨレベルになる前に、第１ＲＳ−ＦＦ回路７４の出力信号Ｓ１１がＬレベルになるため、Ｌレベルのモード信号Ｓｍｄを維持する。

入力電圧Ｖｉｎが低下して出力電圧Ｖｏｕｔに近づく（Ｖｉｎ＞Ｖｏｕｔ）と、図５に示すように、Ｈレベルのクロック信号Ｐｃｋが入力されるよりも信号Ｓ１３がＬレベルになる、即ち第２ＲＳ−ＦＦ回路７５の出力信号Ｓ１２がＨレベルになるタイミングが早くなる。この場合、第３ＲＳ−ＦＦ回路７９の出力信号Ｓｍｋはセットされない、即ちＬレベルが維持される。一方、Ｄ−ＦＦ回路８１は、第２ＲＳ−ＦＦ回路７５の出力信号Ｓ１２がＨレベルになった後に、第１ＲＳ−ＦＦ回路７４の出力信号Ｓ１１がＬレベルになるため、その間、Ｈレベルのモード信号Ｓｍｄを出力する。

尚、図４，図５に示すクロック信号Ｍｃｋのパルス幅は、図２に示す遅延回路７１の遅延時間により決定される。また、図４，図５に示すクロック信号Ｐｃｋのパルス幅は、図２に示す遅延回路７７の遅延時間により決定される。

上記したように、ステート制御回路３４は、入力電圧Ｖｉｎを分圧した電圧Ｖｉｄと基準電圧Ｖｒｅｆとの比較結果に応じて、マスク信号Ｓｍｋ及びモード信号Ｓｍｄの何れか一方を出力する。なお、信号の出力は、信号が供給される回路、ひいては出力部１１のトランジスタ２１〜２４の活性化（オンオフ制御）と非活性化（オン又はオフに固定）することを意味している。更に、ステート制御回路３４は、出力信号（マスク信号Ｓｍｋ，モード信号Ｓｍｄ）のパルス幅を、入力電圧Ｖｉｎを分圧した電圧Ｖｉｄと基準電圧Ｖｒｅｆの差電圧に応じて変更する。

基準電圧Ｖｒｅｆは、出力電圧Ｖｏｕｔを安定化する目標電圧に応じて設定されている。従って、ステート制御回路３４は、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔの差電圧に応じてマスク信号Ｓｍｋ及びモード信号Ｓｍｄを出力すると言うことができる。

図１に示すように、ＰＷＭ信号生成回路３２から出力されるＰＷＭ制御信号Ｓｐｗｍ、ステート制御回路３４から出力されるマスク信号Ｓｍｋ，モード信号Ｓｍｄは、制御信号生成回路３５に供給される。

図３は、制御信号生成回路３５及び貫通防止回路３６の一例を示す回路図である。
マスク信号Ｓｍｋはインバータ回路９１に入力される。インバータ回路９１は、マスク信号Ｓｍｋを論理反転したレベルの反転マスク信号Ｓｍｋｘを出力する。この反転マスク信号Ｓｍｋｘは、クロック信号Ｐｃｋの立ち上がりタイミングでＬレベルとなり、入力電圧Ｖｉｎに応じた期間後にＨレベルとなる信号である。ＡＮＤ回路９２には、ＰＷＭ制御信号Ｓｐｗｍと反転マスク信号Ｓｍｋｘが入力される。ＡＮＤ回路９２は、両信号Ｓｐｗｍ，Ｓｍｋｘを論理積演算した結果に応じたレベルの制御信号Ｓｐ２を出力する。

ＯＲ回路９３は、ＡＮＤ回路９２の出力信号Ｓｐ２とモード信号Ｓｍｄを論理和演算した結果に応じたレベルの制御信号Ｓｄ１を出力する。従って、ＯＲ回路９３は、モード信号ＳｍｄがＨレベルのとき、出力信号Ｓｐ２に関わらずにＨレベルの制御信号Ｓｄ１を出力する。一方、モード信号ＳｍｄがＬレベルのとき、ＯＲ回路９３は、制御信号Ｓｐ２のレベルと等しいレベルの制御信号Ｓｄ１を出力する。

ＡＮＤ回路９４は、ＡＮＤ回路９２の出力信号Ｓｐ２とモード信号Ｓｍｄを論理積演算した結果に応じたレベルの制御信号Ｓｄ３を出力する。従って、ＡＮＤ回路９４は、モード信号ＳｍｄがＨレベルのとき、制御信号Ｓｐ２のレベルと等しいレベルの制御信号Ｓｄ３を出力する。一方、モード信号ＳｍｄがＬレベルのとき、ＡＮＤ回路９４は、出力信号Ｓｐ２に関わらずにＬレベルの制御信号Ｓｄ３を出力する。

貫通防止回路３６は、制御信号生成回路３５の出力信号Ｓｄ１，Ｓｄ３に基づいて駆動信号ＤＲ１〜ＤＲ４を生成する。貫通防止回路３６は、第１トランジスタ２１と第２トランジスタ２２、あるいは第３トランジスタ２３と第４トランジスタ２４が同時にオンして貫通電流が流れることを防止するものである。

制御信号Ｓｄ１はＮＡＮＤ回路１０１及びインバータ回路１０２に入力される。ＮＡＮＤ回路１０１の出力信号はバッファ回路１０３に入力され、そのバッファ回路１０３から駆動信号ＤＲ１が出力される。インバータ回路１０２の出力信号はＡＮＤ回路１０４に入力され、そのＡＮＤ回路１０４にはバッファ回路１０３の出力信号（駆動信号ＤＲ１）が入力される。そして、ＡＮＤ回路１０４の出力信号はバッファ回路２６１０５入力され、そのバッファ回路１０５から駆動信号ＤＲ２が出力される。駆動信号ＤＲ２はインバータ回路１０６に入力され、そのインバータ回路１０６の出力信号がＮＡＮＤ回路１０１に入力される。

制御信号Ｓｄ３はＡＮＤ回路１０７及びインバータ回路１０８に入力される。ＡＮＤ回路１０７の出力信号はバッファ回路１０９に入力され、そのバッファ回路１０９から駆動信号ＤＲ３が出力される。この駆動信号ＤＲ３はインバータ回路１１０に入力され、そのインバータ回路１１０の出力信号がＮＡＮＤ回路１１１に入力される。ＮＡＮＤ回路１１１の出力信号はバッファ回路１１２に入力され、そのバッファ回路１１２から駆動信号ＤＲ４が出力される。この駆動信号ＤＲ４はＡＮＤ回路１０７に入力される。

バッファ回路１０３，１０５，１０９，１１２の動作遅延時間は、トランジスタ２１〜２４の大きいゲート容量を駆動するため、他のＡＮＤ回路、ＮＡＮＤ回路、インバータ回路の動作遅延時間に比して大きい。

次に、貫通防止回路３６による駆動信号ＤＲ１，ＤＲ２の生成動作を説明する。
出力信号Ｓｄ１は、ＲＳ−ＦＦ回路５２の出力信号Ｓｐｗｍとステート制御回路３４の出力信号ＳｍｄがともにＬレベルとなるときＬレベルとなる。駆動信号ＤＲ１は、信号Ｓｄ１の立ち下がりからバッファ回路１０３の動作遅延時間ｔ１だけ遅れて立ち上がり、信号Ｓｄ１の立ち上がりからバッファ回路１０５，１０３の動作遅延時間だけ遅れて立ち下がる。従って、駆動信号ＤＲ１のＨレベルのパルス幅は信号Ｓｄ１のＬレベルのパルス幅より大きくなる。駆動信号ＤＲ２は、駆動信号ＤＲ１の立ち上がりからバッファ回路１０５の動作遅延時間だけ遅れて立ち上がり、信号Ｓｄ１の立ち上がりからバッファ回路１０５の動作遅延時間だけ遅れて立ち上がる。

このような動作により、駆動信号ＤＲ２は駆動信号ＤＲ１の立ち上がりの後に立ち上がり、駆動信号ＤＲ１の立ち下がりに先立って立ち下がる。従って、ステート２とステート３でトランジスタ２１，２２がスイッチング制御されるとき、トランジスタ２１，２２が同時にオンすることによる貫通電流の発生が阻止される。

次に、貫通防止回路３６による駆動信号ＤＲ３，ＤＲ４の生成動作を示す。
出力信号Ｓｄ３は、ＲＳ−ＦＦ回路５２の出力信号Ｓｐｗｍとステート制御回路３４の出力信号ＳｍｄがともにＨレベルとなるときＨレベルとなる。駆動信号ＤＲ４は、信号Ｓｄ３の立ち上がりからバッファ回路１１２の動作遅延時間ｔ２だけ遅れて立ち上がり、信号Ｓｄ３の立ち下がりからバッファ回路１０９，１１２の動作遅延時間だけ遅れて立ち下がる。従って、駆動信号ＤＲ４のＨレベルのパルス幅は信号Ｓｄ３のＨレベルのパルス幅より大きくなる。駆動信号ＤＲ３は、駆動信号ＤＲ４の立ち上がりからバッファ回路１０９の動作遅延時間だけ遅れて立ち上がり、信号Ｓｄ３の立ち下がりからバッファ回路１０９の動作遅延時間だけ遅れて立ち下がる。

このような動作により、駆動信号ＤＲ３は駆動信号ＤＲ４の立ち上がりの後に立ち上がり、駆動信号ＤＲ４の立ち下がりに先立って立ち下がる。従って、ステート１とステート３でトランジスタ２３，２４がスイッチング制御されるとき、トランジスタ２３，２４が同時にオンすることによる貫通電流の発生が阻止される。

次に、上記のマスク信号Ｓｍｋによる作用を説明する。
図６に示すように、スロープ電圧Ｖｓｌは、クロック信号Ｐｃｋに同期して三角波状に増減を繰り返す。ＰＷＭ制御信号Ｓｐｗｍは、クロック信号Ｐｃｋの立ち上がりにより立ち上げられる。そして、ＰＷＭ制御信号Ｓｐｗｍは、原理的に、スロープ電圧Ｖｓｌの電圧が誤差電圧Ｖｅｒよりも高くなるタイミングで立ち下げられる。しかし、実際には、コンパレータ５１の出力信号Ｓｃｐがその応答時間により遅れて変化するため、ＰＷＭ制御信号Ｓｐｗｍは、図６に一点鎖線で示すように、上記のタイミングから遅れて立ち下がる。

マスク信号Ｓｍｋは、クロック信号Ｐｃｋに同期して立ち上がり、ＰＷＭ制御信号Ｓｐｗｍが立ち下がる前に立ち下がる。ステート制御回路３４においては、このようなマスク信号Ｓｍｋを出力するように調整されている。図３に示す制御信号生成回路３５のＡＮＤ回路９２は、マスク信号Ｓｍｋの反転マスク信号ＳｍｋｘとＰＷＭ制御信号Ｓｐｗｍとを論理積演算した結果に応じた信号Ｓｐ２を出力する。この信号Ｓｐ２に基づいて生成される制御信号Ｓｄ１，Ｓｄ３により、出力部１１のトランジスタ２１〜２４が制御される。例えば、降圧モードにおいて、信号Ｓｄ１により第１トランジスタ２１がオンオフ制御される。従って、ＰＷＭ制御信号Ｓｐｗｍにより第１トランジスタ２１をオンオフ制御する場合に比して、第１トランジスタ２１のオン時間を短くすることができる。

更に、マスク信号Ｓｍｋのパルス幅は、入力電圧Ｖｉｎに応じて変更される。例えば、入力電圧Ｖｉｎが高くなると、図７に示すように、マスク信号Ｓｍｋのパルス幅が長くなる。従って、入力電圧Ｖｉｎに応じて、信号Ｓｐ２のパルス幅を制御することができる。このため、例えば、降圧モードにおいて、信号Ｓｐ２による第１トランジスタ２１のオン時間を、入力電圧Ｖｉｎに応じて短くすることができる。そして、信号Ｓｐ２のパルス幅を、コンパレータ５１（図２参照）の応答時間よりも短くすることができる。このため、従来ではコンパレータ等の応答速度により制限された入力電圧Ｖｉｎの範囲を、拡大することができる。

なお、図６及び図７は、マスク信号Ｓｍｋによる動作を説明するためのものであり、例えば誤差電圧Ｖｅｒとスロープ電圧Ｖｓｌの対応関係のように、各信号の電圧などの設定は、実際のスイッチング電源回路の設定と異なる場合がある。また、上記の説明では、貫通防止回路３６におけるデッドタイムを示していないが、このデッドタイムは、コンパレータ５１等の応答時間に比べて小さいため、トランジスタ２１〜２４に対する影響は少ない。

次に、上記のモード信号Ｓｍｄによる作用を説明する。
（動作モードに対する出力部の動作の説明）
図１１〜図１３は、Ｈブリッジ昇降圧型のスイッチング電源回路の出力部を示す。

この出力部は、スイッチ回路ＳＷ１〜ＳＷ４と、インダクタＬを含む。インダクタＬの一端であるノードＮ１にはスイッチ回路ＳＷ１を介して入力電圧Ｖｉｎが供給される。また、ノードＮ１はスイッチ回路ＳＷ２を介してグランドＧＮＤに接続される。インダクタＬの他端であるノードＮ２はスイッチ回路ＳＷ３を介してグランドＧＮＤに接続され、スイッチ回路ＳＷ４を介して出力電圧Ｖｏｕｔを出力する。

このような出力部による昇降圧モード、昇圧モード及び降圧モードの３ステートでの動作について説明する。例えば、出力電圧Ｖｏｕｔを３．２Ｖとしたとき、入力電圧Ｖｉｎが４．０Ｖ以上で降圧モード、入力電圧Ｖｉｎが２．８Ｖ＜Ｖｉｎ＜４Ｖで昇降圧モード、入力電圧Ｖｉｎが２．８Ｖ以下で昇圧モードで動作するように制御するものとする。

昇降圧モードでは、図１２に示すように、スイッチ回路ＳＷ１〜ＳＷ４を開閉制御してステート１〜ステート３に順次制御する。まず、ステート１でスイッチ回路ＳＷ１，ＳＷ３がオンされ、スイッチ回路ＳＷ２，ＳＷ４がオフされて電流Ｉ１が流れ、インダクタＬにエネルギーが蓄積される。

次いで、ステート２でスイッチ回路ＳＷ２，ＳＷ４がオンされ、同ＳＷ１，ＳＷ３がオフされて電流Ｉ２が流れ、インダクタＬに蓄積されたエネルギーが放出される。
次いで、ステート３でスイッチ回路ＳＷ１，ＳＷ４がオンされ、同ＳＷ２，ＳＷ３がオフされて電流Ｉ３が流れ、このサイクルが繰り返される。そして、各ステート１〜３のデューティを制御することにより昇降圧動作が行われる。

降圧モードでは、図１１に示すように、スイッチ回路ＳＷ１，ＳＷ２が交互にオンされ、スイッチ回路ＳＷ４がオン固定され、スイッチ回路ＳＷ３がオフ固定されて、ステート２とステート３が交互に繰り返される。そして、電流Ｉ２，Ｉ３が交互に流れて出力電圧Ｖｏｕｔが降圧される。

昇圧モードでは、図１３に示すように、スイッチ回路ＳＷ３，ＳＷ４が交互にオンされ、スイッチ回路ＳＷ１がオン固定され、スイッチ回路ＳＷ２がオフ固定されて、ステート１とステート３が交互に繰り返される。そして、電流Ｉ１，Ｉ３が交互に流れて出力電圧Ｖｏｕｔが昇圧される。そして、各モードではスイッチング制御されるスイッチ回路のデューティを制御することにより、出力電圧Ｖｏｕｔが３．２Ｖに維持される。

上記のように動作するＨブリッジ昇降圧ＤＣ／ＤＣコンバータでは、降圧モード及び昇圧モードでは、スイッチ回路ＳＷ１〜ＳＷ４のうち２つをスイッチングさせるため、４つのスイッチ回路をスイッチング制御する場合に比して、電力効率は向上する。一方、昇降圧モードではスイッチ回路ＳＷ１〜ＳＷ４がすべてスイッチング制御されるため、電力効率が悪い。また、ステート１でインダクタＬに蓄積されたエネルギーはステート２で出力電圧Ｖｏｕｔにほとんど寄与することなく放出されるので、電力効率が悪い。そこで、昇圧モードと降圧モードとの間に昇降圧モードを介することなく、昇圧モードから降圧モードへ、あるいは降圧モードから昇圧モードへ連続的に移行すると、電力効率を改善することが可能となる。

上記降圧モードでの入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの比は、ＤＣ／ＤＣコンバータのクロック周期をＴとし、ステート２の時間をｔ２とすると、
Ｖｏｕｔ／Ｖｉｎ＝（Ｔ−ｔ２）／Ｔ ・・・（１）
により表される。

また、上記昇圧モードでの入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの比は、ＤＣ／ＤＣコンバータのクロック周期をＴとし、ステート１の時間をｔ１とすると、
Ｖｏｕｔ／Ｖｉｎ＝Ｔ／（Ｔ−ｔ１） ・・・（２）
により表される。

上記（１）（２）式において、ｔ２，ｔ１を限りなく０に近づければ、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔが等しくなる。つまり、ステート２及びステート１の時間が極小となるように制御することができれば、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔがほぼ等しくなるように制御できるので、昇降圧モードは必要なくなる。

（本実施形態の説明）
上記したステート制御回路３４は、入力電圧Ｖｉｎの電圧変化に基づいてモード信号Ｓｍｄのパルス幅を変更する。そして、モード信号Ｓｍｄは、図８〜図１０に示すように、入力電圧Ｖｉｎが低下するにつれて、その立ち上がりタイミングが早くなり、Ｈレベルのパルス幅が増大する。

図８は、入力電圧Ｖｉｎが出力電圧Ｖｏｕｔより高い場合、すなわち降圧モードの動作を示す。このとき、図１に示すＲＳ−ＦＦ回路５２の出力信号Ｓｐｗｍとステート制御回路３４から出力されるモード信号ＳｍｄとがともにＨレベルとなることはないので、図３に示すＡＮＤ回路９４からＬレベルの信号Ｓｄ３が出力される。従って、駆動信号ＤＲ３，ＤＲ４はＬレベルに固定されるため、トランジスタ２３がオフ状態に固定されるとともに、トランジスタ２４がオン状態に固定される。

図３に示すＯＲ回路９３から出力される信号Ｓｄ１は、図１のＲＳ−ＦＦ回路５２の出力信号Ｓｐｗｍの立ち上がりに基づいてＬレベルとなり、モード信号Ｓｍｄの立ち上がりに基づいてＨレベルとなる。この信号Ｓｄ１に基づき駆動信号ＤＲ１が生成されるため、トランジスタ２１がオンオフ駆動される。なお、トランジスタ２２は、トランジスタ２１と相補的にオンオフ駆動される。

即ち、トランジスタ２１がオンされ、トランジスタ２２がオフされて、図１に示すステート３の状態となる。そして、トランジスタ２１がオフされ、トランジスタ２２がオンされて、図１に示すステート２の状態となる。

このような降圧モードでは、出力電圧Ｖｏｕｔに対し入力電圧Ｖｉｎが高くなるほどＬレベルのモード信号Ｓｍｄが出力される期間ｔｄが長くなり、駆動信号ＤＲ１がＬレベルとなる時間が相対的に長くなり、ステート２となる時間が長くなる。一方、入力電圧Ｖｉｎが出力電圧に近づくほどＬレベルのモード信号Ｓｍｄ出力される期間ｔｄが短くなり、駆動信号ＤＲ１がＬレベルとなる時間が相対的に短くなり、ステート３となる時間が長くなる。

そして、入力電圧Ｖｉｎが出力電圧Ｖｏｕｔに等しくなると、図９に示すように、モード信号Ｓｍｄの立ち上がりとＲＳ−ＦＦ回路５２の出力信号Ｓｐｗｍの立ち下がりのタイミングが一致し、駆動信号ＤＲ１はＨレベルに固定される。また、駆動信号ＤＲ３はＬレベルに固定されている。図１に示す第１トランジスタ２１はオン状態に維持されるとともに、第２トランジスタ２２はオフ状態に維持される。また、第３トランジスタ２３はオフ状態に維持され、第４トランジスタ２４はオン状態に維持される。

図９に示す状態から、入力電圧Ｖｉｎがさらに低下して出力電圧Ｖｏｕｔより低くなると、図１０に示す昇圧モードとなる。このとき、モード信号ＳｍｄがＬレベルとなる時間ｔｄがさらに短くなって、モード信号Ｓｍｄの立ち上がりタイミングが早くなる。

すると、図１に示すＲＳ−ＦＦ回路５２の出力信号Ｓｐｗｍの立ち下がりに先立ってモード信号Ｓｍｄが立ち上がり、出力信号Ｓｐｗｍとモード信号ＳｍｄがともにＨレベルとなるタイミングで図３に示すＡＮＤ回路９４の出力信号Ｓｄ３がＨレベルとなる。この信号Ｓｄ３に基づき駆動信号ＤＲ３が生成されるため、第３トランジスタ２３がオンオフ駆動される。なお、第４トランジスタ２４は、第３トランジスタ２３に対して相補的にオンオフ駆動される。

また、ＲＳ−ＦＦ回路５２の出力信号Ｓｐｗｍとモード信号ＳｍｄとがともにＬレベルとなることはないので、図３に示すＯＲ回路９３からＨレベルの信号Ｓｄ１が出力される。従って、駆動信号ＤＲ１，ＤＲ２はＨレベルに固定されるため、第１トランジスタ２１がオン固定されるとともに、第２トランジスタ２２がオフ固定される。

即ち、第３トランジスタ２３がオンされ、第４トランジスタ２４がオフされて、図１に示すステート１の状態となる。そして、第３トランジスタ２３がオフされ、第４トランジスタ２４がオンされて、図１に示すステート３の状態となる。

このような昇圧モードでは、出力電圧Ｖｏｕｔに対し入力電圧Ｖｉｎが低くなるほどＬレベルのモード信号Ｓｍｄが出力される期間ｔｄが短くなり、駆動信号ＤＲ３がＨレベルとなる時間が相対的に長くなり、ステート１となる時間が長くなる。一方、入力電圧Ｖｉｎが出力電圧Ｖｏｕｔに近づくほどＬレベルのモード信号Ｓｍｄが出力される期間ｔｄが長くなり、駆動信号ＤＲ３がＨレベルとなる時間が相対的に短くなり、ステート３となる時間が長くなる。

このような動作により、昇降圧モードを経ることなく、降圧モードから昇圧モードあるいは昇圧モードから降圧モードへ自動的に移行することが可能となる。従って、１つのサイクル中のステート数が２となる。このため、昇降圧モードにて動作するスイッチング電源回路に比してスイッチング動作が少なくなるため、電力損失が少なくなり、効率の低下を抑制することができる。

なお、図８〜図１０は、モード信号Ｓｍｄによる動作を説明するためのものであり、例えば誤差電圧Ｖｅｒとスロープ電圧Ｖｓｌの対応関係のように、各信号の電圧などの設定は、実際のスイッチング電源回路の設定と異なる場合がある。

図２に示すように、第１アンプ６３は分圧電圧Ｖｉｄと基準電圧Ｖｒｅｆとに基づいて第１差電圧Ｖ１を出力する。同様に、第２アンプ６４は、基準電圧Ｖｒｅｆと分圧電圧Ｖｉｄとに基づいて第２差電圧Ｖ２を出力する。そして、第１ＲＳ−ＦＦ回路７４は、クロック信号Ｍｃｋから第１差電圧Ｖ１に応じた遅延時間ＤＬ１経過後に出力信号Ｓ１１を立ち下げる。一方、第２ＲＳ−ＦＦ回路７５は、クロック信号Ｍｃｋから第２差電圧Ｖ２に応じた遅延時間ＤＬ２経過後に出力信号Ｓ１２を立ち上げる。

そして、信号Ｓ１１が立ち下がるタイミングが、信号Ｓ１２が立ち上がるタイミングより早い、つまり遅延時間ＤＬ１が遅延時間ＤＬ２より短いとき、マスク信号Ｓｍｋが出力される。一方、信号Ｓ１１が立ち下がるタイミングが、信号Ｓ１２が立ち上がるタイミングより遅い、つまり遅延時間ＤＬ１が遅延時間ＤＬ２より長いとき、モード信号Ｓｍｄが出力される。

つまり、分圧電圧Ｖｉｄが基準電圧Ｖｒｅｆより高いときにマスク信号Ｓｍｋが出力され、分圧電圧Ｖｉｄが基準電圧Ｖｒｅｆより低いときにモード信号Ｓｍｄが出力される。従って、基準電圧Ｖｒｅｆは、入力電圧Ｖｉｎの変動に応じて、マスク信号Ｓｍｋとモード信号Ｓｍｄのうちの何れか一方を選択的に出力する基準の電圧となる。この基準の電圧は、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔに応じて設定されている。

上記したように、マスク信号Ｓｍｋは、図１に示すＰＷＭ信号生成回路３２から出力されるＰＷＭ制御信号Ｓｐｗｍの一部をマスクする、例えばトランジスタ２１のオン時間をＰＷＭ制御信号Ｓｐｗｍのパルス幅よりも短くすることにより、オン時間をコンパレータ５１等の応答速度に依存しないようにするものである。トランジスタ２１がオンする状態はステート３である。つまり、ステート３を極小な時間まで制御することができる。この動作は、入力電圧Ｖｉｎが出力電圧より高くそれらの差が大きい場合（Ｖｉｎ≫Ｖｏｕｔ）の場合に優れた効果を奏する。

入力電圧Ｖｉｎが低下して出力電圧Ｖｏｕｔに近づいた場合（Ｖｉｎ＞Ｖｏｕｔ）、上記の応答速度による影響は少なくなる。モード信号Ｓｍｄは、ステート１の時間とステート２の時間を極小な時間まで制御するためのものである。そして、モード信号Ｓｍｄを有効にして昇圧モードと降圧モードを切り替えることで、スイッチング電源回路の効率向上を図ることができる。

従って、上記した基準の電圧は、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔにより、入力電圧Ｖｉｎが出力電圧Ｖｏｕｔより高いときにマスク信号Ｓｍｋが出力され、入力電圧Ｖｉｎが出力電圧Ｖｏｕｔに近づいたときにモード信号Ｓｍｄが出力されるように設定されている。

更には、基準の電圧は、入力電圧Ｖｉｎが出力電圧Ｖｏｕｔより高く、コンパレータ５１等の応答速度よりも短いパルス幅の制御信号Ｓｐ２が必要となるときに、モード信号Ｓｍｄに変えてマスク信号Ｓｍｋが出力されるように設定されればよい。つまり、基準の電圧は、ＰＷＭ制御信号Ｓｐｗｍを生成するために必要な回路素子の応答速度に応じて設定されればよい。

上記のステート制御回路３４は、マスク信号Ｓｍｋとモード信号Ｓｍｄの何れか一方を出力するように構成されている。これは以下の理由によるものである。
上記したように、図３に示す制御信号生成回路３５は、信号Ｓｐ２とモード信号Ｓｍｄに基づいて、制御信号Ｓｄ１，Ｓｄ３を生成する。信号Ｓｐ２は、出力電圧Ｖｏｕｔに応じて、トランジスタ２１〜２４のオンオフ時間を設定するＰＷＭ信号である。

モード信号ＳｍｄがＨレベルのとき、ＯＲ回路９３は、Ｈレベルの制御信号Ｓｄ１を出力する。また、ＡＮＤ回路９４は、ＰＷＭ信号Ｓｐ２に基づいて制御信号Ｓｄ３を出力する。従って、制御信号Ｓｄ１に基づいて図１に示すトランジスタ２１，２２がオン又はオフに固定され、制御信号Ｓｄ３に基づいてトランジスタ２３，２４がオンオフ制御される。これらトランジスタ２１〜２４の状態、即ち出力部１１の状態は、昇圧モードにおける状態である。

一方、モード信号ＳｍｄがＬレベルのとき、ＯＲ回路９３は、ＰＷＭ信号Ｓｐ２に基づいて制御信号Ｓｄ１を出力する。また、ＡＮＤ回路９４は、Ｌレベルの制御信号Ｓｄ３を出力する。従って、制御信号Ｓｄ１に基づいて図１に示すトランジスタ２１，２２がオンオフ制御され、制御信号Ｓｄ３に基づいてトランジスタ２３，２４がオン又はオフに固定される。これらトランジスタ２１〜２４の状態、即ち出力部１１の状態は、降圧モードにおける状態である。

つまり、モード信号Ｓｍｄは、降圧モードと昇圧モードとを切り替えるための信号であるといえる。そして、Ｈレベルのクロック信号ＰｃｋによりＬレベルのモード信号Ｓｍｄ、つまり降圧モードとなり、入力電圧Ｖｉｎに応じた時間経過後にＨレベルのモード信号Ｓｍｄ、つまり昇圧モードとなる。

図１に示すＰＷＭ信号生成回路３２から出力されるＬレベルの出力信号Ｓｐｗｍに対して、Ｈレベルのモード信号Ｓｍｄは、それらに基づく制御信号Ｓｄ１を強制的にＨレベルにする、即ち第４トランジスタ２４を強制的にオフする信号である。この第４トランジスタ２４がオフした状態は、ステート３である。

一方、マスク信号Ｓｍｋは、図１に示すコンパレータ５１等の応答速度の影響を解決するため、クロック信号Ｐｃｋから入力電圧Ｖｉｎに応じた期間、トランジスタ２１をオフする、所謂Ｔｏｎ時間を短縮する信号である。降圧モードにおいて、トランジスタ２１をオフすることは、ステート３からステート２へと遷移させることである。

つまり、モード信号Ｓｍｄは、出力部１１を強制的にステート２からステート３へと変更する。一方、マスク信号Ｓｍｋは、出力部１１を強制的にステート３からステート２へと変更する。この結果、クロック信号Ｐｃｋによる１サイクルにおいて、ステート２とステート３とが交互にそれぞれ２回行われる状態を作り出す。この状態は、スイッチング電源回路を、クロック信号Ｐｃｋの周波数の２倍の周波数で動作させることと等価である。従って、マスク信号Ｓｍｋとモード信号Ｓｍｄの何れか一方を出力するようにステート制御回路を構成ことで、マスク信号Ｓｍｋとモード信号Ｓｍｄにより動作するスイッチング電源回路の誤動作を防止する。

以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）ステート制御回路３４は、入力電圧Ｖｉｎと基準電圧Ｖｒｅｆとに基づいて、入力電圧Ｖｉｎが出力電圧より高い（Ｖｉｎ≫Ｖｏｕｔ）のときにマスク信号Ｓｍｋを出力する。制御信号生成回路３５は、出力電圧Ｖｏｕｔに基づいて生成されたＰＷＭ制御信号Ｓｐｗｍのパルスの一部をマスク信号ＳｍｋによりマスクしてＰＷＭ制御信号Ｓｐｗｍより短いパルス幅の制御信号Ｓｐ２を生成する。この制御信号Ｓｐ２により、出力部１１のトランジスタ２１〜２４が、その時の動作モードに応じてオンオフ制御される。ＰＷＭ制御信号Ｓｐｗｍのパルス幅は、コンパレータ５１等の応答速度による遅延時間を含む、即ち応答速度に依存する。これに対し、マスク信号Ｓｍｋによりパルス幅の短い制御信号Ｓｐ２を生成することで、この制御信号Ｓｐ２のパルス幅は、コンパレータ５１等の応答速度よりも短くなる。この結果、出力電圧Ｖｏｕｔを制御可能な入力電圧Ｖｉｎの範囲を広くすることができる。また、入力電圧Ｖｉｎの範囲を、マスク信号Ｓｍｋを用いない場合と同じにすれば、スイッチング周波数を高くすることができる。

（２）昇降圧動作の１サイクル中にステート１とステート２の動作がある昇降圧モードを経ることなく、昇圧モードから降圧モードへ、あるいは降圧モードから昇圧モードへ直接に移行させることができる。従って、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔの電位差が小さいとき、昇降圧動作の電力効率を向上させることができる。

（３）ステート制御回路３４は、入力電圧Ｖｉｎに応じて、マスク信号Ｓｍｋとモード信号Ｓｍｄとのうちの何れか一方を選択的に出力する。つまり、１つのスイッチングサイクルにおいて、マスク信号Ｓｍｋ及びモード信号Ｓｍｄの何れか１つのみが存在する。この結果、１つのスイッチングサイクルにマスク信号Ｓｍｋとモード信号Ｓｍｄの双方が存在することによる誤作動を防止することができる。

（４）入力電圧Ｖｉｎの変化に応じて、昇圧モードから降圧モードへ、あるいは降圧モードから昇圧モードへ連続的にかつ自動的に移行させることができる。
（５）昇圧モード及び降圧モードでは、一つだけのトランジスタをオンオフ制御するので、スイッチング素子のオンオフ制御による電力損失を削減して、電力効率を向上させることができる。

（６）入力電圧Ｖｉｎと出力電圧Ｖｏｕｔが等しいとき、トランジスタをオンオフ駆動することなく、ステート３を維持するので、スイッチング素子のオンオフ制御による電力損失を削減して、電力効率を向上させることができる。

尚、上記実施形態は、以下の態様で実施してもよい。
・上記実施形態のステート制御回路３４は、入力電圧Ｖｉｎと基準電圧Ｖｒｅｆとに基づいてマスク信号Ｓｍｋとモード信号Ｓｍｄを選択的に出力する。これに対し、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔに基づいてマスク信号Ｓｍｋとモード信号Ｓｍｄを生成するようにしてもよい。例えば、図１４に示すステート制御回路３４ａは、入力電圧Ｖｉｎを抵抗６１，６２の抵抗比により分圧した分圧電圧Ｖｉｄと、出力電圧Ｖｏｕｔを抵抗８２，８３の抵抗比により分圧した分圧電圧Ｖｏｄとをアンプ６３，６４に供給する。また、入力電圧Ｖｉｎを分圧し、その分圧電圧と出力電圧Ｖｏｕｔをアンプ６３，６４に供給する構成としてもよい。

・上記実施形態は同期整流方式のスイッチング電源回路であるが、非同期整流方式のスイッチング電源回路に具体化してもよい。例えば、図１に示すトランジスタ２２をアノードがグランドＧＮＤに接続されたダイオードとして動作させるように接続するとともに、トランジスタ２４をアノードがノードＮ２に接続されたダイオードとして動作させるように接続する。また、トランジスタ２２，２４に変えてダイオードを接続するとともに、貫通防止回路３６を省略するとともに、制御信号生成回路３５の出力信号Ｓｄ１，Ｓｄ３を制御信号としてトランジスタ２１，２３に供給する。このようにスイッチング電源回路を構成しても、上記実施形態と同様の効果が得られる。

・トランジスタ２１〜２４をＭＯＳトランジスタとしたが、バイポーラトランジスタ、Ｂｉ−ＣＭＯＳトランジスタを用いても良い。また、トランジスタ２１〜２４の全てをＰチャネルＭＯＳトランジスタとする、又はトランジスタ２１〜２４の全てをＮチャネルＭＯＳトランジスタとしてもよい。これらの変更に応じて制御部１２（貫通防止回路３６等）の構成が変更されることは言うまでもない。

・トランジスタとしてトランジスタ２１〜２４を用いたがトランジスタ２１〜２４はそれぞれＭＯＳトランジスタで構成したが、他のスイッチ素子を使用してもよい。
・図１に示すアンプ４３に供給する基準電圧と、図２に示すアンプ６３，６４に供給する基準電圧を、異なる基準電源を用いて生成するようにしてもよい。また、アンプ４３に供給する基準電圧と、図２に示すアンプ６３，６４に供給する基準電圧を、互いに異なる電圧に設定してもよい。

１１ 出力部
１２ 制御部（制御回路）
２１〜２４ トランジスタ（スイッチ）
２５ インダクタ
３１ 誤差信号生成回路
３２ ＰＷＭ信号生成回路
３３ 発振器
３４ ステート制御回路（第１制御部）
３５ 制御信号生成回路（第２制御部）
３６ 貫通防止回路（第２制御部）
Ｓｍｄ モード信号（第１信号）
Ｓｍｋ マスク信号（第２信号）
Ｖｉｎ 入力電圧
Ｖｏｕｔ 出力電圧
Ｐ１，Ｐ２ 端子（入力端、出力端）

Claims (6)

1. 昇降圧型のスイッチング電源の制御回路であって、
   昇圧モードと降圧モードとを切り替えるための第１信号、及び入力電圧が印加される端子とインダクタとの間のスイッチのオン期間を制御するための第２信号の何れか一方を、前記入力電圧に応じて選択的に出力する第１制御部と、
   前記第１制御部から出力される第１信号及び第２信号の何れか一方と前記出力電圧の変動に応じて、前記スイッチング電源をスイッチングさせる第２制御部と
   を有することを特徴とする制御回路。
2. 前記第１制御部は、
   前記出力電圧の変動を検出するための素子の応答速度に対応した基準の電圧と前記入力電圧との大小関係に応じて、前記第１信号及び前記第２信号の何れか一方を選択的に出力する
   ことを特徴とする請求項１に記載の制御回路。
3. 前記第１制御部は、
   前記基準の電圧に対して前記入力電圧が大きい場合に、前記第２信号を出力することを特徴とする請求項２に記載の制御回路。
4. 前記出力電圧に比例した電圧と基準電圧との差に応じた誤差電圧を出力する誤差信号生成回路と、
   前記誤差電圧に基づいて、前記出力電圧の変動に応じてパルス幅を変更した制御信号のデューティを変更するＰＷＭ信号生成回路と、
   を含むことを特徴とする請求項１〜３のうちの何れか一項に記載の制御回路。
5. インダクタの第１端子を入力電圧が入力される入力端と接地端とにそれぞれ接続する第１及び第２のスイッチと、前記インダクタの第２端子を接地端と出力電圧を出力する出力端とにそれぞれ接続する第３及び第４のスイッチとを有する出力部と、
   前記スイッチをオンオフ制御する制御信号を生成する制御部と
   を有し、
   前記制御部は、
   昇圧モードと降圧モードとを切り替えるための第１信号、及び入力電圧が印加される端子とインダクタとの間のスイッチのオン期間を制御するための第２信号の何れか一方を、前記入力電圧に応じて選択的に出力する第１制御部と、
   前記第１制御部から出力される第１信号及び第２信号の何れか一方と前記出力電圧とに応じて、前記スイッチをスイッチングさせる第２制御部と
   を有する昇降圧型のスイッチング電源。
6. 昇降圧型のスイッチング電源の制御方法であって、
   昇圧モードと降圧モードとを切り替えるための第１信号、及び入力電圧が印加される端子とインダクタとの間のスイッチのオン期間を制御するための第２信号の何れか一方を、前記入力電圧に応じて第１制御部から選択的に出力させ、
   前記第１制御部から出力される第１信号及び第２信号の何れか一方と前記出力電圧とに応じて、前記スイッチング電源をスイッチングさせる
   ことを特徴とする制御方法。

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