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JP2011015111A - 入出力インターフェース回路、集積回路装置および電子機器 - Google Patents

入出力インターフェース回路、集積回路装置および電子機器 Download PDF

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Abstract

【課題】 入出力インターフェース回路におけるラッチアップの発生を確実に防止すること。
【解決手段】 本発明の入出力インターフェース回路は、入出力端子Ｔ１と、入力バッファー１０２と、フローティングウエル領域Ｎ４に形成される第１導電型の第１ＭＯＳトランジスタＭＰ１（ＦＮＷＬ）を有し、入出力端子を経由して外部に信号を出力するための出力バッファーＩＮＶ１と、静電保護回路３９０と、フローティングウエル電位調整回路１０８と、を含み、前記静電保護回路は、第１抵抗Ｒ１と、第１抵抗Ｒ１の他端と高レベル電源電位ＶＤＤとの間に接続されるダイオードＤ１と、を有し、フローティングウエル電位調整回路１０８は、入出力端子Ｔ１に一端が接続される第２抵抗Ｒ２と、第２抵抗Ｒ２の他端に一端が接続され、他端がフローティングウエル領域Ｎ４に接続され、ゲートに高レベル電源電位ＶＤＤが接続される、第１導電型の第２ＭＯＳトランジスタＭＰ２（ＦＮＷＬ）と、を有する。
【選択図】 図１

Description

本発明は、入出力インターフェース回路、集積回路装置および電子機器等に関する。
集積回路装置の静電保護回路は、例えば、特許文献１および特許文献２に記載されている。特許文献１には、入出力パッド（信号入力および信号出力のための共通端子）に過大な電圧が印加された場合に、抵抗およびダイオードを経由して、電源線やグランド線に過渡電流を流すことによって、内部回路を静電破壊から保護する静電保護回路が記載されている。
また、特許文献２には、いわゆるフローティングＮウエル技術を用いて、電圧トレラント回路を構成した静電保護回路が記載されている。電圧トレラント回路は、特に定義があるわけではないが、例えば、内部回路の電源電圧ＶＤＤよりも高い電圧が入出力パッド等に入力されたときに、入力側から電源側に不要な電流が流れない回路構成を採用し、これによって、電圧に対する耐性を向上させた入出力インターフェース回路である。
また、フローティングＮウエル技術とは、例えば、ＰＭＯＳトランジスタが形成されるＮウエル領域の電位を高レベル電源電位ＶＤＤに固定せずに、適応的にそのＮウエル電位を調整可能とすることによって、ＶＤＤを超える過大な静電サージ等がＰＭＯＳトランジスタのソースに印加されたときに、そのソース（Ｐ型不純物領域）とＮウエルとの間に存在する寄生ダイオードのオンを防止し、その寄生ダイオードを経由して電源線（ＶＤＤ線）に大きな過渡電流が流れることを防止し、回路の誤動作ならびに素子や配線の破壊等を未然に防止する、電圧トレラント回路の構成手法の一つである。
特開平１０−４１４５７号公報 特開２０００−７７９９６号公報
抵抗およびダイオードを経由して電源線やグランド線に過渡電流を流す静電保護回路と、フローティングＮウエル技術を用いた電圧トレラント回路とを併用した入力インターフェース回路を使用すると、静電破壊耐性やＥＳＤイミュニティを向上できるが、この入力インターフェース回路では、ラッチアップが生じる場合がある。
本発明の少なくとも一つの態様によれば、例えば、少なくとも一つの抵抗および少なくとも一つのダイオードを用いた静電保護回路と、フローティングウエル技術を用いた電圧トレラント回路とを併用した入出力インターフェース回路におけるラッチアップの発生を確実に防止することができる。
（１）本発明の入出力インターフェース回路の一態様は、信号の入力および出力のための入出力端子と、前記入出力端子を経由して外部から入力される信号を受ける入力バッファーと、フローティングウエル領域に形成される第１導電型の第１ＭＯＳトランジスタを有すると共に、前記入出力端子を経由して外部に信号を出力するための出力バッファーと、前記入出力端子と高レベル電源電位との間に接続される静電保護回路と、前記フローティグウエル領域の電位を調整するためのフローティングウエル電位調整回路と、を含み、前記静電保護回路は、前記入出力端子に一端が接続される第１抵抗と、前記第１抵抗の他端と前記高レベル電源電位との間に接続されるダイオードと、を有し、前記フローティングウエル電位調整回路は、前記入出力端子に一端が接続される第２抵抗と、前記第２抵抗の他端に一端が接続され、他端が前記フローティングウエル領域に接続され、ゲートに前記高レベル電源電位が接続される、第１導電型の第２ＭＯＳトランジスタと、を有する。
例えば、入出力端子に正極性のサージ電圧が印加されると、静電保護回路を経由して、高レベル電源電圧ラインに向けて電流が流れ、静電保護回路に含まれる抵抗（例えば、電流制限抵抗）に電圧降下が生じる。仮に、静電保護回路に含まれる電流制限抵抗がフローティングウエル電位調整回路における保護抵抗（例えば静電保護抵抗）も兼ねている場合には、その電圧降下によって、フローティングウエル領域に寄生する寄生ＰＮＰトランジスタのベース・エミッタ間が順バイアスされてオンし、これによって、寄生サイリスタがオンしてラッチアップが生じる場合がある。
これに対して、本実施形態では、静電保護回路における抵抗（第１抵抗）と、フローティングウエル電位調整回路（基板電位調整回路）における抵抗（第２抵抗）とが分離されているため、入出力端子に正極性のサージ電圧が印加されたことによってサージ電流が流れ、第１抵抗に電圧降下が生じたとしても、第２抵抗には電流は流れない。よって、フローティングウエル領域に寄生する寄生ＰＮＰトランジスタのベース・エミッタ間が順バイアスされることがなく、オフ状態を保つことから、寄生サイリスタがオンしない。したがって、ラッチアップの発生が確実に防止される。
（２）本発明の入出力インターフェース回路の他の態様では、前記フローティングウエル電位調整回路は、さらに、前記第２抵抗の他端にゲートが接続され、一端が前記高レベル電源電位に接続され、他端が前記フローティングウエル領域に接続される、第１導電型の第３ＭＯＳトランジスタを、有する。
フローティングウエル電位調整回路は、第１導電型の第３ＭＯＳトランジスタを有してもよい。上記の（１）に記載される第２ＭＯＳトランジスタは、入出力端子に、例えば、高レベル電源電圧ＶＤＤを超える静電サージが入力されたときにオンして、フローティングウエルの電位を例えば、入出力端子の電位とほぼ同等の電位に維持し、ソースまたはドレインと、ウエルとの間に形成される寄生ダイオードの順バイアスを防止して不要な電流が流れないようにする。
一方、本態様で追加される第３ＭＯＳトランジスタは、例えば入出力端子の電圧がＶＤＤ以下の場合にオンして、フローティングウエルの電位を例えば、高レベル電源電位（ＶＤＤ）に維持し、ソースまたはドレインと、ウエルとの間に形成される寄生ダイオードを逆バイアスする。これによって、不要な電流が流れないことが保証される。よって、入出力回路の信頼性がさらに向上する。
（３）本発明の集積回路装置の一態様は、上記の入出力インターフェース回路を含む。
上述のとおり、本発明の入出力インターフェース回路の少なくとも一つの態様によれば、少なくとも一つの抵抗および少なくとも一つのダイオードを用いた静電保護回路と、フローティングウエル技術を用いた電圧トレラント回路とを併用した入出力インターフェース回路におけるラッチアップの発生を、確実に防止することができる。よって、本発明にかかる入出力インターフェース回路を搭載する集積回路装置（ＩＣ）は、十分な静電保護特性ならびにＥＳＤイミュニティを有しており、したがって、信頼性の高い集積回路装置（ＩＣ）が実現される。
（４）本発明の電子機器の一態様は、上記の集積回路装置を含む。
本発明にかかる集積回路装置（ＩＣ）は信頼性に優れるため、本発明にかかる集積回路装置（ＩＣ）を搭載する電子機器の信頼性も同様に向上する。
本発明の入出力インターフェース回路の一例の構成（ならびに、この入出力インターフェース回路を有する集積回路装置の構成）を示す図 図１に示される入出力インターフェース回路が形成された集積回路装置の断面図 入出力インターフェース回路の構成例と動作例、ならびにラッチアップについて説明するための図 図３の入出力インターフェース回路において生じる寄生サイリスタを示す回路図 図３に示されるラッチアップの発生メカニズムを説明するための、集積回路装置の断面図
次に、本発明の実施形態について、図面を参照して説明する。なお、以下に説明する本実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成のすべてが、本発明の解決手段として必須であるとは限らない。
本発明の実施形態の構成について説明する前に、まず、静電保護回路と電圧トレラント回路を併用した入出力インターフェース回路の構成例と動作例、ならびに、この入出力インターフェース回路に発生するラッチアップについて、図３〜図５を用いて説明する。
（入出力インターフェース回路の構成例と動作例およびラッチアップについての説明）
図３は、入出力インターフェース回路におけるラッチアップについて説明するための図である。図３に示される入出力インターフェース回路４００は、集積回路装置（ＩＣ）４１０に設けられており、集積回路装置（ＩＣ）４１０は、電子機器４２０に搭載されている。
入出力インターフェース回路４００は、入出力端子Ｔ１と、電源端子（ＶＤＤ端子）Ｔ２と、入出力端子Ｔ１を経由して外部に信号を出力するための出力バッファーＩＮＶ１と、入出力端子Ｔ１を経由して外部から入力される信号を受ける入力バッファー（例えば、トライステートバッファー）１０２と、静電保護回路３９０（抵抗（静電保護抵抗：具体的には例えば電流制限抵抗）Ｒ１と、ダイオードＤ１とを含む）と、フローティングＮウエル（ＦＮＷＬ：広義には基板）の電位を調整するためのフローティングＮウエル電位調整回路（基板電位調整回路）１０８と、を有する。なお、フローティングウエルの導電型はＮ型に限定されるものではないが、ここでは、フローティングウエルとしてＮウエルが使用されるものとして説明する。
フローティングＮウエル電位調整回路１０８は、フローティングＮウエル（ＦＮＷＬ）に形成される２つのＰＭＯＳトランジスタ（ＭＰ２（ＦＮＷＬ），ＭＰ３（ＦＮＷＬ））を含む。抵抗Ｒ１は、フローティングＮウエル電位調整回路１０８のための静電保護抵抗を兼ねている。
図３の入出力インターフェース回路では、入出力端子Ｔ１は、入力端子と出力端子を兼ねている。また、図３の入出力インターフェース回路は、入力バッファー１０２および出力バッファーＩＮＶ１を有する、双方向のインターフェース回路である。入力バッファー１０２と出力バッファーＩＮＶ１は、相補的に動作する。すなわち、いずれか一方のバッファーがオンしているときは、他方のバッファーはオフ状態を維持する。入力バッファー１０２は、例えばトライステートバッファーであり、制御信号ＥＮがアクティブレベルとなることによって、入力バッファー１０２の出力ノードは、ハイインピーダンス状態となる。
入力バッファー１０２は、入出力端子Ｔ１に入力される入力信号を、内部回路１０４に伝達する。出力バッファーＩＮＶ１は、例えば、ＣＭＯＳを用いたＣＭＯＳバッファーで構成することができ、この出力バッファーＩＮＶ１は、フローティングＮウエル（ＦＮＷＬ）に形成される、Ｐ型の第１ＭＯＳトランジスタＭＰ１（ＦＮＷＬ）と、Ｎ型のＭＯＳトランジスタＭＮ１と、を有する。Ｐ型の第１ＭＯＳトランジスタＭＰ１（ＦＮＷＬ）およびＮ型のＭＯＳトランジスタＭＮ１の各々のオン／オフは、ロジック回路１０６から出力される２つの制御信号（相補信号）の各々によって制御される。
なお、「ＭＰ１（ＦＮＷＬ）」という表記は、「フローティングＮウエルに形成された第１のＰＭＯＳトランジスタである」ことを表している（他のトランジスタに関する表記も同様である）。
また、静電保護用のダイオードＤ１は、入力バッファー１０２の入力ノードである第１ノードＮ１と、高レベル電源電位（ＶＤＤ）ノードである第２ノードＮ２との間に設けられている。また、静電保護用のダイオードＤ２は、第１ノードＮ１と低レベル電源電位ノードＮ３（例えばＧＮＤ）との間に接続されている。ダイオードＤ１は、入出力端子Ｔ１に、高レベル電源電位ＶＤＤを超える過大な正極性の電圧（正極性ノイズ）ＱＥ１が入力されたときにオンして、その過大な電圧ＱＥ１によって生じる過渡電流を、ＶＤＤ供給線（ＶＤＤライン）に速やかに逃がす働きをする。また、ダイオードＤ２は、入出力端子Ｔ１に、低レベル電源電位ＶＳＳ（ＧＮＤ）を下回る負極性の電圧（負極性ノイズ）ＱＥ２が入力されたときにオンして、第３ノード（ＶＳＳノード）Ｎ３を経由して電流を流すことによって、その負極性電圧ＱＥ２をＶＳＳ（＝ＧＮＤ）に逃がす働きをする。
また、フローティングＮウエル（ＦＮＷＬ：広義には基板）の電位を調整するためのフローティングＮウエル電位調整回路（基板電位調整回路）１０８は、フローティングＮウエル領域（ＦＮＷＬ）に形成されるＰ型の第２ＭＯＳトランジスタＭＰ２（ＦＮＷＬ）と、フローティングＮウエル領域（ＦＮＷＬ）に形成されるＰ型の第３ＭＯＳトランジスタＭＰ３（ＦＮＷＬ）と、により構成される。
第２ＭＯＳトランジスタＭＰ２（ＦＮＷＬ）は、第１抵抗Ｒ１の他端ノードである第５ノードＮ５と、フローティングＮウエル（ＦＮＷＬ）の電位ノードである第４ノードＮ４と、との間に設けられる。第２ＭＯＳトランジスタＭＰ２（ＦＮＷＬ）のゲートには、高レベル電源電位ＶＤＤが接続されている。この第２ＭＯＳトランジスタＭＰ２（ＦＮＷＬ）は、入出力端子Ｔ１に、高レベル電源電位ＶＤＤを超える電圧が印加されたときにオンして、フローティングＮウエル領域ＦＮＷＬ（つまり第４ノードＮ４）に、第５ノードＮ５の電圧を印加する。
また、第３ＭＯＳトランジスタＭＰ３（ＦＮＷＬ）も同様に、第４ノードＮ４と第５ノードＮ５との間に設けられる。この第３ＭＯＳトランジスタＭＰ３（ＦＮＷＬ）は、入出力端子Ｔ１の電圧レベルが、高レベル電源電位（ＶＤＤ）以下であるとき（つまり、入出力端子Ｔ１の入力電圧Ｖｉｎ≦ＶＤＤのとき）にオンして、フローティングＮウエル領域（ＦＮＷＬ）に、例えば、高レベル電源電圧ＶＤＤを印加する。
入出力インターフェース回路４００は、電圧に対する十分な耐性を有する、トレラント構造をもつ電圧トレラント回路（入力トレラント回路とも呼ばれる）である。このトレラント構造は、フローティングウエル技術を用いて実現される。
ここで、「フローティングウエル領域」とは、「電位が固定されておらず、適応的にその電位を調整可能なウエル領域（広義には半導体基板であり、トランジスタ要素が形成される半導体領域（一般的にはＮ型またはＰ型のいずれか）」である。ウエルの電位を、例えばＶＤＤに固定した場合、入出力端子に過大な電圧（静電サージやノイズ等）が入力されたときに、その過大な電圧によって生じる過渡電流がＶＤＤ側に向けて流れるが、この電流に関しては、電流量を制限する要素が何も無いことから過大な電流が流れて、例えば配線が溶断し素子の破壊が生じ、あるいはラッチアップの要因となる場合がある。また、寄生ダイオードがオンすると、そのダイオードの順方向電圧分だけＮウエル電位が低下し、これによってフローティングウエルに形成されるＭＯＳトランジスタのＶｔｈ（閾値電圧）に変動が生じる。そこで、ウエル領域の電位を固定せずに、状況に応じて電位を調整可能とし、これによって寄生ダイオードのオンを阻止し、過大な電流による素子破壊や閾値の変動等を防止し、これによって電圧トレラント回路を構成する。これがフローティングウエルを採用する理由である。
例えば、入出力端子Ｔ１に過大な正極性の電圧（高電位電源電圧ＶＤＤを超える電圧）ＱＥ１が印加されると、上述のとおり、第２ＭＯＳトランジスタＭＰ２（ＦＮＷＬ）がオンして、フローティングＮウエル領域ＦＮＷＬ（つまり第４ノードＮ４）に、第５ノードＮ５の電圧（つまり、正極性の電圧ＱＥ１）を印加する。第４ノードＮ４と第６ノードＮ６との間には寄生ダイオードＱ２が存在するが、第６ノードＮ６（寄生ダイオードＱ２のアノード）および第４ノードＮ４（寄生ダイオードＱ２のカソード）が共に正極性の電圧ＱＥ１となり、寄生ダイオードＱ２に順方向電圧が発生しないことから、寄生ダイオードＱ２のオンが確実に防止される。なお、第４ノードＮ４と第７ノードＮ７の間には、寄生ダイオードＮ７が存在するが、第４ノードＮ４の電位はＱＥ１（＞ＶＤＤ）であり、第７ノードＮ７の電位はＶＤＤであることから、この寄生ダイオードＮ７は逆バイアスされ、したがって、オフしたままである。
また、例えば、入出力端子Ｔ１の電位がＶＤＤ以下の場合には、上述のとおり、第３ＭＯＳトランジスタＭＰ３（ＦＮＷＬ）がオンして、フローティングＮウエル領域ＦＮＷＬ（つまり第４ノードＮ４）に、ＶＤＤを印加する。第４ノードＮ４（寄生ダイオードＱ２のカソード）がＶＤＤ（最高電位）に維持されることから、寄生ダイオードＱ２は逆バイアスされ、よって寄生ダイオードＱ２はオフ状態を保つ。同様に、寄生ダイオードＱ１も、第４ノードＮ４（カソード）および第７ノードＮ７（アノード）が共にＶＤＤとなることから、オフ状態を保つ。このように、フローティングＮウエル電位調整回路１０８によって基板電位（フローティングＮウエル電位）を常に最適化することによって、入出力端子Ｔ１の電位に関係なく、寄生ダイオードＱ１，Ｑ２がオンすることを確実に防止し、不要な寄生ダイオードの順方向電流が流れないようにすることができ、よって、回路の電圧耐性（信頼性）を高めることができる。
（ラッチアップの説明）
次に、図３の入出力インターフェース回路に生じるラッチアップについて、図４を用いて説明する。図４は、図３の入出力インターフェース回路において生じる寄生サイリスタを示す回路図である。図４においては、ＶＤＤ端子Ｔ２に入力される電源電圧ＶＤＤが０Ｖになっている。
図４に示されるように、寄生ＰＮＰトランジスタＰＢＪおよび寄生ＮＰＮトランジスタＮＢＪによって寄生サイリスタが形成される。寄生ＰＮＰトランジスタＰＢＪがオンすると、寄生サイリスタがオンして、ラッチアップが生じる。このラッチアップは、入出力端子Ｔ１に、電源電圧ＶＤＤ以上の電圧が印加される場合に生じ易い。例えば、電源電圧ＶＤＤ（の供給線）が何らかの理由で０Ｖ（０Ｖ付近の電位）となっている状態で、入出力端子Ｔ１に電圧が印加される場合（この印加電圧は、静電サージとは限らず、集積回路装置（ＩＣ）の通常動作時に印加される正常範囲内の電圧レベルの電圧である場合もある）にラッチアップが生じ得る。電源電圧ＶＤＤが０Ｖに短絡され、かつ、入出力端子Ｔ１に、抵抗Ｒ１に電流を流すことができる程度のレベルの電圧が印加されるという状況は、例えば、図４の左上に示されるように、ＶＤＤの入力ラインが断線し、かつＶＤＤ端子Ｔ２につながるＶＤＤ供給ラインに導電性異物ＯＢが接続されて、これによって、ＶＤＤ供給線が０Ｖに短絡された状態で、入出力端子Ｔ１に、通常の入力電圧（ハイレベル電圧）が印加される、というような場合に生じ得る。また、例えば、信号の入出力端子が他のチップと共有されており、電源電圧は０Ｖの状態で、入出力端子Ｔ１にＨレベルの信号が入力されるような場合にも、ラッチアップが生じ得る。また、電源電圧ＶＤＤがチップに供給されている状態であっても、入出力端子に電源電圧ＶＤＤ以上のスパイクノイズ等が入力されるような場合においても、ラッチアップが生じ得る。
以下、具体的に説明する。図４の回路では、静電保護回路３９０を構成する抵抗（静電保護抵抗あるいは入力抵抗であり、例えば電流制限機能をもつ抵抗）Ｒ１が、入力バッファー１０２の保護のために、ならびにフローティングＮウエル電位調整回路１０８の保護のために、共通に使用されている。
このため、入出力端子Ｔ１に電圧が印加されて、その入出力端子Ｔ１からＶＤＤの供給端子Ｔ２（そのときのＶＤＤは、上記のとおり例えば０Ｖになっている）に向けて電流Ｉ１が流れると、その抵抗Ｒ１の両端に発生する電圧降下の影響を受けた電圧が、必然的にフローティングＮウエル電位調整回路１０８にも伝達され、さらに、そのフローティングＮウエル電位調整回路１０８を構成する第２ＭＯＳトランジスタＭＰ２がオンすることから、その第２ＭＯＳトランジスタＭＰ２を経由して、出力バッファーＩＮＶ１を構成するフローティングウエル領域（ＦＮＷＬ）に形成されている第１ＭＯＳトランジスタＭＰ１（ＦＮＷＬ）に伝達され、この結果としてフローティングウエル領域（ＦＮＷＬ）の電位（つまり第４ノードＮ４の電位）が低下する。図４に示されるように、第４ノードＮ４の電位ＶＮ４は、入力電圧Ｖｉｎを２Ｖとした場合、２Ｖ−Ｉ１・Ｒ１と表すことができ、静電保護抵抗Ｒ１の電圧降下の分だけ、フローティングＮウエルの電位（第４ノードＮ４の電位）が低下することがわかる。
一方、出力バッファーＩＮＶ１の出力ノードは、入出力端子Ｔ１に接続されているため、入出力端子Ｔ１に印加された電圧は、例えば、そのまま出力バッファーＩＮＶ１の出力ノードに伝達され、出力バッファーＩＮＶ１を構成するフローティングウエル領域（ＦＮＷＬ）に形成されている第１ＭＯＳトランジスタＭＰ１（ＦＮＷＬ）に伝達され、例えば、その第１ＭＯＳトランジスタＭＰ１（ＦＮＷＬ）のドレイン（第６ノードＮ６）の電位が上昇する。
この結果として、その第１ＭＯＳトランジスタＭＰ１（ＦＮＷＬ）のドレイン・フローティングウエル間に存在する寄生ＰＮ接合ダイオード（すなわち、寄生サイリスタを構成する寄生ＰＮＰトランジスタＰＢＪのベース・エミッタ間のダイオード）がオンして、その寄生ＰＮＰトランジスタＰＢＪがオンする。
図４において、Ｉ１ｂは、寄生ＰＮＰトランジスタＰＢＪのベース電流となる電流であり、ＩＸ０はエミッタ電流を示し、ＩＸ１はコレクタ電流を示す。この寄生ＰＮＰトランジスタＰＢＪのコレクタ電流ＩＸ１は、半導体基板（フローティングウエルが形成されるベースとなる基板であり、フローティングＮウエル領域とは反対導電型であるＰ型基板Ｐｓｕｂ）に注入される。
また、第１ノードＮ１と高レベル電源電位ノード（ＶＤＤノード）である第２ノードＮ２との間には、静電保護回路を構成するダイオードＤ１（少なくとも一つのダイオード）が設けられていることから、そのダイオードＤ１のカソード（つまり、第２ノードＮ２）をエミッタとし、Ｐ型の半導体基板（Ｐｓｕｂ）をベースとし、フローティングＮウエル領域（ＦＮＷＬ）をコレクタとする寄生ＮＰＮトランジスタＮＢＪが存在する。
寄生ＰＮＰトランジスタＰＢＪによって半導体基板（Ｐｓｕｂ）に注入された電流（図４中のＩＸ２）は、寄生ＮＰＮトランジスタＮＢＪのベースを駆動し、したがって、入出力端子Ｔ１とＶＤＤ端子Ｔ２（高レベル電源端子：０Ｖ状態）との間に形成される寄生サイリスタがオンする。
この場合、入出力端子Ｔ１があたかもＶＤＤ端子として機能し、また、ＶＤＤ端子Ｔ２がＧＮＤ端子として機能することになる。この寄生サイリスタは、入出力端子Ｔ１に印加されている電圧Ｖｉｎ（例えば２Ｖ）を電源電圧として動作するため、その入出力端子Ｔ１への電圧印加が終了するまでオン状態が維持される。寄生サイリスタには、電流制限機能がないため、寄生サイリスタがオンしている期間、電流制限されない電流が流れ続けることになる。
図５は、図４に示されるラッチアップの発生メカニズムを説明するための、集積回路装置の断面図である。図５においては、Ｐ型半導体基板（Ｐｓｕｂ）２００に、フローティングＮウエル（ＦＮＷＬ：ＮＷＥＬとも記載されている）２１０が形成され、また、出力バッファーＩＮＶ１を構成するＮＭＯＳトランジススタＭＮ１を形成するためのＰウエル（ＰＷＥＬ）２２６が構成されている。
フローティングＮウエル２１０（ＦＮＷＬ）には、第１ＭＯＳトランジスタＭＰ１（ＦＮＷＬ）の構成要素であるＰ＋領域２２２，２２４と、第２ＭＯＳトランジスタＭＰ２（ＦＮＷＬ）の構成要素であるＰ＋領域２１２，２１４と、第３ＭＯＳトランジスタＭＰ３（ＦＮＷＬ）の構成要素であるＰ＋領域２１８，２２０と、フローティングＮウエル２１０（ＦＮＷＬ）の電位引出し層であるＮ＋領域２１６と、が形成される。
また、Ｐウエル２２６には、出力バッファーＩＮＶ１を構成するＮＭＯＳトランジスタＭＮ1の構成要素であるＮ＋領域２２８，２３０および電位引出し層としてのＰ＋領域２３２が形成されている。
また、Ｎウエル２３４には、ダイオードのアノードとして機能するＰ層２３６と、カソードとして機能するＮ層２３８とが形成されている。なお、図５において、Ｇ１〜Ｇ４の各々は、例えば、ポリシリコン等からなるゲート電極を示している。
図５において、太い矢印で示されるように、寄生サイリスタがオンすることによって、各部に不要な電流が流れ、この電流は、電源電圧である入力電圧ＶｉｎがＬレベルになるまで継続される。よって、このラッチアップを確実に防止するための対策が必要となる。
（第１の実施形態）
以下、本発明の第１の実施形態について説明する。図１は、本発明の入出力インターフェース回路の構成例（ならびに、この入出力インターフェース回路を有する集積回路装置の構成例）を示す図である。図１において、図３と共通する部分には、共通の参照符号を付してある。
図１の入出力インターフェース回路４００では、２個の抵抗（第１抵抗Ｒ１と第２抵抗Ｒ２）を採用する。第１抵抗Ｒ１は、静電保護回路３９０に含まれる抵抗であり、入出力端子Ｔ１から高レベル電源電圧（ＶＤＤ）の供給線に向かう経路に設けられる。
一方、第２抵抗Ｒ２は、フローティングＮウエル電位調整回路１０８の保護のための抵抗であり、入出力端子Ｔ１からフローティングウエル（ＦＮＷＬ）を含む回路（具体的には、例えば、出力バッファーＩＮＶ１を構成するＰＭＯＳトランジスタＭＰ１（ＦＮＷＬ））に向かう経路（つまり、第１の抵抗Ｒ１が介在する経路とは別の経路）に設けられる。つまり、第２抵抗Ｒ２は、入出力端子Ｔ１と、フローティングＮウエル電位調整回路１０８の入力ノードＮ５との間に設けられる。
図１では、ＶＤＤ供給線が０Ｖ近辺の電圧となっており、入出力端子Ｔ１に電圧Ｖｉｎ（例えば２Ｖ）が供給された場合を想定する。この場合、電流は、第１抵抗Ｒ１を経由して、入出力端子Ｔ１から高レベル電源電圧（ＶＤＤ）の供給線に向かって流れ、第１抵抗Ｒ１の両端において電圧降下が生じる。しかし、第１抵抗Ｒ１を経由してＶＤＤ線に向かう経路と、第２抵抗Ｒ２を経由してフローティグウエルを含む回路に向かう経路とは別の経路であることから、第１抵抗Ｒ１の両端に発生する電圧降下は、フローティングウエル（ＦＮＷＬ）の電位に何ら影響を与えず、フローティングウエルは、その電位が安定化された状態を維持する。
すなわち、第２抵抗Ｒ２の両端には電圧降下は生じないため、フローティングＮウエル電位調整回路（フローティングウエル電位調整回路，基板電位調整回路）１０８を構成するトランジスタＭＰ２（ＦＮＷＬ）がオンすると、入出力端子Ｔ１に印加されている入力電圧Ｖｉｎが、ほぼそのままフローティングＮウエル（ＦＮＷＬ）に供給される。よって、出力バッファーＩＮＶ１を構成する第１ＭＯＳトランジスタＭＰ１（ＦＮＷＬ）のドレイン（第６ノードＮ６）の電位と、フローティングＮウエルの電位（第４ノードＮ４の電位）との間に電位差がほとんど生じない。よって、出力バッファーＩＮＶ１を構成するＰＭＯＳトランジスタＭＰ１（ＦＮＷＬ）のドレイン（ノードＮ６）からフローティングＮウエル（ノードＮ４）に電流が流れることがなく（つまり、フローティングウエルへの電流経路が形成されず）、寄生ＰＮＰトランジスタ（図４，図５に示される寄生ＰＮＰトランジスタＰＢＪ）がオンせず、よって、ラッチアップは確実に防止される。
図１に示される入出力インターフェース回路４００の回路構成は、静電保護抵抗（入力抵抗）として、２つの抵抗（Ｒ１，Ｒ２）を用いて経路を２分割するという、簡素化された回路構成となっており、よって、回路構成の複雑化を何ら招かず、コスト上昇の問題も生じず、チップ面積の増大や素子レイアウト上の問題も生じず、実現がきわめて容易である。
図２は、図１に示される入出力インターフェース回路が形成された集積回路装置の断面図である。図２において、図５と共通する部分には、共通の参照符号を付してある。図２において、入出力端子Ｔ１に、ハイレベルの入力電圧Ｖｉｎが供給されると、第１抵抗Ｒ１（第１静電保護抵抗Ｒ１）を経由して電流Ｉ１ａは流れて電圧降下が生じるが、この電圧降下はフローティングＮウエルの電位に影響を与えないことから、フローティグＮウエルを経由する電流経路が形成されず、よって、第２抵抗Ｒ２を経由する電流Ｉ１ｂは生じない。
図２において、電流を示す矢印に×印が付してあるのは、図５に示される本発明前の回路においては流れていた不要な電流が、図２に示される本発明の回路では生じないことを表している。同様に、図２において、寄生サイリスタを構成する寄生ＰＮＰトランジスタＰＢＪおよび寄生ＮＰＮトランジスタＮＢＪに×印が付してあるのは、寄生ＰＮＰトランジスタＰＢＪおよび寄生ＮＰＮトランジスタＮＢＪは、オフ状態を維持し、オン状態に転じることがなく、よって、寄生サイリスタが生じないことを意味している。
このように、図２の入出力インターフェース回路４００によれば、本発明の適用前において、上述の例のように、例えば特殊な条件下において生じる可能性があったラッチアップが、簡単な構成によって確実に防止され、したがって、入出力インターフェース回路（入出力回路）４００の電圧イミュニティ（電圧耐性）を効果的に高めることができる。
このように、本発明の少なくとも一つの実施形態によれば、例えば、少なくとも一つの抵抗および少なくとも一つのダイオードを用いた静電保護回路と、フローティングウエル技術を用いた電圧トレラント回路とを併用した入出力インターフェース回路におけるラッチアップの発生を確実に防止することができ、これによって、入出力インターフェース回路が設けられる集積回路装置や、その集積回路装置が搭載される電子機器の信頼性の向上を図ることができる。
なお、本実施形態について詳述したが、本発明の新規事項および効果から逸脱しない範囲で、多くの変形が可能であることは、当業者には容易に理解できるであろう。したがって、このような変形例は、すべて本発明に含まれるものとする。例えば、上述の説明では、フローティングＮウエルを使用した回路について説明したが、本発明は、フローティングＰウエルを使用した回路についても同様に適用することができる。
１０２ 入力バッファー（例えばトライステートバッファー）、１０４ 内部回路、
１０６ ロジック回路、ＩＮＶ１ 出力バッファー（例えばＣＭＯＳバッファー）、
１０８ フローティングウエル電位調整回路（フローティングＮウエル電位調整回路，基板電位調整回路）、
４００ 入出力インターフェース回路、４１０ 集積回路装置（ＩＣ）、
４２０ 電子機器、Ｔ１ 入出力端子、Ｔ２ 高レベル電源電圧端子（ＶＤＤ端子）、
Ｒ１ 第１抵抗（第１静電保護抵抗あるいは第１入力抵抗）、
Ｒ２ 第２抵抗（第２静電保護抵抗あるいは第２入力抵抗）、
Ｄ１，Ｄ２ 保護ダイオード

Claims (4)

  1. 信号の入力および出力のための入出力端子と、
    前記入出力端子を経由して外部から入力される信号を受ける入力バッファーと、
    フローティングウエル領域に形成される第１導電型の第１ＭＯＳトランジスタを有すると共に、前記入出力端子を経由して外部に信号を出力するための出力バッファーと、
    前記入出力端子と高レベル電源電位との間に接続される静電保護回路と、
    前記フローティグウエル領域の電位を調整するためのフローティングウエル電位調整回路と、を含み、
    前記静電保護回路は、
    前記入出力端子に一端が接続される第１抵抗と、前記第１抵抗の他端と前記高レベル電源電位との間に接続されるダイオードと、を有し、
    前記フローティングウエル電位調整回路は、
    前記入出力端子に一端が接続される第２抵抗と、前記第２抵抗の他端に一端が接続され、他端が前記フローティングウエル領域に接続され、ゲートに前記高レベル電源電位が接続される、第１導電型の第２ＭＯＳトランジスタと、
    を有することを特徴とする入出力インターフェース回路。
  2. 請求項１記載の入出力インターフェース回路であって、
    前記フローティングウエル電位調整回路は、さらに、
    前記第２抵抗の他端にゲートが接続され、一端が前記高レベル電源電位に接続され、他端が前記フローティングウエル領域に接続される、第１導電型の第３ＭＯＳトランジスタを、有することを特徴とする入出力インターフェース回路。
  3. 請求項１または請求項２記載の入出力インターフェース回路を含むことを特徴とする集積回路装置。
  4. 請求項３記載の集積回路装置を含むことを特徴とする電子機器。
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