JP2011044540A - 半導体装置の製造方法及び半導体装置 - Google Patents

Abstract

【課題】層間絶縁膜に形成するホールに寸法バラツキ・形状変形が生じて、寸法及び形状が均一な下部電極を形成することが困難であるという課題があった。
【解決手段】半導体基板１上に複数のパッド５を形成する工程と、パッド５を覆うように絶縁膜を形成する工程と、絶縁膜にパッド５を露出させるホールを形成する工程と、ホールの内面を覆うように電極９を形成する工程と、絶縁膜の半導体基板１と反対側の面をエッチングして電極９の先端側を突出させる工程と、絶縁膜を覆うようにカーボン膜１４を形成してから、カーボン膜１４をパターニングして、電極９の先端側に接するカーボン支持膜１４Ａを形成する工程と、絶縁膜を除去して、電極９の外壁面９ｂを露出させる工程と、を有する半導体装置の製造方法を用いることにより、上記課題を解決できる。
【選択図】図８

Description

本発明は、半導体装置の製造方法及び半導体装置に関する。特に、アモルファスカーボンからなる架橋部を形成してから酸化膜ウェットエッチングを行って、キャパシタを形成する半導体装置の製造方法及び半導体装置に関する。

近年、半導体装置の微細化に伴い、Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ（以下、ＤＲＡＭという。）素子のメモリセルも微細化している。
そこで、ＤＲＡＭ素子のメモリセルでは、キャパシタの下部電極をクラウン型（筒型）などの立体的形状にして、大きな表面積を有する壁面をキャパシタとして利用することにより、静電容量を確保している。

しかし、クラウン型などのような下部電極は、高さに比べて底面積が小さいので、不安定である。そのため、キャパシタの製造工程で、フッ酸（ＨＦ）を主成分として含む薬液を用いて、シリコン酸化膜（ＳｉＯ_２）等の層間絶縁膜を除去して（以下、湿式エッチングという。）、下部電極の外壁を露出させたときには、下部電極が倒壊して隣接する下部電極と短絡するおそれが生じた。
このような下部電極の倒壊を防止するために、下部電極間にＳｉＮ等からなる架橋部を配置する技術が開発されている。

特許文献１には、円筒型キャパシタの倒壊防止のために、梁を設ける内容が開示されている。前記梁の材料としては、犠牲絶縁膜とエッチング特性が異なる材料であればよいことが記載され、前記梁の材料としてＳｉＮなどが記載されている。
また、特許文献２には、円筒型キャパシタの倒壊防止のために、下部電極の間に支持台となる層を設けることが開示されている。この層は、他の酸化膜に対してエッチング選択比が異なる材料とされ、ＳｉＮが例示されている。
更に、特許文献３には、下部電極を形成する際の支持母材層を、アモルファスカーボンで形成することが開示されている。この層は所謂梁ではないが、下部電極の倒壊を防止でき、ドライエッチングで除去できる。

従来、クラウン型キャパシタは、図１７〜２１に示す工程で製造されている。
図１７は、支持膜８を形成した時点の断面図である。まず、半導体基板１上に第１の層間絶縁膜２を形成する。次に、第１の層間絶縁膜２上に、第２の層間絶縁膜３を形成する。次に、第２の層間絶縁膜３に貫通孔を形成し、前記貫通孔を埋めるようにコンタクト４を形成する。次に、第２の層間絶縁膜３上に、コンタクト４に接続するようにパッド５を形成する。次に、パッド５を覆うように第３の絶縁膜（ストッパ膜ともいう。）６を形成する。次に、ストッパ膜６上にシリコン酸化膜からなる第４の層間絶縁膜７を形成する。次に、第４の層間絶縁膜７の半導体基板１と反対側の面７ｃに溝パターンを形成し、前記溝パターンを埋めるようにシリコン窒化膜を充填して、架橋部となる支持膜８を形成する。

図１８は、レジストマスク１３を形成した時点の断面図である。第４の層間絶縁膜７の半導体基板１と反対側の面７ｃを覆うようにレジストを塗布し、前記レジストをホトリソグラフィによって加工してレジストマスク１３を形成する。
図１９は、ホール７ａを形成した時点の断面図である。レジストマスク１３を用いて、パッド５の一部が露出するまで、第４の層間絶縁膜７及びストッパ膜６をドライエッチングして、ホール７ａを形成する。

図２０は、下部電極９を形成した時点の断面図である。
レジスト１３を除去した後、ＣＶＤ法により、ホール７ａの内面と第４の層間絶縁膜７の半導体基板１と反対側の面７ｃを覆うように、例えば、窒化チタンとチタンとからなる積層構造体を成膜する。
次に、ホトリソグラフィとドライエッチングにより、第４の層間絶縁膜７上の積層構造体のみを除去し、ホール７ａの内面を覆う積層構造体だけを残留させて、これを下部電極９とする。

図２１は、酸化膜ウェットエッチング後の工程断面図である。酸化膜ウェットエッチングを行い、第４の層間絶縁膜７を除去する。
図２１に示すように、支持膜８によって先端側を支持された下部電極９の外壁面が露出される。このとき同時に、支持膜８は低選択比のエッチング条件で上下方向からエッチングされて、膜厚が薄くされる。支持膜８の膜厚が薄くされると、支持膜８が下部電極９を支える力が弱まる。その場合、ウェットエッチング処理の際、薬液の表面張力により下部電極９同士が引き寄せあい、下部電極９を倒壊させる場合が発生する。
そのため、酸化膜ウェットエッチング後、支持膜８が下部電極を支える力を有するように、酸化膜ウェットエッチング前の支持膜８の膜厚を厚くしていた。
しかし、支持膜８の膜厚を厚くすると、レジストマスク１３との選択比が低い条件とならざるを得ず、ホール７ａの寸法・形状の維持が困難となった。

特開２００３−１４２６０５号公報 特開２００３−２９７９５２号公報 特開２００６−１３５２６１号公報

層間絶縁膜に形成するホールに寸法バラツキ・形状変形が生じて、寸法及び形状が均一な下部電極を形成することが困難であるという課題があった。

本発明の半導体装置の製造方法は、半導体基板上に複数のパッドを形成する工程と、前記パッドを覆うように絶縁膜を形成する工程と、前記絶縁膜に前記パッドを露出させるホールを形成する工程と、前記ホールの内面を覆うように電極を形成する工程と、前記絶縁膜の前記半導体基板と反対側の面をエッチングして前記電極の先端側を突出させる工程と、前記絶縁膜を覆うようにカーボン膜を形成してから、前記カーボン膜をパターニングして、前記電極の先端側に接するカーボン支持膜を形成する工程と、前記絶縁膜を除去して、前記電極の外壁面を露出させる工程と、を有する。

上記の構成によれば、層間絶縁膜に形成するホールに寸法バラツキ・形状変形を生じさせず、寸法及び形状が均一な下部電極を有するキャパシタを備えた半導体装置の製造方法を提供することができる。これにより、安定した特性を有するキャパシタを備えた半導体装置を製造できる。

本発明の半導体装置の製造方法の一例を示す断面図である。 本発明の半導体装置の製造方法の一例を示す断面図である。 本発明の半導体装置の製造方法の一例を示す断面図である。 本発明の半導体装置の製造方法の一例を示す図であって、図４（ａ）は平面図であり、図４（ｂ）は断面図である。 本発明の半導体装置の製造方法の一例を示す断面図である。 本発明の半導体装置の製造方法の一例を示す断面図である。 本発明の半導体装置の製造方法の一例を示す図であって、図７（ａ）は平面図であり、図７（ｂ）は断面図である。 本発明の半導体装置の製造方法の一例を示す図であって、図８（ａ）は平面図であり、図８（ｂ）は断面図である。 本発明の半導体装置の製造方法の一例を示す断面図である。 本発明の半導体装置の製造方法の一例を示す断面図である。 本発明の半導体装置の製造方法の一例を示す断面図である。 比較例の半導体装置の製造方法を示す断面図である。 比較例の半導体装置の製造方法を示す断面図である。 比較例の半導体装置の製造方法を示す断面図である。 比較例の半導体装置の製造方法を示す断面図である。 比較例の半導体装置の製造方法を示す断面図である。 従来例の半導体装置の製造方法を示す断面図である。 従来例の半導体装置の製造方法を示す断面図である。 従来例の半導体装置の製造方法を示す断面図である。 従来例の半導体装置の製造方法を示す断面図である。 従来例の半導体装置の製造方法を示す断面図である。

以下、本発明を実施するための形態について説明する。
（第１の実施形態）
＜半導体装置の製造方法＞
本発明の第１の実施形態である半導体装置の製造方法について説明する。
図１は、本発明の半導体装置の製造方法の一例を示す断面図であって、第４の絶縁膜７の基板１と反対側の面７ｃを平坦化した時点の工程断面図である。
まず、シリコンからなる半導体基板（以下、基板という。）１の一面１ａ上に、シリコン酸化膜などからなる第１の絶縁膜２を形成する。
なお、図１では示していないが、基板１の一面１ａ側には分離領域と拡散領域を形成している。また、第１の絶縁膜２中にはトランジスタおよび／または配線などが形成されている。

次に、第１の絶縁膜２上に、シリコン酸化膜などからなる第２の絶縁膜３を形成する。
次に、第２の絶縁膜３にコンタクトホールを形成し、前記コンタクトホールを埋めるように導電材料を充填して、これをコンタクト４とする。
次に、第２の絶縁膜３の基板１と反対側の面３ａに、コンタクト４に接続するようにパッド５を形成する。パッド５の材料としては、タングステン（Ｗ）などの金属またはポリシリコン（ｐ−Ｓｉ）などを用いる。コンタクト４によって、第１の絶縁膜２中に形成されたトランジスタおよび／または配線などがパッド５と接続される。

次に、減圧Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ（以下、ＣＶＤという。）法などを用いて、第２の絶縁膜３とパッド５を覆うように、第３の絶縁膜６を形成する。なお、第３の絶縁膜６は、酸化膜ウェットエッチングの際に、薬液が基板１側の層へ浸透するのを防ぐ機能を有するので、ストッパ膜と呼称される。
第３の絶縁膜６としては、窒化シリコンなどを用い、例えば、５０ｎｍ厚とする。

次に、第３の絶縁膜６上に、第４の絶縁膜７を形成する。
第４の絶縁膜７は、ホウ素リンケイ酸ガラス（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ：以下、ＢＰＳＧという。）と酸化シリコンとからなる積層膜などを用い、例えば、２．２μｍ厚とする。
ＢＰＳＧの形成には、常圧ＣＶＤ法などを用い、酸化シリコンの形成には、プラズマＣＶＤ法などを用いる。

次に、Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ（以下、ＣＭＰという。）法によって、第４の絶縁膜７の基板１と反対側の面７ｃを２００ｎｍ程度研磨して平坦化する。

図２は、本発明の半導体装置の製造方法の一例を示す断面図であって、レジストマスク１３を形成した時点の工程断面図である。
第４の絶縁膜７上にレジストを塗布した後、ホトリソグラフィ法を用いて、第４の絶縁膜７の基板１と反対側の面７ｃを部分的に露出するレジストマスク１３を形成する。

図３は、本発明の半導体装置の製造方法の一例を示す断面図であって、ホール７ａを形成した時点の工程断面図である。
レジストマスク１３を用いて、パッド５の一部が露出するように第４の絶縁膜７及び第３の絶縁膜６をドライエッチングする。これにより、パッド５の一部を露出させるホール７ａを形成する。
前記ドライエッチング条件は、例えば、方式：平行平板Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ（以下、ＲＩＥという。）、ソースパワー：１５００Ｗ、圧力：２０ｍＴｏｒｒ、ウェハ温度：２０℃、プロセスガス及び流量：ヘキサフルオロ−１，３−ブタジエン（Ｃ_４Ｆ_６）／三フッ化メタン（ＣＨＦ_３）／酸素（Ｏ_２）／アルゴン（Ａｒ）＝３０／３０／２５／４００ｓｃｃｍとする。

図３に示すように、ホール７ａは、開口側の径に比べて底面側の径が狭くなるように形成されている。例えば、ホール７ａの開口側の直径は８５ｎｍ程度とされ、深さは２．０μｍ程度とされる。各ホール７ａの形状は均一であり、各々のホール７ａの径及び深さの寸法のばらつきはない。

図４は、本発明の半導体装置の製造方法の一例を示す図であって、図４（ａ）は下部電極９を形成した時点の平面図であり、図４（ｂ）は図４（ａ）のＡ−Ａ’線の断面図である。
レジストマスク１３を除去した後、ＣＶＤ法により、ホール７ａの内面と第４の絶縁膜７の基板１と反対側の面７ｃを覆うように、窒化チタンとチタンの積層構造体を、例えば２５ｎｍ厚で成膜する。
次に、ホトリソグラフィ法とドライエッチング法により、第４の絶縁膜７の基板１と反対側の面７ｃ上の前記積層構造体のみを除去し、ホール７ａの内面を覆う前記積層構造体だけを残留させて、これを下部電極９とする。

図４（ａ）に示すように、第４の絶縁膜７には、複数の平面視略円形状のホール７ａが格子状に設けられている。ホール７ａの内面を覆うように下部電極９が形成されている。
図４（ｂ）に示すように、下部電極９は、ホール７ａの内壁面を覆うとともに、底面を覆うように形成されている。下部電極９の底面はコンタクトパッド５に接続されている。下部電極９の内壁面は露出されている。

図５は、本発明の半導体装置の製造方法の一例を示す断面図であって、ウェットエッチング後の断面図である。
ウェットエッチング法によって、第４の絶縁膜７の基板１と反対側の面７ｃ側を均一に、例えば、５０ｎｍ厚だけ除去する。
前記ウェットエッチングの条件は、例えば、薬液：緩衝フッ酸、薬液組成：フッ酸（ＨＦ）は０．１ｗｔ％、フッ化アンモニウム（ＮＨ_４Ｆ）は２０ｗｔ％、液温：２０℃、酸化シリコン（プラズマＣＶＤ法）のエッチングレート：１０ｎｍ／ｍｉｎ、処理時間：５分程度とする。

前記ウェットエッチングは酸化膜ウェットエッチングであるため、下部電極９はエッチングされない。そのため、第４の絶縁膜７の基板と反対側の面であって、新たな一面７’ｃから下部電極９の先端側が突出される。この突出部分を突出部９ｚと呼称する。
突出部９ｚの長さｄ_１、すなわち、第４の絶縁膜７の新たな一面７’ｃから下部電極９の先端９ｃまでの長さは、例えば、５０ｎｍ程度とする。

突出部９ｚの長さｄ_１は、ホール７ａの深さｄ_２の１〜１５％とすることが好ましい。
突出部９ｚの長さｄ_１がホール７ａの深さｄ_２の１％未満の場合には、支持膜を形成したときに支持膜の膜厚が薄すぎて、十分な強度で下部電極を支持できない。
逆に、突出部９ｚの長さｄ_１がホール７ａの深さｄ_２の１５％超の場合には、持膜を形成したときに支持膜の膜厚が厚すぎて、支持膜の重さが下部電極９に負荷を与え、下部電極９の倒壊を引き起こす場合が生じる。

図６は、本発明の半導体装置の製造方法の一例を示す断面図であって、絶縁膜１５を形成した時点の断面図である。
プラズマＣＶＤ法により、第４の絶縁膜７上に、カーボン膜１４を成膜する。カーボン膜１４は、好ましくは、下部電極９の突出部９ｚの先端９ｃが覆われる厚みで、すなわち、突出部９ｚの長さｄ_１よりも厚く形成する。これにより、下部電極９の突出部９ｚの外壁面および突出部９ｚの先端９ｃに接するように形成される。なお、カーボン膜１４はカバレッジが悪いので、第４の絶縁膜７直上のみならず、下部電極９の開口を塞ぐように蓋状に形成される。このとき、カーボン膜１４は下部電極９の内壁面９ａを部分的に覆うと共に、下部電極９内に空洞部９ｄを形成する。

前記カーボン膜は、例えば、アモルファスカーボン（α−Ｃ）膜である。
カーボン膜１４の成膜条件は、例えば、成膜方式：平行平板プラズマ、ソースパワー：１０００Ｗ、原料ガス及び流量：エチレン（Ｃ_２Ｈ_４）／アルゴン（Ａｒ）＝２０００／５０００ｓｃｃｍ、圧力：５Ｔｏｏｒ、処理温度：５００℃、処理時間：６０秒（１００ｎｍ厚成膜時の処理時間）とする。
カーボン膜１４の膜厚は、例えば、約１００ｎｍとするが、これに限られるものではなく、カーボン膜１４の膜厚は、下部電極９の突出部９ｚの長さｄ_１に合わせて調整する。

次に、プラズマＣＶＤ法により、カーボン膜１４上に、カーボン膜１４を覆うようにシリコン酸化膜からなる絶縁膜１５を成膜する。絶縁膜１５は、カーボン膜１４のエッチング保護膜である。
絶縁膜１５の成膜条件は、例えば、成膜方式：平行平板プラズマ、ソースパワー：１００Ｗ、原料ガス及び流量：モノシラン（ＳｉＨ_４）／亜酸化窒素（Ｎ_２Ｏ）／ヘリウム（Ｈｅ）＝１００／１０００／９０００ｓｃｃｍ、圧力：５Ｔｏｏｒ、処理温度：４００℃、処理時間：１０秒（２０ｎｍ厚成膜時の処理時間）とする。
絶縁膜１５の膜厚は、例えば、約２０ｎｍとするが、これに限られるものではなく、カーボン膜１４の厚さに合わせて調整する。

図７は、本発明の半導体装置の製造方法の一例を示す図であって、図７（ａ）はカーボン膜１４をドライエッチングした時点の平面図であり、図７（ｂ）は図７（ａ）のＢ−Ｂ’線の断面図である。
絶縁膜１５上にレジストを塗布してから、ホトリソグラフィによってレジストマスクを形成する。
次に、前記レジストマスクを用いて、絶縁膜１５をカーボン膜１４の表面が露出するまでドライエッチングする。
前記ドライエッチング条件（絶縁膜１５）は、方式：平行平板ＲＩＥ、ソースパワー：５００Ｗ、圧力：５０ｍＴｏｒｒ、ウェハ温度：２０℃、プロセスガス及び流量：四フッ化炭素（ＣＦ_４）＝１００ｓｃｃｍ、処理時間：３０秒（膜厚２０ｎｍ時の処理時間）とする。
前記ドライエッチングの処理時間は、絶縁膜１５の膜厚に合わせて調整する。

次に、絶縁膜１５をハードマスクとして、カーボン膜１４を下部電極９の内壁面９ａが全面露出するまでドライエッチングして、カーボン支持膜１４Ａを形成する。
前記ドライエッチング条件（カーボン膜１４）は、方式：平行平板ＲＩＥ、ソースパワー：５００Ｗ、圧力：２０ｍＴｏｒｒ、ウェハ温度：２０℃、プロセスガス及び流量：酸素（Ｏ_２）／アルゴン（Ａｒ）＝１００／１００ｓｃｃｍ、処理時間：６０秒（膜厚１００ｎｍ時の処理時間）とする。
前記ドライエッチングの処理時間は、カーボン膜１４の膜厚に合わせて調整する。
なお、カーボン膜１４のドライエッチングの際、同時に、絶縁膜１５上の前記レジストマスクも除去される。

図７（ａ）に示すように、格子状に設けられたホール７ａ内に形成された下部電極９を部分的に覆うように複数の帯状の絶縁膜１５が形成されている。絶縁膜１５はそれぞれ同一の幅を持ち、等間隔に配置されている。
図７（ｂ）に示すように、各下部電極９の突出部９ｚを連結するように、カーボン支持膜１４Ａが形成されている。カーボン支持膜１４Ａは、突出部９ｚの外壁面を覆うと共に、突出部９ｚの先端９ｃを覆うように形成されている。また、カーボン支持膜１４Ａ上には、カーボン支持膜１４Ａの基板１と反対側の面を覆うように絶縁膜１５が形成されている。

図８は、本発明の半導体装置の製造方法の一例を示す図であって、図８（ａ）は、第４の絶縁膜７と絶縁膜１５をウェットエッチング除去した時点の平面図であり、図８（ｂ）は図８（ａ）のＣ−Ｃ’線の断面図である。
ウェットエッチング法により、第４の絶縁膜７と絶縁膜１５を除去する。
前記ウェットエッチング条件は、例えば、薬液：４９ｗｔ％のフッ化水素酸、液温：２０℃、酸化シリコン（プラズマＣＶＤ法）のエッチングレート：６７ｎｍ／秒、処理時間：３４秒とする。

このウェットエッチング処理により、下部電極９の外壁面９ｂが露出される。このとき、カーボン支持膜１４Ａはウェットエッチングされないで、下部電極９の先端側を連結するように残留して、下部電極９同士を支持する。これにより、ウェットエッチングの薬液の表面張力により下部電極９同士が引き寄せあっても、下部電極９を倒壊させない。
なお、下部電極９の基端側にはストッパ膜として機能する第３の絶縁膜６が、パッド５や第２の絶縁膜３を覆うように存在している。そのため、パッド５や第３の絶縁膜６より下層に位置する第２の絶縁膜３などは除去されないで、そのまま残留する。

図９は、本発明の半導体装置の製造方法の一例を示す断面図であって、カーボン支持膜１４Ａを除去した時点の工程断面図である。
アッシングにより、カーボン支持膜１４Ａを除去する。
前記アッシング条件は、例えば、方式：ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）方式、ソースパワー：４０００Ｗ、ステージ温度：２５０℃、プロセスガス及び流量：酸素（Ｏ_２）＝１００００ｓｃｃｍ、処理時間：６０秒（１００ｎｍ厚アモルファスカーボン膜の処理時間）とする。なお、アッシング処理時間は、カーボン支持膜１４Ａの膜厚に応じて調整する。

図９に示すように、第３の絶縁膜６上には、同一の径及び高さを有する下部電極９が一定間隔で配置されている。
このようにカーボン支持膜１４Ａの除去の際に、下部電極９間に薬液の表面張力が作用するウェット方式ではなく、アッシングというドライ方式を使用するため、下部電極９は倒壊しない。

図１０は、本発明の半導体装置の製造方法の一例を示す断面図であって、プレート電極１２を形成した時点の断面図である。
Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ（以下、ＡＬＤという。）法により、下部電極９及び第３の絶縁膜６の露出面を覆うように、酸化アルミニウムと酸化ジルコニウムの積層構造体からなる容量膜１０を約７ｎｍの厚さで成膜する。
次に、ＣＶＤ法により、容量膜１０を覆うように、約１０ｎｍ厚の窒化チタンと約１５０ｎｍ厚のボロンドープシリコンゲルマニウムの積層構造体とからなる上部電極１１を形成する。
次に、スパッタ法により、上部電極１１上に１００ｎｍ厚のタングステンを成膜して、これをプレート電極１２とする。

図１０に示すように、下部電極９と容量膜１０は、上部電極１１中に埋め込まれるように形成されている。
次に、ホトリソグラフィ法とドライエッチング法によって、プレート電極１２と上部電極１１と容量膜１０をパターニングして、キャパシタを形成する。
次に、プレート電極１２を絶縁膜で埋め込み、ＣＭＰで平坦化してから、上部配線を形成して、所望の半導体装置とする。

本発明の実施形態である半導体装置の製造方法は、半導体基板１上に複数のパッド５を形成する工程と、パッド５を覆うように絶縁膜（第４の層間絶縁膜７）を形成する工程と、絶縁膜（第４の層間絶縁膜７）にパッド５を露出させるホール７ａを形成する工程と、ホール７ａの内面を覆うように電極（下部電極９）を形成する工程と、絶縁膜（第４の層間絶縁膜７）の半導体基板１と反対側の面７ｃをエッチングして電極（下部電極９）の先端側を突出させる工程と、絶縁膜（第４の層間絶縁膜７）を覆うようにカーボン膜１４を形成してから、カーボン膜１４をパターニングして、電極（下部電極９）の先端側に接するカーボン支持膜１４ａを形成する工程と、絶縁膜（第４の層間絶縁膜７）を除去して、電極（下部電極９）の外壁面９ｂを露出させる工程と、を有する構成なので、ウェットエッチング耐性に優れたカーボン支持膜１４Ａを用いることにより、ウェットエッチングの際もカーボン支持膜１４Ａの膜厚を維持して、下部電極９を強く支持して、下部電極９の倒壊を防止できる。また、ホール７ａ及び下部電極９を形成してからカーボン支持膜１４Ａを目的の位置に正確に形成して、ホール７ａに寸法バラツキ・形状変形を生じさせず、寸法及び形状が均一な下部電極９を有するキャパシタを備えた半導体装置を製造できる。

本発明の実施形態である半導体装置の製造方法は、電極（下部電極９）の外壁面９ｂを露出させた後、カーボン支持膜１４Ａを除去してから、電極（下部電極９）の壁面上に容量膜１０を成膜し、容量膜１０を電極（下部電極９）との間に挟み込むように別の電極（上部電極１１）を形成する構成なので、層間絶縁膜７に形成するホール７ａに寸法バラツキ・形状変形を生じさせず、寸法及び形状が均一な下部電極９を有するキャパシタを備えた半導体装置を製造できる。

本発明の実施形態である半導体装置の製造方法は、カーボン支持膜１４Ａをプラズマアッシングにより除去する構成なので、下部電極９間に薬液の表面張力が作用するウェット方式ではなく、アッシングというドライ方式を使用して、下部電極９を倒壊させないようにできる。

本発明の実施形態である半導体装置の製造方法は、絶縁膜（第４の層間絶縁膜７）の半導体基板１と反対側の面７’ｃから電極（下部電極９）の先端９ｃまでの長さｄ_１が、ホール７ａの深さｄ_２の１〜１５％の範囲内である構成なので、層間絶縁膜７に形成するホール７ａに寸法バラツキ・形状変形を生じさせず、寸法及び形状が均一な下部電極９を有するキャパシタを備えた半導体装置を製造できる。

本発明の実施形態である半導体装置の製造方法は、カーボン膜１４がアモルファスカーボン膜である構成なので、ウェットエッチング耐性に優れたアモルファスカーボン支持膜１４Ａを用いることにより、ウェットエッチングの際もカーボン支持膜１４Ａの膜厚を維持して、下部電極９を強く支持して、下部電極９の倒壊を防止できる。

（第２の実施形態）
＜半導体装置の製造方法＞
本発明の第２の実施形態である半導体装置の製造方法について説明する。なお、第１の実施形態で示した部材と同一の部材については同一の符号を付して示している。
まず、第１の実施形態の図１〜図８で示した製造方法と同様にして、図８に示す構造体を形成する。

図１１は、本発明の半導体装置の製造方法の一例を示す断面図であって、プレート電極１２を形成した時点の断面図である。
ＡＬＤ法により、下部電極９、第３の絶縁膜６及びカーボン支持膜１４Ａの露出面を覆うように、酸化アルミニウムと酸化ジルコニウムの積層構造体からなる容量膜１０を約７ｎｍの厚さで成膜する。
次に、ＣＶＤ法により、容量膜１０を覆うように、約１０ｎｍ厚の窒化チタンと約１５０ｎｍ厚のボロンドープシリコンゲルマニウムの積層構造体とからなる上部電極１１を形成する。
次に、スパッタ法により、上部電極１１上に１００ｎｍ厚のタングステンを成膜して、これをプレート電極１２とする。

図１１に示すように、下部電極９と容量膜１０は、上部電極１１中に埋め込まれるように形成されている。
次に、ホトリソグラフィ法とドライエッチング法によって、プレート電極１２と上部電極１１と容量膜１０をパターニングして、キャパシタを形成する。
次に、プレート電極１２を絶縁膜で埋め込み、ＣＭＰで平坦化してから、上部配線を形成して、所望の半導体装置とする。
第１の実施形態ではカーボン支持膜１４Ａを除去したが、カーボン支持膜１４Ａは絶縁膜であるため、本実施形態のようにカーボン支持膜１４Ａをそのまま残留させてもよい。

本発明の実施形態である半導体装置の製造方法は、電極９の壁面を外露出させた後、カーボン支持膜１４Ａを除去せずに、電極９の壁面上に容量膜１０を成膜してから、容量膜１０を電極９との間に挟み込むように別の電極（上部電極１１）を形成する構成なので、層間絶縁膜７に形成するホール７ａに寸法バラツキ・形状変形を生じさせず、寸法及び形状が均一な下部電極９を有するキャパシタを備えた半導体装置を製造できる。

本発明の実施形態である半導体装置は、半導体基板１と、半導体基板１上に形成された複数のパッド５と、パッド５に接続するように形成された筒状または柱状の電極９と、電極９の先端９ｃ及び前記電極９の先端側の外壁面９ｂを覆い、電極９の先端側を連結するように形成されたカーボン支持膜１４Ａと、電極９の壁面上に形成された容量膜１０と、容量膜１０を電極９との間に挟み込むように形成された別の電極１１と、を有する構成なので、寸法及び形状が均一な下部電極９を有するキャパシタを備えた半導体装置とすることができる。

以下、本発明を実施例に基づいて具体的に説明する。しかし、本発明はこれらの実施例にのみ限定されるものではない。
（実施例１）
まず、所定の洗浄を実施したシリコン基板の一面上に、分離領域と拡散領域を形成した後、シリコン酸化膜（第１の絶縁膜）を形成した。なお、前記第１の絶縁膜中にはトランジスタおよび配線を形成した。
次に、前記第１の絶縁膜上に、別のシリコン酸化膜（第２の絶縁膜）を形成した。
次に、前記第２の絶縁膜にコンタクトホールを形成してから、前記コンタクトホールを埋めるように導電材料を充填して、これをコンタクトとした。

次に、前記第２の絶縁膜の基板と反対側の面に、コンタクトに接続させて、ポリシリコン（ｐ−Ｓｉ）からなるパッドを形成した。なお、コンタクトによって、前記第１の絶縁膜中に形成したトランジスタおよび配線を前記パッドに接続した。
次に、減圧Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ（以下、ＣＶＤという。）法を用いて、前記第２の絶縁膜と前記パッドを覆うように、窒化シリコンからなる第３の絶縁膜（ストッパ膜）を５０ｎｍ厚で形成した。
次に、ストッパ膜上に、常圧ＣＶＤ法を用いてＢＰＳＧ膜を形成した後、プラズマＣＶＤ法を用いてシリコン酸化膜を形成して、ＢＰＳＧ膜とシリコン酸化膜との積層膜（第４の絶縁膜）を２．２μｍ厚で形成した。
次に、ＣＭＰ法によって、前記第４の絶縁膜の前記基板と反対側の面を２００ｎｍ研磨して平坦化した。

次に、前記第４の絶縁膜上にレジストを塗布した後、ホトリソグラフィ法を用いて、前記第４の絶縁膜の前記基板と反対側の面を部分的に露出させるレジストマスクを形成した。
次に、前記レジストマスクを用いて、前記第４の絶縁膜をドライエッチングして、パッドの一部が露出するようにホールを形成した。ホールの開口側の直径は８５ｎｍとし、深さは２．０μｍとした。前記ドライエッチング条件は、方式：平行平板ＲＩＥ、ソースパワー：１５００Ｗ、圧力：２０ｍＴｏｒｒ、ウェハ温度：２０℃、プロセスガス及び流量：ヘキサフルオロ−１，３−ブタジエン（Ｃ_４Ｆ_６）／三フッ化メタン（ＣＨＦ_３）／酸素（Ｏ_２）／アルゴン（Ａｒ）＝３０／３０／２５／４００ｓｃｃｍとした。

次に、前記レジストマスクを除去してから、ＣＶＤ法により、前記ホールの内面と前記第４の絶縁膜の基板と反対側の面を覆うように、窒化チタンとチタンの積層構造体を２５ｎｍ厚で成膜した。
次に、ホトリソグラフィ法とドライエッチング法により、前記第４の絶縁膜上の積層構造体を除去して、ホールの内面を覆う積層構造体だけからなる下部電極を形成した。
次に、ウェットエッチング法によって、前記第４の絶縁膜の基板と反対側の面を深さ５０ｎｍだけ面内方向で均一に除去した。前記ウェットエッチングの条件は、薬液：緩衝フッ酸、薬液組成：フッ酸（ＨＦ）は０．１ｗｔ％、フッ化アンモニウム（ＮＨ_４Ｆ）は２０ｗｔ％、液温：２０℃、酸化シリコン（プラズマＣＶＤ法）のエッチングレート：１０ｎｍ／ｍｉｎ、処理時間：５分とした。この酸化膜ウェットエッチングで、下部電極の先端側は、前記第４の絶縁膜の基板と反対側の面から５０ｎｍ程度突出した。この突出部の長さｄ_１（５０ｎｍ）は、ホールの深さｄ_２（２．０μｍ）の２．５％であった。

次に、プラズマＣＶＤ法により、前記第４の絶縁膜および前記下部電極を覆うように、１００ｎｍ厚のアモルファスカーボン膜を成膜した。
アモルファスカーボン膜の成膜条件は、成膜方式：平行平板プラズマ、ソースパワー：１０００Ｗ、原料ガス及び流量：エチレン（Ｃ_２Ｈ_４）／アルゴン（Ａｒ）＝２０００／５０００ｓｃｃｍ、圧力：５Ｔｏｏｒ、処理温度：５００℃、処理時間：６０秒（１００ｎｍ厚成膜時の処理時間）とした。アモルファスカーボン膜はカバレッジが悪く、前記ホールの開口部付近で蓋状となった。

次に、プラズマＣＶＤ法により、前記アモルファスカーボン膜上に更に別のシリコン酸化膜（第５の絶縁膜）を２０ｎｍ厚で成膜した。前記第５の絶縁膜の成膜条件は、成膜方式：平行平板プラズマ、ソースパワー：１００Ｗ、原料ガス及び流量：モノシラン（ＳｉＨ_４）／亜酸化窒素（Ｎ_２Ｏ）／ヘリウム（Ｈｅ）＝１００／１０００／９０００ｓｃｃｍ、圧力：５Ｔｏｏｒ、処理温度：４００℃、処理時間：１０秒（２０ｎｍ厚成膜時の処理時間）とした。

次に、前記第５の絶縁膜上にレジストを塗布してから、ホトリソグラフィ法によってレジストマスクを形成した。
次に、前記レジストマスクを用いて、前記第５の絶縁膜を前記アモルファスカーボン膜が露出するまでドライエッチングして開口部を形成した。前記ドライエッチング条件（第５の絶縁膜）は、方式：平行平板ＲＩＥ、ソースパワー：５００Ｗ、圧力：５０ｍＴｏｒｒ、ウェハ温度：２０℃、プロセスガス及び流量：四フッ化炭素（ＣＦ_４）＝１００ｓｃｃｍ、処理時間：３０秒（膜厚２０ｎｍ時の処理時間）とした。

次に、エッチングされた前記第５の絶縁膜をハードマスクとして、前記下部電極が露出するまで前記アモルファスカーボン膜をドライエッチングした。このとき、前記アモルファスカーボン膜のドライエッチングの際に、前記アモルファスカーボン膜上の前記第５の絶縁膜も除去された。前記ドライエッチング条件（アモルファスカーボン膜）は、方式：平行平板ＲＩＥ、ソースパワー：５００Ｗ、圧力：２０ｍＴｏｒｒ、ウェハ温度：２０℃、プロセスガス及び流量：酸素（Ｏ_２）／アルゴン（Ａｒ）＝１００／１００ｓｃｃｍ、処理時間：６０秒（膜厚１００ｎｍ時の処理時間）とした。

次に、前記第４の絶縁膜をウェットエッチング除去して、下部電極の外壁面を露出させた。前記ウェットエッチング条件は、薬液：４９ｗｔ％のフッ化水素酸、液温：２０℃、酸化シリコン（プラズマＣＶＤ法）のエッチングレート：６７ｎｍ／秒、処理時間：３４秒とした。
次に、各下部電極間のアモルファスカーボン膜をアッシング除去した。前記アッシング条件は、方式：ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）方式、ソースパワー：４０００Ｗ、ステージ温度：２５０℃、プロセスガス及び流量：酸素（Ｏ_２）＝１００００ｓｃｃｍ、処理時間：６０秒（１００ｎｍ厚カーボン膜の処理時間）とした。

次に、ＡＬＤ法により、前記下部電極の露出面に、酸化アルミニウムと酸化ジルコニウムの積層構造体からなる７ｎｍ厚の容量膜を成膜した。
次に、ＣＶＤ法により、前記下部電極と前記容量膜を覆うように、１０ｎｍ厚の窒化チタンと１５０ｎｍ厚のボロンドープシリコンゲルマニウムの積層構造体とからなる上部電極を形成した。
次に、スパッタ法により、前記上部電極上に１００ｎｍ厚のタングステンからなるレート電極を形成した。
次に、ホトリソグラフィ法とドライエッチング法によって、前記プレート電極と前記上部電極と前記容量膜をパターニングして、キャパシタを形成した。
次に、前記プレート電極を別の絶縁膜で埋め込み、前記別の絶縁膜をＣＭＰで平坦化してから、上部配線を形成して、実施例１の半導体装置を製造した。

この実施例１の半導体装置の製造工程では、第４の絶縁膜のウェットエッチング及びアモルファスカーボン膜のアッシング除去の際に、下部電極は倒壊しなかった。ウェットエッチング耐性に優れたカーボン支持膜を用いたので、膜厚の厚さを維持して、下部電極の倒壊を防止したと推察した。
また、ホール及び下部電極を形成してから、カーボン支持膜を形成したので、ホール及び下部電極の寸法バラツキ・形状変形を生じさせず、安定した特性のキャパシタを有する半導体装置を製造できた。

（実施例２，３、比較例１，２）
先端部の長さｄ_１を、ホールの深さｄ_２（２．０μｍ）の０．５％（１０ｎｍ）（比較例１）、１％（２０ｎｍ）（実施例２）、１５％（３００ｎｍ）（実施例３）、１７％（３４０ｎｍ）（比較例２）とした。
比較例１の半導体装置の製造工程では、支持膜を部分的に形成できない箇所が発生し、下部電極の倒壊が生じた。
比較例２の半導体装置の製造工程では、支持膜が崩れる箇所が発生し、下部電極の倒壊が生じた。
実施例２、３の半導体装置の製造工程では、第４の絶縁膜のウェットエッチング及びアモルファスカーボン膜のアッシング除去の際に、下部電極は倒壊しなかった。ウェットエッチング耐性に優れたカーボン支持膜を用いたので、膜厚の厚さを維持して、下部電極の倒壊を防止したと推察した。
また、ホール及び下部電極を形成してから、カーボン支持膜を形成したので、ホール及び下部電極の寸法バラツキ・形状変形を生じさせず、安定した特性のキャパシタを有する半導体装置を製造できた。

（実施例４）
図１１に示すように、支持膜の除去を実施しない他は実施例１と同様にして実施例４の半導体装置を製造した。
実施例４の半導体装置の製造工程では、第４の絶縁膜のウェットエッチング及びアモルファスカーボン膜のアッシング除去の際に、下部電極は倒壊しなかった。ウェットエッチング耐性に優れたカーボン支持膜を用いたので、膜厚の厚さを維持して、下部電極の倒壊を防止したと推察した。
また、ホール及び下部電極を形成してから、カーボン支持膜を形成したので、ホール及び下部電極の寸法バラツキ・形状変形を生じさせず、安定した特性のキャパシタを有する半導体装置を製造できた。

（比較例３）
図１２〜図１８は、半導体装置の製造方法の比較例を示す断面図である。なお、第１の実施形態で示した部材と同一の部材については同一の符号を付して示している。
まず、基板１の一面１ａ上に、第１の層間絶縁膜２を形成した。第１の層間膜２中にはトランジスタと配線を形成した。
次に、第１の層間絶縁膜２上に、第２の層間絶縁膜３を形成した。
次に、第２の層間絶縁膜３に貫通孔を形成し、前記貫通穴を埋めるようにコンタクト４を形成した。
次に、第２の層間絶縁膜３の基板と反対側の面に、コンタクト４に接続するようにポリシリコンからなるパッド５を形成した。
なお、第１の層間膜２中もトランジスタと配線は、コンタクト４によってパッド５と接続した。

次に、減圧ＣＶＤ法を用いて、第２の層間絶縁膜３とパッド５を覆うように、窒化シリコンからなる第３の層間絶縁膜（ストッパ膜）６を５０ｎｍ厚で形成した。
次に、ストッパ膜６上に、常圧ＣＶＤ法を用いてＢＰＳＧ膜を形成してから、プラズマＣＶＤ法によりシリコン酸化膜を形成して、ＢＰＳＧ膜とシリコン酸化膜とからなる積層膜の第４の層間絶縁膜７を２．２μｍ厚で形成した。
次に、ＣＭＰ法によって、第４の層間絶縁膜７を２００ｎｍ研磨して平坦化した。

次に、ホトリソグラフィ法とドライエッチング法によって、第４の層間絶縁膜７の基板と反対側の面に１２５ｎｍの深さの溝パターンを形成した。
次に、減圧ＣＶＤ法により、前記溝パターンを埋めるように窒化シリコンを成膜した。
次に、ＣＭＰ法により、第４の層間絶縁膜７上に成膜された余剰の窒化シリコンを除去した。これにより、溝パターンに充填された支持膜８を形成した。
図１２は、支持膜８を形成した時点の断面図である。

次に、第４の層間絶縁膜７上にレジストを塗布した後、ホトリソグラフィ法によって、前記レジストをパターニングしてレジストマスク１３を形成した。
図１３は、レジストマスク１３を形成した時点の断面図である。
図１３に示すように、溝パターン形成のためのホトリソグラフィ工程の加工精度不足のため、支持膜８の幅ｑは、レジストマスク１３の幅ｐよりも広く形成された。また、レジストマスク１３形成のホトリソグラフィ工程の加工精度不足のため、レジストマスク１３の中心線ｍと支持膜８の中心線ｎとの間で位置ずれが発生した。

次に、レジストマスク１３を用いて、第４の層間絶縁膜７及び第３の層間絶縁膜（ストッパ膜）６をパッド５の一部が露出するようにドライエッチングして、ホール７ａを形成した。図１３に示すように、支持膜８はレジストマスク１３の開口領域に部分的に張り出している。このレジストマスク１３の開口領域内の第３の層間絶縁膜７と支持膜８は、同時にエッチングされる。このとき、酸化膜に比べて窒化膜はエッチングし難いので、支持膜８のエッチング速度は第３の層間絶縁膜７のエッチング速度より遅くなる。第３の層間絶縁膜７はシリコン酸化膜であり、支持膜８はシリコン窒化膜であるので、第３の層間絶縁膜７はレジストマスク１３の位置に対応してエッチングされるが、支持膜８は、レジストマスク１３の位置から開口中心方向に傾斜するように形成される。
図１４は、ホール７ａを形成した時点の工程断面図である。図１４に示すように、各ホール７ａは、不均一な形状で形成された。

次に、レジスト１３を除去した後、ＣＶＤ法により、ホール７ａの内面、第３の層間絶縁膜７及び支持膜８を覆うように、窒化チタンとチタンの積層構造体を２５ｎｍ厚で成膜した。
次に、ホトリソグラフィ法とドライエッチング法により、第３の層間絶縁膜７及び支持膜８上の積層構造体を除去して、ホール７ａの内面を覆う積層構造体だけからなる下部電極９を形成した。図１５は、下部電極９を形成した時点の断面図である。
次に、ウェットエッチング法により、第４の層間絶縁膜７を除去した。前記ウェットエッチング条件は、薬液として、４９ｗｔ％のフッ化水素酸を用い、液温を２０℃とし、酸化シリコン（プラズマＣＶＤ法）のエッチングレートを６７ｎｍ／秒とし、処理時間を３４秒とした。

図１６は、第４の層間絶縁膜７を除去した時点の断面図である。
図１６に示すように、このウェットエッチング処理により、略筒状の下部電極９の外壁面が露出された。各下部電極９の先端側を連結する支持膜８は、このウェットエッチング処理時にエッチングされて、膜減りが発生した。支持膜８は上面側と下面側からそれぞれ３７．５ｎｍエッチングされ、支持膜８の残膜厚は５０ｎｍ（＝１２５−７５）となった。第４の絶縁膜のウェットエッチングの際に、下部電極を倒壊させなかったが、下部電極の寸法バラツキ・形状変形を生じさせた。

本発明は、半導体装置の製造方法及び半導体装置に関するものであり、特に、アモルファスカーボンからなる支持膜を形成してから酸化膜ウェットエッチングを行って、寸法及び形状が均一な下部電極を有するキャパシタを備えた半導体装置の製造方法に関するものであり、半導体装置を製造・利用する産業において利用可能性がある。

１…半導体基板（基板）、１ａ…一面、２…第１の層間絶縁膜、３…第２の層間絶縁膜、３ａ…基板と反対側の面、４…コンタクト、５…パッド、６…第３の層間絶縁膜（ストッパ膜）、７…第４の層間絶縁膜（絶縁膜）、７ａ…ホール、７ｃ…基板と反対側の面、７’ｃ…基板と反対側の面、８…支持膜、９…下部電極、９ａ…内壁面、９ｂ…外壁面、９ｃ…先端、９ｄ…空洞部、９ｚ…突出部、１０…容量膜、１１…上部電極、１２…プレート電極、１３…レジストマスク、１４…カーボン膜、１４Ａ…カーボン支持膜、１５…絶縁膜。

Claims (7)

1. 半導体基板上に複数のパッドを形成する工程と、
   前記パッドを覆うように絶縁膜を形成する工程と、
   前記絶縁膜に前記パッドを露出させるホールを形成する工程と、
   前記ホールの内面を覆うように電極を形成する工程と、
   前記絶縁膜の前記半導体基板と反対側の面をエッチングして前記電極の先端側を突出させる工程と、
   前記絶縁膜を覆うようにカーボン膜を形成してから、前記カーボン膜をパターニングして、前記電極の先端側に接するカーボン支持膜を形成する工程と、
   前記絶縁膜を除去して、前記電極の外壁面を露出させる工程と、を有することを特徴とする半導体装置の製造方法。
2. 前記電極の外壁面を露出させた後、前記カーボン支持膜を除去せずに、前記電極の壁面上に容量膜を成膜してから、前記容量膜を前記電極との間に挟み込むように別の電極を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記電極の外壁面を露出させた後、前記カーボン支持膜を除去してから、前記電極の壁面上に容量膜を成膜し、前記容量膜を前記電極との間に挟み込むように別の電極を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
4. 前記カーボン支持膜をプラズマアッシングにより除去することを特徴とする請求項３に記載の半導体装置の製造方法。
5. 前記絶縁膜の前記半導体基板と反対側の面から前記電極の先端までの長さが、前記ホールの深さの１〜１５％の範囲内であることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
6. 前記カーボン膜がアモルファスカーボン膜であることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
7. 半導体基板と、前記半導体基板上に形成された複数のパッドと、前記パッドに接続するように形成された筒状または柱状の電極と、前記電極の先端及び前記電極の先端側の外壁面を覆い、前記電極の先端側を連結するように形成されたカーボン支持膜と、前記電極の壁面上に形成された容量膜と、前記容量膜を前記電極との間に挟み込むように形成された別の電極と、を有することを特徴とする半導体装置。

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