JP2010538463A - 多素子パッケージにおける相互接続部 - Google Patents

Abstract

半導体素子パッケージ（１０）は、ポリマ層（３０）の第１面の上の相互接続層（３２）と、ポリマ層によって少なくとも３つの面を包囲されると共に、相互接続層に結合されている半導体素子（１６，１８）と、ポリマ層の第２面の上の第１導体素子（４６，５８）と、第２面は第１面に対向していることと、ポリマ層内のコネクタブロック（２０）と、を含む。コネクタブロック（２０）は、コネクタブロックの第１表面から第２表面まで延在する少なくとも１つの電気経路（２２，２４，２６，６２，６４）を有する。また、この少なくとも１つの電気経路は、相互接続層を第１導体素子に電気的に結合している。半導体素子パッケージを形成する方法も記載されている。

Description

本開示は、少なくとも１つの半導体素子を含む複数の素子を有するパッケージに一般に関する。より詳細には、本開示は、このようなパッケージの相互接続部に関する。

機能密度を増加させる技術として、多素子（たとえば、複数の集積回路）を１つのパッケージに含める技術がある。集積回路には様々な種類があり、同じ集積回路上に形成するのが難しい、あるいは少なくとも同じ集積回路上で最適化するのが難しい半導体部品があるため、この技術は、単にあらゆる機能を１つの集積回路に配置することの代替となる。無線周波数（ＲＦ）回路には、通常、論理回路とは異なる処理が必要である。また、論理回路およびアナログ回路には最適化や、異なる処理を用いることが必要な場合もある。同じパッケージに多素子を配置する技術の１つとして、ＲＣＰ（ｒｅｄｉｓｔｒｉｂｕｔｅｄ ｃｈｉｐ ｐａｃｋａｇｅ）がある。ＲＣＰでは素子の周囲に有機充填材を用い、パッケージの上面に相互接続層を設け、このパッケージの上面に、外部接続部も形成する。これは、非常に効果的に素子を組み合わせ、パッケージの上面へ接続する、有用なパッケージング技術であることが分かっている。

しかし、ＲＣＰの実用性を高めることには更なる利点が存在する。

一実施形態に係る一処理段階における半導体素子パッケージの断面図。 図１に続く一処理段階における半導体素子パッケージの断面図。 図２に続く一処理段階における半導体素子パッケージの断面図。 図３に続く一処理段階における半導体素子パッケージの断面図。 図４に続く一処理段階における半導体素子パッケージの断面図。 図５に続く一処理段階における半導体素子パッケージの断面図。 図６に続く一処理段階における半導体素子パッケージの断面図。 図７に続く一処理段階における半導体素子パッケージの断面図。 図８に続く一処理段階における半導体素子パッケージの断面図。 図１〜図９に示すパッケージ化された素子の一部分の上面図。 図１０に示す部分の一代替形態の上面図。

本発明を例示によって説明するが、本発明は添付の図面によって制限されない。図面において、類似の参照番号は類似の要素を示す。図面における要素は簡単および明確のために示されたものであり、必ずしも実際の縮尺ではない。

上面において利用可能な外部接続部と相互に接続された複数の素子を備える、ＲＣＰが製造される。素子の１つは接続ブロックであり、予め作成されるため、上面から裏面までの延在が可能となる。接続ブロック（「コネクタブロック」とも言う）は、ＲＣＰの他の素子と同じように周囲に形成された、有機充填材を有する。この接続ブロックがあるため、ビアホールをエッチングし、続いてビアホールを充填してビアを形成する必要なく、上面から裏面にわたる相互接続部によって電気的接続が可能になる。上面から裏面までの距離は、実際の製造においてビアの形成および充填を行うには大きすぎる。接続ブロックの１つの用途として、裏面へのアンテナの配置がある。別の用途として、裏面へのグランドプレーンの配置がある。これについては、図面および以下の説明を参照することによって一層理解される。

図１には、キャリア１２と、テープ１４と、素子１６，１８と、接続ブロック２０とを含むパッケージ１０を示す。キャリア１２は機械的な支持を提供するためのものである。テープ１４は両面テープである。素子１６，１８は集積回路であってもよい。一方または他方の素子が別の種類の素子（たとえば、受動素子またはディスクリート半導体素子）であってもよい。接続ブロック２０は、導体２２，２４，２６を含む。導体２２，２４，２６は、接続ブロック２０の長さ方向に垂直であり、誘電体２８によって包囲されている。誘電体２８は、ＲＣＰの製造において充填材として用いられるものと同様のまたは同一の有機材料であることが好ましいが、セラミックなど別の材料であってもよい、銅は、伝導性が比較的高く、コストも比較的低いため、導体２２，２４，２６に好ましい材料である。コストは高くなるが、伝導性のより高い材料（たとえば、白金、金、または銀）を使用してもよい。接続ブロック２０の長さは、完成したＲＣＰの素子を包囲する有機層の厚さよりもわずかに大きくなるように選択される。素子を包囲する有機層の厚さは一般に約０．６５ｍｍであるが、これ以外であってもよい。このように０．６５ｍｍである場合、接続ブロック２０の長さ、したがって導体２２，２４および２６の長さは、約０．７０ｍｍである。接続ブロック２０の直径は１ｍｍ以上であることが好ましい。直径が小さいとテープ１４への確実な接着が難しくなる場合もあるが、幾つかの用途においては利点にもなり得る。

図２には、有機層３０の堆積によって素子１６，１８および接続ブロック２０が覆われたパッケージ１０を示す。有機層３０は、たとえば接続ブロック２０が約０．７０ｍｍである場合、約０．８０ｍｍとなるように堆積されてもよい。有機層３０はポリマ層とも考えられる。

図３には、導体２２，２４，２６を露出させるために、有機層３０と接続ブロック２０の小部分とを研磨したパッケージ１０を示す。有機層３０はその後、この例では０．６５ｍｍまで薄化される。

図４には、キャリア１２およびテープ１４を除去したパッケージ１０を示す。また図４においては、パッケージ１０を図１〜図３の状態から反転させている。素子１６，１８は、パッケージ１０の上面において露出されている。素子１６，１８の露出した表面は、素子１６，１８の接触部となる場所である。

図５には、接続ブロック２０と素子１６，１８とに接する相互接続部３２を形成したパッケージ１０を示す。相互接続部３２は、ビアによって素子１６，１８と接続ブロック２０とに接続される複数の導体層からなってもよい。相互接続部３２上には複数のパッド３４があり、このパッド３４のうちの１つがパッド３６である。パッド３４は、はんだボール取り付け用のパッドであり、パッケージ１０の上面にある。接続ブロック２０は、パッケージ１０の裏面において露出する。接続ブロック２０を含まない従来のＲＣＰでは、このはんだボールを除いて処理が完了する。はんだボールの追加はこの時点で行われてもよく、後に都合のよい時に行われてもよい。

図６には、裏面に誘電体層３８を形成し、誘電体層３８を介してビア４２，４４，４６を形成したパッケージ１０を示す。誘電体層３８は有機層３０と同じ材料であることが好ましいが、別の絶縁材料であってもよい。誘電体層３８の厚さは、０．１ｍｍであってもよい。ビア４２は導体２２に接している。ビア４４は導体２４に接している。ビア４６は導体２６に接している。また図６においては、パッケージ１０を図４および図５の状態から反転させている。依然として、パッド３４を備える面を上面と言い、誘電体層３８を備える面を裏面と言う。

図７には、誘電体層３８の上にパターニングされた導体層を形成したパッケージ１０を示す。この導体層は、ビア４０に接するグランドプレーン４７と、ビア４２に接するトレース４８と、ビア４４に接するトレース５０とを含む。グランドプレーン４７はトレース４８，５０の周囲を包囲している。トレース４８はビア４２から水平方向に延在し、安定性を与える。同様に、トレース５０はビア４４から水平方向に延在する。この方向はトレース４８の方向とは異なるので、この延在部分は図７の断面においては見えない。パターニングされた導体層は、薄いシード層の堆積にパターニングされたフォトレジストが続く、従来のめっき処理によって形成されてもよい。めっき処理の結果、フォトレジストによって覆われていない領域において、導体材料が成長する。この導体材料としては銅が好ましいが、他の金属も有効である。このフォトレジストを除去する。エッチバックを行い、導体層が成長しなかった領域のシード層を除去する。グランドプレーン４７およびトレース４８，５０の厚さは、約０．１０ｍｍであってもよい。

図８には、誘電体層５２と、誘電体層５２を通じるビア５４，５６とを形成したパッケージを示す。誘電体層５２は、誘電体層３８と同じ材料であってもよい。ビア５４はトレース４８に接している。ビア５６はトレース５０に接している。ビア５６は、図８の断面においてトレース５０に接しているが、図に示すよりもトレース５０のより広い部分の上に配置されることが好ましい。

図９には、ビア５４，５６に接するアンテナ５８を形成したパッケージ１０を示す。アンテナ５８の形成およびパターニングは、グランドプレーン４７およびトレース４８，５０について記載しためっき技術を用いて行ってもよい。アンテナ５８の厚さは、０．２００ｍｍであってもよい。アンテナ５８がビア５４，５６に接することによって、アンテナは導体２２，２４にそれぞれ結合される。高周波数が伴い得るので、アンテナ５８を導体２２に結合するためには、ビア５４，５６は、アンテナ５８の十分に近くにあれば、アンテナ５８に実際に接している必要はない。図９に示すパッケージ１０は完成したＲＣＰであり、その後回路基板に搭載される前に、はんだボールが追加される。

図１０には、接続ブロック２０の上面における、一列に並んだ導体２２，２４，２６と、それらの導体を包囲する円形の誘電体２８とを示す。この構成において、接続ブロック２０は円柱状であり、直線に並んだ３つの導体を含む。導体２２，２４，２６の構成は異なってもよい。また円形ではなく、正方形、長方形、三角形など異なる形状であってもよい。

図１１には、外部絶縁層６８と、導体リング６２と、内部導体６４と、導体リング６２および内部導体６４の間にある絶縁層とを含む、一代替形態の接続ブロック６０を示す。これによって、ＲＦ送受信を行うアンテナに結合される場合に特に有益となり得る、同軸の線が形成される。アンテナ５８への接続に関して、接続ブロック６０は接続ブロック２０に置き換わってもよい。依然としてグランドプレーンが望ましい場合、グランドプレーンへの接続は別の接続ブロックによっても可能であり、グランドプレーンへの結合を行うための別の導体外部リング６２を備えるように接続ブロック６０を変更することも可能である。

接続ブロック（接続ブロック２０または６０など）の構築は、ワイヤボンド装置を使用して行ってもよい。ワイヤボンドの直径は、通常、２５μｍである。３つのそうしたワイヤボンドを、接続ブロック２０よりも何倍も長い円柱状の型中に載置することが可能である。この型は、所望の誘電体（たとえば、誘電体３０に使用される材料）で充填される。その得られる構造体は、所望の長さ（約０．０７０ｍｍ）となるように切り分けられる。この包囲する誘電体は、有機材料の代わりにセラミックなどの材料であってもよい。セラミックの剛性は、製造工程において有益となり得る。

これまでの記載により、相互接続層と、半導体素子と、第１導体素子と、コネクタブロックと、を含む半導体素子パッケージが提供されることを理解されたい。相互接続層は、ポリマ層の第１面の上にある。半導体素子は、ポリマ層によって少なくとも３つの面を包囲されると共に、相互接続層に結合される。第１導体素子は、ポリマ層の第２面の上にある。第２面は第１面に対向している。コネクタブロックはポリマ層内にあり、コネクタブロックの第１表面から第２表面まで延在する少なくとも１つの電気経路を有すると共に、この少なくとも１つの電気経路によって相互接続層を第１導体素子に電気的に結合する。コネクタブロックは、この少なくとも１つの電気経路を包囲する絶縁材料を含んでもよい。コネクタブロックは、同軸である少なくとも２つの電気経路を有してもよい。この少なくとも１つの電気経路は接地経路であってもよく、第１導体素子はグランドプレーンであってもよい。この少なくとも１つの電気経路は信号経路であってもよく、第１導体素子はアンテナであってもよい。半導体素子パッケージは、第２導体素子と第２電気経路とを更に含んでもよく、ここで、第２電気経路は接地経路であり、第２導体素子はグランドプレーンである。半導体素子パッケージは第３導体素子を更に含んでもよく、ここで、第３電気経路はアンテナに結合される。

更に、半導体素子パッケージを形成する方法が提供される。この方法は、ポリマ層によって半導体素子の少なくとも３つの面を包囲する工程を含む。この方法は、ポリマ層の第１面および半導体素子の上に相互接続層を形成する工程を更に含み、半導体素子は相互接続層に結合される。この方法は、ポリマ層の第２面の上に導体素子を形成する工程を更に含み、第２面は第１面に対向している。この方法は、ポリマ層内にある、少なくとも１つの電気経路を有するコネクタブロックによって、相互接続層を導体素子に電気的に結合する工程を更に含む。ポリマ層の第２面の上に導体素子を形成する工程は、導体材料にめっきを施してアンテナを形成する工程を含んでもよい。包囲する工程は、仮支持構造体に半導体素子を取り付ける工程と、半導体素子の上にポリマ層を形成する工程と、ポリマ層の形成後に、仮支持構造体を除去する工程と、を含んでもよい。電気的に結合する工程は、ポリマ層の形成前に、仮支持構造体にコネクタブロックを取り付ける工程と、ポリマ層の一部を除去してコネクタブロックの表面を露出させる工程と、ポリマ層の第１面の上に相互接続層を形成しつつ、コネクタブロックの表面の上に相互接続層を形成する工程と、を更に含んでもよい。この方法は、コネクタブロックの表面の上に誘電体層を堆積させる工程と、誘電体層にビアを形成する工程と、を更に含んでもよく、ビアは前記コネクタブロックおよび導体素子に電気的に結合される。上記少なくとも１つの電気経路は、接地経路と信号経路とからなる群から選択されてもよい。第１導体素子は、グランドプレーンとアンテナとからなる群から選択されてもよい。上記少なくとも１つの電気経路は、同軸である少なくとも２つの電気経路を含んでもよい。

更に、半導体素子パッケージを形成する方法が記載される。この方法は、仮支持構造体に半導体素子を取り付ける工程を含む。この方法は、仮支持構造体にコネクタブロックを取り付ける工程を更に含み、コネクタブロックは少なくとも１つの電気経路を有する。この方法は、コネクタブロックおよび半導体素子の上に封止部を形成する工程を更に含む。この方法は、封止部の一部を除去してコネクタブロックの上面を露出させる工程を更に含む。この方法は、コネクタブロックの上面に電気的に結合される相互接続層を形成する工程を更に含む。この方法は、仮支持構造体を除去してコネクタブロックの底面を露出させる工程を更に含む。この方法は、コネクタブロックの底面に有体物を電気的に結合する工程を更に含む。コネクタブロックの底面に有体物を電気的に結合する工程は、導体材料にめっきを施してアンテナを形成する工程を含んでもよい。コネクタブロックの底面に有体物を電気的に結合する工程は、コネクタブロックの底面の上に誘電体層を堆積させる工程と、誘電体層にビアを形成する工程と、を更に含んでもよく、ビアはコネクタブロックおよびアンテナに電気的に結合される。封止部の一部を除去してコネクタブロックの上面を露出させる工程は、封止部を研磨する工程を含んでもよい。仮支持構造体は、テープとキャリアとからなる群から選択されてもよい。コネクタブロックは、同軸である少なくとも２つの電気経路を有してもよい。

本明細書および特許請求の範囲に記載の「前」、「裏」、「上」、「底」、「〜上（〜上部）」、「〜下（〜下部）」などの用語は説明のために用いられており、必ずしも恒常的な相対位置を示すものではない。これらの用語は、本明細書に記載する本発明の実施形態が、たとえば、本明細書の記載または図示以外の配向において動作することが可能となるように、適切な状況においては置き換えられることを理解されたい。

本明細書においては特定の実施形態を参照して本発明について記載しているが、以下の特許請求の範囲に記載の本発明の範囲から逸脱することなく、様々な変形および変更がなされてもよい。たとえば、誘電体層３８が相互接続層３２の後に形成されるように示しているが、相互接続層３２の形成前に誘電体層３８を堆積してもよい。また、パターニングされた金属層の形成方法としてめっき処理について記載したが、他の堆積技術を用いてもよい。たとえば、金属のスパッタリングに続き、エッチング剤によるパターニングを行ってもよい。したがって、明細書および図面は限定ではなく例示の意味で捉えられるものであり、このような変形はすべて本発明の範囲内に含まれるものとする。本明細書に記載する特定の実施形態における利点、効果、および課題に対する解決策は、請求項のいずれかまたはすべてに記載の重要な、本質的な、または不可欠な特徴または要素として解釈されることを意図していない。

本明細書に記載の「結合」は、直接的結合または機械的結合に限定されることを意図していない。
また、本明細書に記載の「１つの」は、「１つ以上の」の意と定義される。特許請求の範囲における「少なくとも１つの（ａｔ ｌｅａｓｔ ｏｎｅ）」および「１つ以上の（ｏｎｅ ｏｒ ｍｏｒｅ）」などの前置句は、ある特定の請求項が「１つ以上の」または「少なくとも１つの」前置句と、「１つの（ａ，ａｎ）」などの不定冠詞とを含む場合であっても、不定冠詞「ａ，ａｎ」による別のクレーム要素の導入によって、そのような導入されたクレーム要素を含むその請求項が、そうした要素を１つしか含まない発明に限定されることを意味するものと解釈されるものではない。これは定冠詞の使用についても同様である。

特に明記しない限り、「第１（ｆｉｒｓｔ）」および「第２（ｓｅｃｏｎｄ）」は、このような語が修飾する要素同士を任意に区別するために用いられる。したがって、「第１」および「第２」は、必ずしもこのような要素の時間的な優先順位その他の優先順位を示すものではない。

Claims (20)

1. ポリマ層の第１面の上の相互接続層と、
   前記ポリマ層によって少なくとも３つの面を包囲されると共に、前記相互接続層に結合されている半導体素子と、
   前記ポリマ層の第２面の上の第１導体素子と、第２面は第１面に対向していることと、
   前記ポリマ層内のコネクタブロックと、前記コネクタブロックは、前記コネクタブロックの第１表面から第２表面まで延在する少なくとも１つの電気経路を有すると共に、前記少なくとも１つの電気経路によって前記相互接続層を第１導体素子に電気的に結合することと、
   を含む、半導体素子パッケージ。
2. 前記コネクタブロックは、前記少なくとも１つの電気経路を包囲する絶縁材料を含む、請求項１に記載の半導体素子パッケージ。
3. 前記コネクタブロックは、同軸である少なくとも２つの電気経路を有する、請求項１に記載の半導体素子パッケージ。
4. 前記少なくとも１つの電気経路は接地経路であり、第１導体素子はグランドプレーンである、請求項１に記載の半導体素子パッケージ。
5. 前記少なくとも１つの電気経路は信号経路であり、第１導体素子はアンテナである、請求項１に記載の半導体素子パッケージ。
6. 第２導体素子と第２電気経路とを更に含み、第２電気経路は接地経路であり、第２導体素子はグランドプレーンである、請求項５に記載の半導体素子パッケージ。
7. 第３電気経路を更に含み、第３電気経路は前記アンテナに結合されている、請求項６に記載の半導体素子パッケージ。
8. ポリマ層によって半導体素子の少なくとも３つの面を包囲する包囲工程と、
   ポリマ層の第１面の上および半導体素子の上に相互接続層を形成する相互接続層形成工程と、前記半導体素子は前記相互接続層に結合されていることと、
   前記ポリマ層の第２面の上に導体素子を形成する導体素子形成工程と、第２面は第１面に対向していることと、
   前記ポリマ層内の、少なくとも１つの電気経路を有するコネクタブロックによって、前記相互接続層を前記導体素子に電気的に結合する結合工程と、
   を含む、半導体素子パッケージを形成する方法。
9. 前記導体素子形成工程は、導体材料にめっきを施してアンテナを形成することを含む、請求項８に記載の方法。
10. 前記包囲工程は、
    半導体素子を仮支持構造体に取り付ける工程と、
    前記半導体素子の上に前記ポリマ層を形成する工程と、
    前記ポリマ層の形成後に、前記仮支持構造体を除去する工程と、
    を含み、
    前記結合工程は、
    前記ポリマ層の形成前に、前記仮支持構造体に前記コネクタブロックを取り付ける工程と、
    前記ポリマ層の一部を除去して前記コネクタブロックの表面を露出させる工程と、
    前記ポリマ層の第１面の上に前記相互接続層を形成しつつ、前記コネクタブロックの前記表面の上に前記相互接続層を形成する工程と、
    を含む、請求項８に記載の方法。
11. 前記コネクタブロックの前記表面の上に誘電体層を堆積させる工程と、
    前記誘電体層にビアを形成する工程と、前記ビアは前記コネクタブロックおよび前記導体素子に電気的に結合されていることと、
    を更に含む、請求項１０に記載の方法。
12. 前記少なくとも１つの電気経路は、接地経路および信号経路から選択される、請求項８に記載の方法。
13. 第１導体素子は、グランドプレーンおよびアンテナから選択される、請求項８に記載の方法。
14. 前記少なくとも１つの電気経路は、同軸である少なくとも２つの電気経路を含む、請求項８に記載の方法。
15. 仮支持構造体に半導体素子を取り付ける半導体素子取付工程と、
    前記仮支持構造体にコネクタブロックを取り付けるコネクタブロック取付工程と、前記コネクタブロックは少なくとも１つの電気経路を有することと、
    前記コネクタブロックおよび前記半導体素子の上に封止部を形成する封止部形成工程と、
    前記封止部の一部を除去して前記コネクタブロックの上面を露出させる封止部除去工程と、
    前記コネクタブロックの前記上面に対し電気的に結合されている相互接続層を形成する相互接続層形成工程と、
    前記仮支持構造体を除去して前記コネクタブロックの底面を露出させる仮支持構造体除去工程と、
    前記コネクタブロックの前記底面に有体物を電気的に結合する結合工程と、
    を含む、半導体素子パッケージを形成する方法。
16. 前記結合工程は、導体材料にめっきを施してアンテナを形成する工程を含む、請求項１５に記載の方法。
17. 前記結合工程は、
    前記コネクタブロックの前記底面の上に誘電体層を堆積させる工程と、
    前記誘電体層にビアを形成する工程と、前記ビアは前記コネクタブロックおよび前記アンテナに電気的に結合されていることと、
    を含む、請求項１６に記載の方法。
18. 前記封止部除去工程は、前記封止部を研磨する工程を含む、請求項１５に記載の方法。
19. 前記仮支持構造体は、テープおよびキャリアから選択される、請求項１５に記載の方法。
20. 前記コネクタブロックは、同軸である少なくとも２つの電気経路を有する、請求項１５に記載の方法。

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