CN201594536U - 芯片堆栈电路结构 - Google Patents
芯片堆栈电路结构 Download PDFInfo
- Publication number
- CN201594536U CN201594536U CN200920316263.8U CN200920316263U CN201594536U CN 201594536 U CN201594536 U CN 201594536U CN 200920316263 U CN200920316263 U CN 200920316263U CN 201594536 U CN201594536 U CN 201594536U
- Authority
- CN
- China
- Prior art keywords
- chip
- hole
- layer
- reshuffle
- conductive layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- H10W72/20—
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
一种芯片堆栈电路结构，采用穿式硅通孔(Through Silicon Via，TSV)与集成电路结合，包括一印刷电路板(Printed Circuit Board，PCB)、一位于该印刷电路板上方的芯片(Chip)、至少一介电层(Dielectric)、至少一重配置导电层(Redistribution Layer，RDL)、一导电体(Conductor)、一重配置保护层(Redistribution Passivation Layer)以及一锡球(Solder Ball)所构成。藉此，以预留贯穿孔的配设位置，以供后续晶圆制作完成后，于该处预留位置加工形成芯片两个表面的电路连通。
Description
技术领域：
本实用新型涉及一种芯片堆栈电路结构，尤指一种采用穿式硅通孔(Through SiliconVia，TSV)与集成电路结合，特别是指可预留贯穿孔的配设位置，以供后续晶圆(Wafer)制作完成后，于该处预留位置加工形成芯片(Chip)两个表面的电路连通。
背景技术：
集成电路组件是于一集成电路板上设置有电路布局区，并将所需的电子组件配合电路布局区采用打线接合技术相接合，以进行设置及封装；藉以构成所需的集成电路组件，以提供设置于所需的电子产品上进行使用。然而，由于其电子组件需另外进行封装，才能完成所需的电路，导致该集成电路组件完成之后，有体积较大的情形，进而造成其所设置的电子产品占用较多的使用空间；并且，基于多种半导体装置安装于电子产品内，而电子产品的尺寸亦不断地缩小化，因此随着电子产品尺寸的缩小，上述已知技术已无法符合薄型化的电子产品使用的所需。再者，上述集成电路组件于完成之后，仅能单独进行使用，并无法迭加相通亦为其缺点。
有鉴于此，基于集成电路形成于一芯片的主动表面，而传统芯片的端子，例如焊垫，亦仅形成于主动表面，故在芯片的高密度电性互连技术中，无不希望芯片的主动表面与背面皆设有端子，以供立体堆栈或/与高密度封装。现今已知利用硅通孔可作为芯片的垂直导通路径，藉以达到芯片内部电性连接在不同表面的端子。然而，目前的硅通孔形成技术包含了许多光罩制作、光微影、溅镀及电镀等集成电路的相关制程，以及后段组装与锡球数组植球的制程，该些制程相当复杂且影响制程的因素多而造成制程的不稳定，相对地提高了芯片的制作成本。特别是将芯片的贯穿孔设置于切割道，须受限于切割道的大小，因此在侧边实行制作贯穿孔上有相当的困难度，且当芯片切割完成后，贯穿孔的金属导体会外露，会导致该贯穿孔线路受损的可能性，又基于其贯穿孔是制作于芯片侧边，因此需将线路拉长至芯片边缘，无疑将减少线路布局时的弹性空间，且在上述受损的可能性上导致的良率不稳定下亦有后续量产上的困难。一种已知的硅通孔形成技术可见于中国台湾专利公告第346117号，为本专利申请人先前提出的集成电路组件层叠结构。
如图7所示，已知集成电路组件层叠结构主要包含其周缘设有数个第一缺口91的第一晶粒90，该第一晶粒90上设有第一传导区92、及连接各第一缺口91与第一传导区92的第一布线区93；以及层叠于第一晶粒90一面上的第二晶粒94，该第二晶粒94的周缘设有与该第一传导区92对应的第二缺口95，该第一传导区92与第二缺口95间设有导通介质96，并于该第二晶粒94上设有第二传导区97、及连接各第二缺口95与第二传导区97的第二布线区98，其中该第一传导区92具有数个接点921，而该第一布线区93具有数根导线931；该第二传导区97具有数个接点971，而该第二布线区98具有数根导线981。藉以利用第一晶粒90与第二晶粒94的层叠配合，而将所需的系统整合于第一晶粒90及第二晶粒94上以作为集成电路组件层叠布局设计使用。
虽然上述已知方式可将第一、二晶粒90、94透过第一、二缺口91、95由导线931、981进行沟通，但是由于该些导线931、981进行连接时，必须拉长线路且跨设于第一、二晶粒90、94的边缘(即第一、二缺口91、95)，除了有制作的困难度外，位于第二晶粒94边缘上第二缺口95的导通介质96的外露，亦含有增加线路受损的可能性，因此导致制作的良率低劣，于整合时无法有效提升系统的电气特性。故，一般现有的集成电路组件层叠结构无法符合使用者于实际使用时所需。
实用新型内容：
本实用新型所要解决的技术问题是：针对上述现有技术的不足，提供一种芯片堆栈电路结构，采用穿式硅通孔与集成电路结合，藉以预留贯穿孔的配设位置，以供后续晶圆制作完成后，于该处预留位置加工形成芯片两个表面的电路连通。
为了解决上述技术问题，本实用新型所采用的技术方案是：一种芯片堆栈电路结构，包括印刷电路板和芯片，该芯片位于该印刷电路板的上方，其特点是：该结构还包括：至少一介电层、至少一重配置导电层、至少一贯穿孔、导电体、重配置保护层、及锡球；
所述芯片具有第一表面、第二表面、堆栈于该第一表面上并具有数个接垫形成于其上的电路组件、以及堆栈于该电路组件上但显露该接垫的保护层；该芯片的第一表面上设有传导区，该第二表面设有连接各贯穿孔与该传导区的重配置布线区；
该介电层包含堆栈于该保护层上的第一、三介电层，并具有与该接垫连通的第一重配置孔，以及堆栈于该芯片的第二表面上的第二、四介电层，并具有与该第二介电层连通的第二重配置孔；
该重配置导电层包含形成于该第一重配置孔中的第一重配置导电层，以及形成于该第二重配置孔中的第二重配置导电层；
该贯穿孔形成于由该芯片第一表面上的第一重配置导电层、第三介电层、接垫及电路组件贯穿至该芯片第二表面的第四介电层及第二重配置导电层；
该导电体形成该贯穿孔内并与该第一、二重配置导电层齐平；
该重配置保护层形成于第四介电层、第二重配置层及导电体上，并显露出部分的第二重配置导电层；
该锡球形成于对应该重配置保护层显露的第二重配置导电层上，以连接该印刷电路板与该芯片；
藉以上述各组件的组合，以便于该芯片第一表面上的接点透过该些贯穿孔电性连接至第二表面的重配置保护层及锡球，而与对应的印刷电路板接点导通。
与现有技术相比，本实用新型的优点是：藉此，以预留贯穿孔的配设位置，以供后续晶圆制作完成后，于该处预留位置加工形成芯片两个表面的电路连通；可不受限于当切割道缩小时，于切割道制作贯穿孔的困难度；当芯片切割完成后，可使贯穿孔内的导电体不会外露，以避免该贯穿孔线路受损的可能性；能有效缩短线路长度，不需将线路先拉设到芯片边缘，即可使得电气特性提升，并有效增加线路布局(Layout)时的弹性空间。
附图说明：
图1是本实用新型的结构剖面示意图。
图2是本实用新型的前侧立体示意图。
图3是本实用新型的后侧立体视示意图。
图4是本实用新型的前侧示意图。
图5是本实用新型的后侧示意图。
图6a是本实用新型较佳实施例的制程剖面示意图一。
图6b是本实用新型较佳实施例的制程剖面示意图二。
图6c是本实用新型较佳实施例的制程剖面示意图三。
图6d是本实用新型较佳实施例的制程剖面示意图四。
图6e是本实用新型较佳实施例的制程剖面示意图五。
图6f是本实用新型较佳实施例的制程剖面示意图六。
图7是已知集成电路组件层叠结构示意图。
标号说明：
印刷电路板10 芯片20
第一表面201 第二表面202
电路组件203 接垫2031
保护层204 切割道205
传导区21 接点211
重配置布线区22 导线221
第一～四介电层30a～30d 介电层30
第一重配置孔301 第二重配置孔302
第一、二重配置导电层40a、40b 重配置导电层40
贯穿孔50 导电体60
重配置保护层70 锡球80
第一晶粒90 第一缺口91
第一传导区92 接点921
第一布线区93 导线931
第二晶粒94 第二缺口95
导通介质96 第二传导区97
接点971 第二布线区98
导线981
具体实施方式：
请参阅图1至图5所示，如图所示：本实用新型为芯片堆栈电路结构，是采用穿式硅通孔(Through Silicon Via，TSV)与集成电路结合，藉以预留贯穿孔的配设位置，以供后续晶圆(Wafer)制作完成后，于该处预留位置加工形成芯片(Chip)两个表面的电路连通。该结构主要包括一印刷电路板(Printed Circuit Board，PCB)10、一位于该印刷电路板10上方的芯片20、至少一介电层(Dielectric)30、至少一重配置导电层(Redistribution Layer，RDL)40、至少一贯穿孔50、一导电体(Conductor)60、一重配置保护层(Redistribution Passivation Layer)70以及一锡球(Solder Ball)80所构成。
上述芯片20包含硅，具有一第一表面201、一第二表面202、一堆栈于该第一表面201上并具有数个接垫(Die Pad)2031形成于其上的电路组件(Device)203、以及一堆栈于该电路组件203上但显露该接垫2031的保护层(Passivation Layer)204，如图2至图5所示，该芯片20的第一表面201上设有一传导区21，且该传导区21具有数个接点211，而该第二表面202上设有连接各贯穿孔50与该传导区21的重配置布线区22，且该重配置布线区22具有数根导线221，其中，该电路组件203为晶体管，且该接垫2031对应于该些贯穿孔50而设于该电路组件203上。
该些介电层30包含堆栈于该保护层204上的第一、三介电层30a、30c，并具有一对准该接垫2031且孔径大于该贯穿孔50而与该接垫2031连通的第一重配置孔301，以及堆栈于该芯片20的第二表面202上的第二、四介电层30b、30d，并具有一相对该第一重配置孔301的大小对准该第二介电层30b且孔径大于该贯穿孔50而与该第二介电层30b连通的第二重配置孔302。
该些重配置导电层40包含形成于该第一重配置孔301中的第一重配置导电层40a，以及形成于该第二重配置孔302中的第二重配置导电层40b，其中，该重配置导电层40可为金、银、铜及其合金的导电材质。
该些贯穿孔50形成于由该芯片20第一表面201上的第一重配置导电层40a、第三介电层30c、接垫2031及电路组件203贯穿至该芯片20第二表面202的第四介电层30d及第二重配置导电层40b。
该导电体60形成该贯穿孔50内并与该第一、二重配置导电层40a、40b齐平，其中，该导电体60的导电材质与该重配置导电层40相同，且与该重配置导电层40可进一步为一体成型。
该重配置保护层70形成于第四介电层30d、第二重配置层40b及导电体60上，并显露出部分的第二重配置导电层40b。
该锡球80形成于对应该重配置保护层70显露的第二重配置导电层40b上，用以表面黏着式(Surface Mounted Technology，SMT)连接该印刷电路板10与该芯片20。
藉以上述各组件的组合，以便于该芯片20的第一表面201上的接点211可透过该贯穿孔50电性连接至第二表面202的重配置保护层70及锡球80，而与对应的印刷电路板10接点导通。以上所述，构成全新的芯片堆栈电路结构。
因此，本实用新型的芯片堆栈电路结构利用该芯片20具有邻近但不显露该贯穿孔50的切割道205，除了可不受限于当切割道缩小时，于切割道制作贯穿孔的困难度之外，当该芯片20切割完成后，亦可使该贯穿孔50内的导电体60不会外露，以避免该贯穿孔50线路受损的可能性，且与此同时能有效缩短线路长度，不需将线路先拉设到芯片边缘，即可使得电气特性提升，并有效增加线路布局(Layout)时的弹性空间，为其特征。
请参阅图6a至图6f所示，如图所示：为本实用新型进一步说明该芯片堆栈电路结构的制作流程。例如，在一芯片接垫上的TSV于一晶圆级芯片尺寸封装件(Wafer Level Chip SizePackage，WLCSP)产品可应用的较佳实施例中：
首先，如图6a所示，提供至少一芯片20，该芯片20可形成于一晶圆内，具有一第一表面201、一第二表面202、一形成于该第一表面上201并具有数个接垫2031形成于其上的电路组件203、以及一形成于该电路组件203上但显露该接垫2031的保护层204。
之后，如图6b所示，于该保护层204上被覆第一介电层30a和第三介电层30c，及于该芯片20的第二表面202上被覆第二介电层30b和第四介电层30d后，针对该第一～四介电层30a～30d以挖孔或冲孔等技术，对准该接垫2031形成一孔径较大的第一重配置孔301，以及形成一孔径相对该第一重配置孔301的第二重配置孔302于该第四介电层30d上。
继之，如图6c所示，以电镀(Plating)或印刷涂布(Coated Printing)等技术可分别形成一第一、二重配置导电层40a、40b于该第一、二重配置孔301、302中。之后，如图6d所示，可利用机械钻孔或激光钻孔等技术形成数个贯穿孔50，该些贯穿孔50形成于对应该接垫2031的位置，由该芯片20第一表面201上的第一重配置导电层40a、第三介电层30c、接垫2031及电路组件203贯穿至该芯片20第二表面202的第四介电层30d及第二重配置导电层40b。
然后，如图6e所示，可利用电镀或印刷涂布等技术形成一导电体60于该些贯穿孔50内。接着，如图6f所示，形成一重配置保护层70于该第四介电层30d、第二重导电层40b及导电体60上，并于显露出部分的第二重配置导电层40b上形成一锡球80。最后，如图1所示的芯片堆栈电路结构，藉由该锡球80将该芯片20与一印刷电路板10连接即构成本实用新型。
综上所述，本实用新型的芯片堆栈电路结构，可有效改善现有技术的种种缺点，不仅可不受限于当切割道缩小时，于切割道制作贯穿孔的困难度，且当该芯片切割完成后，亦可使该贯穿孔内的导电体不会外露，以避免该贯穿孔线路受损的可能性，且与此同时并能有效缩短线路长度，不需将线路先拉设到芯片边缘，即可使得电气特性提升，并有效增加线路布局(Layout)时的弹性空间，进而能产生能更进步、更实用、更符合使用者的所须，确已符合实用新型专利申请的要件，依法提出专利申请。
Claims (9)
1.一种芯片堆栈电路结构，包括印刷电路板和芯片，该芯片位于该印刷电路板的上方，其特征在于：该结构还包括：至少一介电层、至少一重配置导电层、至少一贯穿孔、导电体、重配置保护层、及锡球；
所述芯片具有第一表面、第二表面、堆栈于该第一表面上并具有数个接垫形成于其上的电路组件、以及堆栈于该电路组件上但显露该接垫的保护层；该芯片的第一表面上设有传导区，该第二表面设有连接各贯穿孔与该传导区的重配置布线区；
该介电层包含堆栈于该保护层上的第一、三介电层，并具有与该接垫连通的第一重配置孔，以及堆栈于该芯片的第二表面上的第二、四介电层，并具有与该第二介电层连通的第二重配置孔；
该重配置导电层包含形成于该第一重配置孔中的第一重配置导电层，以及形成于该第二重配置孔中的第二重配置导电层；
该贯穿孔形成于由该芯片第一表面上的第一重配置导电层、第三介电层、接垫及电路组件贯穿至该芯片第二表面的第四介电层及第二重配置导电层；
该导电体形成该贯穿孔内并与该第一、二重配置导电层齐平；
该重配置保护层形成于第四介电层、第二重配置层及导电体上，并显露出部分的第二重配置导电层；
该锡球形成于对应该重配置保护层显露的第二重配置导电层上，以连接该印刷电路板与该芯片；
藉以上述各组件的组合，以便于该芯片第一表面上的接点透过该些贯穿孔电性连接至第二表面的重配置保护层及锡球，而与对应的印刷电路板接点导通。
2.如权利要求1所述的芯片堆栈电路结构，其特征在于：所述电路组件为晶体管。
3.如权利要求1所述的芯片堆栈电路结构，其特征在于：所述芯片制作形成于晶圆，具有邻近但不显露该贯穿孔的切割道。
4.如权利要求1所述的芯片堆栈电路结构，其特征在于：所述传导区具有数个接点。
5.如权利要求1所述的芯片堆栈电路结构，其特征在于：所述重配置布线区具有数根导线。
6.如权利要求1所述的芯片堆栈电路结构，其特征在于：所述重配置导电层与该导电体为一体成型。
7.如权利要求1所述的芯片堆栈电路结构，其特征在于：所述芯片经由该锡球与该印刷电路板黏着连接。
8.如权利要求1所述的芯片堆栈电路结构，其特征在于：所述第一重配置孔对准该接垫且孔径大于该贯穿孔。
9.如权利要求1所述的芯片堆栈电路结构，其特征在于：所述第二重配置孔相对该第一重配置孔的大小对准该第二介电层且孔径大于该贯穿孔。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN200920316263.8U CN201594536U (zh) | 2009-12-01 | 2009-12-01 | 芯片堆栈电路结构 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN200920316263.8U CN201594536U (zh) | 2009-12-01 | 2009-12-01 | 芯片堆栈电路结构 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN201594536U true CN201594536U (zh) | 2010-09-29 |
Family
ID=42776603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN200920316263.8U Expired - Lifetime CN201594536U (zh) | 2009-12-01 | 2009-12-01 | 芯片堆栈电路结构 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN201594536U (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102315136A (zh) * | 2011-06-02 | 2012-01-11 | 日月光半导体制造股份有限公司 | 封装结构及其制造方法 |
| CN104279527A (zh) * | 2013-07-11 | 2015-01-14 | 华通电脑股份有限公司 | 整合背光模块的电路板及其制造方法 |
| CN110690872A (zh) * | 2019-09-27 | 2020-01-14 | 无锡市好达电子有限公司 | 一种滤波器的新型封装结构和封装方法 |
-
2009
- 2009-12-01 CN CN200920316263.8U patent/CN201594536U/zh not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102315136A (zh) * | 2011-06-02 | 2012-01-11 | 日月光半导体制造股份有限公司 | 封装结构及其制造方法 |
| CN104279527A (zh) * | 2013-07-11 | 2015-01-14 | 华通电脑股份有限公司 | 整合背光模块的电路板及其制造方法 |
| CN110690872A (zh) * | 2019-09-27 | 2020-01-14 | 无锡市好达电子有限公司 | 一种滤波器的新型封装结构和封装方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN104253115B (zh) | 用于半导体封装中减小的管芯到管芯间隔的底部填充材料流控制 | |
| US8174109B2 (en) | Electronic device and method of manufacturing same | |
| JP3960479B1 (ja) | 両面電極構造の半導体装置の製造方法 | |
| KR101895019B1 (ko) | 영역 어레이 유닛 컨넥터를 갖는 적층 가능한 몰딩된 마이크로전자 패키지 | |
| US10068847B2 (en) | Package substrate and method of fabricating the same | |
| TWI241700B (en) | Packaging assembly with integrated circuits redistribution routing semiconductor die and method for fabrication | |
| KR20200092566A (ko) | 브리지 다이를 포함한 반도체 패키지 | |
| CN101789380B (zh) | 内埋芯片封装的结构及工艺 | |
| JP2008182224A (ja) | スタック・パッケージ及びスタック・パッケージの製造方法 | |
| JPWO2007066409A1 (ja) | 半導体装置およびその製造方法 | |
| TWI553787B (zh) | Ic載板、具有該ic載板的半導體器件及其製造方法 | |
| CN102456648B (zh) | 封装基板的制法 | |
| TW546767B (en) | Methods of manufacturing an integrated circuit package and a substrate adapted to receive an integrated circuit chip | |
| US8872329B1 (en) | Extended landing pad substrate package structure and method | |
| CN110858582A (zh) | 半导体封装件及其制造方法 | |
| KR100826989B1 (ko) | 반도체 패키지 및 그의 제조방법 | |
| CN201594536U (zh) | 芯片堆栈电路结构 | |
| CN116153900A (zh) | 半导体封装 | |
| KR20190092399A (ko) | 웨이퍼-레벨 액티브 다이 및 외부 다이 마운트를 갖는 반도체 패키지 | |
| CN103426855A (zh) | 半导体封装件及其制法 | |
| TWI712134B (zh) | 半導體裝置及製造方法 | |
| CN101266955A (zh) | 半导体装置及其制造方法 | |
| CN215220719U (zh) | 一种双面封装结构 | |
| CN211743144U (zh) | 具有硅穿孔结构的半导体组件 | |
| JP3160545U (ja) | チップ集積回路構造 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| ASS | Succession or assignment of patent right |
Owner name: JIYI TECHNOLOGY CO., LTD. Free format text: FORMER OWNER: MAO BANG ELECTRONIC CO., LTD. Effective date: 20110921 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20110921 Address after: China Taiwan Taoyuan County Patentee after: Aflash Technology Co., Ltd. Address before: Chinese Taiwan Taoyuan Luju Nanshan Road three lane 17 No. 11 6 floor Patentee before: Mao Bang Electronic Co., Ltd. |
|
| CX01 | Expiry of patent term |
Granted publication date: 20100929 |
|
| CX01 | Expiry of patent term |