JP2010511208A - 情報処理装置及び不揮発性半導体メモリドライブ - Google Patents

Abstract

情報処理装置は、情報処理装置本体と、前記情報処理装置本体内に収容される不揮発性半導体メモリドライブとを含む。不揮発性半導体メモリドライブは、不揮発性半導体メモリと、論理ブロックアドレスそれぞれと前記不揮発性半導体メモリの物理アドレスそれぞれとの対応関係を示すアドレス管理テーブルと、制御部とを含む。制御部は、前記情報処理装置本体からのリード要求の受信に応答して前記アドレス管理テーブルを参照し、前記リード要求に含まれる論理ブロックアドレスに対応する物理アドレスが前記アドレス管理テーブルに格納されていない場合、所定値のデータを前記情報処理装置本体に出力する。

Description

本発明は、情報処理装置及び不揮発性半導体メモリドライブに関する。

不揮発性半導体メモリを管理する装置としては、例えば、特許文献１に開示されたメモリ管理装置が知られている。

このメモリ管理装置は、ホストから消去要求のなされた記憶単位に対してホストから読み出し要求があった場合に、ホストに対して初期値を返す。

すなわち、この不揮発性半導体メモリ管理装置は、論理物理アドレス変換テーブルを有する不揮発性半導体メモリと、ホストからのデータの消去要求に対し論理物理アドレス変換テーブルを参照して、消去要求によって指定された論理ブロックに対応付けられた物理ブロックアドレスを仮想消去領域として記憶する制御部とを有している。ホストから仮想消去領域に含まれるデータの読み出し要求があった場合、制御部は、初期値をホストに応答する。このため、不揮発性半導体メモリ上のデータを実際に消去することなく、ホストに対してデータが消去されたかのように認識されることができるので、データの消去にかかる処理時間を短縮できる。

特開２００６−７９５４３号公報

しかし、このメモリ管理装置においては、各記憶単位に初期値データが書き込まれていない不揮発性半導体メモリを出荷時に初期化処理するために、すべてのデータを消去する工程（すべての物理ブロックアドレスを仮想消去領域として記憶する工程）を行うことが必要となり、製造工程の増加が招かれる。

本発明の目的は、製造時に初期化処理の工程を省略することができる情報処理装置および不揮発性半導体メモリドライブを提供することにある。

本発明の一態様によれば、情報処理装置本体と、前記情報処理装置本体内に収容される不揮発性半導体メモリドライブであって、不揮発性半導体メモリと、論理ブロックアドレスそれぞれと前記不揮発性半導体メモリの物理アドレスそれぞれとの対応関係を示すアドレス管理テーブルと、前記情報処理装置本体からのリード要求の受信に応答して前記アドレス管理テーブルを参照し、前記リード要求に含まれる論理ブロックアドレスに対応する物理アドレスが前記アドレス管理テーブルに格納されていない場合、所定値のデータを前記情報処理装置本体に出力する制御手段とを含む不揮発性半導体メモリドライブとを具備する情報処理装置が提供される。

この情報処理装置によれば、対応する物理アドレスが格納されていない論理ブロックアドレスを指定する読み出し要求があった場合、所定値のデータが情報処理装置本体に対しして出力されるため、製造時に初期化処理の工程を省略できる。

図１は、本発明の一実施形態に係る情報処理装置の外観を示す斜視図である。 図２は、同実施形態に係る情報処理装置の概略構成を示すブロック図である。 図３は、同実施形態に係る情報処理装置で用いられるＳＳＤの概略構成を示すブロック図である。 図４は、同実施形態に係る情報処理装置で用いられるＳＳＤの記憶容量及び記憶領域を示す概略図である。 図５は、同実施形態に係る情報処理装置で用いられるフラッシュアドレス変換テーブルの構成例を示す図である。 図６は、同実施形態に係る情報処理装置で用いられるＳＳＤの動作を示すフローチャートである。

以下、図面を参照して、本発明の実施形態を説明する。

＜情報処理装置の構成＞
図１は、本発明の一実施形態に係る情報処理装置の外観を示す斜視図である。

この情報処理装置１は、情報処理装置本体２と、情報処理装置本体２に取り付けられた表示ユニット３とから構成されている。

本体２は、箱状の筐体４を有し、その筐体４は、上壁４ａ、周壁４ｂ及び下壁（図示せず）を備える。筐体４の上壁４ａは、情報処理装置１を操作するユーザに近い側から順にフロント部４０、中央部４１及びバック部４２を有する。下壁は、この情報処理装置１が置かれる設置面に対向する。周壁４ｂは、前壁４ｂａ、後壁４ｂｂ及び左右の側壁４ｂｃ，４ｂｄを有する。

フロント部４０は、ポインティングデバイスであるタッチパッド２０と、パームレスト２１と、情報処理装置１の各部の動作に連動して点灯するＬＥＤ２２とを備える。

中央部４１は、文字情報等を入力可能なキーボード２３ａが取り付けられるキーボード載置部２３を備える。

バック部４２は、着脱可能に取り付けられたバッテリパック２４を備えている。バッテリパック２４の右側には、情報処理装置１の電源を投入するための電源スイッチ２５が設けられている。バッテリパック２４の左右には、表示ユニット３を回転可能に支持する一対のヒンジ部２６ａ、２６ｂが設けられている。

筐体４の左の側壁４ｂｃには、筐体４内から外部に対して風Ｗを排出する排出口２９が設けられている。また、右の側壁４ｂｄには、例えば、ＤＶＤ等の光記憶媒体にデータを読み書き可能なＯＤＤ（光ディスクドライブ）２７と、各種のカードが出し入されるカードスロット２８とが配置されている。

筐体４は、周壁４ｂの一部及び上壁４ａを含む筐体カバーと、周壁４ｂの一部及び下壁を含む筐体ベースとにより形成されている。筐体カバーは、筐体ベースに対して着脱自在に組み合わされ、筐体ベースとの間に収容空間を形成する。この収容空間には、不揮発性半導体メモリドライブとして機能するＳＳＤ（ソリッドステートドライブ）１０が収容される。なお、ＳＳＤ１０の詳細は後述する。

表示ユニット３は、開口部３０ａを有するディスプレイハウジング３０と、表示画面３１ａに画像を表示可能なＬＣＤ等からなる表示装置３１とを備える。表示装置３１はディスプレイハウジング３０に収容され、表示画面３１ａは開口部３０ａを通じてディスプレイハウジング３０の外部に露出している。

筐体４内には、上述のＳＳＤ１０、バッテリパック２４、ＯＤＤ２７及びカードスロット２８の他に、図示しないメイン回路基板、拡張モジュール及びファン等が収容されている。

図２は、本発明の一実施形態に係る情報処理装置の概略構成を示すブロック図である。

この情報処理装置１は、図２に示すように、上述のＳＳＤ１０、拡張モジュール１２、ファン１３、タッチパッド２０、ＬＥＤ２２、キーボード２３ａ、電源スイッチ２５、ＯＤＤ２７、カードスロット２８及び表示装置３１の他に、ＥＣ（組み込みコントローラ）１１１と、ＢＩＯＳ（Basic Input Output System）１１２ａを格納するフラッシュメモリ１１２と、サウスブリッジ１１３と、ノースブリッジ１１４と、ＣＰＵ（中央処理装置）１１５と、ＧＰＵ（Graphic Processing Unit）１１６と、メインメモリ１１７とを備えている。

ＥＣ（組み込みコントローラ）１１１は各部を制御する組込システムである。ノースブリッジ１１４は、ＣＰＵ１１５、ＧＰＵ１１６、メインメモリ１１７及び各種バスそれぞれとの間の接続を制御するＬＳＩである。ＣＰＵ１１５は各種信号を演算処理するプロセッサであり、ＳＳＤ１０からメインメモリ１１７にロードされるオペレーティングシステムおよび各種アプリケーションプログラムを実行する。ＧＰＵ１１６は映像信号を演算処理して表示制御を実行する表示コントローラである。

拡張モジュール１２は、拡張回路基板と、この拡張回路基板に設けられたカードソケットと、このカードソケットに挿入された拡張モジュール基板とを備える。カードソケットは、例えば、Ｍｉｎｉ−ＰＣＩ等の規格に対応している。拡張モジュール基板の例としては、３Ｇ（第３世代）モジュール、テレビチューナー、ＧＰＳモジュール、及びＷｉｍａｘ(登録商標)モジュール等が挙げられる。

ファン１３は、筐体４内を送風に基づいて冷却する冷却部であり、筐体４内の空気を排出口２９を介して風Ｗとして外部に排出する。

なお、ＥＣ１１１、フラッシュメモリ１１２、サウスブリッジ１１３、ノースブリッジ１１４、ＣＰＵ１１５、ＧＰＵ１１６及びメインメモリ１１７は、メイン回路基板に実装された電子部品である。

ＳＳＤ１０は、ハードディスクドライブとは異なり、磁気ディスクやヘッド等の駆動機構を持たないが、不揮発性半導体メモリであるＮＡＮＤメモリの記憶領域に、ＯＳ（オペレーティングシステム）等のプログラムと、ユーザやソフトウエアに基づいて作成されたデータとを、読み書き可能に長期的に保存でき、情報処理装置１の起動ドライブとして動作することのできるドライブである。

図３は、本実施形態で用いられるＳＳＤの概略構成を示すブロック図である。

メモリコントローラとして機能する制御部１０３は、温度センサ１０１、コネクタ１０２、８つのＮＡＮＤメモリ１０４Ａ〜１０４Ｈ、ＤＲＡＭ１０５、及び電源回路１０６にそれぞれ接続されている。また、制御部１０３は、コネクタ１０２を介してホスト装置８に接続され、また必要に応じて外部装置９に接続される。

電源７は、バッテリパック２４又は図示しないＡＣアダプタであり、例えば、ＤＣ３．３Ｖの電力がコネクタ１０２を介して電源回路１０６に供給される。また、電源７は、情報処理装置１全体に対して電力を供給する。

ホスト装置８は、本実施の形態では情報処理装置１であり、メイン回路基板に実装されたサウスブリッジ１１３と制御部１０３との間が接続されている。サウスブリッジ１１３と制御部１０３との間は、例えば、シリアルＡＴＡ等の規格に基づいてデータの送受信が行われる。また、ホスト装置８は、後述する図５においてはＳＳＤ１０の製造時に接続される機器である。

外部装置９は、情報処理装置１とは異なる他の情報処理装置である。外部装置９は、情報処理装置１から取り外されたＳＳＤ１０に対して、例えば、ＲＳ−２３２Ｃ等の規格に基づいて制御部１０３に接続され、ＮＡＮＤメモリ１０４Ａ〜１０４Ｈに記憶されたデータを読み出す機能を有する。

ＳＳＤが実装される基板は、例えば、１．８インチタイプ又は２．５インチタイプのＨＤＤ（ハードディスクドライブ）と同等の外形サイズを有する。なお、本実施の形態では、１．８インチタイプと同等である。

温度センサ１０１は、基板上において、ともに熱源となる制御部１０３とＮＡＮＤメモリ１０４Ａ〜１０４Ｈとの間に設けられている。本実施の形態においては、温度センサ１０１は、制御部１０３とＮＡＮＤメモリ１０４Ａ〜１０４Ｈによって囲まれるように基板の中央付近に設けられ、その位置における温度を測定する。温度センサ１０１により測定された測定温度は、温度情報として制御部１０３に送られる。なお、本実施の形態では、半導体のＰＮ接合部の電圧が温度により変化する特性を利用した半導体温度センサを用いたが、例えば、サーミスタ等の他の方式による温度センサを用いてもよい。

上記の位置に設けられた温度センサ１０１による測定温度は、ＳＳＤ１０が動作中の場合は、例えば、５０℃〜６０℃であり、基板の他の領域に比較して１０℃程度高い。

制御部１０３は、ＮＡＮＤメモリ１０４Ａ〜１０４Ｈに対する動作を制御する。具体的には、制御部１０３は、ホスト装置８からの要求(リード要求、ライト要求、等)に応じて、ＮＡＮＤメモリ１０４Ａ〜１０４Ｈに対するデータの読み書きを制御する。データの転送速度は、例えば、データ読み出し時で１００ＭＢ／Ｓｅｃ、書き込み時で４０ＭＢ／Ｓｅｃである。

制御部１０３は、温度センサ１０１から温度情報を一定の周期で取得し、温度情報が示す測定温度が予め設定された規定値を超えているとき、ホスト装置８に対するレスポンスを低下させる。レスポンスを低下させる動作は、ＳＳＤ１０が有する処理能力の一部を制限する動作である。レスポンスを低下させる動作としては、例えば、ＮＡＮＤメモリ１０４Ａ〜１０４Ｈから読み出したデータをホスト装置８に転送する際の転送速度の低下や、制御部１０３とＮＡＮＤメモリメモリ１０４Ａ〜１０４Ｈとの間の転送速度の低下等が挙げられる。

また、制御部１０３は、測定温度が規定値を超えているとき、その旨を示す情報として警告信号をホスト装置８に出力する。なお、制御部１０３は、警告信号の代わりに温度情報自体をホスト装置８に出力してもよい。

また、制御部１０３は、その取得した温度情報をその取得した取得日時とともにＮＡＮＤメモリ１０４Ａ〜１０４Ｈの所定のアドレスに書き込む。

ＮＡＮＤメモリ１０４Ａ〜１０４Ｈの各々は、例えば記憶容量が１６ＧＢの不揮発性半導体メモリである。ＮＡＮＤメモリ１０４Ａ〜１０４Ｈの各々は、例えば、１つのメモリセルに２ビットを記録可能なＭＬＣ（マルチレベルセル）−ＮＡＮＤメモリ（多値ＮＡＮＤメモリ）から構成されている。ＭＬＣ−ＮＡＮＤメモリは、ＳＬＣ（シングルレベルセル）−ＮＡＮＤメモリに比較して書き換え可能回数は少ないが、ＳＬＣ（シングルレベルセル）−ＮＡＮＤメモリよりも記憶容量の大容量化は容易であるという特徴を有している。

また、ＮＡＮＤメモリ１０４Ａ〜１０４Ｈは、それらが設置された環境温度によりデータを保持可能な期間が変動する特性を有する。

ＮＡＮＤメモリ１０４Ａ〜１０４Ｈは、制御部１０３の制御により書き込まれたデータを記憶するとともに、温度情報及びその取得日時を温度履歴として記憶する。

ＤＲＡＭ１０５は、制御部１０３の制御によりＮＡＮＤメモリ１０４Ａ〜１０４Ｈに対するデータの読出し、書込みが行われる際に一時的にデータが格納されるバッファである。このＤＲＡＭ１０５は、ホスト装置８として機能する情報処理装置本体２からのライトデータを一時的に格納するライトキャッシュとして機能する。

コネクタ１０２は、シリアルＡＴＡ等の規格に基づいた形状を有する。なお、制御部１０３及び電源回路１０６は、別々のコネクタによりホスト装置８及び電源７にそれぞれ接続されていてもよい。

電源回路１０６は、電源７から供給されたＤＣ３．３Ｖを、例えば、ＤＣ１．８Ｖ、１．２Ｖ等に変換するとともに、それら３種類の電圧をＳＳＤ１０の各部の駆動電圧に合わせて各部に供給する。

図４は、本実施形態で用いられるＳＳＤ１０の記憶容量及び記憶領域を示す概略図である。

ＳＳＤ１０の制御部１０３は、図４に示す、７種類の記憶容量１０４ａ〜１０４ｇを管理する。

記憶容量１０４ａと１０４ｂとの間の記憶領域には、ＳＳＤ１０を動作させるための管理データ１０７ａと、論理ブロックアドレスＬＢＡをＮＡＮＤメモリ１０４Ａ〜１０４Ｈの記憶単位であるセクタに対応する物理アドレス（フラッシュアドレス）に変換するためのフラッシュアドレス変換テーブル１０８ａが格納される。このフラッシュアドレス変換テーブル１０８ａは、論理ブロックアドレスＬＢＡそれぞれとＮＡＮＤメモリ１０４Ａ〜１０４Ｈの物理アドレスそれぞれとの対応関係を示すアドレス管理テーブルである。制御部１０３は、このフラッシュアドレス変換テーブル１０８ａを用いて、ＮＡＮＤメモリ１０４Ａ〜１０４Ｈに対するデータのライトおよびリードを制御する。制御部１０３は、ホスト装置８からのリード要求（リードコマンド）の受信に応答して、フラッシュアドレス変換テーブル１０８ａを参照する。リード要求に含まれる論理ブロックアドレスＬＢＡに対応する物理アドレスがフラッシュアドレス変換テーブル１０８ａに格納されている場合、制御部１０３は、この物理アドレスを用いてＮＡＮＤメモリ１０４Ａ〜１０４Ｈに対するリードアクセスを実行し、物理アドレスによって指定されるＮＡＮＤメモリ１０４Ａ〜１０４Ｈ内の所定の記憶場所（セクタ）からデータをリードする。一方、論理ブロックアドレスＬＢＡに対応する物理アドレスがフラッシュアドレス変換テーブル１０８ａに格納されていない場合、つまりリード要求に含まれる論理ブロックアドレスＬＢＡに対応する論理／物理アドレス変換情報がフラッシュアドレス変換テーブル１０８ａに格納されていない場合、制御部１０３は、所定値のデータを、論理ブロックアドレスＬＢＡに対応するリードデータとしてホスト装置８に出力する。

通常、ＳＳＤ１０の出荷時には、ＳＳＤ１０の全ての記憶領域または一部の記憶領域にゼロデータ（00h）を書き込んでおくことが必要とされる。これは、ホストからのリード要求に応答して、初期値（例えば、00h）をＳＳＤ１０からホストに返すことができるようにするためである。ＮＡＮＤメモリにおいては、イレーズ状態の記憶場所からはオール“１”のデータ（FFh）がリードされる。したがって、ＳＳＤ１０の出荷時には、全ての記憶領域または一部の記憶領域にゼロデータ（00h）を書き込むことが必要となる。

本実施形態では、フラッシュアドレス変換テーブル１０８ａに論理／物理アドレス変換情報が格納されていないＬＢＡに対するリードアクセスがホストから要求された場合には、上述したように、制御部１０３は、所定値の初期データ、例えば、ゼロデータ（00h）を、リードデータとしてホスト装置８に返すことが出来る。したがって、ＳＳＤ１０の出荷時には、例えば、フラッシュアドレス変換テーブル１０８ａを初期化して各ＬＢＡに対応する物理アドレスがフラッシュアドレス変換テーブル１０８ａに格納されていない状態に設定する処理を実行するだけで、所定値の初期データ、例えば、ゼロデータ（00h）を、リードデータとしてホスト装置８に返すことが出来る。よって、例えば、所定論理アドレス範囲内に属するＬＢＡそれぞれに対応する物理アドレス、または全論理アドレス範囲内に属するＬＢＡそれぞれに対応する物理アドレスをフラッシュアドレス変換テーブル１０８ａからクリアすることにより、ＳＳＤ１０の全ての記憶領域または一部の記憶領域に初期データ、つまりゼロデータ（00h）を書き込むという工程を省略することが出来る。この結果、製造工程の簡略化を実現できる。また、実際にＮＡＮＤメモリをリードアクセスすることなく、ホスト装置８に所定値の初期データ（例えば、ゼロデータ（00h））を即座に返すことが出来るので、リード動作性能の向上を図ることができる。

なお、フラッシュアドレス変換テーブル１０８ａの各エントリにＬＢＡと物理アドレスとが格納されている場合には、フラッシュアドレス変換テーブル１０８ａの初期化処理では、ＬＢＡと物理アドレスとの双方をクリアしてもよい。また、フラッシュアドレス変換テーブル１０８ａは、ＬＢＡ毎に、当該論理ブロックアドレスに対する物理アドレスに対するデータの書き込みの有無を示すフラグ情報を保持し得る。この場合、フラッシュアドレス変換テーブル１０８ａの初期化処理では、制御部１０３は、各ＬＢＡに対応するフラグ情報を、書き込み無を示す値にセットすればよい。制御部１０３は、ホスト装置８からのリードコマンドに含まれるＬＢＡに対応するフラグ情報が書き込み無を示す場合、当該リード要求に含まれるＬＢＡに対応する物理アドレスがフラッシュアドレス変換テーブル１０８ａに格納されていないと判定し、所定値の初期データをホスト装置８に出力する。

記憶容量１０４ｂと１０４ｃとの間の記憶領域には、上述した温度情報等の統計情報であるメモリ検査履歴情報としてのＳ．Ｍ．Ａ．Ｒ．Ｔ．（Self-Monitoring Analysis and Reporting Technology）ログデータ１０７ｂが格納される。

記憶容量１０４ｃと１０４ｄとの間の記憶領域には、例えば、記憶容量２ＭＢの未使用の記憶領域が設定される。これは、ＬＢＡの最小記憶単位が８セクタであり、４ｋＢに相当する記憶単位（大きな記憶単位は１ＭＢ）であるのに対して、実際のデータの最小記録単位は当然１セクタであるため、１ＭＢ以上の記憶容量の空き記憶領域を設けることで、Ｓ．Ｍ．Ａ．Ｒ．Ｔログデータ１０７ｂと、記憶容量１０４ｄ以下に記録されるデータとをそれぞれ独立して扱うためである。

記憶容量１０４ｄと１０４ｅとの間の記憶領域は、未使用であり特別な場合を除いて記憶容量１０４ｄと１０４ｅは同値である。

記憶容量１０４ｅと１０４ｆとの間の記憶領域は、ＯＥＭに使用される記憶領域であり、上述したようにＯＥＭの要求で決定される固有情報が書き込まれる。

記憶容量１０４ｆと１０４ｇとの間の記憶領域は、ＯＥＭ又はユーザーに使用される記憶領域であり、ＯＥＭ又はユーザーの設定により情報が書き込まれる。

記憶容量１０４ｇの記憶領域は、ユーザーに使用される記憶領域であり、ユーザーの設定により情報が書き込まれる。

図５は、本実施形態で用いられるフラッシュアドレス変換テーブルの構成例を示している。

フラッシュアドレス変換テーブル１０８ａは、上述したようにＬＢＡとフラッシュアドレスとを対応付けるテーブルである。このフラッシュアドレス変換テーブル１０８ａにおいては、例えば、各ＬＢＡに対応付けられたフラッシュアドレスに対してデータ（例えば上述の所定値の初期データのような有効データ）の書き込みが行われたかどうかを示す“書込”フラグフィールドが設けられており、この“書込”フラグフィールドには制御部１０３によって“有”又は“無”が記述される。ここで、“有”は、対応するＬＢＡに対応するフラッシュアドレスに対して書き込みが有ったことを示し、“無”は書き込み無しを示す。“書込”フラグフィールドの値は、書き込み動作が実行されると、“無”から“有”へと変更される。また、ＳＳＤ１０が初期化処理されることで、例えば、全ての“書込”フラグフィールドの値は“無”に変更される。

＜動作＞
以下に、本実施形態の情報処理装置１の動作を各図を参照しつつ説明する。

図６は、本実施形態で用いられるＳＳＤ１０の動作を示すフローチャートである。

制御部１０３は、ホスト装置８からのリード要求（リードコマンド）を受信すると（ステップＳ１のＹｅｓ）、フラッシュアドレス変換テーブル１０８ａを参照する（ステップＳ１１）。

制御部１０３は、リード要求に含まれるＬＢＡに対応する「書込」フラグフィールドが“有”を示す場合（ステップＳ１２のＹＥＳ）、リード要求に含まれるＬＢＡに対応するフラッシュアドレスをフラッシュアドレス変換テーブル１０８ａから取得し、この取得したフラッシュアドレスを用いてＮＡＮＤメモリ１０４Ａ〜１０４Ｈに対するリードアクセスを実行する（ステップＳ１３）。ステップＳ１３では、フラッシュアドレスによって指定されるＮＡＮＤメモリ１０４Ａ〜１０４Ｈ内のある記憶場所（セクタ）に格納されているデータがリードされる。そして、制御部１０３は、ＮＡＮＤメモリ１０４Ａ〜１０４からリードされたデータをホスト装置８に送出する（ステップＳ１４）。

一方、リード要求に含まれるＬＢＡに対応する“書込”フラグフィールドが“無”を示す場合、またはリード要求に含まれるＬＢＡに対応するフラッシュアドレスがフラッシュアドレス変換テーブル１０８ａに格納されていなかった場合には（ステップＳ１２のＮＯ）、制御部１０３は、初期値としてゼロデータを作成する（ステップＳ１５）。次に、制御部１０３は、ゼロデータをリードデータとしてホスト装置８に送出する（ステップＳ１４）。

以上のように、本実施形態によれば、書き込みのないフラッシュアドレスに対応したＬＢＡに対してホスト装置８から読み出し要求があった場合、初期値であるゼロデータをホスト装置８に対して転送して応答するため、製造時に初期化処理の工程が不要となる。

また、書き込みのないフラッシュアドレスに対して読み出しを実行しないため、書き込みの有無に関わらずすべてのフラッシュアドレスに対して読み出しを実行する場合に比べてＳＳＤ１０の読み出し性能が向上する。

なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素からいくつかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。

Claims (7)

1. 情報処理装置本体と、
   前記情報処理装置本体内に収容される不揮発性半導体メモリドライブであって、不揮発性半導体メモリと、論理ブロックアドレスそれぞれと前記不揮発性半導体メモリの物理アドレスそれぞれとの対応関係を示すアドレス管理テーブルと、前記情報処理装置本体からのリード要求の受信に応答して前記アドレス管理テーブルを参照し、前記リード要求に含まれる論理ブロックアドレスに対応する物理アドレスが前記アドレス管理テーブルに格納されていない場合、所定値のデータを前記情報処理装置本体に出力する制御手段とを含む不揮発性半導体メモリドライブとを具備する情報処理装置。
2. 前記制御手段は、前記リード要求に含まれる論理ブロックアドレスに対応する物理アドレスが前記アドレス管理テーブルに格納されている場合、前記物理アドレスを用いて前記不揮発性半導体メモリをリードアクセスする請求項１に記載の情報処理装置。
3. 前記アドレス管理テーブルは論理ブロックアドレス毎に当該論理ブロックアドレスに対する物理アドレスに対するデータの書き込みの有無を示すフラグ情報を保持しており、前記制御手段は、前記リード要求に含まれる論理ブロックアドレスに対応するフラグ情報が書き込み無を示す場合、前記リード要求に含まれる論理ブロックアドレスに対応する物理アドレスが前記アドレス管理テーブルに格納されていないと判定し、前記所定値のデータを前記情報処理装置本体に出力する請求項１に記載の情報処理装置。
4. 前記所定値のデータはゼロデータである請求項１に記載の情報処理装置。
5. 情報処理装置の外部記憶装置として使用される不揮発性半導体メモリドライブであって、
   不揮発性半導体メモリと、
   論理ブロックアドレスそれぞれと前記不揮発性半導体メモリの物理アドレスそれぞれとの対応関係を示すアドレス管理テーブルと、
   前記情報処理装置からのリード要求の受信に応答して前記アドレス管理テーブルを参照し、前記リード要求に含まれる論理ブロックアドレスに対応する物理アドレスが前記アドレス管理テーブルに格納されていない場合、所定値のデータを前記情報処理装置本体に出力する制御手段とを具備する不揮発性半導体メモリドライブ。
6. 前記制御手段は、前記リード要求に含まれる論理ブロックアドレスに対応する物理アドレスが前記アドレス管理テーブルに格納されている場合、前記物理アドレスを用いて前記不揮発性半導体メモリをリードアクセスする請求項５に記載の不揮発性半導体メモリドライブ。
7. 前記アドレス管理テーブルは論理ブロックアドレス毎に当該論理ブロックアドレスに対する物理アドレスに対するデータの書き込みの有無を示すフラグ情報を保持しており、前記制御手段は、前記リード要求に含まれる論理ブロックアドレスに対応するフラグ情報が書き込み無を示す場合、前記リード要求に含まれる論理ブロックアドレスに対応する物理アドレスが前記アドレス管理テーブルに格納されていないと判定し、前記所定値のデータを前記情報処理装置に出力する請求項５に記載の不揮発性半導体メモリドライブ。

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