[go: up one dir, main page]

JP2010238752A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP2010238752A
JP2010238752A JP2009082480A JP2009082480A JP2010238752A JP 2010238752 A JP2010238752 A JP 2010238752A JP 2009082480 A JP2009082480 A JP 2009082480A JP 2009082480 A JP2009082480 A JP 2009082480A JP 2010238752 A JP2010238752 A JP 2010238752A
Authority
JP
Japan
Prior art keywords
layer
gan
algan
semiconductor device
channel layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2009082480A
Other languages
English (en)
Inventor
Toshiyuki Oishi
敏之 大石
Yoshitsugu Yamamoto
佳嗣 山本
Hiroshi Otsuka
浩志 大塚
Koji Yamanaka
宏治 山中
Akira Inoue
晃 井上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2009082480A priority Critical patent/JP2010238752A/ja
Priority to US12/574,995 priority patent/US8247844B2/en
Publication of JP2010238752A publication Critical patent/JP2010238752A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
    • H10D30/4755—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs having wide bandgap charge-carrier supplying layers, e.g. modulation doped HEMTs such as n-AlGaAs/GaAs HEMTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/015—Manufacture or treatment of FETs having heterojunction interface channels or heterojunction gate electrodes, e.g. HEMT
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/125—Shapes of junctions between the regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/81—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials of structures exhibiting quantum-confinement effects, e.g. single quantum wells; of structures having periodic or quasi-periodic potential variation
    • H10D62/815—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials of structures exhibiting quantum-confinement effects, e.g. single quantum wells; of structures having periodic or quasi-periodic potential variation of structures having periodic or quasi-periodic potential variation, e.g. superlattices or multiple quantum wells [MQW]
    • H10D62/8161—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials of structures exhibiting quantum-confinement effects, e.g. single quantum wells; of structures having periodic or quasi-periodic potential variation of structures having periodic or quasi-periodic potential variation, e.g. superlattices or multiple quantum wells [MQW] potential variation due to variations in composition or crystallinity, e.g. heterojunction superlattices
    • H10D62/8162—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials of structures exhibiting quantum-confinement effects, e.g. single quantum wells; of structures having periodic or quasi-periodic potential variation of structures having periodic or quasi-periodic potential variation, e.g. superlattices or multiple quantum wells [MQW] potential variation due to variations in composition or crystallinity, e.g. heterojunction superlattices having quantum effects only in the vertical direction, i.e. layered structures having quantum effects solely resulting from vertical potential variation
    • H10D62/8164—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials of structures exhibiting quantum-confinement effects, e.g. single quantum wells; of structures having periodic or quasi-periodic potential variation of structures having periodic or quasi-periodic potential variation, e.g. superlattices or multiple quantum wells [MQW] potential variation due to variations in composition or crystallinity, e.g. heterojunction superlattices having quantum effects only in the vertical direction, i.e. layered structures having quantum effects solely resulting from vertical potential variation comprising only semiconductor materials 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H10D62/8503—Nitride Group III-V materials, e.g. AlN or GaN
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H10D62/854—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs further characterised by the dopants

Landscapes

  • Junction Field-Effect Transistors (AREA)

Abstract

【課題】半導体装置の動作に不要なリーク電流を低減できる半導体装置及びその製造方法を提供する。
【解決手段】チャネル層の下部に形成するバッファ層の少なくともチャネル層との間にリーク電流を抑制する分離層を設ける。
【選択図】図１

Description

この発明は、ＧａＮに代表される窒化物半導体を使用した高電子移動度トランジスタ（ＨＥＭＴ；High Electron Mobility Transistor）等の半導体装置及びその製造方法に関するものである。
従来のＧａＮに代表される窒化物半導体を利用したＨＥＭＴは、厚いＧａＮ層上に薄いＡｌＧａＮ層を積層し、ＡｌＧａＮ近傍のＧａＮ中に電子を流す構造であった。
例えば、非特許文献１では、半絶縁性ＳｉＣ基板上に、ＡｌＮ緩衝層（５０ｎｍ厚）、ＧａＮ層（７５０ｎｍ厚）、ＡｌＧａＮ層（３０ｎｍ厚）を成長させる。これらの層のうち、動作に必要な層は、ＡｌＧａＮ層とＡｌＧａＮ層近傍のＧａＮ層のみであり、ＡｌＮ層と大部分のＧａＮ層は、ＳｉＣ基板上に高品質な結晶を作製するためのものである。
通常、動作に必要な電流が流れる領域をチャネル、結晶性を向上させる領域をバッファと呼ぶが、非特許文献１の場合、ほとんどがバッファであるため、チャネルと区別せずにバッファと呼んでいる。
非特許文献１では、上述のように構成したＧａＮ−ＨＥＭＴのドレイン電流とドレイン電圧との関係が示されている。１Ａ／ｍｍを超える大きなドレイン電流やゲート電圧の変化によるドレイン電流の変化が観察され、優れた電気的特性が得られている。
しかし、ピンチオフ電圧以下ではＨＥＭＴがオフ状態であるため、正常な場合ドレイン電流は流れないが、ドレイン電圧を増加させるとドレイン電流が徐々に増加する。これはトランジスタ動作に必要のない余分なリーク電流である。
Pei, Y. et al.," X- and Ka-band power performance of AlGaN/GaN HEMTs grown by ammonia-MBE ", Electronics Letters, Vol. 44, Issue 9, April 24 2008 pp.598-598.
従来のＧａＮ−ＨＥＭＴでは、ピンチオフ電圧以下のオフ状態でリーク電流が流れるという課題があった。このリーク電流は高出力増幅器の効率を低下させる。また、ゲート長が短くなると、リーク電流は増加し、高周波化の妨げにもなる。
このリーク電流の原因を究明するために半導体シミュレーションを行った。その結果、リーク電流がゲート電極下のＧａＮ層の下部を通ってドレインからソースへ電流が流れていることがわかった。ゲート電極の直下では、ゲート電圧がＧａＮを支配しているため、電流が流れないが、さらにＧａＮ層の下では、ゲート電圧の支配が及ばず、リーク電流が流れやすくなっていると考えられる。そこで、ＧａＮ層を薄くした場合について、半導体シミュレーションを行ったところ、リーク電流が低減することがわかった。
以上のようにリーク電流の改善にはＧａＮ層の薄膜化が有効であることがわかったが、単にＧａＮ層の薄膜化を行うと結晶性を向上させるためのバッファ層の膜厚が薄くなり、結晶性が低下するという問題点が発生する。このため、従来では、バッファ層を厚くした状態で、電子が走行するチャネルのみを薄くすることが非常に困難であった。
この発明は、上記のような課題を解決するためになされたもので、半導体装置の動作に不要なリーク電流を低減できる半導体装置及びその製造方法を得ることを目的とする。
この発明に係る半導体装置は、電子が走行するチャネル層と、チャネル層の上部に設けられ、チャネル層に２次元電子ガスを形成するバリア層と、チャネル層の下部に設けられ、少なくともチャネル層との間にリーク電流を抑制する分離層を有するバッファ層とを備えるものである。
この発明によれば、チャネル層の下部に形成するバッファ層の少なくともチャネル層との間にリーク電流を抑制する分離層を設けたので、電子が走行するチャネル層を薄くでき、かつ、チャネル層とバリア層が高品質な結晶となるようバッファ層を十分厚くできる。これにより、この発明を適用したＨＥＭＴでは、チャネル層とバッファ層との間に流れるドレインリークを抑制でき、ピンチオフ特性が良好となる。従って、この発明のＨＥＭＴを利用することにより、高効率な増幅器や高周波動作が可能な増幅器を実現できる。
この発明の実施の形態１による半導体装置の構成を示す図である。 図１中の半導体装置におけるＧａＮチャネル層の厚さとゲート電極の長さとの関係を示すグラフである。 図１中の半導体装置の製造過程を示す図である。 ＧａＮバッファ層の形成工程の他の例を示す断面構造図である。 実施の形態１による半導体装置の他の構成を示す図である。 この発明の実施の形態２による半導体装置の構成を示す図である。 実施の形態２によるＧａＮ−ＨＥＭＴの一例を示す断面構造図である。 図７中のＧａＮ−ＨＥＭＴのエネルギーバンド図である。 実施の形態２によるＧａＮ−ＨＥＭＴの他の構成におけるエネルギーバンド図である。 実施の形態２によるＧａＮ−ＨＥＭＴの他の構成におけるエネルギーバンド図である。 実施の形態２によるＧａＮ−ＨＥＭＴの他の構成におけるエネルギーバンド図である。 実施の形態２によるＧａＮ−ＨＥＭＴの他の構成におけるエネルギーバンド図である。 実施の形態２によるＧａＮ−ＨＥＭＴの他の構成におけるエネルギーバンド図である。 図７中の半導体装置の製造過程における結晶成長後の状態を示す図である。
実施の形態１．
図１は、この発明の実施の形態１による半導体装置の構成を示す図であり、この発明をＧａＮ−ＨＥＭＴに適用した場合の断面構造図である。図１において、実施の形態１によるＧａＮ−ＨＥＭＴは、半絶縁性ＳｉＣ基板１上にＡｌＮ緩衝層２を介してＧａＮバッファ層３が形成されており、このＧａＮバッファ層３の少なくとも一部に重いイオンがイオン注入されていることを特徴とする。このＧａＮバッファ層３上には、２次元電子ガスを形成するためのＧａＮチャネル層４が形成され、このＧａＮチャネル層４上においてＡｌＧａＮバリア層５が介在するように間隔をあけて一対のｎ＋領域（ｎ型半導体領域）６が形成される。これら一対のｎ＋領域６の一方にはソース電極７が、もう一方にはドレイン電極９が形成され、これらの間に介在するＡｌＧａＮバリア層５上にゲート電極８が形成される。
ＧａＮバッファ層３には、上述したように重いイオンをイオン注入しているため、高抵抗となり、ここを流れる電流は少ない（ＧａＮ−ＨＥＭＴの動作において無視できる程度である）。このような高抵抗層を作製するため、イオン注入により故意にＧａＮバッファ層３に欠陥を発生させる。そこで、質量の重い原子を、ＧａＮバッファ層３へ注入する。リーク電流を流さないためには、ＧａＮチャネル層４とＧａＮバッファ層３の間に流れる電流を遮断できればいいため、ＧａＮバッファ層３の少なくとも上部にイオン注入された層（分離層）があれば良い。これにより、ＧａＮ−ＨＥＭＴの動作はＧａＮチャネル層４に限定され、リーク電流が少ない動作を実現できる。
半絶縁性ＳｉＣ基板１は、ＧａＮチャネル層４と非常に性質が異なる。また、ＧａＮバッファ層４は、半絶縁性ＳｉＣ基板１に近い部分では品質の悪い結晶であるが、離れるに従ってＧａＮ本来の性質を持つ良好な結晶となる。このため、ＧａＮチャネル層４を高品質な結晶に保つため、ＧａＮバッファ層３を形成する。
なお、ＧａＮチャネル層４の厚さｄ２は、下記式（１）を満たす膜厚が望ましい。
ただし、Ｌｓｄはソース・ドレイン間距離、ｄ３はｎ＋領域６の深さ、Ｖｄはドレイン電圧、Ｖｇはゲート電圧、Ｖｐはピンチオフ電圧、ｄ１はＡｌＧａＮバリア層５の厚さである。ＬｓｄはＬｇ＋Ｌｓｇ＋Ｌｇｄである（Ｌｇはゲート長、Ｌｓｇはソース・ゲート間距離、Ｌｇｄはゲート・ドレイン間距離）。
Figure 2010238752
次に上記式（１）の導出について述べる。
リーク電流は、ゲート電極８の下でのゲート電圧の支配がドレイン電圧の支配より低くなるために生じる。電流は電位が大きいほど、多い。そこで、ゲート電圧の支配Ｆｇは、ゲート電極８下のゲート電圧による電界（Ｅｇ＝−（Ｖｇ−Ｖｐ）／（ｄ１＋ｄ２））をゲート長に渡って積分した値（Ｅｇ・Ｌｇ）で表した。また、ドレイン電圧の支配Ｆｄは、ドレイン電圧が距離（Ｌ１＝Ｌｓｄ＋２（ｄ１＋ｄ２−ｄ３））に均一にかかっていると仮定し、ゲート電圧と同様に考えて、Ｆｄ＝Ｅｄ・Ｌｇとした。ここで、ＥｄはＶｄ／Ｌ１である。ここで、ゲート電圧の支配Ｆｇよりドレイン電圧の支配Ｆｄ以下であれば、リーク電流は発生しないとすると、上記式（１）となる。
図２は、図１中の半導体装置におけるＧａＮチャネル層４の厚さとゲート電極８の長さとの関係を示すグラフであり、上記式（１）から求めた、ＧａＮチャネル層４の厚さとゲート電極８の長さ（ゲート長）の関係を示した図である。図２に示すように、ゲート長が短くなると、リーク電流を抑えるためにはＧａＮチャネル層４の厚さを薄くする必要がある。
ゲート電圧Ｖｇとドレイン電圧ＶｄはＧａＮ−ＨＥＭＴの動作条件により決定される。例えば、高出力増幅器へ適用されるＧａＮ−ＨＥＭＴでは、Ｖｄは動作電圧の１／３から１倍程度、Ｖｇはピンチオフ電圧の２〜３倍程度であれば十分と考えられる。
このように、この実施の形態１では、ＧａＮバッファ層３を電流が流れにくく、かつ、ＧａＮチャネル層４を薄くできるため、リーク電流が少ないＧａＮ−ＨＥＭＴを作製できる。よって、高効率や高周波動作に適した高出力増幅器を実現できる。
次に図１で示したＧａＮ−ＨＥＭＴの製造方法について説明する。
図３は、図１中の半導体装置の製造過程を示す図であり、図３（ａ）から図３（ｄ）へ工程が進み、図１に示すＧａＮ−ＨＥＭＴが作製されるものとする。
先ず、図３（ａ）に示す工程において、半絶縁性ＳｉＣ基板１上にＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）、ＭＢＥ（Molecular Beam Epitaxy）成長法等を利用し、ＡｌＮ緩衝層２、ＧａＮ層１０を作製する。このとき、ＧａＮ層１０は、その上部で結晶性が良好になるような厚さに設定する。厚さは、成長条件により異なるが、一般的に５００〜２０００ｎｍ程度である。
次に、図３（ｂ）に示す工程で、ＧａＮ層１０に重いイオン１１をイオン注入する。ＧａＮ中に欠陥を形成可能な重いイオンとしては、Ａｒイオン、Ｋｒイオン、Ｚｎイオン、Ｍｇイオン、Ｆｅイオン等がある。このうち、アクセプタとして働く原子（Ｚｎイオン、Ｍｇイオン）であれば、電子を捕獲しやすいため、より望ましい。
イオン１１を注入する領域は、ＧａＮ層１０全体でも良いが、特にＧａＮ層１０の上部を高抵抗とするために、ＧａＮ層１０の上部だけイオン濃度を濃くしたり、上部のみ注入したりしても良い。欠陥の量は、ＧａＮ層１０の不純物濃度以上であればよく、イオン注入量は、１Ｅ１２〜１Ｅ１６ｃｍ−２となる。注入する深さは浅くていいので、加速エネルギーは２００ｋｅＶ以下で良い。
なお、図３（ｂ）に示す工程において、ＧａＮ層１０上に酸化膜や窒化膜等をカバーした状態でイオン注入を行ってもよい。このようにすることで、図３（ｃ）に示すように、重いイオン１１がイオン注入されたＧａＮバッファ層３が形成される。
続いて、図３（ｄ）に示す工程において、ＧａＮチャネル層４とＡｌＧａＮバリア層５を、ＭＯＣＶＤやＭＢＥによりＧａＮバッファ層３上に結晶成長させる。このとき、ＧａＮバッファ層３の上部で高品質な結晶となっているために、ＧａＮチャネル層４及びＡｌＧａＮバリア層５の結晶性も高くすることができる。
図３（ａ）から図３（ｄ）までの工程は、大気に曝すことなく、真空中で一貫して行うことにより良好な結晶を形成できる。この後、Ｓｉイオン注入ドーピング、電極金属のリフトオフを適用し、ｎ＋領域６、ソース電極７、ゲート電極８及びドレイン電極９を形成する。ここで、ｎ＋領域６は、ＧａＮバッファ層３と接していないことが望ましい。
上述した工程により、図３（ｅ）に示すような構造を得ることができる。なお、図３（ｅ）に示す構造例は、ＧａＮ−ＨＥＭＴの動作に必要な最低限の構成要素しか示していない。必要に応じて、Ｔ型やＹ型のゲート電極、素子分離、保護膜、配線、めっき、バイアホール、フィールドプレートの電界緩和構造などを作製してもよい。
以上のように、この実施の形態１によれば、ＧａＮバッファ層３の少なくともＧａＮチャネル層４と接する上部に欠陥をつくって高抵抗とし、ＧａＮチャネル層４の厚さを上記式（１）に従って薄く形成したので、電子が走行するＧａＮチャネル層４を薄く、かつ、高品質な結晶となるようにＧａＮバッファ層３を十分厚くできることから、ＧａＮチャネル層４とＧａＮバッファ層３との間に流れるドレインリーク電流を抑制でき、ピンチオフ特性が良好なＧａＮ−ＨＥＭＴを得ることができる。従って、これを利用することで、高効率な増幅器や高周波動作が可能な増幅器が実現できる。
なお、上記実施の形態１では、ＧａＮバッファ層３を作製する際（図３（ｂ）参照）、イオン１１をＧａＮ層１０の横方向に均一に注入する場合を示したが、図４に示すようにゲート電極８の下部となる領域以外をマスクしたレジスト１３上からイオン１１をイオン注入することにより、ゲート下に多くイオン注入を行って、この領域のチャネル層の厚さだけ薄くするように構成してもよい。
リーク電流はゲート下のＧａＮ層１０の深い部分を通して流れるため、ゲート下にのみイオン注入すれば、上記と同様の効果が得られる。これは、図４に示すように、ゲートの領域にのみに開口部を設けたレジスト１３を形成して、イオン注入を行うことで実現できる。図４以外の工程は、上記実施の形態１と同様に実施することで、図５に示すＧａＮ−ＨＥＭＴが作製できる。図４の工程を施すことにより、凸型に形成されたＧａＮバッファ層１２を得ることができ、ゲート下にのみを高抵抗とすることができる。
実施の形態２．
上記実施の形態１では、イオン注入を利用してＧａＮバッファ層中の少なくとも一部に高抵抗な分離層を作製する場合を示したが、この実施の形態２では、ＧａＮバッファ層とＧａＮチャネル層とを電気的に分離する超格子分離層を挿入することで、ＧａＮチャネル層とＧａＮバッファ層との間に流れるリーク電流を抑制した構成について説明する。
図６は、この発明の実施の形態２による半導体装置の構成を示す図であり、この発明をＧａＮ−ＨＥＭＴに適用した場合の断面構造図である。図６において、超格子分離層１４は、ＧａＮチャネル層４とＧａＮバッファ層３とを電気的に分離する働きをするために、ＧａＮチャネル層４と超格子分離層１４の界面で、室温の熱エネルギーで約０．０３ｅＶ以上の障壁が必要である。さらに、超格子分離層１４を挿入することで余分な伝導パスができることを避けるため、チャネル以外に２次元電子ガスが発生することを避ける必要がある。
上述した２つの条件を満たすよう超格子分離層１４を設計する。ＧａＮ−ＨＥＭＴは、ＧａＡｓ−ＨＥＭＴと異なって、分極（自発分極及びピエゾ分極）が強いことが特徴であり、超格子分離層１４の設計には分極の考慮が不可欠となる。分極が強い界面では２次元電子ガスが発生するので、この実施の形態２では、ＧａＮバッファ層３の上端と同じ材料から徐々にバンドギャップを広げる構造をとった。なお、障壁については、超格子を作製することで対応する。超格子の井戸に電子をトラップすることで、高抵抗となる。井戸と障壁層のバンドギャップ差を少なくとも０．０３ｅＶ以上とする。
図７は、実施の形態２によるＧａＮ−ＨＥＭＴの一例を示す断面構造図である。図７の例では、超格子分離層１４が、ＧａＮバッファ層１７上に形成された、ＡｌＧａＮのＡｌ組成が変化する層（ＧａＮバッファ層から上方にＡｌＧａのＡｌ組成が増加する層）１５とＡｌＧａＮ／ＧａＮ超格子層１６とから構成されている。
図８は、図７中のＧａＮ−ＨＥＭＴのエネルギーバンド図であり、図７の断面図の深さ方向におけるエネルギーバンドを示している。このＧａＮ−ＨＥＭＴの詳細な構成としては、ＧａＮバッファ層１７の厚さが５００ｎｍ（ただし、図８中では１６０ｎｍまで記載）、ＡｌＧａＮのＡｌ組成が変化する層１５の厚さが６０ｎｍ（Ａｌ組成は、０から０．０８まで変化）、ＡｌＧａＮ／ＧａＮ超格子層１６の厚さが１６０ｎｍ（井戸はＧａＮを６ｎｍ、障壁はＡｌ組成０．０８のＡｌＧａＮを２ｎｍ）、ＧａＮチャネル層４の厚さが１００ｎｍ、ＡｌＧａＮバリア層５の厚さが２０ｎｍ（Ａｌ組成０．２）である。
図８に示すように、２次元電子ガスがチャネル以外に形成されず、チャネルとの障壁も十分高いものが得られている。さらに、ＡｌＧａＮ／ＧａＮ超格子層１６によって井戸が形成されている。もし、エネルギーの高い電子が障壁を乗り越えても、この井戸にトラップされ、伝導に寄与できない。このように、ＡｌＧａＮ／ＧａＮ超格子層１６は、擬似的なトラップの役割を果たすと考えられる。
図９から図１１までに他の構成例におけるバンド図を示す。図９から図１１までの構造においても、電子をトラップする井戸、チャネル以外に２次元電子ガスの発生がないことがわかる。
図９に示す例は、超格子の井戸が１個の場合を示している。この構造としては、ＧａＮバッファ層１７の厚さが５００ｎｍ、ＡｌＧａＮのＡｌ組成が変化する層１５の厚さが６０ｎｍ（Ａｌ組成は０から０．０８まで変化）、ＡｌＧａＮ／ＧａＮ超格子層１６の厚さが８ｎｍ（井戸はＧａＮ６ｎｍ、障壁はＡｌ組成０．０８のＡｌＧａＮ２ｎｍ）、ＧａＮチャネル層４の厚さが１００ｎｍであり、ＡｌＧａＮバリア層５の厚さが２０ｎｍ（Ａｌ組成０．２）である。
図１０に示す例は、障壁が異なる超格子を複数組合せた場合を示している。この構造としては、ＧａＮバッファ層１７の厚さが５００ｎｍ、ＡｌＧａＮのＡｌ組成が変化する層１５の厚さが６０ｎｍ（Ａｌ組成は０から０．０８まで変化）、ＡｌＧａＮ／ＧａＮ超格子層１６が第１層から第４層まで積層され、ＡｌＧａＮ／ＧａＮ超格子層１６（第１層）の厚さが６０ｎｍ（井戸はＧａＮ６ｎｍ、障壁はＡｌ組成０．１のＡｌＧａＮ２ｎｍ）、ＡｌＧａＮ／ＧａＮ超格子層１６（第２層）の厚さが６０ｎｍ（井戸はＧａＮ６ｎｍ、障壁はＡｌ組成０．０８のＡｌＧａＮ２ｎｍ）、ＡｌＧａＮ／ＧａＮ超格子層１６（第３層）の厚さが６０ｎｍ（井戸はＧａＮ６ｎｍ、障壁はＡｌ組成０．０６のＡｌＧａＮ２ｎｍ）、ＡｌＧａＮ／ＧａＮ超格子層１６（第４層）の厚さが６０ｎｍ（井戸はＧａＮ６ｎｍ、障壁はＡｌ組成０．０４のＡｌＧａＮ２ｎｍ）であって、ＧａＮチャネル層４の厚さが１００ｎｍ、ＡｌＧａＮバリア層５の厚さが２０ｎｍ（Ａｌ組成０．２）である。
図１１に示す例は、超格子の井戸をＩｎＧａＮ、障壁をＧａＮで形成した場合である。このように、ＧａＮとＡｌＧａＮ以外の超格子であっても上記と同様の効果が得られる。この構造としては、ＧａＮバッファ層１７の厚さが５００ｎｍ、ＡｌＧａＮのＡｌ組成が変化する層１５の厚さが６０ｎｍ（Ａｌ組成は０から０．０８まで変化）、ＧａＮ／ＩｎＧａＮ超格子層１６の厚さが１６０ｎｍ（井戸はＩｎ組成０．０８のＩｎＧａＮ２ｎｍ、障壁はＧａＮ２ｎｍ）、ＧａＮチャネル層４の厚さが１００ｎｍ、ＡｌＧａＮバリア層５の厚さが２０ｎｍ（Ａｌ組成０．２）である。
上記では、分離層、バッファ層に関してｎ型の場合について説明したが、これらの層の一部がｐ型になっていてもよい。ｐ型であれば、障壁を高くすることができ、上述したＡｌＧａＮのＡｌ組成が変化する層１５と同じ役割をする。このため、図１２に示すようにＡｌＧａＮのＡｌ組成が変化する層１５にｐ型を入れる、図１３に示すようにＧａＮバッファ層１７の一部をｐ型とするなどの構造が考えられる。
なお、図１２に示す構造としては、ＧａＮバッファ層（ｐ型）の厚さが５００ｎｍ、ＡｌＧａＮのＡｌ組成が変化する層（ｐ型）の厚さが６０ｎｍ（Ａｌ組成は０から０．０８まで変化）、ＡｌＧａＮ／ＧａＮ超格子層１６の厚さが８ｎｍ（井戸はＧａＮ６ｎｍ、障壁はＡｌ組成０．０８のＡｌＧａＮ２ｎｍ）、ＧａＮチャネル層４の厚さが１００ｎｍ、ＡｌＧａＮバリア層５の厚さが２０ｎｍ（Ａｌ組成０．２）である。
また、図１３に示す構造としては、ＧａＮバッファ層（ｎ型）の厚さが３００ｎｍ、ＧａＮバッファ層（ｐ型）の厚さが２００ｎｍ、ＡｌＧａＮのＡｌ組成が変化する層１５の厚さが６０ｎｍ（Ａｌ組成は０から０．０８まで変化）、ＡｌＧａＮ／ＧａＮ超格子層１５の厚さが１６０ｎｍ（井戸はＧａＮ６ｎｍ、障壁はＡｌ組成０．０８のＡｌＧａＮ２ｎｍ）、ＧａＮチャネル層４の厚さが１００ｎｍ、ＡｌＧａＮバリア層５の厚さが２０ｎｍ（Ａｌ組成０．２）である。
次に、図７に示す実施の形態２によるＧａＮ−ＨＥＭＴの製造方法について説明する。
先ず、実施の形態２によるＧａＮ−ＨＥＭＴは、先ず、図１４に示すように、半絶縁性ＳｉＣ基板１上にＡｌＮ緩衝層２を介してＧａＮバッファ層１７を積層させる。この後、このＧａＮバッファ層１７上にＡｌＧａＮのＡｌ組成が変化する層１５、ＡｌＧａＮ／ＧａＮ超格子層１６を結晶成長させ、その上にＧａＮチャネル層４、ＡｌＧａＮバリア層５を形成する。
このように、この実施の形態２では、上記実施の形態１のように結晶成長の途中でイオン注入を行う必要がなく、一度に結晶成長を行える。図１４の構造を得た後は、上記実施の形態１と同様に、従来のＧａＮ−ＨＥＭＴの製造方法を使用したプロセスを経ることにより、図７に示す構造のＧａＮ−ＨＥＭＴを作製できる。なお、ｎ＋領域６の下部は、分離層となる層１５，１６、及び、バッファ層１７に接していない（ＧａＮチャネル層４内にある）方が望ましい。これは、ｎ＋領域６が、分離層となる層１５，１６やＧａＮバッファ層１７内にあると、ｎ＋−分離層／バッファ層−ｎ＋という伝導パスが形成される可能性があるためである。
以上のように、この実施の形態２によれば、ＧａＮバッファ層１７とＧａＮチャネル層４とを電気的に分離する超格子分離層１４（層１５，１６）を挿入したので、ＧａＮチャネル層４とＧａＮバッファ層３との間に流れるドレインリーク電流を抑制でき、ピンチオフ特性が良好なＧａＮ−ＨＥＭＴを得ることができる。従って、これを利用することで、高効率な増幅器や高周波動作が可能な増幅器が実現できる。
なお、上記実施の形態１、２では、チャネル層４がＧａＮ、バリア層５がＡｌＧａＮである場合を例に挙げて説明したが、窒化物半導体であれば、他の材料であっても、本発明は適用できる。例えば、チャネル層をＩｎＧａＮやＡｌＩｎＧａＮ、バリア層をチャネルよりバンドギャップの広いＡｌＩｎＮやＡｌＩｎＧａＮで構成してもよい。また、単層である必要はなく、多層構造であってもよい。これは、バッファ層の材料でも同様でＧａＮではなく、ＡｌＧａＮなどの単層、多層であってもかまわない。
１ 半絶縁性ＳｉＣ基板、２ ＡｌＮ緩衝層、３，１７ ＧａＮバッファ層、４ ＧａＮチャネル層、５ ＡｌＧａＮバリア層、６ ｎ＋領域（ｎ型半導体領域）、７ ソース電極、８ ゲート電極、９ ドレイン電極、１０ ＧａＮ層、１１ 重いイオン、１２ 凸型に形成されたＧａＮバッファ層、１３ レジスト、１４ 超格子分離層、１５ ＡｌＧａＮのＡｌ組成が変化する層（ＧａＮバッファ層から上方にＡｌＧａのＡｌ組成が増加する層）、１６ ＡｌＧａＮ／ＧａＮ超格子層。

Claims (8)

  1. 電子が走行するチャネル層と、
    前記チャネル層の上部に設けられ、前記チャネル層に２次元電子ガスを形成するバリア層と、
    前記チャネル層の下部に設けられ、少なくとも前記チャネル層との間にリーク電流を抑制する分離層を有するバッファ層とを備えた半導体装置。
  2. 分離層は、Ｆｅ、Ｚｎ及びＭｇのいずれかの原子をイオン注入することにより形成された高抵抗層であることを特徴とする請求項１記載の半導体装置。
  3. 分離層は、バッファ層側の界面において上部に向かって徐々にバンドギャップが広がる構造の層と、バンドギャップが異なる超格子構造の層とを備えたことを特徴とする請求項１記載の半導体装置。
  4. 分離層は、バンドギャップが異なる超格子構造の層を含み、かつ、バッファ層の少なくとも一部がｐ型層を含むことを特徴とする請求項１記載の半導体装置。
  5. チャネル層は、ＧａＮからなるＧａＮチャネル層であり、
    バリア層は、ＡｌＧａＮからなるＡｌＧａＮバリア層であり、
    バッファ層は、ＧａＮからなるＧａＮバッファ層であり、
    分離層は、前記ＧａＮバッファ層から上部に向かってＡｌＧａのＡｌ組成が増加する層と、ＡｌＧａＮとＧａＮとからなる超格子構造の層とを備えたことを特徴とする請求項３記載の半導体装置。
  6. 半導体装置は、チャネル層がＧａＮからなるＧａＮチャネル層、バリア層がＡｌＧａＮからなるＡｌＧａＮバリア層、バッファ層がＧａＮからなるＧａＮバッファ層であり、
    前記ＧａＮチャネル層の上部にｎ型半導体領域が形成され、前記ｎ型半導体領域の一方にソース電極、もう一方にドレイン電極、前記ｎ型半導体領域間に介在するＡｌＧａＮバリア層の上部にゲート電極が形成された高電子移動度トランジスタであり、
    分離層は、前記ゲート電極の下部のみを高抵抗とした高抵抗層であることを特徴とする請求項１記載の半導体装置。
  7. 半導体装置は、チャネル層がＧａＮからなるＧａＮチャネル層、バリア層がＡｌＧａＮからなるＡｌＧａＮバリア層、バッファ層がＧａＮからなるＧａＮバッファ層であり、
    前記ＧａＮチャネル層の上部にｎ型半導体領域が形成され、前記ｎ型半導体領域の一方にソース電極、もう一方にドレイン電極、前記ｎ型半導体領域間に介在する前記ＡｌＧａＮバリア層の上部にゲート電極が形成された高電子移動度トランジスタであり、
    前記ｎ型半導体領域の深さをｄ３、ドレイン電圧をＶｄ、ゲート電圧をＶｇ、ピンチオフ電圧をＶｐ、前記ＡｌＧａＮバリア層の厚さをｄ１とし、ゲート長をＬｇ、前記ソース電極と前記ゲート電極との間の距離をＬｓｇ、前記ゲート電極と前記ドレイン電極との間の距離をＬｇｄとし、前記ソース電極と前記ドレイン電極との間の距離をＬｓｄを、Ｌｇ＋Ｌｓｇ＋Ｌｇｄとした場合、前記前記ＧａＮチャネル層の厚さｄ２が、下記式（１）の関係を満たすことを特徴とする請求項１記載の半導体装置。
    Figure 2010238752
  8. 請求項１記載の半導体装置の製造方法において、
    バッファ層の少なくともチャネル層と接する上部にＦｅ、Ｚｎ、Ｍｇのいずれかの原子をイオン注入して分離層を形成したことを特徴とする半導体装置の製造方法。
JP2009082480A 2009-03-30 2009-03-30 半導体装置及びその製造方法 Pending JP2010238752A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2009082480A JP2010238752A (ja) 2009-03-30 2009-03-30 半導体装置及びその製造方法
US12/574,995 US8247844B2 (en) 2009-03-30 2009-10-07 Semiconductor device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009082480A JP2010238752A (ja) 2009-03-30 2009-03-30 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
JP2010238752A true JP2010238752A (ja) 2010-10-21

Family

ID=42782995

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009082480A Pending JP2010238752A (ja) 2009-03-30 2009-03-30 半導体装置及びその製造方法

Country Status (2)

Country Link
US (1) US8247844B2 (ja)
JP (1) JP2010238752A (ja)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012109344A (ja) * 2010-11-16 2012-06-07 Rohm Co Ltd 窒化物半導体素子および窒化物半導体パッケージ
JP2012178467A (ja) * 2011-02-25 2012-09-13 Fujitsu Ltd 化合物半導体装置及びその製造方法
JP2013021106A (ja) * 2011-07-11 2013-01-31 Toyota Central R&D Labs Inc 半導体装置
JP2013074210A (ja) * 2011-09-28 2013-04-22 Fujitsu Ltd 半導体装置及び半導体装置の製造方法
KR20130137774A (ko) * 2012-06-08 2013-12-18 엘지이노텍 주식회사 헤테로 구조 반도체 소자
JP2014029935A (ja) * 2012-07-31 2014-02-13 Toyota Central R&D Labs Inc 半導体装置
KR101427280B1 (ko) 2012-09-18 2014-08-06 엘지전자 주식회사 질화물 반도체 소자 및 이의 제조 방법
KR101437274B1 (ko) * 2012-03-28 2014-09-03 후지쯔 가부시끼가이샤 화합물 반도체 장치 및 그 제조 방법
CN107240609A (zh) * 2016-03-28 2017-10-10 恩智浦美国有限公司 具有增强型电阻率区的半导体装置及其制造方法
KR20190035885A (ko) * 2016-08-18 2019-04-03 레이던 컴퍼니 이온 주입을 이용한 고저항 나이트라이드 버퍼층의 반도체 물질 성장

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8035130B2 (en) 2007-03-26 2011-10-11 Mitsubishi Electric Corporation Nitride semiconductor heterojunction field effect transistor having wide band gap barrier layer that includes high concentration impurity region
US8823012B2 (en) * 2009-04-08 2014-09-02 Efficient Power Conversion Corporation Enhancement mode GaN HEMT device with gate spacer and method for fabricating the same
US8816395B2 (en) * 2010-05-02 2014-08-26 Visic Technologies Ltd. Field effect power transistors
JP2012156332A (ja) * 2011-01-26 2012-08-16 Toshiba Corp 半導体素子
CN103620751B (zh) * 2011-07-12 2017-08-01 松下知识产权经营株式会社 氮化物半导体装置及其制造方法
US8710511B2 (en) 2011-07-29 2014-04-29 Northrop Grumman Systems Corporation AIN buffer N-polar GaN HEMT profile
JP2014146646A (ja) * 2013-01-28 2014-08-14 Fujitsu Ltd 半導体装置
EP3708699A1 (en) 2013-02-15 2020-09-16 AZUR SPACE Solar Power GmbH P-d0ping of group-i i i-nitride buffer later structure on a heterosubstrate
US8895992B2 (en) * 2013-02-22 2014-11-25 Taiwan Semiconductor Manufacturing Company, Ltd. High electron mobility transistor and method of forming the same
JP2015073073A (ja) * 2013-09-06 2015-04-16 三菱電機株式会社 半導体装置およびその製造方法
JP6344718B2 (ja) * 2014-08-06 2018-06-20 株式会社タムラ製作所 結晶積層構造体及び半導体素子
FR3028670B1 (fr) * 2014-11-18 2017-12-22 Commissariat Energie Atomique Structure semi-conductrice a couche de semi-conducteur du groupe iii-v ou ii-vi comprenant une structure cristalline a mailles cubiques ou hexagonales
FR3043251B1 (fr) * 2015-10-30 2022-11-11 Thales Sa Transistor a effet de champ a rendement et gain optimise
JP6237845B1 (ja) * 2016-08-24 2017-11-29 富士電機株式会社 縦型ｍｏｓｆｅｔおよび縦型ｍｏｓｆｅｔの製造方法
FR3074359B1 (fr) * 2017-11-28 2025-01-31 Commissariat Energie Atomique Composant electronique a heterojonction muni d'une couche barriere enterree amelioree
CN108922849B (zh) * 2018-07-13 2019-07-12 苏州汉骅半导体有限公司 半导体结构制造方法
CN109728087B (zh) * 2019-01-08 2020-09-08 西安电子科技大学 基于纳米球掩模的低欧姆接触GaN基HEMT制备方法
CN112635323B (zh) * 2020-12-15 2021-12-28 中国科学院上海微系统与信息技术研究所 一种SiC基异质集成氮化镓薄膜与HEMT器件的制备方法
CN113130644B (zh) 2020-12-18 2023-03-24 英诺赛科(苏州)科技有限公司 半导体器件以及制造半导体器件的方法
US12027615B2 (en) * 2020-12-18 2024-07-02 Innoscience (Suzhou) Technology Co., Ltd. Semiconductor device and method for manufacturing the same
CN115548087B (zh) * 2021-06-29 2026-02-03 世界先进积体电路股份有限公司 半导体结构及高电子迁移率晶体管
CN118016689B (zh) * 2024-01-15 2025-03-18 湖北九峰山实验室 一种无沟道耦合效应的GaN多沟道结构及GaN HEMT器件

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0485946A (ja) * 1990-07-30 1992-03-18 Fujitsu Ltd 化合物半導体装置の製造方法
JP2002057158A (ja) * 2000-08-09 2002-02-22 Sony Corp 絶縁性窒化物層及びその形成方法、半導体装置及びその製造方法
JP2005086102A (ja) * 2003-09-10 2005-03-31 Univ Nagoya 電界効果トランジスタ、及び電界効果トランジスタの作製方法
JP2007088426A (ja) * 2005-08-25 2007-04-05 Furukawa Electric Co Ltd:The 半導体電子デバイス
JP2008010803A (ja) * 2006-06-02 2008-01-17 National Institute Of Advanced Industrial & Technology 窒化物半導体電界効果トランジスタ
JP2008112868A (ja) * 2006-10-30 2008-05-15 Eudyna Devices Inc 半導体装置およびその製造方法
JP2008171843A (ja) * 2007-01-05 2008-07-24 Furukawa Electric Co Ltd:The 半導体電子デバイス
JP2008205146A (ja) * 2007-02-20 2008-09-04 Fujitsu Ltd 化合物半導体装置及びその製造方法
JP2008270847A (ja) * 2004-01-23 2008-11-06 Internatl Rectifier Corp 半導体デバイスの製造方法
JP2008288474A (ja) * 2007-05-21 2008-11-27 Sharp Corp ヘテロ接合電界効果トランジスタ
WO2009001888A1 (ja) * 2007-06-27 2008-12-31 Nec Corporation 電界効果トランジスタ、ならびに、該電界効果トランジスタの作製に供される多層エピタキシャル膜

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3393602B2 (ja) 2000-01-13 2003-04-07 松下電器産業株式会社 半導体装置
US7612390B2 (en) * 2004-02-05 2009-11-03 Cree, Inc. Heterojunction transistors including energy barriers
US8853666B2 (en) * 2005-12-28 2014-10-07 Renesas Electronics Corporation Field effect transistor, and multilayered epitaxial film for use in preparation of field effect transistor
US8035130B2 (en) 2007-03-26 2011-10-11 Mitsubishi Electric Corporation Nitride semiconductor heterojunction field effect transistor having wide band gap barrier layer that includes high concentration impurity region
US20100117118A1 (en) * 2008-08-07 2010-05-13 Dabiran Amir M High electron mobility heterojunction device

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0485946A (ja) * 1990-07-30 1992-03-18 Fujitsu Ltd 化合物半導体装置の製造方法
JP2002057158A (ja) * 2000-08-09 2002-02-22 Sony Corp 絶縁性窒化物層及びその形成方法、半導体装置及びその製造方法
JP2005086102A (ja) * 2003-09-10 2005-03-31 Univ Nagoya 電界効果トランジスタ、及び電界効果トランジスタの作製方法
JP2008270847A (ja) * 2004-01-23 2008-11-06 Internatl Rectifier Corp 半導体デバイスの製造方法
JP2007088426A (ja) * 2005-08-25 2007-04-05 Furukawa Electric Co Ltd:The 半導体電子デバイス
JP2008010803A (ja) * 2006-06-02 2008-01-17 National Institute Of Advanced Industrial & Technology 窒化物半導体電界効果トランジスタ
JP2008112868A (ja) * 2006-10-30 2008-05-15 Eudyna Devices Inc 半導体装置およびその製造方法
JP2008171843A (ja) * 2007-01-05 2008-07-24 Furukawa Electric Co Ltd:The 半導体電子デバイス
JP2008205146A (ja) * 2007-02-20 2008-09-04 Fujitsu Ltd 化合物半導体装置及びその製造方法
JP2008288474A (ja) * 2007-05-21 2008-11-27 Sharp Corp ヘテロ接合電界効果トランジスタ
WO2009001888A1 (ja) * 2007-06-27 2008-12-31 Nec Corporation 電界効果トランジスタ、ならびに、該電界効果トランジスタの作製に供される多層エピタキシャル膜

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012109344A (ja) * 2010-11-16 2012-06-07 Rohm Co Ltd 窒化物半導体素子および窒化物半導体パッケージ
JP2012178467A (ja) * 2011-02-25 2012-09-13 Fujitsu Ltd 化合物半導体装置及びその製造方法
US9496380B2 (en) 2011-02-25 2016-11-15 Fujitsu Limited Compound semiconductor device comprising compound semiconductor layered structure having buffer layer and method of manufacturing the same
JP2013021106A (ja) * 2011-07-11 2013-01-31 Toyota Central R&D Labs Inc 半導体装置
JP2013074210A (ja) * 2011-09-28 2013-04-22 Fujitsu Ltd 半導体装置及び半導体装置の製造方法
KR101437274B1 (ko) * 2012-03-28 2014-09-03 후지쯔 가부시끼가이샤 화합물 반도체 장치 및 그 제조 방법
US9099422B2 (en) 2012-03-28 2015-08-04 Fujitsu Limited Compound semiconductor device and method for manufacturing the same
KR20130137774A (ko) * 2012-06-08 2013-12-18 엘지이노텍 주식회사 헤테로 구조 반도체 소자
KR101972045B1 (ko) * 2012-06-08 2019-04-24 엘지이노텍 주식회사 헤테로 구조 반도체 소자
JP2014029935A (ja) * 2012-07-31 2014-02-13 Toyota Central R&D Labs Inc 半導体装置
KR101427280B1 (ko) 2012-09-18 2014-08-06 엘지전자 주식회사 질화물 반도체 소자 및 이의 제조 방법
CN107240609A (zh) * 2016-03-28 2017-10-10 恩智浦美国有限公司 具有增强型电阻率区的半导体装置及其制造方法
JP2018182351A (ja) * 2016-03-28 2018-11-15 エヌエックスピー ユーエスエイ インコーポレイテッドＮＸＰ ＵＳＡ，Ｉｎｃ． 抵抗率増強領域を有する半導体デバイスおよびその製造方法
CN107240609B (zh) * 2016-03-28 2022-01-25 恩智浦美国有限公司 具有增强型电阻率区的半导体装置及其制造方法
KR20190035885A (ko) * 2016-08-18 2019-04-03 레이던 컴퍼니 이온 주입을 이용한 고저항 나이트라이드 버퍼층의 반도체 물질 성장
JP2019528571A (ja) * 2016-08-18 2019-10-10 レイセオン カンパニー イオン注入を用いた高抵抗窒化物バッファ層の半導体材料成長
KR102238369B1 (ko) * 2016-08-18 2021-04-08 레이던 컴퍼니 이온 주입을 이용한 고저항 나이트라이드 버퍼층의 반도체 물질 성장
US11127596B2 (en) 2016-08-18 2021-09-21 Raytheon Company Semiconductor material growth of a high resistivity nitride buffer layer using ion implantation
EP3501033B1 (en) * 2016-08-18 2025-09-24 Raytheon Company Semiconductor material growth of a high resistivity nitride buffer layer using ion implantation

Also Published As

Publication number Publication date
US20100244041A1 (en) 2010-09-30
US8247844B2 (en) 2012-08-21

Similar Documents

Publication Publication Date Title
JP2010238752A (ja) 半導体装置及びその製造方法
JP6701282B2 (ja) 抵抗率増強領域を有する半導体デバイスおよびその製造方法
US10084047B2 (en) Group III-V device structure with variable impurity concentration
JP5202312B2 (ja) 第ｉｉｉ族窒化物エンハンスメント型デバイス
CN104009075B (zh) 半导体装置
JP6049674B2 (ja) デュアルゲート型ｉｉｉ−ｖ族複合トランジスタ
JP5813279B2 (ja) 窒化物ベースのトランジスタのための窒化アルミニウムを含むキャップ層およびその作製方法
JP5190923B2 (ja) ＧａＮをチャネル層とする窒化物半導体トランジスタ及びその作製方法
US20140342512A1 (en) High voltage iii-nitride semiconductor devices
US8330187B2 (en) GaN-based field effect transistor
JP5568891B2 (ja) ヘテロ接合電界効果トランジスタ、その製造方法
US12068410B2 (en) Semiconductor power device
JP2013235873A (ja) 半導体装置およびその製造方法
US20160293709A1 (en) Semiconductor device and method of manufacturing the semiconductor device
US20230411507A1 (en) Normally-off p-gan gate double channel hemt and the manufacturing method thereof
CN101300669B (zh) 具有增强的绝缘结构的场效应晶体管
US7728355B2 (en) Nitrogen polar III-nitride heterojunction JFET
JP2011192952A (ja) 半導体装置およびその製造方法
US20150034903A1 (en) Semiconductor device and method of manufacturing semiconductor device
JP2011060950A (ja) 半導体装置及びその製造方法
JP5509544B2 (ja) 半導体装置及びその製造方法
JP2009004421A (ja) 半導体装置
CN118696401A (zh) 氮化物基半导体器件及其制造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20111005

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130807

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130820

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20131010

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140212

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20140701