JP2010219088A - 半導体装置 - Google Patents

Abstract

【課題】オン状態にすることが容易な半導体装置を提供する。
【解決手段】半導体チップ１０にＮ型ドリフト層１、Ｐ型ベース層２、Ｎ型エミッタ層３、Ｎ型バッファ層４、Ｐ型コレクタ層６、Ｎ型コンタクト層７が形成され、半導体チップ１０上にＰ型ベース層２及びＮ型エミッタ層３に接続されたエミッタ電極１１が設けられ、半導体チップ１０内にＮ型エミッタ層３及びＰ型ベース層２を貫きＮ型ドリフト層１内に進入したトレンチゲート電極１４が埋設され、半導体チップ１０とトレンチゲート電極１４との間にゲート絶縁膜１３が形成され、半導体チップ１０の下面上にＰ型コレクタ層６及びＮ型コンタクト層７に接続されたコレクタ電極１５が設けられたアノードショート型の半導体装置１０１において、Ｎ型バッファ層１とＰ型コレクタ層６及びＮ型コンタクト層７との間に、抵抗率がＮ型バッファ層４の抵抗率よりも高いＮ型高抵抗層５を設ける。
【選択図】図２

Description

本発明は、半導体装置に関し、特に、電力制御用のバイポーラ型半導体装置に関する。

従来より、電力制御用の半導体装置として、ＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲートバイポーラトランジスタ）が使用されている。近年、チップの下面にＰ型コレクタ層を部分的に形成したアノードショート型のＩＧＢＴが注目されている。アノードショート型のＩＧＢＴにおいては、チップの下面おける一部の領域のみにＰ型コレクタ層が形成されており、チップの下面におけるそれ以外の領域にはＮ型ドリフト層が露出している。また、Ｐ型コレクタ層とＮ型ドリフト層は共にコレクタ電極に接続されている。これにより、ＩＧＢＴがターンオフしたときに、Ｎ型ドリフト層内の電子をコレクタ電極を介して速やかに排出することができ、ターンオフ時間を短縮することができる（例えば、特許文献１参照。）。

しかしながら、このようなアノードショート型のＩＧＢＴにおいては、Ｐ型コレクタ層の電位をＮ型層の電位よりも高くしないと、Ｐ型コレクタ層とＮ型ドリフト層との接合界面が順接合にならず、オン状態とならない。このため、安定してオン状態とすることが困難であるという問題がある。

特開２００６−１９５５６号公報

本発明の目的は、オン状態にすることが容易な半導体装置を提供することである。

本発明の一態様によれば、第１導電型のドリフト層と、前記ドリフト層上に設けられた第２導電型のベース層と、前記ベース層の上層部分の一部に設けられた第１導電型のエミッタ層と、前記ドリフト層の下方に設けられ、実効的な不純物濃度が前記ドリフト層の実効的な不純物濃度よりも高い第１導電型のバッファ層と、前記バッファ層の下方に設けられ、抵抗率が前記バッファ層の抵抗率よりも高い第１導電型の高抵抗層と、前記高抵抗層の下面上の一部の領域に設けられた第２導電型のコレクタ層と、前記高抵抗層の下面上の他の一部の領域に設けられた第１導電型のコンタクト層と、前記ベース層及び前記エミッタ層に接続されたエミッタ電極と、前記エミッタ層及び前記ベース層を貫き、前記ドリフト層内に進入したトレンチゲート電極と、前記エミッタ層、前記ベース層及び前記ドリフト層と前記トレンチゲート電極との間に設けられたゲート絶縁膜と、前記コレクタ層及び前記コンタクト層に接続されたコレクタ電極と、を備えたことを特徴とする半導体装置が提供される。

本発明によれば、オン状態にすることが容易な半導体装置を実現することができる。

本発明の第１の実施形態に係る不揮発性半導体記憶装置を例示する断面図である。 第１の実施形態に係る半導体装置の動作を例示する模式的断面図である。 本発明の第２の実施形態に係る半導体装置を例示する断面図である。 本発明の第３の実施形態に係る半導体装置を例示する断面図である。 本発明の第４の実施形態に係る半導体装置を例示する断面図である。

以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、本発明の第１の実施形態について説明する。
図１は、本実施形態に係る不揮発性半導体記憶装置を例示する断面図である。
本実施形態に係る半導体装置は、アノードショート型のＩＧＢＴである。

図１に示すように、本実施形態に係る半導体装置１０１においては、導電型がＮ⁻型のＮ型ドリフト層１が設けられている。Ｎ型ドリフト層１上には、導電型がＰ型のＰ型ベース層２が設けられており、Ｐ型ベース層２の上層部分の一部には、導電型がＮ^＋型のＮ型エミッタ層３が設けられている。例えば、エミッタ層３は、図１の紙面に垂直な方向に沿って帯状に延びている。

一方、Ｎ型ドリフト層１の下方には、導電型がＮ^＋型のＮ型バッファ層４が設けられている。Ｎ型バッファ層４の実効的な不純物濃度はＮ型ドリフト層１の実効的な不純物濃度よりも高い。なお、「実効的な不純物濃度」とは、全不純物からドナーとアクセプタの相殺分を除いた電気伝導に寄与する不純物の濃度をいう。

Ｎ型バッファ層４の下方には導電型がＮ⁻型のＮ型高抵抗層５が設けられている。Ｎ型高抵抗層５のドナー濃度（Ｎ型不純物濃度）はＮ型バッファ層４のドナー濃度よりも低く、また、Ｎ型高抵抗層５及びＮ型バッファ層４にはアクセプタがほとんど含まれていない。従って、Ｎ型高抵抗層５の実効的な不純物濃度はＮ型バッファ層４の実効的な不純物濃度よりも低く、これにより、Ｎ型高抵抗層５の抵抗率はＮ型バッファ層４の抵抗率よりも高くなっている。

Ｎ型高抵抗層５の下面上の一部の領域には、導電型がＰ^＋型のＰ型コレクタ層６が設けられており、Ｎ型高抵抗層５の下面上の残りの領域には、導電型がＮ⁻型のＮ型コンタクト層７が設けられている。Ｐ型コレクタ層６及びＮ型コンタクト層７は、高抵抗層５の下面に平行な方向に沿って交互に配列されており、相互に接している。これにより、Ｎ型バッファ層４はＮ型ドリフト層１とＰ型コレクタ層６との間に介在している。また、Ｎ型高抵抗層５は、Ｐ型コレクタ層６の直上域からＮ型コンタクト層７の直上域にわたって連続的に配置されている。なお、本実施形態においては、Ｎ型高抵抗層５とＮ型コンタクト層７との間でドナー濃度及びアクセプタ濃度の実質的な差異はなく、また、結晶欠陥密度及びその他の性質についても実質的な差異はなく、両層は連続的に形成されている。

Ｎ型ドリフト層１、Ｐ型ベース層２、Ｎ型エミッタ層３、Ｎ型バッファ層４、Ｎ型高抵抗層５、Ｐ型コレクタ層６及びＮ型コンタクト層７により、半導体チップ１０が構成されている。半導体チップ１０は全体が単結晶の半導体材料により形成されており、例えば、単結晶のシリコンにより形成されている。

半導体チップ１０の上面上には、金属からなるエミッタ電極１１が設けられている。エミッタ電極１１はＰ型ベース層２の上面及びＮ型エミッタ層３の上面に接しており、Ｐ型ベース層２及びＮ型エミッタ層３に接続されている。

また、半導体チップ１０の上層部分には、Ｎ型エミッタ層３の上面から、Ｎ型エミッタ層３及びＰ型ベース層２を貫通してＮ型ドリフト層１の内部に到達するように、複数本のトレンチ１２が形成されている。トレンチ１２の形状は、図１の紙面に対して垂直な方向に延びるストライプ状である。一例では、トレンチ１２の深さは例えば５ミクロン（μｍ）であり、開口幅は例えば１ミクロン（μｍ）であり、配列ピッチは例えば４ミクロンである。

トレンチ１２の内面上には、ゲート絶縁膜１３が形成されている。半導体チップ１０がシリコンにより形成されている場合は、ゲート絶縁膜１３は例えばシリコン酸化物により形成されている。トレンチ１２の内部には、導電材料、例えば不純物が導入されて導電性が付与されたポリシリコンが埋め込まれており、これにより、トレンチゲート電極１４が形成されている。

従って、トレンチゲート電極１４は、Ｎ型エミッタ層３及びＰ型ベース層２を貫き、Ｎ型ドリフト層１内に進入している。また、ゲート絶縁膜１３は、Ｎ型エミッタ層３、Ｐ型ベース層２、Ｎ型ドリフト層１及びエミッタ電極１１とトレンチゲート電極１４との間に配置されており、トレンチゲート電極１４をＮ型エミッタ層３、Ｐ型ベース層２、Ｎ型ドリフト層１及びエミッタ電極１１から絶縁している。更に、トレンチゲート電極１４は複数本設けられており、図１の紙面に垂直な方向に沿ってストライプ状に延びている。

半導体チップ１０の下面上には、金属からなるコレクタ電極１５が設けられている。コレクタ電極１５はＰ型コレクタ層６の下面及びＮ型コンタクト層７の下面に接しており、Ｐ型コレクタ層６及びＮ型コンタクト層７に接続されている。

Ｎ型ドリフト層１、Ｎ型バッファ層４、Ｎ型高抵抗層５からなる３層構造は、例えば、Ｎ型ドリフト層１となるＮ⁻型の半導体基板上に、Ｎ^＋型の半導体層をエピタキシャル成長させてＮ型バッファ層４を形成し、その後、Ｎ⁻型の半導体層をエピタキシャル成長させてＮ型高抵抗層５を形成することにより、作製することができる。

又は、Ｎ型ドリフト層１、Ｎ型バッファ層４、Ｎ型高抵抗層５からなる３層構造は、Ｎ⁻型の半導体基板に対してドナーとなる不純物をイオン注入し、活性化させることにより、この半導体基板内にＮ型バッファ層４を形成することによって作製してもよい。この場合、半導体基板におけるＮ型バッファ層４によって分離されたＮ⁻型の部分が、Ｎ型ドリフト層１及びＮ型高抵抗層５となる。

次に、本実施形態の動作について説明する。
図２は、本実施形態に係る半導体装置の動作を例示する模式的断面図である。
図２に示すように、エミッタ電極１１に負電位を印加し、コレクタ電極１５に正電位を印加した状態で、トレンチゲート電極１４に正電位を印加すると、Ｐ型ベース層２におけるゲート絶縁膜１３に接する領域に反転層（図示せず）が形成され、Ｎ型エミッタ層３とＮ型ドリフト層１との間に、Ｐ型ベース層２を介して電子電流Ｅが流れる。この電子電流Ｅは、エミッタ電極１１から、Ｎ型エミッタ層３、Ｐ型ベース層２、Ｎ型ドリフト層１、Ｎ型バッファ層４及びＮ型高抵抗層５内を通過し、Ｎ型コンタクト層７に流入し、コレクタ電極１５に抜けていく。一方、コレクタ電極１５からはＰ型コレクタ層６を介して半導体チップ１０内に正孔電流Ｈが流入し、エミッタ電極１１に向けて流れる。そして、電子電流Ｅの一部と正孔電流Ｈの一部は、半導体チップ１０内において対消滅する。

このとき、半導体装置１０１においては、Ｎ型高抵抗層５がＰ型コレクタ層６の直上域からＮ型コンタクト層７の直上域にわたって連続的に配置されているため、電子電流ＥはＮ型高抵抗層５内をＰ型コレクタ層６の直上域からＮ型コンタクト層７の直上域に向けて横方向に流れる。これにより、この横方向に流れる電子電流Ｅに伴う電圧降下が大きくなる。この結果、Ｐ型コレクタ層６の電位がＮ型コンタクト層７の電位よりも高くなり易くなり、Ｐ型コレクタ層６とＮ型コンタクト層７及び高抵抗層５とのｐｎ界面が順方向に接合し易くなり、Ｐ型コレクタ層６からの正孔注入が促進され易くなり、半導体装置１０１がオン状態になり易くなる。

一方、トレンチゲート電極１４に負電位を印加すると、Ｐ型ベース層２内の反転層が消失し、Ｐ型ベース層２に電流が流れなくなる。これにより、Ｐ型ベース層２とＮ型ドリフト層１との界面から空乏層が上下に向けて拡がる。このとき、半導体装置１０１においては、不純物濃度が高いＮ型バッファ層４がドリフト層１とＰ型コレクタ層６との間に介在しているため、空乏層の伸張がＮ型バッファ層４によって阻止され、Ｐ型コレクタ層６には到達しにくい。この結果、Ｐ型ベース層２とＰ型コレクタ層６との間でパンチスルーが発生しにくくなり、高い耐圧を得ることができる。

これに対して、半導体装置内にＮ型高抵抗層５が設けられていないと、横方向に流れる電子電流はＮ型バッファ層４内を流れることになるが、Ｎ型バッファ層４は抵抗率が低いため、十分な電圧降下が得られない。このため、Ｐ型コレクタ層６の電位を十分に上昇させることができず、半導体装置がオン状態になりにくい。また、十分な電圧降下を得るために、Ｎ型バッファ層４の不純物濃度を下げて抵抗率を増加させると、オフ状態のときに空乏層がＰ型コレクタ層６に到達しやすくなり、耐圧が低下してしまう。このように、オン状態の安定性と耐圧との間にトレードオフが発生してしまう。

本実施形態によれば、Ｎ型バッファ層４とは別にＮ型高抵抗層５を設けることにより、Ｎ型バッファ層５によって電子電流の電圧降下を確保しつつ、Ｎ型バッファ層４の不純物濃度を高くすることができる。これにより、オン状態となり易く耐圧が十分に確保できるアノードショート型ＩＧＢＴを実現することができる。

また、本実施形態によれば、エミッタ電極１１とコレクタ電極１５との間に、Ｐ型ベース層２及びＮ型ドリフト層１からなるＰＮダイオードＤを形成することができる。すなわち、半導体装置１０１内にダイオードを内蔵させることができる。この内蔵ダイオードは回路内の素子として利用できるため、半導体装置１０１が組み込まれた回路の素子数を大幅に低減することができる。この結果、回路のコストを低減することが可能となる。

次に、本発明の第２の実施形態について説明する。
図３は、本実施形態に係る半導体装置を例示する断面図である。
図３に示すように、本実施形態に係る半導体装置１０２においては、前述の第１の実施形態に係る半導体装置１０１のＮ型高抵抗層５（図１参照）の替わりに、Ｎ型高抵抗層２５が設けられている。Ｎ型高抵抗層２５のドナー濃度（Ｎ型不純物濃度）はＮ型バッファ層４のドナー濃度とほぼ同じであるが、Ｎ型高抵抗層２５のアクセプタ濃度（Ｐ型不純物濃度）はＮ型バッファ層４のアクセプタ濃度よりも高い。但し、Ｎ型高抵抗層２５のアクセプタ濃度は、Ｎ型高抵抗層２５のドナー濃度よりは低い。従って、Ｎ型高抵抗層２５の実効的な不純物濃度はＮ型バッファ層４の実効的な不純物濃度よりも低く、これにより、Ｎ型高抵抗層２５の抵抗率はＮ型バッファ層４の抵抗率よりも高い。

Ｎ型高抵抗層２５は、半導体基板の下面に対してアクセプタをイオン注入し、活性化させることにより、Ｎ型バッファ層４の一部に含まれるドナーの一部を相殺することによって形成することができる。このとき、アクセプタの注入量Ｑ_ｐは、アクセプタを注入したＮ型高抵抗層２５の導電型をＮ型のまま維持し、Ｐ型とはしない程度の量とする。すなわち、Ｎ型バッファ層４のドナー濃度をＮ_ｂｕｆｆとし、形成しようとするＮ型高抵抗領域２５の厚さをｔとするとき、Ｑ_ｐ＜Ｎ_ｂｕｆｆ×ｔとする。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。本実施形態によっても、前述の第１の実施形態と同様な動作及び効果を得ることができる。

次に、本発明の第３の実施形態について説明する。
図４は、本実施形態に係る半導体装置を例示する断面図である。
図４に示すように、本実施形態に係る半導体装置１０３においては、前述の第１の実施形態に係る半導体装置１０１のＮ型高抵抗層５（図１参照）の替わりに、導電型がＮ^＋型のＮ型高抵抗層３５が設けられている。Ｎ型高抵抗層３５のドナー濃度はＮ型バッファ層４のドナー濃度とほぼ同じであり、Ｎ型高抵抗層３５及びＮ型バッファ層４にはアクセプタはほとんど含まれていない。従って、Ｎ型高抵抗層３５の実効的な不純物濃度はＮ型バッファ層４の実効的な不純物濃度とほぼ等しい。しかしながら、Ｎ型高抵抗層３５の結晶欠陥密度は、Ｎ型バッファ層４の結晶欠陥密度よりも高く、これにより、Ｎ型高抵抗層３５の抵抗率はＮ型バッファ層４の抵抗率よりも高くなっている。また、Ｎ型高抵抗層３５中のアルゴン（Ａｒ）濃度は、Ｎ型バッファ層４中のアルゴン濃度よりも高い。

Ｎ型高抵抗層３５は、半導体基板の下面に対して不活性元素等、例えば、アルゴンをイオン注入し、Ｎ型バッファ層４の一部に結晶欠陥を導入することによって形成することができる。なお、このとき、不純物を活性化させるための熱処理は行わない。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。本実施形態によっても、前述の第１の実施形態と同様な動作及び効果を得ることができる。なお、本実施形態においては、アルゴンの替わりにヘリウム（Ｈｅ）を注入して、Ｎ型高抵抗層３５を形成してもよい。

次に、本発明の第４の実施形態について説明する。
図５は、本実施形態に係る半導体装置を例示する断面図である。
図５に示すように、本実施形態に係る半導体装置１０４においては、前述の第１の実施形態に係る半導体装置１０１のＮ型高抵抗層５（図１参照）の替わりに、Ｎ型高抵抗層４５が設けられている。Ｎ型高抵抗層４５も、前述の第３の実施形態におけるＮ型高抵抗層３５（図４参照）と同様に、ドナー濃度及びアクセプタ濃度がＮ型バッファ層４とほぼ等しく、従って、実効的な不純物濃度もＮ型バッファ層４の実効的な不純物濃度とほぼ等しい。その一方で、Ｎ型高抵抗層４５の結晶欠陥密度は、Ｎ型バッファ層４の結晶欠陥密度よりも高く、これにより、Ｎ型高抵抗層４５の抵抗率はＮ型バッファ層４の抵抗率よりも高くなっている。また、本実施形態においては、前述の第１の実施形態に係る半導体装置１０１のＮ型コンタクト層７（図１参照）の替わりに、Ｎ型コンタクト層４７が設けられている。Ｎ型コンタクト層４７の導電型はＮ^＋型である。

半導体装置１０４は、半導体基板の下面を加工することにより破砕層を形成し、その上に例えばエピタキシャル成長法によって半導体層を形成することにより、製造することができる。このとき、破砕層には多量の結晶欠陥が導入されるため、これがＮ型高抵抗層４５となる。また、破砕層上に形成した半導体層には結晶欠陥が少ないため、この半導体層にＰ型コレクタ層６及びＮ型コンタクト層４７を形成する。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。本実施形態によっても、前述の第１の実施形態と同様な動作及び効果を得ることができる。

以上、実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。前述の各実施形態は、相互に組み合わせて実施することができる。また、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。

１ Ｎ型ドリフト層、２ Ｐ型ベース層、３ Ｎ型エミッタ層、４ Ｎ型バッファ層、５ Ｎ型高抵抗層、６ Ｐ型コレクタ層、７ Ｎ型コンタクト層、１０ 半導体チップ、１１ エミッタ電極、１２ トレンチ、１３ ゲート絶縁膜、１４ トレンチゲート電極、１５ コレクタ電極、２５、３５、４５ Ｎ型高抵抗層、４７ Ｎ型コンタクト層、１０１、１０２、１０３、１０４ 半導体装置、Ｄ ＰＮダイオード、Ｅ 電子電流、Ｈ 正孔電流

Claims (5)

1. 第１導電型のドリフト層と、
   前記ドリフト層上に設けられた第２導電型のベース層と、
   前記ベース層の上層部分の一部に設けられた第１導電型のエミッタ層と、
   前記ドリフト層の下方に設けられ、実効的な不純物濃度が前記ドリフト層の実効的な不純物濃度よりも高い第１導電型のバッファ層と、
   前記バッファ層の下方に設けられ、抵抗率が前記バッファ層の抵抗率よりも高い第１導電型の高抵抗層と、
   前記高抵抗層の下面上の一部の領域に設けられた第２導電型のコレクタ層と、
   前記高抵抗層の下面上の他の一部の領域に設けられた第１導電型のコンタクト層と、
   前記ベース層及び前記エミッタ層に接続されたエミッタ電極と、
   前記エミッタ層及び前記ベース層を貫き、前記ドリフト層内に進入したトレンチゲート電極と、
   前記エミッタ層、前記ベース層及び前記ドリフト層と前記トレンチゲート電極との間に設けられたゲート絶縁膜と、
   前記コレクタ層及び前記コンタクト層に接続されたコレクタ電極と、
   を備えたことを特徴とする半導体装置。
2. 前記高抵抗層の実効的な不純物濃度は、前記バッファ層の実効的な不純物濃度よりも低いことを特徴とする請求項１記載の半導体装置。
3. 前記高抵抗層の第１導電型不純物の濃度は、前記バッファ層の第１導電型不純物の濃度よりも低いことを特徴とする請求項２記載の半導体装置。
4. 前記高抵抗層の第２導電型不純物の濃度は、前記バッファ層の第２導電型不純物の濃度よりも高いことを特徴とする請求項２記載の半導体装置。
5. 前記高抵抗層の結晶欠陥密度は、前記バッファ層の結晶欠陥密度よりも高いことを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。

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