JP2010216921A - Test device and calibration method - Google Patents
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Abstract
Description
本発明は、試験装置およびキャリブレーション方法に関する。 The present invention relates to a test apparatus and a calibration method.
半導体試験装置は、被試験デバイスに試験信号を出力すると共に、被試験デバイスが出力する応答信号の出力電圧をコンパレータにより測定する。半導体試験装置は、コンパレータと被試験デバイスとの間に、信号の接続を切り替えるリレーを備える場合がある(例えば、特許文献1参照)。 The semiconductor test apparatus outputs a test signal to the device under test and measures an output voltage of a response signal output from the device under test by a comparator. A semiconductor test apparatus may include a relay for switching signal connection between a comparator and a device under test (see, for example, Patent Document 1).
リレーはオン抵抗を有する。従って、オン抵抗等による電圧降下の影響により、被試験デバイスの出力電圧の測定値に誤差が生じる。そこで、半導体試験装置は、被試験デバイスの出力電圧の測定において、誤差を補正する必要がある。 The relay has an on-resistance. Therefore, an error occurs in the measured value of the output voltage of the device under test due to the influence of the voltage drop due to the on-resistance or the like. Therefore, the semiconductor test apparatus needs to correct an error in measuring the output voltage of the device under test.
測定値の誤差を補正する方法として、半導体試験装置に接続された外部電源を用いる方法が知られている。半導体試験装置の入出力端子に外部から電圧を印加することにより、印加電圧およびコンパレータで検出する電圧等に基づいて、測定誤差の補正値を算出することができる。しかし、補正値を算出するには、半導体試験装置から被試験デバイスを切り離した上で外部電源を接続する必要がある。また、半導体試験装置の複数のピンに、順番に外部電源を接続する必要がある。従って、被試験デバイスの測定時間が長くなるという問題があった。 As a method for correcting an error in a measured value, a method using an external power source connected to a semiconductor test apparatus is known. By applying a voltage from the outside to the input / output terminal of the semiconductor test apparatus, a correction value for the measurement error can be calculated based on the applied voltage and the voltage detected by the comparator. However, to calculate the correction value, it is necessary to disconnect the device under test from the semiconductor test apparatus and then connect an external power source. Moreover, it is necessary to connect an external power supply to the plurality of pins of the semiconductor test apparatus in order. Therefore, there is a problem that the measurement time of the device under test becomes long.
上記課題を解決するために、本発明の第1の態様においては、入出力端に接続された入出力線路に所定の電圧を出力するドライバ、および、入出力線路の電圧を測定するコンパレータをそれぞれ有する3以上の入出力回路と、対応する入出力回路および被試験デバイスのピンを電気的に接続する伝送路が設けられたマザーボードと、伝送路の抵抗を測定するキャリブレーション部と、伝送路の抵抗を測定する場合に、被試験デバイスに代えてマザーボードに接続され、3以上の入出力回路の入出力端をマザーボードを介して互いに電気的に接続する接続配線が設けられた測定用ボードとを備え、キャリブレーション部は、第1の入出力回路に対応する伝送路の抵抗を測定する場合に、第2の入出力回路の入出力端を介して接続配線に所定値の測定用電圧を出力し、第3の入出力回路の入出力端を介して接続配線の電圧を検出し、検出した電圧に基づいて、第2の入出力回路から出力される電圧を調整し、第1の入出力回路のドライバの出力を所定の終端電圧で終端し、第1の入出力回路のコンパレータを用いて、接続配線の電圧を測定し、第1の入出力回路のドライバの内部抵抗、第1の入出力回路のコンパレータで測定した電圧、終端電圧、および、測定用電圧に基づいて、伝送路の抵抗を測定する試験装置、並びに、当該試験装置を用いるキャリブレーション方法を提供する。 In order to solve the above problems, in the first aspect of the present invention, a driver for outputting a predetermined voltage to an input / output line connected to the input / output terminal and a comparator for measuring the voltage of the input / output line are provided. Three or more input / output circuits, a mother board provided with a transmission path for electrically connecting the corresponding input / output circuits and the pins of the device under test, a calibration unit for measuring the resistance of the transmission path, When measuring resistance, a measurement board that is connected to the motherboard instead of the device under test and provided with connection wirings that electrically connect the input / output terminals of three or more input / output circuits to each other via the motherboard The calibration unit measures a resistance of the transmission line corresponding to the first input / output circuit, and sets a predetermined value to the connection wiring via the input / output terminal of the second input / output circuit. Output a constant voltage, detect the voltage of the connection wiring through the input / output terminal of the third input / output circuit, adjust the voltage output from the second input / output circuit based on the detected voltage, The output of the driver of the first input / output circuit is terminated with a predetermined termination voltage, the voltage of the connection wiring is measured using the comparator of the first input / output circuit, and the internal resistance of the driver of the first input / output circuit is measured. A test apparatus for measuring resistance of a transmission line based on a voltage measured by a comparator of a first input / output circuit, a termination voltage, and a measurement voltage, and a calibration method using the test apparatus are provided.
本発明の第2の態様においては、入出力端に接続された入出力線路に所定の電圧を出力するドライバ、および、入出力線路の電圧を測定するコンパレータを有する入出力回路と、入出力回路および被試験デバイスのピンを電気的に接続する伝送路が設けられたマザーボードと、伝送路の抵抗を測定するキャリブレーション部と、伝送路の抵抗を測定する場合に、被試験デバイスに代えてマザーボードに接続され、入出力回路の入出力端をマザーボードを介して接地する接地配線が設けられた測定用ボードとを備え、キャリブレーション部は、ドライバの出力を所定の終端電圧で終端し、コンパレータを用いて、入出力線路の電圧を測定し、ドライバの内部抵抗、コンパレータで測定した電圧、および、終端電圧に基づいて伝送路の抵抗を測定する試験装置、並びに、当該試験装置を用いるキャリブレーション方法を提供する。 In the second aspect of the present invention, an input / output circuit having a driver for outputting a predetermined voltage to an input / output line connected to the input / output terminal, a comparator for measuring the voltage of the input / output line, and the input / output circuit And a motherboard provided with a transmission path for electrically connecting the pins of the device under test, a calibration unit for measuring the resistance of the transmission path, and a mother board instead of the device under test when measuring the resistance of the transmission path And a measurement board provided with a ground wiring for grounding the input / output end of the input / output circuit via the motherboard, the calibration unit terminates the output of the driver with a predetermined termination voltage, Measure the voltage of the input and output lines, and measure the resistance of the transmission line based on the internal resistance of the driver, the voltage measured by the comparator, and the termination voltage That the test apparatus, as well as to provide a calibration method of using the test device.
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。 It should be noted that the above summary of the invention does not enumerate all the necessary features of the present invention. In addition, a sub-combination of these feature groups can also be an invention.
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。 Hereinafter, the present invention will be described through embodiments of the invention, but the following embodiments do not limit the invention according to the claims. In addition, not all the combinations of features described in the embodiments are essential for the solving means of the invention.
図1は、本実施形態に係る試験装置100の構成を示す。試験装置100は、第1の入出力回路20、第2の入出力回路30、第3の入出力回路40、キャリブレーション部50、マザーボード70、ソケットボード80、および、試験制御部90を備える。ソケットボード80には、被試験デバイス200が載置される。被試験デバイス200は、ピン220、ピン230、および、ピン240を有する。
FIG. 1 shows a configuration of a
第1の入出力回路20は、入出力端28に接続された入出力線路21に所定の電圧を出力するドライバ22、および、入出力線路21の電圧を測定するコンパレータ24を有する。第2の入出力回路30は、入出力端38に接続された入出力線路31に所定の電圧を出力するドライバ32、および、入出力線路31の電圧を測定するコンパレータ34を有する。第3の入出力回路40は、入出力端48に接続された入出力線路41に所定の電圧を出力するドライバ42、および、入出力線路41の電圧を測定するコンパレータ44を有する。試験装置100は、3以上の入出力回路を備えてよい。
The first input /
それぞれの入出力回路の入出力線路には、ドライバおよびコンパレータと、入出力端とを電気的に接続するか否かを切り替えるピン出力リレーが設けられてよい。例えば、入出力回路20の入出力線路21には、ドライバ22およびコンパレータ24と入出力端28との間に、ピン出力リレー26が設けられてよい。同様に、入出力線路31には、ピン出力リレー36が設けられてよい。入出力線路41には、ピン出力リレー46が設けられてよい。
The input / output line of each input / output circuit may be provided with a pin output relay that switches whether the driver and the comparator are electrically connected to the input / output terminal. For example, a
マザーボード70は、対応する入出力回路および被試験デバイス200のピンを電気的に接続する伝送路を有する。例えば、マザーボード70は、被試験デバイス200のピン220に対応する第1の入出力回路20と、ピン220とを接続する伝送路71とを有する。同様に、マザーボード70は、第2の入出力回路30および第3の入出力回路40に対応する、伝送路73および伝送路75を有する。伝送路71、伝送路73、および、伝送路75のそれぞれには、対応する入出力回路および被試験デバイスのピンを電気的に接続するか否かを切り替える接続リレー72、接続リレー74、および、接続リレー76が設けられる。
The
被試験デバイス200を試験する場合、キャリブレーション部50は、被試験デバイス200の所定のピンに一定電圧を印加し、当該ピンに流れる電流を測定する電圧印加電流測定試験を行ってよい。キャリブレーション部50は、測定回路52、電圧印加リレー56、電圧印加リレー60、電圧印加リレー64、電圧検出リレー58、電圧検出リレー62、および、電圧検出リレー66を有する。キャリブレーション部50は、電圧印加リレー56、電圧印加リレー60、電圧印加リレー64、電圧検出リレー58、電圧検出リレー62、および、電圧検出リレー66により、いずれかの入出力回路を選択する。測定回路52は、選択された入出力回路を介して、被試験デバイス200の所定のピンに一定電圧を印加して、また、測定回路52から当該ピンに供給される電流を測定する。測定回路52は、精度よく電圧を検出するべく、高い入力インピーダンスを有することが好ましい。
When testing the device under
試験制御部90は、被試験デバイス200の試験を制御する。例えば試験制御部90は、被試験デバイス200の電圧印加電流測定試験を行ってよい。この場合、試験制御部90は、測定回路52を用いて、所定の入出力回路の入出力端から被試験デバイス200に所定の試験電圧を印加する。測定回路52は、電圧出力端53および電圧検出端54を有する。試験制御部90は、電圧検出端54により検出される当該入出力回路の入出力端の電圧に応じて、電圧出力端53からの出力電圧を調整することで、被試験デバイス200に一定電圧を印加して試験を行ってよい。このとき、測定回路52から被試験デバイス200に供給される電流値が、所定の範囲内であるか否かにより、被試験デバイス200の良否を判定してよい。
The
例えば、試験制御部90は、被試験デバイス200のピン220に試験電圧を印加する場合には、キャリブレーション部50を制御して、電圧印加リレー56および電圧検出リレー58をオン状態(リレーの端子間が導通している状態)にする。試験制御部90は、電圧検出リレー58を介して検出した入出力端28における電圧に基づいて、出力電圧を調整することにより、被試験デバイス200のピン220に所定の電圧を印加することができる。
For example, when applying a test voltage to the
また、試験制御部90は、被試験デバイス200のそれぞれのピンに対応する入出力回路、マザーボード70、および、ソケットボード80を経由して、所定のパターンの試験信号を被試験デバイス200に出力して、被試験デバイス200の機能試験を行ってもよい。この場合、当該試験信号を出力する入出力回路に対応する電圧印加リレーおよび電圧検出リレーは、オフ状態(リレーの端子間が導通していない状態)となる。試験信号は、所定の論理パターンを有する信号、または、クロック信号等であってよい。
The
この場合、試験制御部90は、ソケットボード80、マザーボード70、および、被試験デバイス200のピンに対応する入出力回路が有するコンパレータを経由して、被試験デバイス200が試験信号に応じて出力する応答信号を受信する。試験制御部90は、出力した試験信号に応じた期待値と、受信した応答信号とを比較して、被試験デバイス200の良否を判定してよい。
In this case, the
被試験デバイス200が出力する応答信号は、被試験デバイス200のピンからコンパレータまでの伝送経路上の抵抗により電圧が降下する。伝送経路上の抵抗には、リレー、配線、および、コネクタ等の抵抗成分が含まれる。試験制御部90は、伝送経路上の抵抗の抵抗値に基づいて、コンパレータが出力する電圧値を補正することにより、応答信号の電圧値を高精度で測定することができる。
The voltage of the response signal output from the device under
図2は、試験装置100における伝送経路の等価回路を示す。同図においては、伝送経路上の抵抗をr、ドライバ22の出力抵抗をR、ドライバ22に印加する電圧をVTT、被試験デバイス200のピン220における出力電圧をVS、コンパレータ24における測定電圧をVとしている。伝送経路において降下する電圧値は、V−VS=r/(R+r)×(VTT−V)で表される。従って、試験装置100は、補正値r/(R+r)を求めることにより、伝送経路における降下電圧値を算出できる。試験装置100は、ドライバ22の出力抵抗Rが既知の場合には、伝送経路上の抵抗rを求めることにより、伝送経路における降下電圧値を算出してよい。
FIG. 2 shows an equivalent circuit of a transmission path in the
図3は、第1の入出力回路20に対する伝送経路上の抵抗を測定する場合の試験装置100の構成を示す。本実施形態に係る試験装置100には、図1におけるソケットボード80の代わりに、測定用ボード82が接続される。測定用ボード82は、ソケットボード80と等しい形状を有してよい。
FIG. 3 shows the configuration of the
測定用ボード82は、伝送経路の抵抗を測定する場合に、ソケットボード80および被試験デバイス200に代えて、マザーボード70に接続される。測定用ボード82は、3以上の入出力回路の入出力端を、マザーボード70を介して互いに電気的に接続する接続配線84を有する。具体的には、測定用ボード82は、マザーボード70に接続され、伝送路71、伝送路73、および、伝送路75を介して、入出力端28、入出力端38、および、入出力端48を互いに接続する。
The
測定用ボード82は、ソケットボード80の機能を含んでもよい。例えば、測定用ボード82は、スイッチ等により、被試験デバイス200の試験に用いる経路と、補正値測定用経路とを切り替えてもよい。
The
以下、試験装置100が、第1の入出力回路20に対応する伝送路71の抵抗rを測定する動作について説明する。伝送路71の抵抗を測定する場合には、キャリブレーション部50は、電圧印加リレー60および電圧検出リレー66を用いる。そこで、本実施形態においては、キャリブレーション部50が1つの電圧印加リレーと、1つの電圧検出リレーを有する構成を用いて説明する。
Hereinafter, an operation in which the
試験装置100は、キャリブレーション部50を用いて伝送路71、伝送路73、および、伝送路75の抵抗を測定する。キャリブレーション部50は、接続リレー72、接続リレー74、および、接続リレー76のオン抵抗を測定してもよい。
The
キャリブレーション部50は、第1の入出力回路20に対応する伝送路71の抵抗を測定する場合に、第2の入出力回路30の入出力端38を介して、接続配線84に所定値の測定用電圧を出力する。キャリブレーション部50は、第3の入出力回路40の入出力端48を介して、接続配線84の電圧を検出する。キャリブレーション部50は、検出した電圧に基づいて、第2の入出力回路30から出力される電圧を調整する。
When the
具体的には、キャリブレーション部50は、第3の入出力回路40の入出力端48に接続される。キャリブレーション部50は、第3の入出力回路40の入出力端48とピン出力リレー46との間に接続されてよい。
Specifically, the
キャリブレーション部50は、コンパレータ24より入力インピーダンスの高い測定回路52を用いて、接続配線84の電圧を検出する。例えば、測定回路52は、電圧出力端53から測定用電圧を出力してよく、電圧検出端54において電圧を検出してよい。また、キャリブレーション部50は、第1の入出力回路20が有するドライバ22の出力を所定の終端電圧で終端すると共に、第1の入出力回路20が有するコンパレータ24を用いて、接続配線84の電圧を測定してよい。
The
測定回路52が、ドライバ22よりも高い入力インピーダンスを有するので、第3の入出力回路40に電流が流れ込まない。従って、接続配線84と電圧検出端54との間における電圧降下が生じないので、キャリブレーション部50は、接続配線84における電圧を高精度で測定できる。
Since the
なお、キャリブレーション部50は、試験制御部90を介して、ドライバ22の出力を所定の終端電圧で終端してよい。また、キャリブレーション部50は、ドライバ22に所定の電圧を印加することにより、ドライバ22の出力を所定の終端電圧で終端してよい。
Note that the
キャリブレーション部50は、第1の入出力回路20が有するドライバ22の内部抵抗R、第1の入出力回路20のコンパレータ24で測定した電圧V、ドライバ22の終端電圧VTT、および、測定用電圧VSに基づいて、伝送路71の抵抗rを測定する。キャリブレーション部50は、補正値r/(R+r)を求めた上で、抵抗rを算出してよい。
The
コンパレータ24で測定した電圧Vは、ドライバ22が出力する終端電圧VTTと、測定回路52が出力する測定用電圧VSとの電位差を、ドライバ22の出力抵抗Rおよび伝送路71の抵抗rで分割した電圧に等しい。つまり、コンパレータ24で測定した電圧Vは、V=r/(R+r)×(VTT−VS)+VSに等しい。よって、キャリブレーション部50は、補正値r/(R+r)を、r/(R+r)=(V−VS)/(VTT−VS)により算出できる。キャリブレーション部50は、出力抵抗Rを予め測定しておくことにより、伝送路71の抵抗値rを算出することができる。
The voltage V measured by the
なお、キャリブレーション部50は、試験制御部90からVTTおよびVの値を取得することにより、補正値の算出をしてよい。また、試験装置100は、試験制御部90において補正値の算出をしてもよい。
The
キャリブレーション部50は、それぞれの接続リレーのオン抵抗、および、それぞれのピン出力リレーのオン抵抗の合成抵抗を測定してもよい。例えば、キャリブレーション部50は、接続リレー72およびピン出力リレー26のオン抵抗の合成抵抗を測定してよい。接続リレー72およびピン出力リレー26の合成抵抗値をr0とすれば、キャリブレーション部50は、伝送路71の抵抗値を測定する場合と同様に、補正値r0/(R+r0)を、r0/(R+r0)=(V−VS)/(VTT−VS)により算出できる。その結果、キャリブレーション部50は、合成抵抗値r0を算出できる。
The
以上の通り、本実施形態に係る試験装置100によれば、試験装置100の外部に電源等の機器を接続することなく、伝送経路の抵抗値を算出することができる。従って、試験装置100における伝送経路の抵抗値測定に要する時間を短縮できる。
As described above, according to the
図4は、他の実施形態に係る試験装置100の構成を示す。同図において、キャリブレーション部50は、それぞれの入出力回路に対応する電圧印加リレーおよび電圧検出リレーを有する。測定回路52の電圧出力端53は、それぞれの入出力回路のピン出力リレーおよび入出力端の間に、電圧印加リレーを介して接続される。また、測定回路の電圧検出端は、それぞれの入出力回路のピン出力リレーおよび入出力端の間に、電圧検出リレーを介して接続される。
FIG. 4 shows a configuration of a
具体的には、電圧出力端53は、ピン出力リレー26および入出力端28の間に、電圧印加リレー56を介して接続される。また、電圧出力端53は、ピン出力リレー36および入出力端38の間に、電圧印加リレー60を介して接続される。さらに、電圧出力端53は、ピン出力リレー46および入出力端48の間に、電圧印加リレー64を介して接続される。
Specifically, the
これに対して、電圧検出端54は、ピン出力リレー26および入出力端28の間に、電圧検出リレー58を介して接続される。また、電圧検出端54は、ピン出力リレー36および入出力端38の間に、電圧検出リレー62を介して接続される。さらに、電圧検出端54は、ピン出力リレー46および入出力端48の間に、電圧検出リレー66を介して接続される。
On the other hand, the
電圧印加リレー56および電圧検出リレー58は、測定回路52に接続されるそれぞれの端子と異なる端子において、互いに接続されてよい。同様に、電圧印加リレー60と電圧検出リレー62、および、電圧印加リレー64と電圧検出リレー66も、測定回路52に接続される端子と異なる端子において、互いに接続されてよい。
The
キャリブレーション部50は、それぞれの入出力回路に対応する接続リレーおよびピン出力リレーの合成抵抗を測定する場合に、測定対象となる合成抵抗を含む入出力回路に応じて、電圧印加リレー、電圧検出リレー、ピン出力リレー、および、接続リレーの状態を切り替える。例えば、キャリブレーション部50は、第1の入出力回路20に対応する接続リレー72およびピン出力リレー26の合成抵抗を測定する場合に、それぞれのリレーの状態を以下のように切り替える。
When measuring the combined resistance of the connection relay and the pin output relay corresponding to each input / output circuit, the
キャリブレーション部50は、第1の入出力回路20における電圧印加リレー56および電圧検出リレー58をオフ状態(リレーの端子間が導通していない状態)にすると共に、ピン出力リレー26をオン状態にする。また、キャリブレーション部50は、第2の入出力回路30における電圧検出リレー62およびピン出力リレー36をオフ状態にすると共に、電圧印加リレー60をオン状態にする。同様に、キャリブレーション部50は、第3の入出力回路40における電圧印加リレー64およびピン出力リレー46をオフ状態にすると共に、電圧検出リレー66をオン状態にする。さらに、キャリブレーション部50は、マザーボード70におけるそれぞれの接続リレーをオン状態にする。
The
この状態において、電圧出力端53から出力される電流は、電圧印加リレー60、接続リレー74、接続配線84、接続リレー72、および、ピン出力リレー26を経由して、ドライバ22に流入する。試験制御部90は、コンパレータ24により検出した入出力線路21の電圧Vを取得する。試験制御部90は、取得した入出力線路21の電圧Vおよびドライバ22が出力する電圧VTTを、キャリブレーション部50に通知する。
In this state, the current output from the
測定回路52は、電圧検出端54に印加される電圧を測定することにより、接続配線84に印加されている電圧値VSを測定する。キャリブレーション部50は、試験制御部90から取得した電圧Vおよび電圧VTTと、測定回路52において検出した電圧VSとに基づいて、補正値を算出する。キャリブレーション部50は、算出した補正値とドライバ22の出力抵抗Rとに基づいて、接続リレー72およびピン出力リレー26の合成抵抗を算出してよい。
The
キャリブレーション部50は、電圧印加リレー、電圧検出リレー、ピン出力リレーおよび、接続リレーを制御することにより、ピン出力リレーのオン抵抗を測定することもできる。具体的には、キャリブレーション部50は、第1の入出力回路20における電圧印加リレー56、電圧検出リレー58、および、ピン出力リレー26をオン状態にする。同時に、キャリブレーション部50は、その他の電圧印加リレー、電圧検出リレー、ピン出力リレー、および、接続リレーをオフ状態にする。
The
さらに、キャリブレーション部50は、測定回路52から、所定の測定用電圧VSを第1の入出力回路20に印加する。キャリブレーション部50は、第1の入出力回路20におけるコンパレータ24に与えられる電圧Vを測定することにより、ピン出力リレー26のオン抵抗を測定できる。
Further, the
具体的には、ピン出力リレー26の入出力端28側の端子には、測定用電圧VSが印加される。従って、ピン出力リレー26のオン抵抗値をr1とすれば、先の例と同様に、補正値r1/(R+r1)は、r1/(R+r1)=(V−VS)/(VTT−VS)により求められる。その結果、キャリブレーション部50は、算出した補正値とドライバ22の出力抵抗Rとに基づいて、ピン出力リレー26のオン抵抗値r1を算出できる。
Specifically, the measurement voltage VS is applied to the terminal on the input /
また、キャリブレーション部50は、接続リレーのオン抵抗値r2を算出することもできる。具体的には、キャリブレーション部50は、測定した合成抵抗値r0と、ピン出力リレーr1のオン抵抗値とに基づいて、接続リレーのオン抵抗値r2を算出してもよい。例えば、キャリブレーション部50は、ピン出力リレー26および接続リレー72の合成抵抗値r0の測定後、ピン出力リレー26のオン抵抗値r1を測定する。キャリブレーション部50は、測定した合成抵抗値r0からピン出力リレー26のオン抵抗値r1を減算することにより、接続リレー72のオン抵抗値r2を、r2=r0−r1により算出することができる。
The
さらに、キャリブレーション部50は、測定回路52に複数種類の電圧値の測定用電圧を出力させ、それぞれの測定用電圧に対して、伝送経路の抵抗を測定することもできる。これにより、それぞれのリレーのオン抵抗が印加電圧に応じて変動する場合であっても、キャリブレーション部50は、印加電圧に応じて伝送路の抵抗を測定できる。キャリブレーション部50は、それぞれの測定用電圧と、伝送経路の抵抗とを対応付けて格納するメモリを有してよい。
Furthermore, the
上記説明においては、第1の入出力回路20に対応する伝送路71の抵抗値、ピン出力リレー26のオン抵抗値、および、接続リレー72のオン抵抗値を算出する動作について説明した。キャリブレーション部50は、電圧印加リレー、電圧検出リレー、ピン出力リレー、および、接続リレーを、他の異なる組み合わせでオン状態にすることにより、第2の入出力回路30および第3の入出力回路40についても、伝送経路の抵抗を測定することができる。
In the above description, the operation of calculating the resistance value of the
キャリブレーション部50は、さらに多くの入出力回路に接続されてもよい。例えば、測定回路52は、16個の入出力回路に接続されてよい。この場合において、キャリブレーション部50は、まず、第1の入出力回路20に対応する電圧印加リレー56と、第2の入出力回路30に対応する電圧検出リレー62とをオン状態にした上で、第1の入出力回路20および第2の入出力回路30以外の所定の数の入出力回路に対応する伝送経路の抵抗を測定する。
The
続いて、キャリブレーション部50は、第1の入出力回路20および第2の入出力回路30以外の、いずれかの入出力回路に対応する電圧印加リレーと、その他のいずれかの入出力回路に対応する電圧検出リレーとをオン状態にする。キャリブレーション部50は、その状態において、第1の入出力回路20および第2の入出力回路30を含む、未測定の入出力回路に対応する伝送経路の抵抗を測定してよい。キャリブレーション部50は、少なくとも2回の測定をすることにより、全ての入出力回路についての伝送経路の抵抗を測定できる。
Subsequently, the
また、キャリブレーション部50は、接続される入出力回路のうち、略半分の数の入出力回路ごとに分割して、それぞれの入出力回路群ごとに、異なる入出力回路に対応する電圧印加リレーおよび電圧検出リレーをオン状態にすることにより、伝送経路の抵抗を測定してもよい。このように制御することにより、測定回路52が出力する最大電流は、それぞれの入出力回路群において略等しくなる。従って、測定回路52が必要とする電流容量は最小化される。その結果、測定回路52の小型化および低コスト化が可能になる。
In addition, the
さらに、キャリブレーション部50は、測定回路52の最大出力電流値および入出力回路の最大消費電流値に基づいて、同時にオン抵抗を測定する入出力回路群の数を定めてよい。例えば、測定回路52の最大出力電流値が2(A)であって、それぞれの入出力回路の最大消費電流値が300(mA)である場合には、キャリブレーション部50は、6個の入出力回路について同時に測定してよい。キャリブレーション部50は、測定回路52の最大出力電流値および入出力回路の最大消費電流値に基づいて、同時測定する入出力回路群の数を決定することにより、同時測定可能な入出力回路群の数を最適化できる。
Further, the
図5は、他の実施形態に係る試験装置100の構成を示す。同図において、試験装置100は、第1の入出力回路20、マザーボード70、測定用ボード86、および、キャリブレーション部50を備える。第1の入出力回路20は、入出力端28に接続された入出力線路21に所定の電圧を出力するドライバ22、および、入出力線路21の電圧を測定するコンパレータ24を有する。マザーボード70は、入出力回路20および被試験デバイス200のピンを電気的に接続する伝送路71を有する。第1の入出力回路20は、ドライバ22および入出力端28の間に、ピン出力リレー26を有してよい。
FIG. 5 shows a configuration of a
測定用ボード86は、伝送路71の抵抗値を測定する場合に、被試験デバイス200に代えてマザーボード70に接続される。測定用ボード86は、入出力回路20の入出力端28をマザーボード70経由で接地する、接地配線88を有する。
The
キャリブレーション部50は、伝送路71の抵抗値を測定する。ドライバ22の出力を所定の終端電圧VTTで終端した上で、コンパレータ24を用いて、入出力線路21の電圧Vを測定する。キャリブレーション部50は、ドライバ22の内部抵抗R、コンパレータ24で測定した電圧V、および、終端電圧VTTに基づいて伝送路71の抵抗を測定してよい。
The
図6は、図5に示す実施形態に係る試験装置100の等価回路を示す。入出力線路21および伝送路71の合成抵抗をr、コンパレータ24が検出する電圧をVとする。合成抵抗rには、ピン出力リレー26および接続リレー72のオン抵抗も含まれる。この場合には、コンパレータ24が測定する電圧は、ドライバ22の終端電圧VTTをドライバ22の出力抵抗Rおよび合成抵抗rで分圧した電圧になる。従って、コンパレータ24が測定する電圧は、V=r/(R+r)×VTTと表される。
FIG. 6 shows an equivalent circuit of the
これより、キャリブレーション部50は、補正値r/(R+r)をr/(R+r)=V/VTTとして算出できる。キャリブレーション部50は、算出した補正値とドライバ22の出力抵抗Rとに基づいて、合成抵抗値rを求めることができる。
Thus, the
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。 As mentioned above, although this invention was demonstrated using embodiment, the technical scope of this invention is not limited to the range as described in the said embodiment. It will be apparent to those skilled in the art that various modifications or improvements can be added to the above-described embodiment. It is apparent from the scope of the claims that the embodiments added with such changes or improvements can be included in the technical scope of the present invention.
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。 The order of execution of each process such as operations, procedures, steps, and stages in the apparatus, system, program, and method shown in the claims, the description, and the drawings is particularly “before” or “prior to”. It should be noted that the output can be realized in any order unless the output of the previous process is used in the subsequent process. Regarding the operation flow in the claims, the description, and the drawings, even if it is described using “first”, “next”, etc. for convenience, it means that it is essential to carry out in this order. It is not a thing.
20 入出力回路、21 入出力線路、22 ドライバ、24 コンパレータ、26 ピン出力リレー、28 入出力端、30 入出力回路、31 入出力線路、32 ドライバ、34 コンパレータ、36 ピン出力リレー、38 入出力端、40 入出力回路、41 入出力線路、42 ドライバ、44 コンパレータ、46 ピン出力リレー、48 入出力端、50 キャリブレーション部、52 測定回路、53 電圧出力端、54 電圧検出端、56 電圧印加リレー、58 電圧検出リレー、60 電圧印加リレー、62 電圧検出リレー、64 電圧印加リレー、66 電圧検出リレー、70 マザーボード、71 伝送路、72 接続リレー、73 伝送路、74 接続リレー、75 伝送路、76 接続リレー、80 ソケットボード、82 測定用ボード、84 接続配線、86 測定用ボード、88 接地配線、90 試験制御部、100 試験装置、200 被試験デバイス、220 ピン、230 ピン、240 ピン
20 Input / Output Circuit, 21 Input / Output Line, 22 Driver, 24 Comparator, 26 Pin Output Relay, 28 Input / Output Terminal, 30 Input / Output Circuit, 31 Input / Output Line, 32 Driver, 34 Comparator, 36 Pin Output Relay, 38 Input / Output Terminal, 40 input / output circuit, 41 input / output line, 42 driver, 44 comparator, 46 pin output relay, 48 input / output terminal, 50 calibration section, 52 measurement circuit, 53 voltage output terminal, 54 voltage detection terminal, 56 voltage application Relay, 58 Voltage detection relay, 60 Voltage application relay, 62 Voltage detection relay, 64 Voltage application relay, 66 Voltage detection relay, 70 Motherboard, 71 Transmission path, 72 Connection relay, 73 Transmission path, 74 Connection relay, 75 Transmission path, 76 connection relay, 80 socket board, 82 measurements Board, 84 connection wiring, 86 measuring
Claims (13)
入出力端に接続された入出力線路に所定の電圧を出力するドライバ、および、前記入出力線路の電圧を測定するコンパレータをそれぞれ有する3以上の入出力回路と、
対応する前記入出力回路および前記被試験デバイスのピンを電気的に接続する伝送路が設けられたマザーボードと、
前記伝送路の抵抗を測定するキャリブレーション部と、
前記伝送路の抵抗を測定する場合に、前記被試験デバイスに代えて前記マザーボードに接続され、3以上の前記入出力回路の前記入出力端を前記マザーボードを介して互いに電気的に接続する接続配線が設けられた測定用ボードと
を備え、
前記キャリブレーション部は、第1の前記入出力回路に対応する前記伝送路の抵抗を測定する場合に、
第2の前記入出力回路の前記入出力端を介して前記接続配線に所定値の測定用電圧を出力し、
第3の前記入出力回路の前記入出力端を介して前記接続配線の電圧を検出し、検出した電圧に基づいて、前記第2の入出力回路から出力される電圧を調整し、
前記第1の入出力回路の前記ドライバの出力を所定の終端電圧で終端し、前記第1の入出力回路の前記コンパレータを用いて、前記接続配線の電圧を測定し、
前記第1の入出力回路の前記ドライバの内部抵抗、前記第1の入出力回路の前記コンパレータで測定した電圧、前記終端電圧、および、前記測定用電圧に基づいて、前記伝送路の抵抗を測定する試験装置。 A test apparatus for testing a device under test,
A driver for outputting a predetermined voltage to an input / output line connected to the input / output terminal, and three or more input / output circuits each having a comparator for measuring the voltage of the input / output line;
A motherboard provided with a transmission path for electrically connecting the corresponding input / output circuit and the pin of the device under test;
A calibration unit for measuring the resistance of the transmission path;
When measuring the resistance of the transmission line, a connection wiring that is connected to the motherboard instead of the device under test and electrically connects the input / output terminals of three or more input / output circuits to each other via the motherboard And a measurement board provided with
The calibration unit measures the resistance of the transmission path corresponding to the first input / output circuit,
A measurement voltage having a predetermined value is output to the connection wiring via the input / output terminal of the second input / output circuit;
Detecting the voltage of the connection wiring through the input / output terminal of the third input / output circuit, and adjusting the voltage output from the second input / output circuit based on the detected voltage;
Terminate the output of the driver of the first input / output circuit with a predetermined termination voltage, and measure the voltage of the connection wiring using the comparator of the first input / output circuit;
The resistance of the transmission line is measured based on the internal resistance of the driver of the first input / output circuit, the voltage measured by the comparator of the first input / output circuit, the termination voltage, and the measurement voltage. To test equipment.
請求項1に記載の試験装置。 The test according to claim 1, wherein the calibration unit is connected to the input / output terminal of the third input / output circuit and detects a voltage of the connection wiring using a measurement circuit having an input impedance higher than that of the comparator. apparatus.
前記キャリブレーション部は、前記接続リレーのオン抵抗を測定する
請求項2に記載の試験装置。 Each transmission path of the motherboard is provided with a connection relay that switches whether to electrically connect the corresponding input / output circuit and the pin of the device under test,
The test apparatus according to claim 2, wherein the calibration unit measures an on-resistance of the connection relay.
前記キャリブレーション部は、前記接続リレーのオン抵抗および前記ピン出力リレーのオン抵抗の合成抵抗を測定する
請求項3に記載の試験装置。 The input / output line of each of the input / output circuits is provided with a pin output relay for switching whether to electrically connect the driver and the comparator and the input / output terminal,
The test apparatus according to claim 3, wherein the calibration unit measures a combined resistance of an on-resistance of the connection relay and an on-resistance of the pin output relay.
前記測定回路の電圧検出端は、それぞれの前記入出力回路の前記ピン出力リレーおよび前記入出力端の間に、電圧検出リレーを介して接続される
請求項4に記載の試験装置。 The voltage output terminal of the measurement circuit is connected between the pin output relay and the input / output terminal of each input / output circuit via a voltage application relay,
The test apparatus according to claim 4, wherein the voltage detection terminal of the measurement circuit is connected between the pin output relay and the input / output terminal of each of the input / output circuits via a voltage detection relay.
前記第1の入出力回路における前記電圧印加リレーおよび前記電圧検出リレーをオフ状態にし、前記ピン出力リレーをオン状態にし、
前記第2の入出力回路における前記電圧検出リレーおよび前記ピン出力リレーをオフ状態にし、前記電圧印加リレーをオン状態にし、
前記第3の入出力回路における前記電圧印加リレーおよび前記ピン出力リレーをオフ状態にし、前記電圧検出リレーをオン状態にし、
前記マザーボードにおけるそれぞれの前記接続リレーをオン状態にする
請求項5に記載の試験装置。 When the calibration unit measures a combined resistance of the connection relay and the pin output relay corresponding to the first input / output circuit,
The voltage application relay and the voltage detection relay in the first input / output circuit are turned off, the pin output relay is turned on,
The voltage detection relay and the pin output relay in the second input / output circuit are turned off, the voltage application relay is turned on,
The voltage application relay and the pin output relay in the third input / output circuit are turned off, the voltage detection relay is turned on,
The test apparatus according to claim 5, wherein each connection relay in the motherboard is turned on.
請求項6に記載の試験装置。 The calibration unit turns on the voltage application relay, the voltage detection relay, and the pin output relay in the first input / output circuit, applies a predetermined measurement voltage from the measurement circuit, and The test apparatus according to claim 6, further measuring an on-resistance of the pin output relay in the first input / output circuit by measuring a voltage applied to the comparator in the first input / output circuit.
請求項7に記載の試験装置。 The test apparatus according to claim 7, wherein the calibration unit calculates an on-resistance of the connection relay based on the measured combined resistance and an on-resistance of the pin output relay.
請求項2から8のいずれかに記載の試験装置。 The said calibration part makes the said measurement circuit output the said voltage for a measurement of several types of voltage values, and measures the resistance of the said transmission line with respect to each said voltage for a measurement. The test apparatus described in 1.
請求項2から9のいずれかに記載の試験装置。 Using the measurement circuit, a predetermined test voltage is applied to the device under test from the input / output end of the predetermined input / output circuit, and the measurement circuit The test apparatus according to claim 2, further comprising a test control unit that performs a test by applying a constant voltage to the device under test by adjusting an output voltage.
前記試験装置は、
入出力端に接続された入出力線路に所定の電圧を出力するドライバ、および、前記入出力線路の電圧を測定するコンパレータをそれぞれ有する3以上の入出力回路と、
対応する前記入出力回路および前記被試験デバイスのピンを電気的に接続する伝送路が設けられたマザーボードと、
前記伝送路の抵抗を測定するキャリブレーション部と、
前記伝送路の抵抗を測定する場合に、前記被試験デバイスに代えて前記マザーボードに接続され、3以上の前記入出力回路の前記入出力端を前記マザーボードを介して互いに電気的に接続する接続配線が設けられた測定用ボードと
を備え、
第1の前記入出力回路に対応する前記伝送路の抵抗を測定する場合に、
第2の前記入出力回路の前記入出力端を介して前記接続配線に所定値の測定用電圧を出力させ、
第3の前記入出力回路の前記入出力端を介して前記接続配線の電圧を検出し、検出した電圧に基づいて、前記第2の入出力回路から出力される電圧を調整し、
前記第1の入出力回路の前記ドライバの出力を所定の終端電圧で終端し、前記第1の入出力回路の前記コンパレータを用いて、前記接続配線の電圧を測定し、
前記第1の入出力回路の前記ドライバの内部抵抗、前記第1の入出力回路の前記コンパレータで測定した電圧、および、前記測定用電圧に基づいて、前記伝送路の抵抗を測定するキャリブレーション方法。 A calibration method for calibrating a test apparatus for testing a device under test,
The test apparatus comprises:
A driver for outputting a predetermined voltage to an input / output line connected to the input / output terminal, and three or more input / output circuits each having a comparator for measuring the voltage of the input / output line;
A motherboard provided with a transmission path for electrically connecting the corresponding input / output circuit and the pin of the device under test;
A calibration unit for measuring the resistance of the transmission path;
When measuring the resistance of the transmission line, a connection wiring that is connected to the motherboard instead of the device under test and electrically connects the input / output terminals of three or more input / output circuits to each other via the motherboard And a measurement board provided with
When measuring the resistance of the transmission line corresponding to the first input / output circuit,
A measurement voltage of a predetermined value is output to the connection wiring via the input / output terminal of the second input / output circuit;
Detecting the voltage of the connection wiring through the input / output terminal of the third input / output circuit, and adjusting the voltage output from the second input / output circuit based on the detected voltage;
Terminate the output of the driver of the first input / output circuit with a predetermined termination voltage, and measure the voltage of the connection wiring using the comparator of the first input / output circuit;
A calibration method for measuring the resistance of the transmission line based on the internal resistance of the driver of the first input / output circuit, the voltage measured by the comparator of the first input / output circuit, and the measurement voltage .
入出力端に接続された入出力線路に所定の電圧を出力するドライバ、および、前記入出力線路の電圧を測定するコンパレータを有する入出力回路と、
前記入出力回路および前記被試験デバイスのピンを電気的に接続する伝送路が設けられたマザーボードと、
前記伝送路の抵抗を測定するキャリブレーション部と、
前記伝送路の抵抗を測定する場合に、前記被試験デバイスに代えて前記マザーボードに接続され、前記入出力回路の前記入出力端を前記マザーボードを介して接地する接地配線が設けられた測定用ボードと
を備え、
前記キャリブレーション部は、前記ドライバの出力を所定の終端電圧で終端し、前記コンパレータを用いて、前記入出力線路の電圧を測定し、
前記ドライバの内部抵抗、前記コンパレータで測定した電圧、および、前記終端電圧に基づいて前記伝送路の抵抗を測定する試験装置。 A test apparatus for testing a device under test,
A driver for outputting a predetermined voltage to an input / output line connected to the input / output terminal; and an input / output circuit having a comparator for measuring the voltage of the input / output line;
A motherboard provided with a transmission path for electrically connecting the input / output circuit and the pins of the device under test;
A calibration unit for measuring the resistance of the transmission path;
When measuring the resistance of the transmission line, a measurement board provided with a ground wiring connected to the motherboard instead of the device under test and grounding the input / output end of the input / output circuit via the motherboard And
The calibration unit terminates the output of the driver with a predetermined termination voltage, measures the voltage of the input / output line using the comparator,
A test apparatus that measures the resistance of the transmission line based on the internal resistance of the driver, the voltage measured by the comparator, and the termination voltage.
前記試験装置は、
入出力端に接続された入出力線路に所定の電圧を出力するドライバ、および、前記入出力線路の電圧を測定するコンパレータを有する入出力回路と、
前記入出力回路および前記被試験デバイスのピンを電気的に接続する伝送路が設けられたマザーボードと、
前記伝送路の抵抗を測定するキャリブレーション部と、
前記伝送路の抵抗を測定する場合に、前記被試験デバイスに代えて前記マザーボードに接続され、前記入出力回路の前記入出力端を前記マザーボードを介して接地する接地配線が設けられた測定用ボードと
を備え、
前記ドライバの出力を所定の終端電圧で終端し、前記コンパレータを用いて、前記入出力線路の電圧を測定し、
前記ドライバの内部抵抗、前記コンパレータで測定した電圧、および、前記終端電圧に基づいて、前記伝送路の抵抗を測定するキャリブレーション方法。 A calibration method for calibrating a test apparatus for testing a device under test,
The test apparatus comprises:
A driver for outputting a predetermined voltage to an input / output line connected to the input / output terminal; and an input / output circuit having a comparator for measuring the voltage of the input / output line;
A motherboard provided with a transmission path for electrically connecting the input / output circuit and the pins of the device under test;
A calibration unit for measuring the resistance of the transmission path;
When measuring the resistance of the transmission line, a measurement board provided with a ground wiring connected to the motherboard instead of the device under test and grounding the input / output end of the input / output circuit via the motherboard And
Terminate the output of the driver with a predetermined termination voltage, measure the voltage of the input / output line using the comparator,
A calibration method for measuring a resistance of the transmission line based on an internal resistance of the driver, a voltage measured by the comparator, and the termination voltage.
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002090414A (en) * | 2000-09-14 | 2002-03-27 | Advantest Corp | Semiconductor testing device |
| JP2003531481A (en) * | 2000-04-13 | 2003-10-21 | フォームファクター,インコーポレイテッド | Method and apparatus for testing a signal path between an integrated circuit wafer and a wafer tester |
| JP2006329836A (en) * | 2005-05-26 | 2006-12-07 | Advantest Corp | Contact terminal for measurement, measuring device, probe card set, wafer prober device, and testing device |
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003531481A (en) * | 2000-04-13 | 2003-10-21 | フォームファクター,インコーポレイテッド | Method and apparatus for testing a signal path between an integrated circuit wafer and a wafer tester |
| JP2002090414A (en) * | 2000-09-14 | 2002-03-27 | Advantest Corp | Semiconductor testing device |
| JP2006329836A (en) * | 2005-05-26 | 2006-12-07 | Advantest Corp | Contact terminal for measurement, measuring device, probe card set, wafer prober device, and testing device |
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