JP2010278868A

JP2010278868A - Reset set flip-flop circuit

Info

Publication number: JP2010278868A
Application number: JP2009130512A
Authority: JP
Inventors: Masaru Enomoto; 勝榎本; Katsumi Honma; 勝巳本間
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2009-05-29
Filing date: 2009-05-29
Publication date: 2010-12-09

Abstract

【課題】出力信号に発生するスキューを防止することができるリセットセットフリップフロップ回路を提供すること
【解決手段】本発明にかかるリセットセットフリップフロップ回路は、電源１１０と出力端子３１０の間に設けられたスイッチ１０１と、接地１１１と出力端子３１０の間に設けられたスイッチ１０２と、電源１１０と前記出力端子３１１の間に設けられたスイッチ１０３と、接地１１１と出力端子３１１の間に設けられたスイッチ１０４を備える。各スイッチは、制御回路２００のセット入力に入力される信号がハイレベルでありかつリセット入力に入力される信号がロウレベルである場合は、スイッチ１０１とスイッチ１０４をオン状態に制御する。セット入力に入力される信号がロウレベルでありかつリセット入力に入力される信号がハイレベルである場合は、スイッチ１０２とスイッチ１０３をオン状態に制御する。
【選択図】図１A reset set flip-flop circuit capable of preventing skew generated in an output signal is provided. A reset set flip-flop circuit according to the present invention is provided between a power supply and an output terminal. Switch 101, switch 102 provided between ground 111 and output terminal 310, switch 103 provided between power supply 110 and output terminal 311, and provided between ground 111 and output terminal 311. A switch 104 is provided. Each switch controls the switch 101 and the switch 104 to be in an ON state when the signal input to the set input of the control circuit 200 is high level and the signal input to the reset input is low level. When the signal input to the set input is at a low level and the signal input to the reset input is at a high level, the switches 102 and 103 are controlled to be turned on.
[Selection] Figure 1

Description

本発明はリセットセットフリップフロップ回路に関し、特にスイッチを備えるリセットセットフリップフロップ回路に関する。 The present invention relates to a reset set flip-flop circuit, and more particularly to a reset set flip-flop circuit including a switch.

コンピュータの主記憶装置やキャッシュメモリを構成する基本回路の一つにリセットセットフリップフロップ（ＲＳ−ＦＦ（Reset Set Flip Flop））回路がある。ＲＳ−ＦＦ回路は、Ｓｅｔ信号及びＲｅｓｅｔ信号により動作し、１ビットの情報を一時的に「０」又は「１」の状態として保持する論理回路である。 One of basic circuits constituting a computer main memory and a cache memory is a reset set flip-flop (RS-FF) circuit. The RS-FF circuit is a logic circuit that operates in accordance with the Set signal and the Reset signal and temporarily holds 1-bit information in a “0” or “1” state.

特許文献１に開示されたＲＳ−ＦＦ回路の動作について図１０を用いて説明する。ＲＳ−ＦＦ回路に入力されるＳｅｔ信号をＳ０、Ｒｅｓｅｔ信号をＲ０とする。信号Ｓ０は、ＮＡＮＤ回路１と、ＡＮＤ回路２とに入力される。Ｒ０信号は、ＮＡＮＤ回路１と、ＡＮＤ回路３とに入力される。ＮＡＮＤ回路１は、信号Ｓ０と信号Ｒ０とに設定されている論理値を演算し、信号ＦをＡＮＤ回路２及びＡＮＤ回路３に出力する。ＡＮＤ回路２は、取得した信号Ｓ０と信号Ｆとに設定されている論理値を演算し、信号ＳをＮＡＮＤ回路４に出力する。ＡＮＤ回路３は、取得した信号Ｒ０と信号Ｆとに設定されている論理値を演算し、信号ＲをＮＡＮＤ回路５に出力する。ＮＡＮＤ回路４は、取得した信号Ｓに設定されている論理値を反転し、ＮＡＮＤ回路６に出力する。ＮＡＮＤ回路５は、取得した信号Ｒに設定されている論理値を反転し、ＮＡＮＤ回路７に出力する。ＮＡＮＤ回路６は、ＮＡＮＤ回路４から取得した信号と、ＮＡＮＤ回路７から取得した信号とに設定されている論理値を演算し、信号Ｑを出力する。ＮＡＮＤ回路７は、ＮＡＮＤ回路５から取得した信号と、ＮＡＮＤ回路６から取得した信号とに設定されている論理値を演算し、信号ＱＢを出力する。この時、各信号の論理値を示す真理値表を、図１１に示す。 The operation of the RS-FF circuit disclosed in Patent Document 1 will be described with reference to FIG. The Set signal input to the RS-FF circuit is S0, and the Reset signal is R0. The signal S0 is input to the NAND circuit 1 and the AND circuit 2. The R0 signal is input to the NAND circuit 1 and the AND circuit 3. The NAND circuit 1 calculates logical values set in the signal S0 and the signal R0 and outputs a signal F to the AND circuit 2 and the AND circuit 3. The AND circuit 2 calculates logical values set for the acquired signals S0 and F, and outputs the signal S to the NAND circuit 4. The AND circuit 3 calculates logical values set in the acquired signal R0 and the signal F, and outputs the signal R to the NAND circuit 5. The NAND circuit 4 inverts the logical value set in the acquired signal S and outputs it to the NAND circuit 6. The NAND circuit 5 inverts the logical value set in the acquired signal R and outputs it to the NAND circuit 7. The NAND circuit 6 calculates logical values set in the signal acquired from the NAND circuit 4 and the signal acquired from the NAND circuit 7 and outputs a signal Q. The NAND circuit 7 calculates logical values set in the signal acquired from the NAND circuit 5 and the signal acquired from the NAND circuit 6 and outputs a signal QB. At this time, a truth table showing the logical values of the respective signals is shown in FIG.

特許文献２には、入力された論理信号に基づいて動作するスイッチにより構成される排他的論理和回路／排他的否論理和回路の構成について開示されている。 Patent Document 2 discloses a configuration of an exclusive OR circuit / exclusive OR circuit composed of switches that operate based on an input logic signal.

特開平３−０９１３１４号公報Japanese Patent Laid-Open No. 3-091314 特開平７−０７９１５６号公報JP-A-7-079156

特許文献１に開示しているＲＳ−ＦＦ回路においては、以下のような問題が生じる。ここでは、出力信号Ｑにロウレベルが設定され、出力信号ＱＢにハイレベルが設定されている状況で、Ｓｅｔ信号Ｓ０をロウレベルからハイレベルに切り替え、Ｒｅｓｅｔ信号Ｒ０にロウレベルを設定した場合について説明する。 The RS-FF circuit disclosed in Patent Document 1 has the following problems. Here, the case where the low level is set for the output signal Q and the high level is set for the output signal QB, the case where the Set signal S0 is switched from the low level to the high level and the low level is set for the Reset signal R0 will be described.

Ｓｅｔ信号Ｓ０にハイレベル、Ｒｅｓｅｔ信号Ｒ０にロウレベルを設定した場合、図１１の真理値表より、信号Ｓは、ハイレベルが設定され、信号Ｒは、ロウレベルが設定される。次に、ＮＡＮＤ回路６は、ＮＡＮＤ回路４からロウレベルが設定された信号を取得する。これより、出力信号Ｑは、ハイレベルが設定される。 When the set signal S0 is set to the high level and the reset signal R0 is set to the low level, the signal S is set to the high level and the signal R is set to the low level from the truth table of FIG. Next, the NAND circuit 6 obtains a signal with a low level set from the NAND circuit 4. Thus, the output signal Q is set to a high level.

ＮＡＮＤ回路７は、ＮＡＮＤ回路５からハイレベルが設定された信号を取得する。さらに、ＮＡＮＤ回路６から、新たにハイレベルが設定された信号を取得する。これより、出力信号ＱＢは、ロウレベルが設定される。このようにして、ＮＡＮＤ回路６の出力信号Ｑの値が決定された後にその決定された値に基づいて、ＮＡＮＤ回路７は、出力信号ＱＢの値を決定する。この出力信号の生成方法により、出力信号Ｑ、ＱＢの間にＮＡＮＤ回路７の処理時間に伴うスキューが発生する。出力信号Ｑ、ＱＢに発生するスキューによって、Ｓｅｔｕｐ／Ｈｏｌｄの劣化が引き起こされる、という問題が生じる。 The NAND circuit 7 acquires a signal set to a high level from the NAND circuit 5. Further, a signal with a newly set high level is acquired from the NAND circuit 6. Thus, the output signal QB is set to a low level. Thus, after the value of the output signal Q of the NAND circuit 6 is determined, the NAND circuit 7 determines the value of the output signal QB based on the determined value. Due to this output signal generation method, a skew accompanying the processing time of the NAND circuit 7 occurs between the output signals Q and QB. There arises a problem that the setup / hold deterioration is caused by the skew generated in the output signals Q and QB.

本発明の第１の実施の態様にかかるリセットセットフリップフロップ回路は、第１の電源と第１の出力端子との間に設けられた第１のスイッチと、第２の電源と前記第１の出力端子との間に設けられた第２のスイッチと、前記第１の電源と前記第２の出力端子との間に設けられた第３のスイッチと、前記第２の電源と前記第２の出力端子との間に設けられた第４のスイッチと、を有するスイッチ回路と、セット入力に入力される信号に基づいて前記第１のスイッチと前記第４のスイッチとを制御し、リセット入力に入力される信号に基づいて、前記第２のスイッチと前記第３のスイッチとを制御する制御回路と、前記スイッチ回路と、前記第１の出力端子及び前記第２の出力端子との間にラッチ回路と、を備え、前記制御回路は、前記セット入力に入力される信号がハイレベルでありかつ前記リセット入力に入力される信号がロウレベルである場合は、前記第１のスイッチをオン状態に制御し、かつ前記第４のスイッチをオン状態に制御し、前記セット入力に入力される信号がロウレベルでありかつ前記リセット入力に入力される信号がハイレベルである場合は、前記第２のスイッチをオン状態に制御し、かつ前記第３のスイッチをオン状態に制御するものである。 The reset set flip-flop circuit according to the first embodiment of the present invention includes a first switch provided between a first power supply and a first output terminal, a second power supply, and the first power supply. A second switch provided between the output terminal, a third switch provided between the first power supply and the second output terminal, the second power supply and the second switch. A switch circuit having a fourth switch provided between the output terminal and the first switch and the fourth switch on the basis of a signal input to a set input; Based on the input signal, the control circuit that controls the second switch and the third switch, the switch circuit, and a latch between the first output terminal and the second output terminal And the control circuit includes the set. When the signal input to the input is at a high level and the signal input to the reset input is at a low level, the first switch is controlled to be on and the fourth switch is controlled to be on. When the signal input to the set input is at a low level and the signal input to the reset input is at a high level, the second switch is controlled to be on, and the third switch is It controls to the on state.

Ｓｅｔ信号もしくはＲｅｓｅｔ信号に基づいて第１の電源に接続されるスイッチと第２の電源に接続されるスイッチとを制御することにより、出力信号にスキューが発生することを防止することができる。 By controlling the switch connected to the first power supply and the switch connected to the second power supply based on the Set signal or Reset signal, it is possible to prevent the output signal from being skewed.

本発明により、出力信号に発生するスキューを防止することができるリセットセットフリップフロップ回路を提供することができる。 According to the present invention, it is possible to provide a reset set flip-flop circuit capable of preventing skew generated in an output signal.

実施の形態１にかかるリセットセットフリップフロップ回路の構成図である。1 is a configuration diagram of a reset set flip-flop circuit according to a first exemplary embodiment; 実施の形態１にかかるリセットセットフリップフロップ回路の構成図である。1 is a configuration diagram of a reset set flip-flop circuit according to a first exemplary embodiment; 実施の形態１にかかる入力端子と出力端子の真理値を示す図である。It is a figure which shows the truth value of the input terminal concerning Embodiment 1, and an output terminal. 実施の形態２にかかるリセットセットフリップフロップ回路の構成図である。FIG. 3 is a configuration diagram of a reset set flip-flop circuit according to a second exemplary embodiment; 実施の形態２にかかる入力端子と出力端子の真理値を示す図である。It is a figure which shows the truth value of the input terminal concerning Embodiment 2, and an output terminal. 実施の形態３にかかるリセットセットフリップフロップ回路の構成図である。FIG. 4 is a configuration diagram of a reset set flip-flop circuit according to a third exemplary embodiment; 実施の形態３にかかる入力端子と出力端子の真理値を示す図である。It is a figure which shows the truth value of the input terminal concerning Embodiment 3, and an output terminal. 実施の形態４にかかるリセットセットフリップフロップ回路の構成図である。FIG. 6 is a configuration diagram of a reset set flip-flop circuit according to a fourth embodiment; 実施の形態４にかかる入力端子と出力端子の真理値を示す図である。It is a figure which shows the truth value of the input terminal concerning Embodiment 4, and an output terminal. 従来のリセットセットフリップフロップ回路の構成図である。It is a block diagram of a conventional reset set flip-flop circuit. 従来のリセットセットフリップフロップ回路の真理値を示す図である。It is a figure which shows the truth value of the conventional reset set flip-flop circuit.

（実施の形態１）
以下、図面を参照して本発明の実施の形態について説明する。図１は、本発明の実施の形態１にかかるリセットセットフリップフロップ回路の構成例を示す。リセットセットフリップフロップ回路は、スイッチ回路１００と、制御回路２００と、ラッチ回路３００とを備えている。スイッチ回路１００は、スイッチ１５１〜１５４と、電源１１０〜１１１とから構成されている。スイッチ１５１とスイッチ１５３は、電源１１０に接続されている。スイッチ１５２とスイッチ１５４は、電源１１１に接続されている。スイッチ１５１とスイッチ１５２は、直列に接続されている。スイッチ１５３とスイッチ１５４は、直列に接続されている。スイッチ１５１〜１５４は、ラッチ回路３００に接続されている。 (Embodiment 1)
Embodiments of the present invention will be described below with reference to the drawings. 1 shows a configuration example of a reset set flip-flop circuit according to a first embodiment of the present invention. The reset set flip-flop circuit includes a switch circuit 100, a control circuit 200, and a latch circuit 300. The switch circuit 100 includes switches 151 to 154 and power supplies 110 to 111. The switches 151 and 153 are connected to the power source 110. The switches 152 and 154 are connected to the power source 111. The switch 151 and the switch 152 are connected in series. The switch 153 and the switch 154 are connected in series. The switches 151 to 154 are connected to the latch circuit 300.

制御回路２００は、入力端子２１０〜２１１から信号が入力される。入力端子２１０に入力された信号は、スイッチ１５１とスイッチ１５４とに出力される。入力端子２１１に入力された信号は、スイッチ１５２とスイッチ１５３とに出力される。 The control circuit 200 receives signals from the input terminals 210 to 211. A signal input to the input terminal 210 is output to the switch 151 and the switch 154. A signal input to the input terminal 211 is output to the switch 152 and the switch 153.

ラッチ回路３００は、出力端子３１０と３１１とに接続されている。ラッチ回路３００は、電源１１０及び電源１１１から出力される電圧レベルを取得し、出力端子３１０及び出力端子３１１に出力する。 The latch circuit 300 is connected to the output terminals 310 and 311. The latch circuit 300 acquires voltage levels output from the power supply 110 and the power supply 111 and outputs the voltage levels to the output terminal 310 and the output terminal 311.

次に、図２を用いて本発明の実施の形態１にかかるリセットセットフリップフロップ回路の詳細な構成例について説明する。リセットセットフリップフロップ回路は、スイッチ回路１００と、制御回路２００と、ラッチ回路３００と、を備えている。 Next, a detailed configuration example of the reset set flip-flop circuit according to the first exemplary embodiment of the present invention will be described with reference to FIG. The reset set flip-flop circuit includes a switch circuit 100, a control circuit 200, and a latch circuit 300.

スイッチ回路１００は、スイッチ１０１〜１０６と、電源１１０〜１１１とから構成されている。制御回路２００は、インバータ２０１〜２０４及び２０６と、ＮＡＮＤ回路２０５と、入力端子２１０〜２１１とから構成されている。ラッチ回路３００は、インバータ３０１〜３０２から構成され、出力端子３１０〜３１１に接続されている。 The switch circuit 100 includes switches 101 to 106 and power supplies 110 to 111. The control circuit 200 includes inverters 201 to 204 and 206, a NAND circuit 205, and input terminals 210 to 211. The latch circuit 300 includes inverters 301 to 302 and is connected to output terminals 310 to 311.

次に、スイッチ回路１００の接続構成について説明する。スイッチ１０１とスイッチ１０３は、電源１１０に接続されている。スイッチ１０２とスイッチ１０４は、電源１１１に接続されている。スイッチ１０１とスイッチ１０２は、直列に接続されている。スイッチ１０３とスイッチ１０４は、直列に接続されている。スイッチ１０１とスイッチ１０４は、インバータ２０１とインバータ２０２に接続されている。スイッチ１０２とスイッチ１０３は、インバータ２０３とインバータ２０４とに接続されている。スイッチ１０５は、ラッチ回路３００に接続されている。さらに、スイッチ１０５は、スイッチ１０１及びスイッチ１０２とも接続されている。スイッチ１０６は、ラッチ回路３００に接続されている。さらに、スイッチ１０６は、スイッチ１０３及びスイッチ１０４とも接続されている。スイッチ１０５とスイッチ１０６は、ＮＡＮＤ回路２０５とインバータ２０６とに接続されている。 Next, the connection configuration of the switch circuit 100 will be described. The switches 101 and 103 are connected to the power source 110. The switch 102 and the switch 104 are connected to the power source 111. The switch 101 and the switch 102 are connected in series. The switch 103 and the switch 104 are connected in series. The switch 101 and the switch 104 are connected to the inverter 201 and the inverter 202. The switch 102 and the switch 103 are connected to the inverter 203 and the inverter 204. The switch 105 is connected to the latch circuit 300. Furthermore, the switch 105 is also connected to the switch 101 and the switch 102. The switch 106 is connected to the latch circuit 300. Further, the switch 106 is also connected to the switch 103 and the switch 104. The switch 105 and the switch 106 are connected to the NAND circuit 205 and the inverter 206.

次に、制御回路２００の接続構成について説明する。入力端子２１０は、インバータ２０１とＮＡＮＤ回路２０５とに接続されている。入力端子２１１は、インバータ２０３とＮＡＮＤ回路２０５とに接続されている。インバータ２０１は、インバータ２０２とスイッチ回路１００とに接続されている。インバータ２０２は、インバータ２０１とスイッチ回路１００とに接続されている。インバータ２０３は、インバータ２０４とスイッチ回路１００とに接続されている。インバータ２０４は、インバータ２０３とスイッチ回路１００とに接続されている。 Next, the connection configuration of the control circuit 200 will be described. The input terminal 210 is connected to the inverter 201 and the NAND circuit 205. The input terminal 211 is connected to the inverter 203 and the NAND circuit 205. The inverter 201 is connected to the inverter 202 and the switch circuit 100. The inverter 202 is connected to the inverter 201 and the switch circuit 100. The inverter 203 is connected to the inverter 204 and the switch circuit 100. The inverter 204 is connected to the inverter 203 and the switch circuit 100.

次に、ラッチ回路３００の接続構成について説明する。インバータ３０１とインバータ３０２は、出力端子３１０〜３１１の間に並列に接続されている。この時、インバータ３０１とインバータ３０２は、インバータ３０１の出力側とインバータ３０２の入力側が接続され、インバータ３０１の入力側とインバータ３０２の出力側とが接続される。出力端子３１０は、インバータ３０１の入力側、インバータ３０２の出力側及びスイッチ１０５と接続される。出力端子３１１は、インバータ３０１の出力側、インバータ３０２の入力側及びスイッチ１０６と接続される。 Next, the connection configuration of the latch circuit 300 will be described. The inverter 301 and the inverter 302 are connected in parallel between the output terminals 310 to 311. At this time, in the inverter 301 and the inverter 302, the output side of the inverter 301 and the input side of the inverter 302 are connected, and the input side of the inverter 301 and the output side of the inverter 302 are connected. The output terminal 310 is connected to the input side of the inverter 301, the output side of the inverter 302, and the switch 105. The output terminal 311 is connected to the output side of the inverter 301, the input side of the inverter 302, and the switch 106.

次に、スイッチ回路１００の各構成要素について説明する。電源１１０は、出力端子に電源電圧（ＶＤＤ）を出力する。電源１１１は、出力端子の接地（ＧＮＤ）を行う。スイッチ１０１〜１０６は、Ｎ型ＭＯＳトランジスタ（以下、ＮＭＯＳ）とＰ型ＭＯＳトランジスタ（以下、ＰＭＯＳ）から構成される。これより、スイッチ１０１とスイッチ１０３とのＰＭＯＳのソースとＮＭＯＳのドレインは、電源１１０に接続される。スイッチ１０２とスイッチ１０４とのＰＭＯＳのドレインとＮＭＯＳのソースは、電源１１１に接続される。スイッチ１０５のＰＭＯＳのドレインとＮＭＯＳのソースは、出力端子３１０に接続される。スイッチ１０６のＰＭＯＳのドレインとＮＭＯＳのソースは、出力端子３１１に接続される。スイッチ１０１のＰＭＯＳのドレインとＮＭＯＳのソースは、スイッチ１０２とスイッチ１０５とのＰＭＯＳのソースとＮＭＯＳのドレインとに接続される。スイッチ１０３のＰＭＯＳのドレインとＮＭＯＳのソースは、スイッチ１０４とスイッチ１０６とのＰＭＯＳのソースとＮＭＯＳのドレインとに接続される。ＮＭＯＳは、信号がハイレベル状態のときにオンとなる。ＰＭＯＳは、信号がロウレベル状態のときにオンとなる。 Next, each component of the switch circuit 100 will be described. The power supply 110 outputs a power supply voltage (VDD) to the output terminal. The power supply 111 performs grounding (GND) of the output terminal. The switches 101 to 106 are composed of an N-type MOS transistor (hereinafter referred to as NMOS) and a P-type MOS transistor (hereinafter referred to as PMOS). Thus, the PMOS source and the NMOS drain of the switch 101 and the switch 103 are connected to the power supply 110. The PMOS drain and NMOS source of the switch 102 and the switch 104 are connected to the power supply 111. The PMOS drain and NMOS source of the switch 105 are connected to the output terminal 310. The PMOS drain and NMOS source of the switch 106 are connected to the output terminal 311. The PMOS drain and NMOS source of the switch 101 are connected to the PMOS source and NMOS drain of the switch 102 and switch 105. The PMOS drain and NMOS source of the switch 103 are connected to the PMOS source and NMOS drain of the switch 104 and switch 106. The NMOS is turned on when the signal is in a high level state. The PMOS is turned on when the signal is in a low level state.

制御回路２００から出力されるＳｅｔ信号もしくはＲｅｓｅｔ信号により、スイッチ１０１がオンとなった場合に、電源１１０は、出力端子３１０の電圧を、電源電圧（ＶＤＤ）レベルに設定する。ここでは、電源電圧（ＶＤＤ）レベルを、ハイレベルとする。また、スイッチ１０３がオンとなった場合に、電源１１０は、出力端子３１１の電圧を電源電圧（ＶＤＤ）レベルに設定する。 When the switch 101 is turned on by the Set signal or Reset signal output from the control circuit 200, the power supply 110 sets the voltage of the output terminal 310 to the power supply voltage (VDD) level. Here, the power supply voltage (VDD) level is set to the high level. Further, when the switch 103 is turned on, the power supply 110 sets the voltage of the output terminal 311 to the power supply voltage (VDD) level.

スイッチ１０２がオンとなった場合に、電源１１１は、出力端子３１０の電圧を、接地（ＧＮＤ）レベルに設定する。ここでは、接地（ＧＮＤ）レベルを、ロウレベルとする。スイッチ１０４がオンとなった場合に、電源１１１は、出力端子３１１の電圧を、接地（ＧＮＤ）レベルに設定する。 When the switch 102 is turned on, the power supply 111 sets the voltage of the output terminal 310 to the ground (GND) level. Here, the ground (GND) level is the low level. When the switch 104 is turned on, the power supply 111 sets the voltage of the output terminal 311 to the ground (GND) level.

次に、リセットセットフリップフロップ回路の信号の流れについて説明する。入力端子２１０に入力されたＳｅｔ信号は、インバータ２０１と、ＮＡＮＤ回路２０５とに出力される。インバータ２０１は、Ｓｅｔ信号に設定されている論理値を反転した信号を、インバータ２０２とスイッチ１０１のＰＭＯＳとスイッチ１０４のＰＭＯＳとに出力する。インバータ２０２は、取得した信号に設定されている論理値を反転した信号を、スイッチ１０１のＮＭＯＳとスイッチ１０４のＮＭＯＳとに出力する。 Next, the signal flow of the reset set flip-flop circuit will be described. The Set signal input to the input terminal 210 is output to the inverter 201 and the NAND circuit 205. The inverter 201 outputs a signal obtained by inverting the logical value set in the Set signal to the inverter 202, the PMOS of the switch 101, and the PMOS of the switch 104. The inverter 202 outputs a signal obtained by inverting the logical value set in the acquired signal to the NMOS of the switch 101 and the NMOS of the switch 104.

入力端子２１１に入力されたＲｅｓｅｔ信号は、インバータ２０３と、ＮＡＮＤ回路２０５とに出力される。インバータ２０３は、Ｒｅｓｅｔ信号に設定されている論理値を反転した信号を、インバータ２０４とスイッチ１０２のＰＭＯＳとスイッチ１０３のＰＭＯＳとに出力する。インバータ２０４は、取得した信号に設定されている論理値を反転した信号をスイッチ１０２のＮＭＯＳとスイッチ１０３のＮＭＯＳとに出力する。 The Reset signal input to the input terminal 211 is output to the inverter 203 and the NAND circuit 205. The inverter 203 outputs a signal obtained by inverting the logical value set in the Reset signal to the inverter 204, the PMOS of the switch 102, and the PMOS of the switch 103. The inverter 204 outputs a signal obtained by inverting the logical value set in the acquired signal to the NMOS of the switch 102 and the NMOS of the switch 103.

ＮＡＮＤ回路２０５は、取得したＳｅｔ信号とＲｅｓｅｔ信号とに基づいて、ＮＡＮＤ論理演算を行う。ＮＡＮＤ回路２０５は、ＮＡＮＤ論理演算を行った演算結果を設定した信号をインバータ２０６とスイッチ１０５のＮＭＯＳとスイッチ１０６のＮＭＯＳとに出力する。インバータ２０６は、取得した信号に設定されている論理値を反転した信号をスイッチ１０５のＰＭＯＳとスイッチ１０６のＰＭＯＳとに出力する。 The NAND circuit 205 performs a NAND logic operation based on the acquired Set signal and Reset signal. The NAND circuit 205 outputs a signal in which an operation result obtained by performing the NAND logic operation is set to the inverter 206, the NMOS of the switch 105, and the NMOS of the switch 106. The inverter 206 outputs a signal obtained by inverting the logical value set in the acquired signal to the PMOS of the switch 105 and the PMOS of the switch 106.

スイッチ１０１とスイッチ１０４は、ともにＰＭＯＳでインバータ２０１の出力信号を取得し、ＮＭＯＳでインバータ２０２からの出力信号を取得する。また、インバータ２０１及びインバータ２０２と、スイッチ１０１及びスイッチ１０４との間の経路には、処理回路が何も接続されていない。これより、スイッチ１０１とスイッチ１０４は、インバータ２０１及びインバータ２０２の出力信号に基づいてほぼ同時にオン状態もしくはオフ状態に遷移する。同様に、スイッチ１０２とスイッチ１０３は、インバータ２０３及びインバータ２０４の出力信号に基づいてほぼ同時にオン状態もしくはオフ状態に遷移する。 Both the switch 101 and the switch 104 acquire the output signal of the inverter 201 by PMOS and the output signal from the inverter 202 by NMOS. Further, no processing circuit is connected to a path between the inverter 201 and the inverter 202 and the switch 101 and the switch 104. As a result, the switch 101 and the switch 104 transition to the on state or the off state almost simultaneously based on the output signals of the inverter 201 and the inverter 202. Similarly, the switch 102 and the switch 103 transition to the on state or the off state almost simultaneously based on the output signals of the inverter 203 and the inverter 204.

スイッチ１０５とスイッチ１０６は、ＮＡＮＤ回路２０５とインバータ２０６とから取得した信号に基づいて、オン状態又はオフ状態となる。スイッチ１０５は、オン状態となった場合、スイッチ１０１を介して入力されたハイレベルの信号又はスイッチ１０２を介して入力されたロウレベルの信号を出力端子３１０に出力する。スイッチ１０６は、オン状態となった場合、スイッチ１０３を介して入力されたハイレベルの信号又はスイッチ１０４を介して入力されたロウレベルの信号を出力端子３１１に出力する。スイッチ１０５とスイッチ１０６は、オフ状態の場合、出力端子３１０と出力端子３１１とに信号を出力しない。 The switches 105 and 106 are turned on or off based on signals obtained from the NAND circuit 205 and the inverter 206. When the switch 105 is turned on, the switch 105 outputs a high level signal input via the switch 101 or a low level signal input via the switch 102 to the output terminal 310. When the switch 106 is turned on, the switch 106 outputs a high level signal input via the switch 103 or a low level signal input via the switch 104 to the output terminal 311. The switch 105 and the switch 106 do not output signals to the output terminal 310 and the output terminal 311 in the off state.

インバータ３０１は、スイッチ１０５から入力された信号を、出力端子３１１に出力する。インバータ３０２は、スイッチ１０６から入力された信号を、出力端子３１０に出力する。 The inverter 301 outputs the signal input from the switch 105 to the output terminal 311. Inverter 302 outputs the signal input from switch 106 to output terminal 310.

ここで、スイッチ１０１〜１０４がオフ状態又はスイッチ１０５とスイッチ１０６とがオフ状態となることにより、ラッチ回路３００に信号が入力されない場合、ラッチ回路３００は、現在入力されている値を保持する。例えば、出力端子３１０にハイレベルの信号が出力され、出力端子３１１にロウレベルの信号が出力されている状態で、スイッチ回路１００からラッチ回路３００への信号入力が行われなくなった場合について説明する。この場合、出力端子３１０に出力されるハイレベルの信号は、出力端子３１０に出力されるとともに、インバータ３０１を介して出力端子３１１とインバータ３０２とにロウレベルの信号として出力される。インバータ３０２が取得したロウレベルの信号は、ハイレベルの信号として出力端子３１０とインバータ３０１とに出力される。このようにして、インバータ３０１と３０２を介して、ハイレベルの信号とロウレベルの信号とがやり取りされている間、ラッチ回路３００は、現在入力されている値を保持する。 Here, when no signal is input to the latch circuit 300 due to the switches 101 to 104 being turned off or the switches 105 and 106 being turned off, the latch circuit 300 holds the currently input value. For example, a case where a signal is not input from the switch circuit 100 to the latch circuit 300 in a state where a high level signal is output to the output terminal 310 and a low level signal is output to the output terminal 311 will be described. In this case, the high-level signal output to the output terminal 310 is output to the output terminal 310 and also to the output terminal 311 and the inverter 302 via the inverter 301 as a low-level signal. The low level signal acquired by the inverter 302 is output to the output terminal 310 and the inverter 301 as a high level signal. In this way, while the high level signal and the low level signal are exchanged via the inverters 301 and 302, the latch circuit 300 holds the currently input value.

次に、図３を用いて、入力端子２１０、２１１に入力される論理値と、スイッチ１０１〜１０６の状態と、出力端子３１０、３１１に出力される論理値との関係について説明する。入力端子２１０に入力されるＳｅｔ信号がロウレベルかつ入力端子２１１に入力されるＲｅｓｅｔ信号がロウレベルの場合、スイッチ１０１〜１０４は、オフ状態となり、スイッチ１０５〜１０６は、オン状態となる。これより、出力端子３１０〜３１１には信号が出力されず、出力端子３１０、３１１は、現在入力されている値を保持する。 Next, the relationship between the logical values input to the input terminals 210 and 211, the states of the switches 101 to 106, and the logical values output to the output terminals 310 and 311 will be described using FIG. When the Set signal input to the input terminal 210 is at a low level and the Reset signal input to the input terminal 211 is at a low level, the switches 101 to 104 are turned off, and the switches 105 to 106 are turned on. As a result, no signal is output to the output terminals 310 to 311, and the output terminals 310 and 311 hold the currently input values.

入力端子２１０に入力されるＳｅｔ信号がハイレベルかつ入力端子２１１に入力されるＲｅｓｅｔ信号がロウレベルの場合、スイッチ１０１、１０４及びスイッチ１０５〜１０６は、オン状態となる。スイッチ１０２〜１０３はオフ状態となる。出力端子３１０に入力される信号は、ハイレベルとなり、出力端子３１１に入力される信号は、ロウレベルとなる。スイッチ１０１とスイッチ１０４は、入力端子２１０に入力されたＳｅｔ信号に基づいてほぼ同時にオン状態となることにより、出力端子３１０と出力３１１とには、ほぼ同時に信号が出力される。 When the Set signal input to the input terminal 210 is high level and the Reset signal input to the input terminal 211 is low level, the switches 101 and 104 and the switches 105 to 106 are turned on. The switches 102 to 103 are turned off. A signal input to the output terminal 310 is at a high level, and a signal input to the output terminal 311 is at a low level. The switch 101 and the switch 104 are turned on almost simultaneously based on the Set signal input to the input terminal 210, so that signals are output to the output terminal 310 and the output 311 almost simultaneously.

入力端子２１０に入力されるＳｅｔ信号がロウレベルかつ入力端子２１１に入力されるＲｅｓｅｔ信号がハイレベルの場合、スイッチ１０２〜１０３及びスイッチ１０５〜１０６は、オン状態となる。スイッチ１０１とスイッチ１０４は、オフ状態となる。出力端子３１０に入力される信号は、ロウレベルとなり、出力端子３１１に入力される信号は、ハイレベルとなる。スイッチ１０２とスイッチ１０３は、入力端子２１１に入力されたＲｅｓｅｔ信号に基づいてほぼ同時にオン状態となることにより、出力端子３１０と出力３１１とには、ほぼ同時に信号が出力される。 When the Set signal input to the input terminal 210 is at a low level and the Reset signal input to the input terminal 211 is at a high level, the switches 102 to 103 and the switches 105 to 106 are turned on. The switches 101 and 104 are turned off. The signal input to the output terminal 310 is low level, and the signal input to the output terminal 311 is high level. The switch 102 and the switch 103 are turned on almost simultaneously based on the Reset signal input to the input terminal 211, so that signals are output to the output terminal 310 and the output 311 almost simultaneously.

入力端子２１０に入力されるＳｅｔ信号がハイレベルかつ入力端子２１１に入力されるＲｅｓｅｔ信号がハイレベルの場合、スイッチ１０１〜１０４は、オン状態となり、スイッチ１０５〜１０６はオフ状態となる。これより、出力端子３１０〜３１１には信号が出力されず、出力端子３１０、３１１は、現在入力されている値を保持する。 When the Set signal input to the input terminal 210 is at a high level and the Reset signal input to the input terminal 211 is at a high level, the switches 101 to 104 are turned on and the switches 105 to 106 are turned off. As a result, no signal is output to the output terminals 310 to 311, and the output terminals 310 and 311 hold the currently input values.

以上説明したように、本発明の実施の形態１にかかるリセットセットフリップフロップ回路を用いることにより、電源電圧（ＶＤＤ）に接続されるスイッチと、接地（ＧＮＤ）に接続されるスイッチをほぼ同時に切り替えることができるため、出力端子間に生じるスキューの発生を防止することができる。 As described above, by using the reset set flip-flop circuit according to the first exemplary embodiment of the present invention, the switch connected to the power supply voltage (VDD) and the switch connected to the ground (GND) are switched almost simultaneously. Therefore, it is possible to prevent the occurrence of skew between the output terminals.

また、スイッチ１０５及びスイッチ１０６をラッチ回路の前段に接続することにより、ラッチ回路は、Ｓｅｔ信号とＲｅｓｅｔ信号とがハイレベルとなった場合においても、信号の入力を遮断することができる。これより、Ｓｅｔ信号とＲｅｓｅｔ信号とがハイレベルとなった場合の、回路の誤作動を防止することができる。 In addition, by connecting the switch 105 and the switch 106 to the previous stage of the latch circuit, the latch circuit can block signal input even when the Set signal and the Reset signal are at a high level. Accordingly, it is possible to prevent malfunction of the circuit when the Set signal and the Reset signal are at a high level.

（実施の形態２）
次に、図４を用いて本発明の実施の形態２にかかるリセットセットフリップフロップ回路の構成例について説明する。図４は、スイッチ回路１００とラッチ回路３００との構成については図２と同様であるため、説明を省略する。制御回路２００は、ＥＸ−ＯＲ（Exclusive-OR）回路２０７と、インバータ２０８とから構成され、入力端子２１０〜２１１に接続されている。 (Embodiment 2)
Next, a configuration example of the reset set flip-flop circuit according to the second exemplary embodiment of the present invention will be described with reference to FIG. 4 is the same as that of FIG. 2 in the configuration of the switch circuit 100 and the latch circuit 300, and thus the description thereof is omitted. The control circuit 200 includes an EX-OR (Exclusive-OR) circuit 207 and an inverter 208 and is connected to input terminals 210 to 211.

次に、制御回路２００の接続構成について説明する。入力端子２１０は、ＥＸ−ＯＲ回路２０７と、スイッチ１０１及びスイッチ１０４のＮＭＯＳと、スイッチ１０２及びスイッチ１０３のＰＭＯＳとに接続されている。入力端子２１１は、ＥＸ−ＯＲ回路２０７と、スイッチ１０１及びスイッチ１０４のＰＭＯＳと、スイッチ１０２及びスイッチ１０３のＮＭＯＳとに接続されている。ＥＸ−ＯＲ回路２０７は、インバータ２０８と、スイッチ１０５及びスイッチ１０６のＮＭＯＳとに接続されている。インバータ２０８は、スイッチ１０５及びスイッチ１０６のＰＭＯＳに接続されている。 Next, the connection configuration of the control circuit 200 will be described. The input terminal 210 is connected to the EX-OR circuit 207, the NMOS of the switch 101 and the switch 104, and the PMOS of the switch 102 and the switch 103. The input terminal 211 is connected to the EX-OR circuit 207, the PMOS of the switch 101 and the switch 104, and the NMOS of the switch 102 and the switch 103. The EX-OR circuit 207 is connected to the inverter 208 and the NMOS of the switch 105 and the switch 106. The inverter 208 is connected to the PMOS of the switch 105 and the switch 106.

次に、実施の形態２にかかるリセットセットフリップフロップ回路の信号の流れについて説明する。入力端子２１０に入力されるＳｅｔ信号は、ＥＸ−ＯＲ回路２０７と、スイッチ１０１及びスイッチ１０４のＮＭＯＳと、スイッチ１０２及びスイッチ１０３のＰＭＯＳに出力される。入力端子２１１に入力されるＲｅｓｅｔ信号は、ＥＸ−ＯＲ回路２０７と、スイッチ１０１及びスイッチ１０４のＰＭＯＳと、スイッチ１０２及びスイッチ１０３のＮＭＯＳとに出力される。 Next, a signal flow of the reset set flip-flop circuit according to the second embodiment will be described. The Set signal input to the input terminal 210 is output to the EX-OR circuit 207, the NMOS of the switch 101 and the switch 104, and the PMOS of the switch 102 and the switch 103. The Reset signal input to the input terminal 211 is output to the EX-OR circuit 207, the PMOS of the switch 101 and the switch 104, and the NMOS of the switch 102 and the switch 103.

次に、図５を用いて、入力端子２１０、２１１に入力される論理値と、スイッチ１０１〜１０６の状態と、出力端子３１０、３１１に出力される論理値との関係について説明する。入力端子２１０に入力されるＳｅｔ信号がロウレベルかつ入力端子２１１に入力されるＲｅｓｅｔ信号がロウレベルの場合、スイッチ１０５〜１０６は、オフ状態となる。これより、スイッチ１０１〜１０４の状態にかかわらず、出力端子３１０〜３１１には信号が出力されず、出力端子３１０、３１１は、現在入力されている値を保持する。入力端子２１０に入力されるＳｅｔ信号がハイレベルかつ入力端子２１１に入力されるＲｅｓｅｔ信号がハイレベルの場合も同様に、出力端子３１０、３１１は、現在入力されている値を保持する。 Next, the relationship between the logical values input to the input terminals 210 and 211, the states of the switches 101 to 106, and the logical values output to the output terminals 310 and 311 will be described using FIG. When the Set signal input to the input terminal 210 is low level and the Reset signal input to the input terminal 211 is low level, the switches 105 to 106 are turned off. Thus, no signal is output to the output terminals 310 to 311 regardless of the state of the switches 101 to 104, and the output terminals 310 and 311 hold the values currently input. Similarly, when the Set signal input to the input terminal 210 is at a high level and the Reset signal input to the input terminal 211 is at a high level, the output terminals 310 and 311 hold the values currently input.

入力端子２１０に入力されるＳｅｔ信号がハイレベルかつ入力端子２１１に入力されるＲｅｓｅｔ信号がロウレベルの場合、スイッチ１０１とスイッチ１０４とスイッチ１０５とスイッチ１０６とは、オン状態となる。スイッチ１０２〜１０３は、オフ状態となる。出力端子３１０に出力される信号は、ハイレベルとなり、出力端子３１１に出力される信号は、ロウレベルとなる。スイッチ１０１とスイッチ１０４とのＮＭＯＳは、入力端子２１０に入力されたセット信号に基づいてほぼ同時にオン状態となり、スイッチ１０１とスイッチ１０４とのＰＭＯＳは、入力端子２１１に入力されたリセット信号に基づいてほぼ同時にオン状態となる。セット信号とリセット信号は、排他信号であるため、ほぼ同時に入力端子２１０及び２１１に入力される。これより、出力端子３１０と出力３１１には、ほぼ同時に信号が出力される。 When the Set signal input to the input terminal 210 is at a high level and the Reset signal input to the input terminal 211 is at a low level, the switch 101, the switch 104, the switch 105, and the switch 106 are turned on. The switches 102 to 103 are turned off. The signal output to the output terminal 310 is at a high level, and the signal output to the output terminal 311 is at a low level. The NMOSs of the switch 101 and the switch 104 are turned on almost simultaneously based on the set signal input to the input terminal 210, and the PMOS of the switch 101 and the switch 104 is based on the reset signal input to the input terminal 211. It turns on almost simultaneously. Since the set signal and the reset signal are exclusive signals, they are input to the input terminals 210 and 211 almost simultaneously. As a result, signals are output to the output terminal 310 and the output 311 almost simultaneously.

入力端子２１０に入力されるＳｅｔ信号がロウレベルかつ入力端子２１１に入力されるＲｅｓｅｔ信号がハイレベルの場合、スイッチ１０２〜１０３とスイッチ１０５〜１０６は、オン状態となる。スイッチ１０１とスイッチ１０４は、オフ状態となる。出力端子３１０に出力される信号は、ロウレベルとなり、出力端子３１１に出力される信号は、ハイレベルとなる。この場合も、入力端子２１０に入力されるＳｅｔ信号がハイレベルかつ入力端子２１１に入力されるＲｅｓｅｔ信号がロウレベルの場合と同様に、出力端子３１０と出力３１１には、ほぼ同時に信号が出力される。 When the Set signal input to the input terminal 210 is low level and the Reset signal input to the input terminal 211 is high level, the switches 102 to 103 and the switches 105 to 106 are turned on. The switches 101 and 104 are turned off. The signal output to the output terminal 310 is low level, and the signal output to the output terminal 311 is high level. In this case, as in the case where the Set signal input to the input terminal 210 is at a high level and the Reset signal input to the input terminal 211 is at a low level, signals are output to the output terminal 310 and the output 311 almost simultaneously. .

以上説明したように、本発明の実施の形態２にかかるリセットセットフリップフロップ回路を用いることにより、電源電圧（ＶＤＤ）に接続されるスイッチと、接地（ＧＮＤ）に接続されるスイッチをほぼ同時に切り替えることができるため、出力端子間に生じるスキューの発生を防止することができる。 As described above, by using the reset set flip-flop circuit according to the second embodiment of the present invention, the switch connected to the power supply voltage (VDD) and the switch connected to the ground (GND) are switched almost simultaneously. Therefore, it is possible to prevent the occurrence of skew between the output terminals.

さらに、入力端子２１０〜２１１に入力される信号が排他状態となった場合に、スイッチ１０１〜１０４の状態が先に変化し、ＥＸ−ＯＲ回路２０７とインバータ２０８との処理後に信号を取得するスイッチ１０５〜１０６が後から変化することになる。これより、スイッチ１０１〜１０４の切り替えタイミングがずれた場合においても、スイッチ１０１〜１０４が切り替えられた後にスイッチ１０５〜１０６が切り換えられるため、出力端子３１０〜３１１に信号を出力するタイミングはほぼ同時になる。このため、出力端子間に生じるスキューの発生をさらに精度良く防止することができる。 Further, when the signals input to the input terminals 210 to 211 are in an exclusive state, the switches 101 to 104 change their states first, and a switch that acquires a signal after processing by the EX-OR circuit 207 and the inverter 208 105 to 106 will change later. As a result, even when the switching timing of the switches 101 to 104 is deviated, the switches 105 to 106 are switched after the switches 101 to 104 are switched, so that the timing of outputting signals to the output terminals 310 to 311 is almost the same. . For this reason, it is possible to prevent the occurrence of skew between the output terminals with higher accuracy.

（実施の形態３）
次に、図６を用いて本発明の実施の形態３にかかるリセットセットフリップフロップ回路の構成例について説明する。図６は、制御回路２００とラッチ回路３００との構成については図２と同様であるため、説明を省略する。 (Embodiment 3)
Next, a configuration example of the reset set flip-flop circuit according to the third exemplary embodiment of the present invention will be described with reference to FIG. FIG. 6 is the same as FIG. 2 in the configuration of the control circuit 200 and the latch circuit 300, and thus description thereof is omitted.

初めに、スイッチ回路１００の構成例について説明する。スイッチ回路１００は、スイッチ１０１〜１０４と、スイッチ１２１〜１２４とから構成されている。スイッチ１０１〜１０４は、図２と同様の構成である。スイッチ１２１〜１２２は、スイッチ１０１とスイッチ１０２との間に直列に接続されている。スイッチ１２１〜１２２は、出力端子３１０と接続されている。スイッチ１２３〜１２４は、スイッチ１０３とスイッチ１０４との間に直列に接続されている。スイッチ１２３〜１２４は、出力端子３１１と接続されている。 First, a configuration example of the switch circuit 100 will be described. The switch circuit 100 includes switches 101 to 104 and switches 121 to 124. The switches 101 to 104 have the same configuration as that in FIG. The switches 121 to 122 are connected in series between the switch 101 and the switch 102. The switches 121 to 122 are connected to the output terminal 310. The switches 123 to 124 are connected in series between the switch 103 and the switch 104. The switches 123 to 124 are connected to the output terminal 311.

制御回路２００のＮＡＮＤ回路２０５は、スイッチ１２１〜１２４のＮＭＯＳと接続される。インバータ２０６は、スイッチ１２１〜１２４のＰＭＯＳと接続される。 The NAND circuit 205 of the control circuit 200 is connected to the NMOS of the switches 121-124. Inverter 206 is connected to the PMOS of switches 121-124.

次に、図７を用いて、入力端子２１０〜２１１に入力される論理値と、スイッチ１０１〜１０４とスイッチ１２１〜１２４の状態と、出力端子３１０〜３１１に出力される論理値との関係について説明する。入力端子２１０〜２１１に入力される論理値と、スイッチ１０１〜１０４の状態と、出力端子３１０〜３１１に出力される論理値との関係は、実施の形態１にて説明した図３と同様である。ここでは、主に、スイッチ１２１〜１２４の状態について説明する。 Next, with reference to FIG. 7, the relationship between the logical values input to the input terminals 210 to 211, the states of the switches 101 to 104 and the switches 121 to 124, and the logical values output to the output terminals 310 to 311. explain. The relationship between the logical values input to the input terminals 210 to 211, the states of the switches 101 to 104, and the logical values output to the output terminals 310 to 311 is the same as in FIG. 3 described in the first embodiment. is there. Here, the states of the switches 121 to 124 will be mainly described.

入力端子２１０に入力されるＳｅｔ信号がハイレベルかつ入力端子２１１に入力されるＲｅｓｅｔ信号がハイレベルとなる組み合わせ以外の場合、スイッチ１２１〜１２４は、すべてオン状態となる。この場合の動作は、実施の形態１と同様である。入力端子２１０に入力されるＳｅｔ信号がハイレベルかつ入力端子２１１に入力されるＲｅｓｅｔ信号がハイレベルの場合、スイッチ１２１〜１２４はオフ状態となる。この場合、出力端子３１０〜３１１には信号が出力されず、出力端子３１０〜３１１は、現在入力されている値を保持する。また、この場合、スイッチ１０１〜１０４は、オン状態となっている。そのため、スイッチ１２１〜１２４がオフ状態なっていることから、電源１１０から電源１１１へ流れ込む貫通電流の発生を防止することができる。 In a combination other than a combination in which the Set signal input to the input terminal 210 is at a high level and the Reset signal input to the input terminal 211 is at a high level, all the switches 121 to 124 are turned on. The operation in this case is the same as in the first embodiment. When the Set signal input to the input terminal 210 is high level and the Reset signal input to the input terminal 211 is high level, the switches 121 to 124 are turned off. In this case, no signal is output to the output terminals 310 to 311, and the output terminals 310 to 311 hold the values currently input. In this case, the switches 101 to 104 are on. Therefore, since the switches 121 to 124 are in the off state, generation of a through current flowing from the power source 110 to the power source 111 can be prevented.

以上説明したように、本発明の実施の形態３にかかるリセットセットフリップフロップ回路を用いることにより、出力端子間に発生するスキューを防止するとともに、Ｓｅｔ信号とＲｅｓｅｔ信号がハイレベルのときに発生しうる貫通電流の発生も防止することができる。 As described above, by using the reset set flip-flop circuit according to the third embodiment of the present invention, skew generated between the output terminals can be prevented and also generated when the Set signal and the Reset signal are at a high level. It is also possible to prevent the generation of through current.

（実施の形態４）
次に、図８を用いて本発明の実施の形態４にかかるリセットセットフリップフロップ回路の構成例について説明する。スイッチ回路１００とラッチ回路３００の構成は図２、図４と同様であるため、説明を省略する。制御回路２００は、図２と同様に、インバータ２０２、２０４、２０６と、ＮＡＮＤ回路２０５とを備えている。さらに、インバータ２２０〜２２２と、ＮＡＮＤ回路２２３と、インバータ２３０〜２３２と、ＮＡＮＤ回路２３３とを備えている。 (Embodiment 4)
Next, a configuration example of the reset set flip-flop circuit according to the fourth exemplary embodiment of the present invention will be described with reference to FIG. Since the configurations of the switch circuit 100 and the latch circuit 300 are the same as those in FIGS. The control circuit 200 includes inverters 202, 204, 206 and a NAND circuit 205, as in FIG. Furthermore, inverters 220 to 222, a NAND circuit 223, inverters 230 to 232, and a NAND circuit 233 are provided.

インバータ２２０〜２２２は、入力端子２１０とＮＡＮＤ回路２２３との間に直列に接続されている。インバータ２３０〜２３２は、入力端子２１１とＮＡＮＤ回路２３３との間に直列に接続されている。入力端子２１０は、インバータ２２０と、ＮＡＮＤ回路２２３とに接続されている。入力端子２１１は、インバータ２３０と、ＮＡＮＤ回路２３３とに接続されている。ＮＡＮＤ回路２２３は、ＮＡＮＤ回路２０５と、インバータ２０２と、スイッチ１０１のＰＭＯＳと、スイッチ１０４のＰＭＯＳとに接続されている。ＮＡＮＤ回路２３３は、ＮＡＮＤ回路２０５と、インバータ２０４と、スイッチ１０２のＰＭＯＳと、スイッチ１０３のＰＭＯＳとに接続されている。 The inverters 220 to 222 are connected in series between the input terminal 210 and the NAND circuit 223. The inverters 230 to 232 are connected in series between the input terminal 211 and the NAND circuit 233. The input terminal 210 is connected to the inverter 220 and the NAND circuit 223. The input terminal 211 is connected to the inverter 230 and the NAND circuit 233. The NAND circuit 223 is connected to the NAND circuit 205, the inverter 202, the PMOS of the switch 101, and the PMOS of the switch 104. The NAND circuit 233 is connected to the NAND circuit 205, the inverter 204, the PMOS of the switch 102, and the PMOS of the switch 103.

次に、図９を用いて、入力端子２１０、２１１に入力される論理値と、スイッチ１０１〜１０６の状態と、出力端子３１０、３１１に出力される論理値の関係について説明する。 Next, the relationship between the logical values input to the input terminals 210 and 211, the states of the switches 101 to 106, and the logical values output to the output terminals 310 and 311 will be described using FIG.

入力端子２１０に入力されるＳｅｔ信号がロウレベルからハイレベルに切り替わりかつ入力端子２１１に入力されるＲｅｓｅｔ信号がロウレベルもしくはハイレベルの場合、ＮＡＮＤ回路２２３は、入力端子２１０からハイレベル信号を取得する。さらに、ＮＡＮＤ回路２２３は、インバータ２２０〜２２２を経由した信号を取得する。この時、インバータ２２０〜２２２を経由する信号は、インバータ２２０〜２２２の処理を行うため、入力端子２１０から直接ＮＡＮＤ回路２２３へ出力される信号よりも遅延して、ＮＡＮＤ回路２２３に出力される。そのため、Ｓｅｔ信号がハイレベルに切り替わった直後は、ＮＡＮＤ回路２２３は、入力端子２１０からハイレベル信号を取得し、インバータ２２０〜２２２からは、Ｓｅｔ信号が切り替わる前の信号であるハイレベル信号を取得する。これより、スイッチ１０１とスイッチ１０４はオン状態となる。さらに、ＮＡＮＤ回路２０５は、ＮＡＮＤ回路２２３からロウレベルの信号を取得する。この時、ＮＡＮＤ回路２３３からはハイレベルの信号を取得しているため、スイッチ１０１と１０４がオン状態となった後に、スイッチ１０５とスイッチ１０６は、オフ状態からオン状態に切り替わる。これより、出力端子３１０に出力される信号は、ハイレベルとなり、出力端子３１１に出力される信号は、ロウレベルとなる。その後、インバータ２２０〜２２２を経由する信号が、Ｓｅｔ信号が切り替わった後の信号であるロウレベル信号を取得することにより、スイッチ１０１とスイッチ１０４とはオフ状態となり、さらに、スイッチ１０５とスイッチ１０６もオフ状態となり、出力端子３１０〜３１１へ信号は出力されなくなる。この場合、出力端子３１０〜３１１は、Ｓｅｔ信号が切り替わり直後に入力された論理値を保持する。 When the Set signal input to the input terminal 210 is switched from the low level to the high level and the Reset signal input to the input terminal 211 is the low level or the high level, the NAND circuit 223 acquires the high level signal from the input terminal 210. Furthermore, the NAND circuit 223 acquires a signal that has passed through the inverters 220 to 222. At this time, the signal passing through the inverters 220 to 222 is output to the NAND circuit 223 after being delayed from the signal output directly from the input terminal 210 to the NAND circuit 223 in order to perform the processing of the inverters 220 to 222. Therefore, immediately after the Set signal is switched to the high level, the NAND circuit 223 acquires the high level signal from the input terminal 210, and from the inverters 220 to 222 acquires the high level signal that is the signal before the Set signal is switched. To do. Thereby, the switch 101 and the switch 104 are turned on. Further, the NAND circuit 205 acquires a low level signal from the NAND circuit 223. At this time, since a high level signal is acquired from the NAND circuit 233, the switches 105 and 106 are switched from the off state to the on state after the switches 101 and 104 are turned on. As a result, the signal output to the output terminal 310 is at a high level, and the signal output to the output terminal 311 is at a low level. Thereafter, the signal passing through the inverters 220 to 222 acquires a low level signal that is a signal after the Set signal is switched, whereby the switch 101 and the switch 104 are turned off, and the switch 105 and the switch 106 are also turned off. In this state, no signal is output to the output terminals 310 to 311. In this case, the output terminals 310 to 311 hold the logical value input immediately after the Set signal is switched.

入力端子２１０に入力されるＳｅｔ信号がロウレベルもしくはハイレベルかつ入力端子２１１に入力されるＲｅｓｅｔ信号がロウレベルからハイレベルに切り替わった場合も、入力端子２１０に入力されるＳｅｔ信号がロウレベルからハイレベルに切り替わりかつ入力端子２１１に入力されるＲｅｓｅｔ信号がロウレベルもしくはハイレベルの場合と同様に、動作する。 Even when the Set signal input to the input terminal 210 is low level or high level and the Reset signal input to the input terminal 211 is switched from low level to high level, the Set signal input to the input terminal 210 changes from low level to high level. The operation is performed in the same manner as when the Reset signal that is switched and input to the input terminal 211 is low level or high level.

入力端子２１０に入力されるＳｅｔ信号がハイレベルからロウレベルに切り替わりかつ入力端子２１１に入力されるＲｅｓｅｔ信号がロウレベルもしくはハイレベルの場合、又は、入力端子２１０に入力されるＳｅｔ信号がロウレベルもしくはハイレベルかつ入力端子２１１に入力されるＲｅｓｅｔ信号がハイレベルからロウレベルに切り替わった場合、ＮＡＮＤ回路２２３及びＮＡＮＤ回路２３３から出力される信号は、ハイレベルが設定される。この場合、入力信号が切り替わる前と変化がないため、出力端子３１０、３１１には信号は出力されない。 When the Set signal input to the input terminal 210 switches from high level to low level and the Reset signal input to the input terminal 211 is low level or high level, or the Set signal input to the input terminal 210 is low level or high level When the Reset signal input to the input terminal 211 is switched from the high level to the low level, the signals output from the NAND circuit 223 and the NAND circuit 233 are set to the high level. In this case, since there is no change before the input signal is switched, no signal is output to the output terminals 310 and 311.

以上説明したように、本発明の実施の形態４にかかるリセットセットフリップフロップ回路を用いることにより、出力端子間に発生するスキューを減少させるとともに、Ｓｅｔ信号とＲｅｓｅｔ信号入力のＤｕｔｙに影響されず、信号をロウレベルからハイレベルに切り替えるＲｉｓe Ｅｄｇｅだけでスイッチを制御することができる。そのため、Ｓｅｔ／Ｒｅｓｅｔ信号のＲｉｓｅＥｄｇｅの間隔で決まるＤｕｔｙの出力信号を得ることができる。 As described above, by using the reset set flip-flop circuit according to the fourth embodiment of the present invention, the skew generated between the output terminals is reduced, and the Duty of the Set signal and the Reset signal input is not affected. The switch can be controlled only by Rise Edge that switches the signal from low level to high level. Therefore, it is possible to obtain a duty output signal determined by the interval of the rise edge of the Set / Reset signal.

また、インバータ２２０〜２２２及びインバータ２３０〜２３２の構成において、インバータの数は３個の例について説明したが、インバータの数は３個に限られるものではない。 Moreover, in the configuration of the inverters 220 to 222 and the inverters 230 to 232, the example of the number of inverters has been described as three, but the number of inverters is not limited to three.

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、実施の形態１、３、４の制御回路に用いたＮＡＮＤ回路２０５を、実施の形態２の制御回路に用いたＥＸ−ＯＲ回路２０７に置き換えても、同様の効果を得られる。 Note that the present invention is not limited to the above-described embodiment, and can be changed as appropriate without departing from the spirit of the present invention. For example, the same effect can be obtained by replacing the NAND circuit 205 used in the control circuit of the first, third, and fourth embodiments with the EX-OR circuit 207 used in the control circuit of the second embodiment.

１００スイッチ回路
１０１〜１０６スイッチ
１２１〜１２４スイッチ
１５１〜１５４スイッチ
１１０〜１１１電源
２００制御回路
２０１〜２０４、２０６、２０８インバータ
２０７ＥＸ−ＯＲ回路
２０５ＮＡＮＤ回路
２１０〜２１１入力端子
２２０〜２２２、２３０〜２３２インバータ
２２３、２３３ＮＡＮＤ回路
３００ラッチ回路
３０１〜３０２インバータ
３１０〜３１１出力端子 DESCRIPTION OF SYMBOLS 100 Switch circuit 101-106 Switch 121-124 Switch 151-154 Switch 110-111 Power supply 200 Control circuit 201-204, 206, 208 Inverter 207 EX-OR circuit 205 NAND circuit 210-211 Input terminal 220-222, 230-232 Inverters 223 and 233 NAND circuit 300 Latch circuits 301 to 302 Inverters 310 to 311 Output terminals

Claims

A first switch provided between a first power supply and a first output terminal; a second switch provided between a second power supply and the first output terminal; and the first power supply. And a third switch provided between the second output terminal and a fourth switch provided between the second power source and the second output terminal;
The first switch and the fourth switch are controlled based on a signal input to a set input, and the second switch and the third switch are controlled based on a signal input to a reset input. A control circuit to control;
A latch circuit between the switch circuit and the first output terminal and the second output terminal;
When the signal input to the set input is at a high level and the signal input to the reset input is at a low level, the first switch is controlled to be turned on, and the fourth switch is turned on. Control to
When the signal input to the set input is at a low level and the signal input to the reset input is at a high level, the second switch is controlled to be in an on state and the third switch is in an on state. Control the reset set flip-flop circuit.

The latch circuit includes a first inverter and a second inverter,
The output side of the first inverter, the input side of the second inverter, and the second output terminal are connected, and the input side of the first inverter, the output side of the second inverter, and the first The reset set flip-flop circuit according to claim 1, wherein the reset set flip-flop circuit is connected to the output terminal of the reset set flip-flop circuit.

The switch circuit is
A fifth switch provided between the first switch and the second switch and the first output terminal;
A third switch provided between the third switch and the fourth switch and the second output terminal;
The fifth switch and the sixth switch are turned off when a signal input to the set input and a signal input to the reset input are at a high level. 3. The reset set flip-flop circuit according to 2.

A seventh switch provided between the first switch and the first output terminal, an eighth switch provided between the second switch and the first output terminal are connected in series. Connected to
A ninth switch provided between the third switch and the second output terminal, a tenth switch provided between the fourth switch and the second output terminal are connected in series. Connected to
3. The switch according to claim 1, wherein the seventh to tenth switches are turned off when a signal input to the set input and a signal input to the reset input are at a high level. The reset set flip-flop circuit according to claim 1.

The first switch and the third switch are connected to a power supply voltage terminal of the first power supply, and the second switch and the fourth switch are connected to a ground terminal of the second power supply. The reset set flip-flop circuit according to any one of claims 1 to 4, wherein the reset set flip-flop circuit is provided.

6. The reset set flip-flop circuit according to claim 1, wherein each of the first to tenth switches includes a P-type MOS transistor and an N-type MOS transistor.