JP2010118699A

JP2010118699A - Power semiconductor device

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Publication number: JP2010118699A
Application number: JP2010038591A
Authority: JP
Inventors: Kazufumi Ishii; 一史石井; Shinichi Iura; 真一井浦
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2010-02-24
Filing date: 2010-02-24
Publication date: 2010-05-27
Anticipated expiration: 2021-04-02
Also published as: JP5138714B2

Abstract

【課題】複数の電力用半導体素子を内蔵する電力用半導体装置において、ワイヤ配線の長さの差異に起因するインピーダンスの差異を低減できるとともに、主回路端子と外部との電気的な接続が容易で、電力用半導体素子の搭載個数や配置レイアウトの制限を受けにくい電力用半導体装置を提供する。
【解決手段】底面基板１２の上部に、矩形環状の配線基板１０が配設され、配線基板１０は底面基板１２の端縁部上方を覆うように配設され、底面基板１２の中央部は開口部となっており、主コレクタ電極端子４および主エミッタ電極端子５は、当該開口部を通過して、樹脂ケース１１の開口部から突出して外部と電気的に接続可能な構成となっている。また、制御エミッタパッド７１およびゲートパッド８１は均等な長さのワイヤ配線ＷＲを介して、制御エミッタ電極およびゲート電極と電気的に接続される。
【選択図】図１In a power semiconductor device incorporating a plurality of power semiconductor elements, it is possible to reduce a difference in impedance caused by a difference in length of wire wiring and to easily connect a main circuit terminal to the outside. Provided is a power semiconductor device that is not easily limited by the number of mounted power semiconductor elements and the layout.
A rectangular annular wiring board is disposed above a bottom substrate, the wiring substrate is disposed so as to cover the upper edge of the bottom substrate, and a central portion of the bottom substrate is open. The main collector electrode terminal 4 and the main emitter electrode terminal 5 pass through the opening, protrude from the opening of the resin case 11, and can be electrically connected to the outside. Further, the control emitter pad 71 and the gate pad 81 are electrically connected to the control emitter electrode and the gate electrode through the wire wiring WR having an equal length.
[Selection] Figure 1

Description

本発明は電力用半導体装置に関し、特に複数の電力用半導体素子を内蔵する電力用半導体装置に関するものである。 The present invention relates to a power semiconductor device, and more particularly to a power semiconductor device including a plurality of power semiconductor elements.

図１７および図１８に、従来の電力用半導体装置の一例として、電力用半導体装置７０の平面構成および断面構成を示す。なお、図１８は図１７におけるＸ−Ｘ線での断面図である。 17 and 18 show a planar configuration and a cross-sectional configuration of a power semiconductor device 70 as an example of a conventional power semiconductor device. 18 is a cross-sectional view taken along line XX in FIG.

図１７および図１８において、金属等の熱伝導性の良好な材質で形成された平面視形状が矩形の底面基板１２の主面上に、２枚の絶縁基板３が間を開けて並列に配設され、それぞれの絶縁基板３上にはＩＧＢＴ（Insulated Gate Bipolar Transistor）素子１およびダイオード素子２が１個ずつ組になって３組配設されている。 17 and 18, two insulating substrates 3 are arranged in parallel on the main surface of the bottom substrate 12 having a rectangular shape in plan view made of a material having good thermal conductivity such as metal. Three insulated gate bipolar transistor (IGBT) elements 1 and diode elements 2 are arranged on each insulating substrate 3 as a set.

また、底面基板１２の主面上には、２つの絶縁基板３に挟まれる領域に、主コレクタ電極端子４および主エミッタ電極端子５が配設され、主コレクタ電極４および主エミッタ電極端子５を囲むようにＣ字形の制御エミッタ中継端子板３９が配設されている。なお、主コレクタ電極端子４および主エミッタ電極端子５は、主コレクタ基板４１および主エミッタ基板５１を介して底面基板１２上に配設されている。 On the main surface of the bottom substrate 12, a main collector electrode terminal 4 and a main emitter electrode terminal 5 are disposed in a region sandwiched between two insulating substrates 3, and the main collector electrode 4 and the main emitter electrode terminal 5 are connected to each other. A C-shaped control emitter relay terminal plate 39 is disposed so as to surround it. The main collector electrode terminal 4 and the main emitter electrode terminal 5 are disposed on the bottom substrate 12 via the main collector substrate 41 and the main emitter substrate 51.

また、絶縁基板３の配列方向の底面基板１２の両端部には、絶縁基板３に沿ってゲート中継端子板３６が配設されている。そして、各ＩＧＢＴ素子１のゲート電極は、ワイヤ配線ＷＲを介して最寄りのゲート中継端子板３６に電気的に接続され、また、ダイオード素子２のアノードはワイヤ配線ＷＲを介して最寄りの制御エミッタ中継端子板３９に電気的に接続されている。なお、各ＩＧＢＴ素子１の制御エミッタ電極は、組を構成するダイオード素子２のアノードにワイヤ配線ＷＲを介して電気的に接続される構成となっている。 In addition, gate relay terminal plates 36 are disposed along the insulating substrate 3 at both ends of the bottom substrate 12 in the arrangement direction of the insulating substrate 3. The gate electrode of each IGBT element 1 is electrically connected to the nearest gate relay terminal plate 36 via the wire wiring WR, and the anode of the diode element 2 is connected to the nearest control emitter relay via the wire wiring WR. The terminal board 39 is electrically connected. The control emitter electrode of each IGBT element 1 is configured to be electrically connected to the anode of the diode element 2 constituting the set via the wire wiring WR.

ここで、図１９にＩＧＢＴ素子１およびダイオード素子２の接続関係を示す。図１９に示すように、６個のＩＧＢＴ素子１が並列に接続され、ダイオード素子２は、フリーホイールダイオードとして機能するように、ＩＧＢＴ素子１に対して順電流が還流する向きに１対１で並列に接続されている。そして、ＩＧＢＴ素子１のゲート電極は、ゲート導出端子６６に共通に接続され、また、制御エミッタ電極（エミッタ電極と同義）は制御エミッタ導出端子６９に共通に接続されるとともに、主エミッタ電極端子５にも接続されている。 Here, FIG. 19 shows a connection relationship between the IGBT element 1 and the diode element 2. As shown in FIG. 19, six IGBT elements 1 are connected in parallel, and the diode element 2 is in a one-to-one direction in which a forward current flows back to the IGBT element 1 so as to function as a free wheel diode. Connected in parallel. The gate electrode of the IGBT element 1 is connected in common to the gate lead-out terminal 66, and the control emitter electrode (synonymous with the emitter electrode) is connected in common to the control emitter lead-out terminal 69, and the main emitter electrode terminal 5 Also connected to.

制御エミッタ導出端子６９はＩＧＢＴ素子１の駆動に際して使用され、制御エミッタ導出端子６９とゲート導出端子６６との間にゲート−エミッタ間電圧（例えば１５Ｖ程度）を印加することでＩＧＢＴ素子１を駆動することができる。 The control emitter lead-out terminal 69 is used when driving the IGBT element 1, and the IGBT element 1 is driven by applying a gate-emitter voltage (for example, about 15 V) between the control emitter lead-out terminal 69 and the gate lead-out terminal 66. be able to.

図１７および図１８において、２つのゲート中継端子板３６は、底面基板１２の主面に平行に延在する配線バー４６を介してゲート導出端子６６に電気的に共通に接続され、制御エミッタ中継端子板３９は、底面基板１２の主面に平行に延在する配線バー４９を介して制御エミッタ導出端子６９に接続されている。 17 and 18, the two gate relay terminal plates 36 are electrically connected in common to the gate lead-out terminal 66 via the wiring bar 46 extending in parallel to the main surface of the bottom substrate 12, and the control emitter relay The terminal plate 39 is connected to the control emitter lead-out terminal 69 via a wiring bar 49 extending in parallel with the main surface of the bottom substrate 12.

ゲート導出端子６６は図１７に向かって左側のゲート中継端子板３６上から垂直に延在し、配線バー４６がゲート導出端子６６に接続される構成となっている。 The gate lead-out terminal 66 extends vertically from the left gate relay terminal plate 36 as viewed in FIG. 17, and the wiring bar 46 is connected to the gate lead-out terminal 66.

また、制御エミッタ導出端子６９もゲート導出端子６６に平行して存在し、図１７に向かって左側のゲート中継端子板３６上から垂直に延在するが、ゲート導出端子６６がゲート中継端子板３６に電気的に接続されるのに対し、制御エミッタ導出端子６９はゲート中継端子板３６とは接触しない構成となっている。 Further, the control emitter lead-out terminal 69 also exists in parallel with the gate lead-out terminal 66 and extends vertically from above the left gate relay terminal plate 36 toward FIG. 17, but the gate lead-out terminal 66 is connected to the gate relay terminal plate 36. In contrast, the control emitter lead-out terminal 69 is not in contact with the gate relay terminal plate 36.

そして、底面基板１２を囲むように矩形の箱状の樹脂ケース１１が配設され、底面基板１２と樹脂ケース１１とで規定される空間内には樹脂材が封入される構成となっている。 A rectangular box-shaped resin case 11 is disposed so as to surround the bottom substrate 12, and a resin material is enclosed in a space defined by the bottom substrate 12 and the resin case 11.

なお、ゲート導出端子６６、制御エミッタ導出端子６９、主コレクタ電極端子４および主エミッタ電極端子５は垂直方向に延在し、樹脂ケース１１の開口部から突出して外部と電気的に接続可能な構成となっている。 The gate lead-out terminal 66, the control emitter lead-out terminal 69, the main collector electrode terminal 4 and the main emitter electrode terminal 5 extend in the vertical direction, protrude from the opening of the resin case 11, and can be electrically connected to the outside. It has become.

また、図１７および図１８においては、エミッタ電極と主エミッタ電極端子５とを電気的に接続する手段および、ＩＧＢＴ素子１のコレクタ電極と主コレクタ電極端子４とを電気的に接続する手段は、本発明との関連が薄いので便宜的に省略している。 17 and 18, the means for electrically connecting the emitter electrode and the main emitter electrode terminal 5 and the means for electrically connecting the collector electrode of the IGBT element 1 and the main collector electrode terminal 4 are: Since it is not related to the present invention, it is omitted for convenience.

図２０および図２１に、従来の電力用半導体装置の一例として、電力用半導体装置８０の平面構成および断面構成を示す。 20 and 21 show a planar configuration and a cross-sectional configuration of a power semiconductor device 80 as an example of a conventional power semiconductor device.

電力用半導体装置８０の基本的な構成は、図１７および図１８を用いて説明した電力用半導体装置７０と同様であり、同一の構成については同一の符号を付し、重複する説明は省略する。なお、図２１は図２０におけるＹ−Ｙ線での断面図である。 The basic configuration of the power semiconductor device 80 is the same as that of the power semiconductor device 70 described with reference to FIGS. 17 and 18, and the same components are denoted by the same reference numerals and redundant description is omitted. . FIG. 21 is a cross-sectional view taken along line YY in FIG.

図２０および図２１において、底面基板１２の上部をほぼ全域に渡って覆うように、矩形の制御基板ＣＢが配設されている。そして、ゲート中継端子板３６および制御エミッタ中継端子板３９は、制御基板ＣＢの方向に垂直に延在するゲート中継端子８８および制御エミッタ中継端子７７を介して、制御基板ＣＢに電気的に接続される構成となっている。 20 and 21, a rectangular control board CB is disposed so as to cover the upper part of the bottom substrate 12 over almost the entire area. The gate relay terminal plate 36 and the control emitter relay terminal plate 39 are electrically connected to the control board CB via the gate relay terminal 88 and the control emitter relay terminal 77 extending perpendicularly to the direction of the control board CB. It is the composition which becomes.

制御基板ＣＢは、ＩＧＢＴ素子１およびダイオード素子２の動作制御を行う制御回路や素子を有しており、制御回路を内蔵することで電力用半導体装置８０はＩＰＭ（Intelligent Power Module）となる。 The control board CB includes a control circuit and elements for controlling the operation of the IGBT element 1 and the diode element 2, and the power semiconductor device 80 becomes an IPM (Intelligent Power Module) by incorporating the control circuit.

そして、主コレクタ電極端子４および主エミッタ電極端子５は、それぞれ底面基板１２の主面に平行に延在する配線バー４２および５２を介して主コレクタ導出端子４３および主エミッタ導出端子５３に接続されている。 Main collector electrode terminal 4 and main emitter electrode terminal 5 are connected to main collector lead-out terminal 43 and main emitter lead-out terminal 53 via wiring bars 42 and 52 extending parallel to the main surface of bottom substrate 12, respectively. ing.

主コレクタ導出端子４３および主エミッタ導出端子５３は、図２０に向かって左側のゲート中継端子板３６上から垂直に延在し、樹脂ケース１１の開口部から突出して外部と電気的に接続可能な構成となっている。また、制御基板ＣＢの上主面には複数の導出端子ＯＴが配設され、樹脂ケース１１の開口部から突出して外部と電気的に接続可能な構成となっている。これらの導出端子ＯＴはゲート導出端子や制御エミッタ導出端子となる。 The main collector lead-out terminal 43 and the main emitter lead-out terminal 53 extend vertically from above the left gate relay terminal plate 36 toward FIG. 20 and project from the opening of the resin case 11 and can be electrically connected to the outside. It has a configuration. In addition, a plurality of lead-out terminals OT are arranged on the upper main surface of the control board CB, and protrude from the opening of the resin case 11 so as to be electrically connected to the outside. These lead terminals OT serve as gate lead terminals and control emitter lead terminals.

図２２および図２３に、従来の電力用半導体装置の一例として、電力用半導体装置９０の平面構成および断面構成を示す。なお、図２３は図２２におけるＣ−Ｃ線での断面図である。 22 and 23 show a planar configuration and a cross-sectional configuration of a power semiconductor device 90 as an example of a conventional power semiconductor device. FIG. 23 is a cross-sectional view taken along the line CC in FIG.

図２２および図２３において、平面視形状が矩形の底面基板１２のほぼ中央部に配設された１枚の絶縁基板３上に、ＩＧＢＴ素子１およびダイオード素子２が１個ずつ組になって３組配設されている。 22 and 23, three IGBT elements 1 and one diode element 2 are grouped on one insulating substrate 3 disposed almost at the center of the bottom substrate 12 having a rectangular shape in plan view. A set is arranged.

また、絶縁基板３のＩＧＢＴ素子１が配列された側に隣接して制御基板ＣＢが配設され、当該制御基板ＣＢには各ＩＧＢＴ素子１のゲート電極がワイヤ配線ＷＲを介して電気的に接続される構成となっている。 Further, a control substrate CB is disposed adjacent to the side of the insulating substrate 3 where the IGBT elements 1 are arranged, and the gate electrode of each IGBT element 1 is electrically connected to the control substrate CB via the wire wiring WR. It becomes the composition which is done.

一方、絶縁基板３のダイオード素子２が配列された側には、平面視形状がＬ字型の制御エミッタ中継端子板３９Ａの一辺が隣接するように配設され、各ダイオード素子２のアノードがワイヤ配線ＷＲを介して制御エミッタ中継端子板３９Ａに電気的に接続される構成となっている。なお、各ＩＧＢＴ素子１の制御エミッタ電極は、組を構成するダイオード素子２のアノードにワイヤ配線ＷＲを介して電気的に接続される構成となっている。 On the other hand, the side of the insulating substrate 3 on which the diode elements 2 are arranged is arranged so that one side of the control emitter relay terminal plate 39A having an L-shape in plan view is adjacent, and the anode of each diode element 2 is a wire. It is configured to be electrically connected to the control emitter relay terminal plate 39A via the wiring WR. The control emitter electrode of each IGBT element 1 is configured to be electrically connected to the anode of the diode element 2 constituting the set via the wire wiring WR.

エミッタ中継端子板３９Ａの他の一辺は、絶縁基板３および制御基板ＣＢに平行して延在し、制御基板ＣＢにワイヤ配線ＷＲを介して電気的に接続される構成となっている。また、制御基板ＣＢの主面からは、垂直方向に導出端子ＯＴが延在しており、当該導出端子ＯＴを介して制御基板ＣＢに外部から所定の制御信号が与えられたり、制御基板ＣＢから外部に対して所定の信号が出力される構成となっている。 The other side of the emitter relay terminal plate 39A extends in parallel with the insulating substrate 3 and the control substrate CB, and is electrically connected to the control substrate CB via the wire wiring WR. Further, a lead-out terminal OT extends in the vertical direction from the main surface of the control board CB, and a predetermined control signal is given from the outside to the control board CB via the lead-out terminal OT, or from the control board CB. A predetermined signal is output to the outside.

主コレクタ電極端子４および主エミッタ電極端子５は、制御基板ＣＢが配設された側とは反対の端縁部に配設されている。主コレクタ電極４端子および主エミッタ電極端子５は垂直方向に延在し、樹脂ケース１１の開口部から突出して外部と電気的に接続可能な構成となっている。 The main collector electrode terminal 4 and the main emitter electrode terminal 5 are disposed on the edge portion opposite to the side on which the control substrate CB is disposed. The main collector electrode 4 terminal and the main emitter electrode terminal 5 extend in the vertical direction, protrude from the opening of the resin case 11 and can be electrically connected to the outside.

以上説明したように、従来の電力用半導体装置７０〜９０においては、ＩＧＢＴ素子１の各ゲート電極とゲート中継端子板３６とを電気的に接続するワイヤ配線ＷＲの長さが等しくなるように、ＩＧＢＴ素子１に隣接してゲート中継端子板３６を配設したり、ダイオード素子２の各アノードとエミッタ中継端子板３９あるいは３９Ａとを電気的に接続するワイヤ配線ＷＲの長さが等しくなるように、ダイオード素子２に隣接してエミッタ中継端子板３９あるいは３９Ａを配設している。これにより、ワイヤ配線ＷＲの長さの差異に起因するインピーダンスの差異を低減し、各ＩＧＢＴ素子１に流れる主電流にアンバランスが発生することを防止するようにしていたが、それぞれ、以下のような問題点を有していた。 As described above, in the conventional power semiconductor devices 70 to 90, the length of the wire wiring WR that electrically connects each gate electrode of the IGBT element 1 and the gate relay terminal plate 36 is equalized. The gate relay terminal plate 36 is disposed adjacent to the IGBT element 1 and the lengths of the wire wirings WR that electrically connect each anode of the diode element 2 and the emitter relay terminal plate 39 or 39A are equal. An emitter relay terminal plate 39 or 39A is disposed adjacent to the diode element 2. Thereby, the difference in impedance due to the difference in length of the wire wiring WR is reduced and the occurrence of imbalance in the main current flowing through each IGBT element 1 is prevented. It had a problem.

すなわち、電力用半導体装置７０においては、底面基板１２の両端部のゲート中継端子板３６間を電気的に接続するために配線バー４６が必要であり、また、エミッタ中継端子板３９を制御エミッタ導出端子６９に接続するためには、配線バー４９が必要であった。配線バー４６および４９を配設するために、ＩＧＢＴ素子１やダイオード素子２のレイアウトに制限が加えられたり、また、配線バー４６および４９を配設するための工程が必要であったり、部品点数が増えるなど、製造コストが増加する要因も有していた。 That is, in the power semiconductor device 70, the wiring bar 46 is necessary to electrically connect the gate relay terminal plates 36 at both ends of the bottom substrate 12, and the emitter relay terminal plate 39 is connected to the control emitter. In order to connect to the terminal 69, the wiring bar 49 was required. In order to arrange the wiring bars 46 and 49, the layout of the IGBT element 1 and the diode element 2 is restricted, a process for arranging the wiring bars 46 and 49 is necessary, and the number of parts As a result, the manufacturing cost increased.

また、ＩＰＭである電力用半導体装置８０においては、制御基板ＣＢが底面基板１２の上方全体を覆うように配設されているので、主回路端子である主コレクタ電極端子４および主エミッタ電極端子５は、それぞれ底面基板１２の主面に平行に延在する配線バー４２および５２を介して、底面基板１２の端縁部の主コレクタ導出端子４３および主エミッタ導出端子５３に接続される構成を採ることになり、外部との電気的な接続が容易でないばかりでなく、主回路の配線が長くなりインダクタンスが増加し、サージ電圧の増加など、半導体装置の性能面での影響を与える可能性があった。 Further, in the power semiconductor device 80 which is an IPM, the control substrate CB is disposed so as to cover the entire upper portion of the bottom substrate 12, so that the main collector electrode terminal 4 and the main emitter electrode terminal 5 which are main circuit terminals. Adopts a configuration in which the connection is made to the main collector lead-out terminal 43 and the main emitter lead-out terminal 53 at the edge of the bottom substrate 12 via wiring bars 42 and 52 extending in parallel to the main surface of the bottom substrate 12, respectively. As a result, not only electrical connection to the outside is not easy, but the wiring of the main circuit is lengthened and the inductance increases, which may affect the performance of the semiconductor device, such as an increase in surge voltage. It was.

同様にＩＰＭである電力用半導体装置９０においては、制御基板ＣＢが底面基板１２上に配設されているので、主コレクタ電極端子４および主エミッタ電極端子５の外部との電気的な接続が容易となるが、制御基板ＣＢを配設する分だけＩＧＢＴ素子１やダイオード素子２を配設する面積が制限され、電力用半導体素子の搭載個数や配置レイアウトが制限されることになる。 Similarly, in the power semiconductor device 90 which is an IPM, since the control substrate CB is disposed on the bottom substrate 12, electrical connection between the main collector electrode terminal 4 and the main emitter electrode terminal 5 is easy. However, the area in which the IGBT elements 1 and the diode elements 2 are disposed is limited by the amount of the control board CB, and the number and layout of power semiconductor elements are limited.

本発明は上記のような問題点を解消するためになされたもので、ワイヤ配線の長さの差異に起因するインピーダンスの差異を低減できるとともに、主回路端子と外部との電気的な接続が容易で、電力用半導体素子の搭載個数や配置レイアウトの制限を受けにくい電力用半導体装置を提供することを目的とする。 The present invention has been made to solve the above-described problems, and can reduce the difference in impedance caused by the difference in the length of the wire wiring and facilitate the electrical connection between the main circuit terminal and the outside. Thus, an object of the present invention is to provide a power semiconductor device that is not easily limited by the number of mounted power semiconductor elements and the layout.

本発明に係る電力用半導体装置の第１の態様は、底面基板と、所定の回路パターンを有し、前記底面基板上に配設される少なくとも１つの絶縁基板と、前記少なくとも１つの絶縁基板上に設けられた複数の電力用スイッチング素子と、前記複数の電力用スイッチング素子のそれぞれのゲート電極に電気的に共通に接続されるゲート配線パターンを少なくとも有する基板と、前記複数の電力用スイッチング素子の主電流が流れる少なくとも１対の主電極板とを備え、前記基板は、その開口部に前記少なくとも１対の主電極板の導出経路を含む矩形環状の平面視形状を有し、前記底面基板の上方に部分的に配設され、前記ゲート配線パターンは、前記複数の電力用スイッチング素子のそれぞれの前記ゲート電極と、均等な電気的接続長さを有する接続手段で接続され、前記接続手段は、前記底面基板上に配設され、前記ゲート電極と前記ゲート配線パターンとの電気的な中継点となる少なくとも１つの中継基板と、前記ゲート配線パターンと前記少なくとも１つの中継基板とを電気的に接続するゲート中継手段と、前記少なくとも１つの中継基板と前記複数の電力用スイッチング素子のそれぞれの前記ゲート電極とを均等な長さで接続するワイヤ配線と、を有し、前記ゲート中継手段は、前記少なくとも１つの中継基板上に垂直方向に延在するように配設され、前記ゲート配線パターンと直結される柱状のゲート中継端子であり、前記複数の電力用スイッチング素子は、前記少なくとも１対の主電極板の配設領域の両側にそれぞれ１列に配設され、前記少なくとも１つの中継基板は、前記少なくとも１つの絶縁基板に近接し、前記複数の電力用スイッチング素子の配列に沿うように配設される。 A first aspect of a power semiconductor device according to the present invention includes a bottom substrate, at least one insulating substrate having a predetermined circuit pattern and disposed on the bottom substrate, and the at least one insulating substrate. A plurality of power switching elements provided on the substrate, a substrate having at least a gate wiring pattern electrically connected in common to the gate electrodes of the plurality of power switching elements, and the plurality of power switching elements. At least one pair of main electrode plates through which a main current flows, and the substrate has a rectangular annular plan view shape including a lead-out path of the at least one pair of main electrode plates in an opening thereof, and the bottom substrate Partially disposed above, the gate wiring pattern has an equal electrical connection length with each of the gate electrodes of the plurality of power switching elements. Connected by connecting means, and the connecting means is disposed on the bottom substrate, and serves as an electrical relay point between the gate electrode and the gate wiring pattern, the gate wiring pattern and the gate wiring pattern Gate relay means for electrically connecting at least one relay board; wire wiring for connecting the at least one relay board and the gate electrodes of the plurality of power switching elements at equal lengths; And the gate relay means is a columnar gate relay terminal that is disposed on the at least one relay substrate so as to extend in a vertical direction and is directly connected to the gate wiring pattern. Switching elements are arranged in one row on both sides of the arrangement area of the at least one pair of main electrode plates, and the at least one relay board Proximate at least one of the insulating substrate, is disposed along the arrangement of said plurality of power switching elements.

本発明に係る電力用半導体装置の第１の態様によれば、基板が底面基板の上方に部分的に配設されているので、例えば主電極板と外部との電気的な接続を容易に行うことができ、主回路の配線が長くなってインダクタンスが増加し、サージ電圧が増加するなどの性能面での影響を受けることが防止できる。また、ゲート配線パターンが、複数の電力用スイッチング素子のそれぞれのゲート電極と、均等な電気的接続長さを有する接続手段で接続されるので、複数の電力用スイッチング素子のそれぞれのゲート電極とゲート配線パターンとの長さの差異に起因するインピーダンスの差異を低減できる。また、複数の電力用スイッチング素子のそれぞれのゲート電極に電気的に共通に接続されるゲート配線パターンを有する基板を底面基板の上方に配設したので、複数の電力用スイッチング素子の配設のために底面基板を有効に使用でき、電力用スイッチング素子の搭載個数や配置レイアウトの制限を受けにくい電力用半導体装置を得ることができるとともに、主回路に流れる電流に起因するゲート電圧の変動や発振を低減できる。また、中継基板と電力用スイッチング素子のゲート電極との接続を、均等な長さのワイヤ配線で接続するために効率的な構成を得ることができ、装置の小型化を促進できる。また、ゲート中継手段がゲート配線パターンと直結される柱状のゲート中継端子であるので、ゲート中継手段の長さを統一できる。また、中継基板が底面基板の２つの端縁部に相対して配設されているような場合に、中継基板との接続が容易となる。 According to the first aspect of the power semiconductor device of the present invention, since the substrate is partially disposed above the bottom substrate, for example, electrical connection between the main electrode plate and the outside is easily performed. Therefore, it is possible to prevent the influence of the performance such as the wiring of the main circuit becoming long and the inductance to increase and the surge voltage to increase. In addition, since the gate wiring pattern is connected to the respective gate electrodes of the plurality of power switching elements by connection means having an equal electrical connection length, the respective gate electrodes and gates of the plurality of power switching elements. It is possible to reduce the difference in impedance caused by the difference in length from the wiring pattern. In addition, since the substrate having the gate wiring pattern electrically connected to the respective gate electrodes of the plurality of power switching elements is disposed above the bottom substrate, the plurality of power switching elements are disposed. In addition, it is possible to obtain a power semiconductor device that can effectively use the bottom substrate and is not subject to restrictions on the number of mounted power switching elements and the layout of layout, as well as fluctuations and oscillations in the gate voltage caused by the current flowing in the main circuit. Can be reduced. In addition, since the connection between the relay substrate and the gate electrode of the power switching element is connected by a wire wiring having an equal length, an efficient configuration can be obtained, and the downsizing of the apparatus can be promoted. Further, since the gate relay means is a columnar gate relay terminal directly connected to the gate wiring pattern, the length of the gate relay means can be unified. In addition, when the relay substrate is disposed opposite to the two edge portions of the bottom substrate, connection to the relay substrate is facilitated.

本発明に係る電力用半導体装置の実施の形態１の構成を示す平面図である。It is a top view which shows the structure of Embodiment 1 of the semiconductor device for electric power which concerns on this invention. 本発明に係る電力用半導体装置の実施の形態１の構成を示す断面図である。It is sectional drawing which shows the structure of Embodiment 1 of the semiconductor device for electric power which concerns on this invention. 本発明に係る電力用半導体装置の配線基板の構成を示す部分斜視図である。It is a fragmentary perspective view which shows the structure of the wiring board of the power semiconductor device which concerns on this invention. 本発明に係る電力用半導体装置の実施の形態１の変形例の構成を示す平面図である。It is a top view which shows the structure of the modification of Embodiment 1 of the power semiconductor device which concerns on this invention. 本発明に係る電力用半導体装置の実施の形態１の変形例の構成を示す断面図である。It is sectional drawing which shows the structure of the modification of Embodiment 1 of the power semiconductor device which concerns on this invention. 本発明に係る電力用半導体装置の実施の形態１の変形例の構成を示す平面図である。It is a top view which shows the structure of the modification of Embodiment 1 of the power semiconductor device which concerns on this invention. 本発明に係る電力用半導体装置の実施の形態１の変形例の構成を示す断面図である。It is sectional drawing which shows the structure of the modification of Embodiment 1 of the power semiconductor device which concerns on this invention. 本発明に係る電力用半導体装置の実施の形態１の変形例の構成を示す平面図である。It is a top view which shows the structure of the modification of Embodiment 1 of the power semiconductor device which concerns on this invention. 本発明に係る電力用半導体装置の配線基板の構成を示す部分断面図である。It is a fragmentary sectional view which shows the structure of the wiring board of the power semiconductor device which concerns on this invention. 本発明に係る電力用半導体装置の配線基板の構成を示す部分斜視図である。It is a fragmentary perspective view which shows the structure of the wiring board of the power semiconductor device which concerns on this invention. 本発明に係る電力用半導体装置の実施の形態１の変形例の構成を示す平面図である。It is a top view which shows the structure of the modification of Embodiment 1 of the power semiconductor device which concerns on this invention. 本発明に係る電力用半導体装置の配線基板の構成を示す部分断面図である。It is a fragmentary sectional view which shows the structure of the wiring board of the power semiconductor device which concerns on this invention. 本発明に係る電力用半導体装置の実施の形態１の変形例の構成を示す平面図である。It is a top view which shows the structure of the modification of Embodiment 1 of the power semiconductor device which concerns on this invention. 本発明に係る電力用半導体装置の実施の形態１の変形例の構成を示す平面図である。It is a top view which shows the structure of the modification of Embodiment 1 of the power semiconductor device which concerns on this invention. 本発明に係る電力用半導体装置の実施の形態２の構成を示す断面図である。It is sectional drawing which shows the structure of Embodiment 2 of the power semiconductor device which concerns on this invention. 本発明に係る電力用半導体装置の実施の形態２の変形例の構成を示す断面図である。It is sectional drawing which shows the structure of the modification of Embodiment 2 of the power semiconductor device which concerns on this invention. 従来の電力用半導体装置の構成を示す平面図である。It is a top view which shows the structure of the conventional semiconductor device for electric power. 従来の電力用半導体装置の構成を示す断面図である。It is sectional drawing which shows the structure of the conventional power semiconductor device. 電力用半導体素子の接続関係を示す図である。It is a figure which shows the connection relation of the semiconductor element for electric power. 従来の電力用半導体装置の構成を示す平面図である。It is a top view which shows the structure of the conventional semiconductor device for electric power. 従来の電力用半導体装置の構成を示す断面図である。It is sectional drawing which shows the structure of the conventional power semiconductor device. 従来の電力用半導体装置の構成を示す平面図である。It is a top view which shows the structure of the conventional semiconductor device for electric power. 従来の電力用半導体装置の構成を示す断面図である。It is sectional drawing which shows the structure of the conventional power semiconductor device.

Ａ．実施の形態１．
Ａ−１．装置構成．
本発明に係る電力用半導体装置の実施の形態１として、図１および図２に電力用半導体装置１００の平面構成および断面構成を示す。なお、図２は図１におけるＡ−Ａ線での断面図である。 A. Embodiment 1 FIG.
A-1. Device configuration.
As a first embodiment of a power semiconductor device according to the present invention, FIG. 1 and FIG. 2 show a planar configuration and a cross-sectional configuration of a power semiconductor device 100. 2 is a cross-sectional view taken along line AA in FIG.

図１および図２において、金属等の熱伝導性の良好な材質で形成された平面視形状が矩形の底面基板１２上に、２枚の絶縁基板３が間を開けて並列に配設されている。それぞれの絶縁基板３上にはＩＧＢＴ素子１およびダイオード素子２が１個ずつ組になって３組配設されている。６個のＩＧＢＴ素子１は、電気的に並列に接続されて１つの主回路を構成し、各ダイオード素子２は、ＩＧＢＴ素子１に対して順電流が還流する向きに１対１で並列に接続されている。 1 and 2, two insulating substrates 3 are arranged in parallel on a bottom substrate 12 having a rectangular shape in plan view formed of a material having good thermal conductivity such as metal. Yes. Three sets of IGBT elements 1 and diode elements 2 are arranged on each insulating substrate 3 as a set. Six IGBT elements 1 are electrically connected in parallel to form one main circuit, and each diode element 2 is connected in parallel in a one-to-one parallel direction so that forward current flows back to the IGBT element 1. Has been.

また、底面基板１２上には、２つの絶縁基板３に挟まれる領域に、垂直方向に延在する主コレクタ電極端子４および主エミッタ電極端子５が配設されている。 On the bottom substrate 12, a main collector electrode terminal 4 and a main emitter electrode terminal 5 extending in the vertical direction are disposed in a region sandwiched between two insulating substrates 3.

なお、主コレクタ電極端子４および主エミッタ電極端子５は、主コレクタ基板４１および主エミッタ基板５１を介して底面基板１２上に配設されている。また、主コレクタ電極端子４および主エミッタ電極端子５は単純な四角柱として示されているが、これは、主コレクタ電極端子４および主エミッタ電極端子５の形状が本発明とは関係が薄いので、便宜的に示しているためであり、実際には応力を緩和するような曲率を有した形状や、インダクタを低減するような形状を採る。 The main collector electrode terminal 4 and the main emitter electrode terminal 5 are disposed on the bottom substrate 12 via the main collector substrate 41 and the main emitter substrate 51. The main collector electrode terminal 4 and the main emitter electrode terminal 5 are shown as simple quadrangular prisms because the shapes of the main collector electrode terminal 4 and the main emitter electrode terminal 5 are not related to the present invention. For the sake of convenience, a shape having a curvature that relieves stress or a shape that reduces the inductor is actually adopted.

また、絶縁基板３の配列方向の底面基板１２の両端部には、絶縁基板３に沿って中継端子板６が配設されている。そして、底面基板１２上においては、中継端子板６が配設された側の端縁部にＩＧＢＴ素子１が中継端子板６に沿って１列に配設されている。 In addition, relay terminal plates 6 are disposed along the insulating substrate 3 at both ends of the bottom substrate 12 in the arrangement direction of the insulating substrate 3. On the bottom substrate 12, the IGBT elements 1 are arranged in a row along the relay terminal plate 6 at the edge portion on the side where the relay terminal plate 6 is arranged.

中継端子板６は、例えば絶縁基板等の基板の主面上に、電気的に絶縁された制御エミッタパッド７１およびゲートパッド８１を有している。制御エミッタパッド７１は、ＩＧＢＴ素子１の制御エミッタ電極（エミッタ電極と同義）とワイヤ配線ＷＲ（アルミニウムワイヤ）により電気的に接続され、ゲートパッド８１はＩＧＢＴ素子１のゲート電極とワイヤ配線ＷＲにより電気的に接続される。 The relay terminal plate 6 has a control emitter pad 71 and a gate pad 81 that are electrically insulated on a main surface of a substrate such as an insulating substrate. The control emitter pad 71 is electrically connected to the control emitter electrode (synonymous with the emitter electrode) of the IGBT element 1 by a wire wiring WR (aluminum wire), and the gate pad 81 is electrically connected to the gate electrode of the IGBT element 1 by the wire wiring WR. Connected.

なお、制御エミッタパッド７１およびゲートパッド８１は、各ＩＧＢＴ素子１の制御エミッタ電極およびゲート電極に対応して設けられており、各ＩＧＢＴ素子１の制御エミッタ電極およびゲート電極との距離は等距離となっている。従って、制御エミッタパッド７１およびゲートパッド８１は均等な長さのワイヤ配線ＷＲを介して、制御エミッタ電極およびゲート電極と電気的に接続される。 Control emitter pad 71 and gate pad 81 are provided corresponding to the control emitter electrode and gate electrode of each IGBT element 1, and the distance between the control emitter electrode and gate electrode of each IGBT element 1 is equal. It has become. Therefore, the control emitter pad 71 and the gate pad 81 are electrically connected to the control emitter electrode and the gate electrode via the wire wiring WR having an equal length.

また、各制御エミッタパッド７１およびゲートパッド８１には、垂直方向に延在する制御エミッタ中継端子７およびゲート中継端子８がそれぞれ接続される構成となっている。なお、制御エミッタ中継端子７と制御エミッタパッド７１との接続、およびゲート中継端子８とゲートパッド８１との接続は、例えば半田付けにより行う。 The control emitter pad 71 and the gate pad 81 are connected to the control emitter relay terminal 7 and the gate relay terminal 8 extending in the vertical direction, respectively. The connection between the control emitter relay terminal 7 and the control emitter pad 71 and the connection between the gate relay terminal 8 and the gate pad 81 are performed by soldering, for example.

また、各ＩＧＢＴ素子１のエミッタ電極は、組を構成するダイオード素子２のアノードにワイヤ配線ＷＲを介して電気的に接続される構成となっている。 Further, the emitter electrode of each IGBT element 1 is configured to be electrically connected to the anode of the diode element 2 constituting the set via the wire wiring WR.

なお、図１および図２においては、各ＩＧＢＴ素子１のエミッタ電極と主エミッタ電極端子５とを電気的に接続する手段および、ＩＧＢＴ素子１のコレクタ電極と主コレクタ電極端子４とを電気的に接続する手段は、本発明との関連が薄いので便宜的に省略している。 1 and 2, the means for electrically connecting the emitter electrode and the main emitter electrode terminal 5 of each IGBT element 1, and the collector electrode and the main collector electrode terminal 4 of the IGBT element 1 are electrically connected. The means for connecting is omitted for convenience because it is not related to the present invention.

そして、底面基板１２を囲むように矩形の樹脂ケース１１が配設され、底面基板１２と樹脂ケース１１とで規定される空間内には樹脂材が封入される構成となっている。なお、樹脂の図示は省略している。 A rectangular resin case 11 is disposed so as to surround the bottom substrate 12, and a resin material is enclosed in a space defined by the bottom substrate 12 and the resin case 11. In addition, illustration of resin is abbreviate | omitted.

図１および図２において、底面基板１２の上部には、矩形環状の配線基板１０が配設されている。配線基板１０は底面基板１２の端縁部上方を覆うように配設され、底面基板１２の中央部は開口部となっており、主コレクタ電極端子４および主エミッタ電極端子５は、当該開口部を通過して、樹脂ケース１１の開口部から突出して外部と電気的に接続可能な構成となっている。なお、図１においては便宜的に配線基板１０を部分的に省略して示している。 1 and 2, a rectangular annular wiring substrate 10 is disposed on the bottom substrate 12. The wiring substrate 10 is disposed so as to cover the upper edge of the bottom substrate 12, the central portion of the bottom substrate 12 is an opening, and the main collector electrode terminal 4 and the main emitter electrode terminal 5 And is projected from the opening of the resin case 11 and can be electrically connected to the outside. In FIG. 1, the wiring board 10 is partially omitted for convenience.

一方、２つの中継端子板６の上部は配線基板１０によって覆われているが、制御エミッタパッド７１およびゲートパッド８１から延在する制御エミッタ中継端子７およびゲート中継端子８は、配線基板１０内に配設された各種配線パターンに電気的に接続される構成となっている。そして、配線基板１０の上主面からは制御エミッタ導出端子１７およびゲート導出端子１８が垂直方向に延在し、樹脂ケース１１の開口部から突出して外部と電気的に接続可能な構成となっている。 On the other hand, the upper portions of the two relay terminal plates 6 are covered with the wiring board 10, but the control emitter relay terminal 7 and the gate relay terminal 8 extending from the control emitter pad 71 and the gate pad 81 are located in the wiring board 10. It is configured to be electrically connected to the various wiring patterns provided. The control emitter lead-out terminal 17 and the gate lead-out terminal 18 extend in the vertical direction from the upper main surface of the wiring board 10 and project from the opening of the resin case 11 to be electrically connected to the outside. Yes.

ここで、図３を用いて配線基板１０の構成の一例について説明する。図３に示す配線基板１０は多層基板で構成されており、最も底面基板１２に近い層には制御エミッタ配線パターン２７が配設され、その上部の層にはゲート配線パターン２８が配設されている。なお、図３においては配線パターンのみを示し、その土台となる絶縁層等は省略している。 Here, an example of the configuration of the wiring board 10 will be described with reference to FIG. The wiring substrate 10 shown in FIG. 3 is composed of a multilayer substrate, and a control emitter wiring pattern 27 is disposed in the layer closest to the bottom substrate 12, and a gate wiring pattern 28 is disposed in the upper layer. Yes. In FIG. 3, only the wiring pattern is shown, and the insulating layer and the like serving as the base are omitted.

図３において、制御エミッタ配線パターン２７には制御エミッタ中継端子７が接続される構成となっている。また、制御エミッタ配線パターン２７には開口部ＯＰ１が設けられており、当該開口部ＯＰ１を通過してゲート中継端子８がゲート配線パターン２８に接続される構成となっている。 In FIG. 3, the control emitter relay pattern 7 is connected to the control emitter wiring pattern 27. The control emitter wiring pattern 27 is provided with an opening OP1, and the gate relay terminal 8 is connected to the gate wiring pattern 28 through the opening OP1.

また、ゲート配線パターン２８には、ゲート中継端子８とは反対方向に延在するゲート導出端子１８が接続され、制御エミッタ配線パターン２７にはゲート配線パターン２８に設けられた開口部ＯＰ２を通して、制御エミッタ中継端子７とは反対方向に延在する制御エミッタ導出端子１７が接続されている。 A gate lead-out terminal 18 extending in the opposite direction to the gate relay terminal 8 is connected to the gate wiring pattern 28, and the control emitter wiring pattern 27 is controlled through an opening OP 2 provided in the gate wiring pattern 28. A control emitter lead-out terminal 17 extending in the direction opposite to the emitter relay terminal 7 is connected.

なお、制御エミッタ配線パターン２７と制御エミッタ中継端子７との接続、ゲート中継端子８とゲート配線パターン２８との接続、制御エミッタ配線パターン２７と制御エミッタ導出端子１７との接続、およびゲート配線パターン２８とゲート導出端子１８との接続は、例えば半田付けにより行えば良い。 The connection between the control emitter wiring pattern 27 and the control emitter relay terminal 7, the connection between the gate relay terminal 8 and the gate wiring pattern 28, the connection between the control emitter wiring pattern 27 and the control emitter lead-out terminal 17, and the gate wiring pattern 28. And the gate lead-out terminal 18 may be connected by, for example, soldering.

ここで、制御エミッタ配線パターン２７およびゲート配線パターン２８は、その厚みは薄いが、配線基板１０の幅と同等の幅で広い面積を有するように形成されており、導通径に反比例して減少するインピーダンスの低減に適した構成となっている。 Here, although the control emitter wiring pattern 27 and the gate wiring pattern 28 are thin, they are formed so as to have a wide area equivalent to the width of the wiring substrate 10 and decrease in inverse proportion to the conduction diameter. The configuration is suitable for reducing impedance.

なお、制御エミッタ配線パターン２７およびゲート配線パターン２８は、配線基板１０の平面視形状に合わせて、矩形環状としても良いが、主コレクタ電極端子４および主エミッタ電極端子５を囲むような環状の配線パターンとした場合、主コレクタ電極端子４および主エミッタ電極端子５を通して流れる主回路電流の影響を受けて、環状に誘導電流が流れ、ゲート特性が変動する可能性もあるので、これを防止するために、制御エミッタ配線パターン２７およびゲート配線パターン２８は環状にせず、途中を切断した構成とすることが望ましい。 The control emitter wiring pattern 27 and the gate wiring pattern 28 may be formed in a rectangular ring shape in accordance with the plan view of the wiring substrate 10, but the annular wiring lines surrounding the main collector electrode terminal 4 and the main emitter electrode terminal 5. In the case of a pattern, an induced current flows in an annular shape under the influence of the main circuit current flowing through the main collector electrode terminal 4 and the main emitter electrode terminal 5, and the gate characteristics may fluctuate. In addition, it is desirable that the control emitter wiring pattern 27 and the gate wiring pattern 28 are not formed in a ring shape but are cut in the middle.

また、図３においては、制御エミッタ配線パターン２７に開口部ＯＰ１を設けてゲート中継端子８が通過できる構成とし、ゲート配線パターン２８に開口部ＯＰ２設けて制御エミッタ導出端子１７が通過できる構成としたが、開口部ではなく切り欠き部としても良く、また、制御エミッタ配線パターン２７とゲート配線パターン２８との上下関係を反対にしても良い。また、多層ではなく、１枚の基板の上下主面にゲート配線パターン２８あるいは制御エミッタ配線パターン２７をそれぞれ設けるようにしても良いし、同一面上に２つの配線パターンを設けることも可能である。 In FIG. 3, the control emitter wiring pattern 27 is provided with an opening OP1 so that the gate relay terminal 8 can pass through, and the gate wiring pattern 28 is provided with an opening OP2 so that the control emitter lead-out terminal 17 can pass therethrough. However, it may be a notch instead of an opening, and the vertical relationship between the control emitter wiring pattern 27 and the gate wiring pattern 28 may be reversed. Further, the gate wiring pattern 28 or the control emitter wiring pattern 27 may be provided on the upper and lower main surfaces of one substrate instead of the multilayer, or two wiring patterns may be provided on the same surface. .

Ａ−２．作用効果．
以上説明したように電力用半導体装置１００においては、底面基板１２の上部に、主コレクタ電極端子４および主エミッタ電極端子５の導出経路が開口部となった矩形環状の配線基板１０を配設し、配線基板１０に設けた制御エミッタ配線パターン２７およびゲート配線パターン２８に、制御エミッタ中継端子７およびゲート中継端子８を電気的に接続している。そして、各ＩＧＢＴ素子１の制御エミッタ電極およびゲート電極が均等な長さのワイヤ配線ＷＲにより、制御エミッタパッド７１およびゲートパッド８１に接続されるので、ワイヤ配線の長さの差異に起因するインピーダンスの差異を低減できるとともに、制御エミッタ配線パターン２７およびゲート配線パターン２８は、配線基板１０と同等の面積を有するように形成でき、配線インピーダンスを低減した電力用半導体装置を得ることができる。 A-2. Effect.
As described above, in the power semiconductor device 100, the rectangular annular wiring substrate 10 in which the lead-out paths of the main collector electrode terminal 4 and the main emitter electrode terminal 5 are openings is disposed on the bottom substrate 12. The control emitter relay terminal 7 and the gate relay terminal 8 are electrically connected to the control emitter wiring pattern 27 and the gate wiring pattern 28 provided on the wiring board 10. Since the control emitter electrode and the gate electrode of each IGBT element 1 are connected to the control emitter pad 71 and the gate pad 81 by the wire wiring WR having an equal length, the impedance caused by the difference in the length of the wire wiring While the difference can be reduced, the control emitter wiring pattern 27 and the gate wiring pattern 28 can be formed to have an area equivalent to that of the wiring substrate 10, and a power semiconductor device with reduced wiring impedance can be obtained.

また、矩形環状の配線基板１０を用いることで、主回路端子を最短距離で外部に導出する経路が阻害されず、外部との電気的な接続を最短距離で容易に行うことができ、主回路の配線が長くなりインダクタンスが増加し、サージ電圧の増加など、性能面での影響を受けることが防止できる。 In addition, by using the rectangular annular wiring board 10, the route for leading the main circuit terminals to the outside at the shortest distance is not obstructed, and electrical connection with the outside can be easily performed at the shortest distance. This increases the wiring length, increases the inductance, and prevents the influence of performance such as an increase in surge voltage.

また、配線基板１０は底面基板１２の上部に配設されるので、電力用半導体素子の配設のために底面基板１２を有効に使用でき、電力用半導体素子の搭載個数や配置レイアウトの制限を受けにくい電力用半導体装置を得ることができるとともに、主回路に流れる電流に起因するゲート電圧の変動や発振を低減できる。 In addition, since the wiring board 10 is disposed on the top of the bottom substrate 12, the bottom substrate 12 can be used effectively for disposing the power semiconductor elements, and the number of power semiconductor elements to be mounted and the restrictions on the layout of the layout are limited. It is possible to obtain a power semiconductor device that is difficult to receive, and to reduce fluctuations in gate voltage and oscillation caused by current flowing in the main circuit.

Ａ−３．変形例１．
図１および図２を用いて説明した電力用半導体装置１００においては、矩形環状の配線基板１０を用いる構成を示したが、先に説明したように、主回路電流の影響を受けて環状に誘導電流が流れることを防止するために、図４および図５に示す電力用半導体装置２００のような構成としても良い。 A-3. Modification 1
In the power semiconductor device 100 described with reference to FIGS. 1 and 2, the configuration using the rectangular annular wiring substrate 10 has been shown. However, as described above, the power semiconductor device 100 is guided in an annular manner under the influence of the main circuit current. In order to prevent a current from flowing, the power semiconductor device 200 shown in FIGS. 4 and 5 may be configured.

図４および図５に電力用半導体装置２００の平面構成および断面構成を示す。なお、図５は図４におけるＢ−Ｂ線での断面図である。 4 and 5 show a planar configuration and a cross-sectional configuration of the power semiconductor device 200. FIG. 5 is a cross-sectional view taken along line BB in FIG.

図４に示すように、底面基板１２の上部には、平面視形状が略Ｃ字形の配線基板２０が配設されている。配線基板２０は、２つの中継端子板６の上部および、底面基板１２の一方の長辺側の端縁部上方を覆うように配設されている。そして、底面基板１２の中央部は開口部となっており、主コレクタ電極端子４および主エミッタ電極端子５は、当該開口部を通過して、樹脂ケース１１の開口部から突出して外部と電気的に接続可能な構成となっている。なお、図４においては便宜的に配線基板２０を部分的に省略して示している。 As shown in FIG. 4, a wiring substrate 20 having a substantially C-shaped plan view is disposed on the bottom substrate 12. The wiring board 20 is disposed so as to cover the upper parts of the two relay terminal boards 6 and the upper edge of one long side of the bottom board 12. The central portion of the bottom substrate 12 is an opening, and the main collector electrode terminal 4 and the main emitter electrode terminal 5 pass through the opening and protrude from the opening of the resin case 11 to be electrically connected to the outside. Can be connected to. In FIG. 4, the wiring board 20 is partially omitted for convenience.

その他、図１および図２に示す電力用半導体装置１００と同一の構成については同一の符号を付し、重複する説明は省略する。 In addition, the same code | symbol is attached | subjected about the structure same as the power semiconductor device 100 shown in FIG. 1 and FIG. 2, and the overlapping description is abbreviate | omitted.

このように、平面視形状が略Ｃ字形の配線基板２０を用いることで、配線基板１０に設ける制御エミッタ配線パターン２７およびゲート配線パターン２８が、主コレクタ電極端子４および主エミッタ電極端子５を囲むような環状の配線パターンにならず、主回路電流の影響を受けて環状に誘導電流が流れることを防止でき、ゲート特性が変動することを防止できる。 In this way, by using the wiring substrate 20 having a substantially C shape in plan view, the control emitter wiring pattern 27 and the gate wiring pattern 28 provided on the wiring substrate 10 surround the main collector electrode terminal 4 and the main emitter electrode terminal 5. Such an annular wiring pattern is not formed, and it is possible to prevent the induced current from flowing in an annular shape under the influence of the main circuit current, and to prevent the gate characteristics from fluctuating.

また、配線基板２０においては、底面基板１２の一方の長辺側の端縁部上方を覆う構成が不要なので、矩形環状の配線基板１０に比べて面積的に小さくでき、装置全体の小型化も可能である。 In addition, since the wiring board 20 does not need to cover the upper edge of one long side of the bottom substrate 12, it can be reduced in area as compared with the rectangular annular wiring board 10, and the entire apparatus can be downsized. Is possible.

Ａ−４．変形例２．
図１および図２を用いて説明した電力用半導体装置１００においては、６個のＩＧＢＴ素子１が電気的に並列に接続されて１つの主回路を形成する構成を示したが、図６および図７に示す電力用半導体装置３００のように、底面基板１２上には複数の主回路を配設しても良いことは言うまでもない。 A-4. Modification 2
In the power semiconductor device 100 described with reference to FIGS. 1 and 2, the configuration in which six IGBT elements 1 are electrically connected in parallel to form one main circuit is shown. Needless to say, a plurality of main circuits may be disposed on the bottom substrate 12 as in the power semiconductor device 300 shown in FIG.

図６および図７に電力用半導体装置３００の平面構成および断面構成を示す。なお、図７は図６におけるＣ−Ｃ線での断面図である。 6 and 7 show a planar configuration and a cross-sectional configuration of the power semiconductor device 300. FIG. 7 is a cross-sectional view taken along the line CC in FIG.

図６において、底面基板１２上に、２枚の絶縁基板３が間を開けて平行に配設され、それぞれの絶縁基板３上にはＩＧＢＴ素子１およびダイオード素子２が１個ずつ組になって３組配設されていることは電力用半導体装置１００と同様であるが、図７に向かって左側の絶縁基板３上の３個のＩＧＢＴ素子１と、向かって右側の絶縁基板３上の３個のＩＧＢＴ素子１とは電気的に独立しており、それぞれ３個のＩＧＢＴ素子１が電気的に並列に接続されて１つの主回路を構成している。なお、図６においては便宜的に配線基板３０を部分的に省略して示している。 In FIG. 6, two insulating substrates 3 are disposed in parallel on the bottom substrate 12 with a gap between them, and each of the IGBT elements 1 and the diode elements 2 is assembled on each insulating substrate 3. The arrangement of three sets is the same as that of the power semiconductor device 100, but three IGBT elements 1 on the left insulating substrate 3 as viewed in FIG. Each of the IGBT elements 1 is electrically independent, and each of the three IGBT elements 1 is electrically connected in parallel to constitute one main circuit. In FIG. 6, the wiring board 30 is partially omitted for convenience.

従って、２つの絶縁基板３に挟まれる領域には、垂直方向に延在する主コレクタ電極端子４および主エミッタ電極端子５の組が２組配設されており、一方の組が図７に向かって左側の絶縁基板３上の３個のＩＧＢＴ素子１に電気的に接続され、他方の組が図７に向かって右側の絶縁基板３上の３個のＩＧＢＴ素子１に電気的に接続されている。 Accordingly, two sets of the main collector electrode terminal 4 and the main emitter electrode terminal 5 extending in the vertical direction are arranged in the region sandwiched between the two insulating substrates 3, and one set is directed to FIG. The three IGBT elements 1 on the left insulating substrate 3 are electrically connected to each other, and the other set is electrically connected to the three IGBT elements 1 on the right insulating substrate 3 as shown in FIG. Yes.

そして、２つの中継端子板６の上部をそれぞれ覆うように、平面視形状が矩形の２つの配線基板３０が配設されている。配線基板３０は、基本的には、図３を用いて説明した配線基板１０と同様の構造であるが、中継端子板６の上部とその近傍のみを覆うような大きさであり、対応する主回路の制御エミッタ導出端子１７およびゲート導出端子１８を有している。 Then, two wiring boards 30 having a rectangular shape in plan view are arranged so as to cover the upper portions of the two relay terminal boards 6 respectively. The wiring board 30 basically has the same structure as that of the wiring board 10 described with reference to FIG. 3, but is sized so as to cover only the upper part of the relay terminal board 6 and the vicinity thereof. The circuit has a control emitter lead-out terminal 17 and a gate lead-out terminal 18.

このように、制御基板を分割することで、複数の主回路を有した構成にも対応できる。 Thus, by dividing the control board, a configuration having a plurality of main circuits can be handled.

なお、電力用半導体装置３００の構成において、２つの主回路を１つの主回路として使用する場合には、図８に示す電力用半導体装置４００のような構成を採るようにすれば良い。 In the configuration of the power semiconductor device 300, when two main circuits are used as one main circuit, a configuration like the power semiconductor device 400 shown in FIG. 8 may be adopted.

すなわち、図８に示す電力用半導体装置４００においては、配線基板３０の代わりに配線基板４０を備えている点が以外は電力用半導体装置３００と同様の構成を有している。 That is, the power semiconductor device 400 shown in FIG. 8 has the same configuration as that of the power semiconductor device 300 except that the wiring substrate 40 is provided instead of the wiring substrate 30.

配線基板４０は、図６に示す２つの配線基板３０を長辺の中央部で接続した構成を有し、平面視形状が略Ｈ字形をなしている。そして、制御エミッタ配線パターン２７およびゲート配線パターン２８も略Ｈ字形をなし、左右合わせて６個のＩＧＢＴ素子１の制御エミッタ電極およびゲート電極は、それぞれ制御エミッタ導出端子１７およびゲート導出端子１８に電気的に共通に接続されることになる。 The wiring board 40 has a configuration in which two wiring boards 30 shown in FIG. 6 are connected at the central part of the long side, and the shape in plan view is substantially H-shaped. The control emitter wiring pattern 27 and the gate wiring pattern 28 are also substantially H-shaped, and the control emitter electrodes and gate electrodes of the six IGBT elements 1 in total on the left and right are electrically connected to the control emitter lead-out terminal 17 and the gate lead-out terminal 18, respectively. Are commonly connected.

なお、２組の主コレクタ電極端子４および主エミッタ電極端子５は、電気的に独立しているが、外部において主コレクタ電極端子４どうし、主エミッタ電極端子５どうしを接続することで、６個のＩＧＢＴ素子１を並列に接続することができる。 Although the two sets of main collector electrode terminal 4 and main emitter electrode terminal 5 are electrically independent, six main collector electrode terminals 4 and six main emitter electrode terminals 5 are connected by connecting the main collector electrode terminal 4 and the main emitter electrode terminal 5 to each other. The IGBT elements 1 can be connected in parallel.

このように、制御基板を変更することで複数の主回路を有する装置を、１つの主回路を有する装置に容易に転用することができる。 Thus, by changing the control board, a device having a plurality of main circuits can be easily diverted to a device having one main circuit.

また、図８に示す電力用半導体装置４００は、図１に示す電力用半導体装置１００と同様に６個のＩＧＢＴ素子１を並列に接続した構成となるが、配線基板４０においては、底面基板１２の長辺側の端縁部上方を覆う構成が不要なので、矩形環状の配線基板１０に比べて面積的に小さくでき、装置全体の小型化も可能である。 Further, the power semiconductor device 400 shown in FIG. 8 has a configuration in which six IGBT elements 1 are connected in parallel as in the power semiconductor device 100 shown in FIG. Therefore, it is not necessary to cover the upper edge of the long side, so that the area can be reduced compared to the rectangular annular wiring board 10, and the entire apparatus can be downsized.

Ａ−５．変形例３．
図３を用いて説明した配線基板１０の構成においては、制御エミッタ配線パターン２７と制御エミッタ中継端子７との接続、ゲート中継端子８とゲート配線パターン２８との接続、制御エミッタ配線パターン２７と制御エミッタ導出端子１７との接続、およびゲート配線パターン２８とゲート導出端子１８との接続を半田付けにより行うことを示したが、これらの接続は、ネジ止めにより行っても良い。 A-5. Modification 3
3, the connection between the control emitter wiring pattern 27 and the control emitter relay terminal 7, the connection between the gate relay terminal 8 and the gate wiring pattern 28, the control emitter wiring pattern 27 and the control. Although the connection with the emitter lead-out terminal 17 and the connection between the gate wiring pattern 28 and the gate lead-out terminal 18 are shown by soldering, these connections may be made by screwing.

図９に、制御エミッタ配線パターン２７と制御エミッタ中継端子７との接続、およびゲート中継端子８とゲート配線パターン２８との接続をネジ止めにより行う構成を示す。 FIG. 9 shows a configuration in which the connection between the control emitter wiring pattern 27 and the control emitter relay terminal 7 and the connection between the gate relay terminal 8 and the gate wiring pattern 28 are fixed by screws.

図９は、配線基板１０と、制御エミッタ中継端子７およびゲート中継端子８との接続部を示す断面図である。図９に示すように、制御エミッタ中継端子７の先端部が制御エミッタ配線パターン２７に接触し、制御エミッタ中継端子７の先端部に、配線基板１０の上主面側から挿入されたネジＳＷが係合し、ネジＳＷの頭部と制御エミッタ中継端子７の先端部とで配線基板１０を挟み込むことで制御エミッタ中継端子７が固定される。なお、各配線パターンは絶縁層ＩＳを土台として形成されている。 FIG. 9 is a cross-sectional view showing a connection portion between the wiring board 10 and the control emitter relay terminal 7 and the gate relay terminal 8. As shown in FIG. 9, the tip of the control emitter relay terminal 7 contacts the control emitter wiring pattern 27, and the screw SW inserted from the upper main surface side of the wiring board 10 is attached to the tip of the control emitter relay terminal 7. The control emitter relay terminal 7 is fixed by engaging and pinching the wiring board 10 between the head of the screw SW and the tip of the control emitter relay terminal 7. Each wiring pattern is formed using the insulating layer IS as a base.

また、ゲート中継端子８の先端部がゲート配線パターン２８に接触しており、ゲート中継端子８の先端部に、配線基板１０の上主面側から挿入されたネジＳＷが係合し、ネジＳＷの頭部とゲート中継端子７の先端部とで配線基板１０を挟み込むことでゲート中継端子７が固定される。 The tip of the gate relay terminal 8 is in contact with the gate wiring pattern 28, and the screw SW inserted from the upper main surface side of the wiring board 10 is engaged with the tip of the gate relay terminal 8. The gate relay terminal 7 is fixed by sandwiching the wiring board 10 between the head of the terminal and the tip of the gate relay terminal 7.

なお、ネジ止めによる接合は、配線基板１０に限定されるものではなく、図４に示す配線基板２０、図６に示す配線基板３０および図８に示す配線基板４０において実施しても良いことは言うまでもない。 It should be noted that the joining by screwing is not limited to the wiring board 10 but may be performed on the wiring board 20 shown in FIG. 4, the wiring board 30 shown in FIG. 6, and the wiring board 40 shown in FIG. Needless to say.

半田付けによる接合においては、半田部分の疲労や劣化による接合不良の発生の可能性があるが、ネジ止めによる接合に変えることで、接合不良の発生を防止できる。 In the joining by soldering, there is a possibility of joining failure due to fatigue or deterioration of the solder portion. However, the joining failure can be prevented by changing to joining by screwing.

また、ネジ止め方式にすることで、配線基板１０の取り付け、取り外しが容易にできる効果も得られる。 Moreover, the effect that the attachment and detachment of the wiring board 10 can be easily achieved by using the screwing method.

なお、制御エミッタ配線パターン２７と制御エミッタ導出端子１７との接続、およびゲート配線パターン２８とゲート導出端子１８との接続をネジ止めにより行っても良いことは言うまでもない。 Needless to say, the connection between the control emitter wiring pattern 27 and the control emitter lead-out terminal 17 and the connection between the gate wiring pattern 28 and the gate lead-out terminal 18 may be performed by screws.

Ａ−６．変形例４．
実施の形態１および、その変形例１、２において説明した配線基板１０〜４０は、制御エミッタ配線パターン２７およびゲート配線パターン２８を有する構成として示したが、配線基板１０〜４０は、ＩＧＢＴ素子１およびダイオード素子２の動作制御を行う制御回路や素子を有する制御基板として構成しても良く、制御回路を内蔵することで電力用半導体装置１００〜４００はＩＰＭ（Intelligent Power Module）となる。 A-6. Modification 4
Although the wiring boards 10 to 40 described in the first embodiment and the modifications 1 and 2 are shown as the configuration having the control emitter wiring pattern 27 and the gate wiring pattern 28, the wiring boards 10 to 40 are the IGBT elements 1. In addition, the power semiconductor devices 100 to 400 may be IPM (Intelligent Power Module) by incorporating the control circuit.

図１０を用いて、制御回路を搭載可能な制御基板の構成について説明する。図１０は、制御回路を搭載可能な制御基板１０Ａの構成を示す部分斜視図であり、配線基板１０と同様の矩形環状を想定している。なお、図１０において、図３に示した配線基板１０と同一の構成については同一の符号を付し、重複する説明は省略する。 A configuration of a control board on which a control circuit can be mounted will be described with reference to FIG. FIG. 10 is a partial perspective view showing the configuration of the control board 10A on which the control circuit can be mounted, and assumes a rectangular ring shape similar to that of the wiring board 10. FIG. In FIG. 10, the same components as those of the wiring substrate 10 shown in FIG.

図１０に示すように、制御基板１０Ａは、ゲート配線パターン２８の上部の層に、駆動回路や保護回路などの制御回路を搭載可能な回路基板２９を有している。回路基板２９は例えばプリント配線基板等で構成され、駆動回路や保護回路が制御エミッタ導出端子１７やゲート導出端子１８に電気的に接続されるような配線パターンを有している。 As shown in FIG. 10, the control board 10 </ b> A has a circuit board 29 on which a control circuit such as a drive circuit or a protection circuit can be mounted on the upper layer of the gate wiring pattern 28. The circuit board 29 is composed of, for example, a printed wiring board or the like, and has a wiring pattern in which the drive circuit and the protection circuit are electrically connected to the control emitter lead-out terminal 17 and the gate lead-out terminal 18.

なお、図１０においては、制御エミッタ導出端子１７やゲート導出端子１８が回路基板２９を貫通するように示しているが、これは概念図であり、制御エミッタ導出端子１７やゲート導出端子１８に駆動回路や保護回路を電気的に接続できるのであればこの構成に限定されるものではない。 In FIG. 10, the control emitter lead-out terminal 17 and the gate lead-out terminal 18 are shown as penetrating the circuit board 29, but this is a conceptual diagram and is driven by the control emitter lead-out terminal 17 and the gate lead-out terminal 18. The structure is not limited to this as long as the circuit and the protection circuit can be electrically connected.

また、制御基板１０Ａには例えば、ＩＧＢＴ素子１のセンスエミッタ等が電気的に接続される構成であっても良く、そのために、制御エミッタ中継端子７やゲート中継端子８と同様のセンスエミッタ中継端子が接続されるセンスエミッタ配線パターンを制御基板１０Ａ内に有する構成であっても良い。センスエミッタはＩＧＢＴ素子１のエミッタ電流を検出する電極であり、過電流保護回路等に接続されてＩＧＢＴ素子１の保護動作に寄与する。 Further, for example, a sense emitter relay terminal similar to the control emitter relay terminal 7 and the gate relay terminal 8 may be used for the control substrate 10A. The control board 10A may be configured to have a sense emitter wiring pattern to which is connected. The sense emitter is an electrode that detects the emitter current of the IGBT element 1 and is connected to an overcurrent protection circuit or the like to contribute to the protection operation of the IGBT element 1.

このように、制御回路を搭載可能な制御基板を用いることで、電力用半導体装置を容易にＩＰＭにすることができる。 As described above, by using the control board on which the control circuit can be mounted, the power semiconductor device can be easily changed to the IPM.

Ａ−７．変形例５．
実施の形態１および、その変形例１、２において示した電力用半導体装置１００〜４００においては、中継端子板６に設けた制御エミッタパッド７１およびゲートパッド８１に、ＩＧＢＴ素子１の制御エミッタ電極およびゲート電極がワイヤ配線ＷＲに接続される構成を示したが、制御エミッタ電極とゲート電極とは、別個の中継基板に電気的に接続される構成であっても良い。以下、図１１および図１２に示す電力用半導体装置５００を用いて、その構成について示す。 A-7. Modification 5
In the power semiconductor devices 100 to 400 shown in the first embodiment and the first and second modifications thereof, the control emitter pad 71 and the gate pad 81 provided on the relay terminal plate 6 are connected to the control emitter electrode of the IGBT element 1 and Although the configuration in which the gate electrode is connected to the wire wiring WR has been shown, the control emitter electrode and the gate electrode may be electrically connected to separate relay substrates. Hereinafter, the configuration of the power semiconductor device 500 shown in FIGS. 11 and 12 will be described.

図１１および図１２に電力用半導体装置５００の平面構成および断面構成を示す。なお、図１２は図１１におけるＤ−Ｄ線での断面図である。 11 and 12 show a planar configuration and a cross-sectional configuration of the power semiconductor device 500. FIG. 12 is a cross-sectional view taken along the line DD in FIG.

図１１において、絶縁基板３の配列方向の底面基板１２の両端部には、絶縁基板３に沿ってゲート中継端子板６Ａが配設されている。そして、２つの絶縁基板３に挟まれる領域において、主コレクタ電極端子４および主エミッタ電極端子５の配列の両側にエミッタ中継端子板６Ｂが配設されている。 In FIG. 11, gate relay terminal plates 6 </ b> A are disposed along the insulating substrate 3 at both ends of the bottom substrate 12 in the arrangement direction of the insulating substrate 3. In a region sandwiched between the two insulating substrates 3, emitter relay terminal plates 6B are arranged on both sides of the arrangement of the main collector electrode terminal 4 and the main emitter electrode terminal 5.

各ＩＧＢＴ素子１のゲート電極は、ワイヤ配線ＷＲを介して最寄りのゲート中継端子板６Ａに電気的に接続され、また、ダイオード素子２のアノードはワイヤ配線ＷＲを介して最寄りの制御エミッタ中継端子板６Ｂに電気的に接続されている。各ＩＧＢＴ素子１のゲート電極とゲート中継端子板６Ａとの距離は等距離となっている。従って、均等な長さのワイヤ配線ＷＲを介して、ゲート電極とゲート中継端子板６Ａとは電気的に接続される。 The gate electrode of each IGBT element 1 is electrically connected to the nearest gate relay terminal plate 6A via the wire wiring WR, and the anode of the diode element 2 is the nearest control emitter relay terminal plate via the wire wiring WR. 6B is electrically connected. The distance between the gate electrode of each IGBT element 1 and the gate relay terminal plate 6A is equal. Therefore, the gate electrode and the gate relay terminal plate 6A are electrically connected through the wire wiring WR having an equal length.

なお、各ＩＧＢＴ素子１の制御エミッタ電極は、組を構成するダイオード素子２のアノードにワイヤ配線ＷＲを介して電気的に接続される構成となっており、結果的に制御エミッタ電極が制御エミッタ中継端子板６Ｂに電気的に接続されることになる。 The control emitter electrode of each IGBT element 1 is configured to be electrically connected to the anode of the diode element 2 constituting the set via the wire wiring WR. As a result, the control emitter electrode is connected to the control emitter relay. It is electrically connected to the terminal board 6B.

そして、２つのゲート中継端子板６Ａからは、それぞれ複数のゲート中継端子８が垂直に延在して上部の配線基板１０に接続され、また、２つの制御エミッタ中継端子板６Ｂからは、それぞれ制御エミッタ中継端子７が垂直に延在して上部の配線基板１０に接続される構成となっている。 A plurality of gate relay terminals 8 extend vertically from the two gate relay terminal plates 6A and are connected to the upper wiring substrate 10, and control is performed from the two control emitter relay terminal plates 6B. The emitter relay terminal 7 extends vertically and is connected to the upper wiring board 10.

このように、ゲート中継端子板６Ａとエミッタ中継端子板６Ｂとを別個に設けることで、中継端子板６のように、中継端子板６と電気的に絶縁された制御エミッタパッド７１やゲートパッド８１を設ける必要がなく、各端子板の構成が単純化できる。 Thus, by providing the gate relay terminal plate 6A and the emitter relay terminal plate 6B separately, like the relay terminal plate 6, the control emitter pad 71 and the gate pad 81 that are electrically insulated from the relay terminal plate 6 are provided. It is not necessary to provide the terminal board, and the configuration of each terminal board can be simplified.

Ａ−８．変形例６．
実施の形態１および、その変形例１、２において示した電力用半導体装置１００〜４００においては、６個のＩＧＢＴ素子１を３個直列の２組に分けて２列平行に配設した構成を示し、ＩＧＢＴ素子１の配列にそれぞれ平行するように２つの中継端子板６を配設した構成を示したが、ＩＧＢＴ素子１のレイアウトはこれに限定されるものではなく、ＩＧＢＴ素子１のゲート電極および制御エミッタ電極と、中継端子板との距離が均等になり、ワイヤ配線の長さを均等にできるのであれば良い。また、ＩＧＢＴ素子１の個数は６個に限定されるものではない。 A-8. Modification 6
In the power semiconductor devices 100 to 400 shown in the first embodiment and the modifications 1 and 2, the configuration is such that six IGBT elements 1 are divided into two sets in series and arranged in two rows in parallel. Although the configuration in which the two relay terminal plates 6 are disposed so as to be parallel to the array of the IGBT elements 1 is shown, the layout of the IGBT element 1 is not limited to this, and the gate electrode of the IGBT element 1 is shown. As long as the distance between the control emitter electrode and the relay terminal plate becomes equal and the length of the wire wiring can be made uniform. The number of IGBT elements 1 is not limited to six.

例えば、図１３に示す構成においては、ＩＧＢＴ素子１が２個ずつ組になって、各組ばらばらの位置関係で配設されているが、矩形環状の中継端子板６１を使用することで、各ＩＧＢＴ素子１のゲート電極および制御エミッタ電極と、制御エミッタ中継端子７およびゲート中継端子８とを均等な長さのワイヤ配線ＷＲで接続することができる。 For example, in the configuration shown in FIG. 13, two IGBT elements 1 are grouped and arranged in a positional relationship of each group, but by using the rectangular annular relay terminal plate 61, The gate electrode and the control emitter electrode of the IGBT element 1 can be connected to the control emitter relay terminal 7 and the gate relay terminal 8 by the wire wiring WR having an equal length.

また、図１４に示す構成においては、各ＩＧＢＴ素子１が不規則に配設されているが、各ＩＧＢＴ素子１との距離が均等になるように、ＩＧＢＴ素子１の配設に合わせて形成された、不規則な輪郭を有する中継端子板６２を使用することで、各ＩＧＢＴ素子１のゲート電極および制御エミッタ電極と、制御エミッタ中継端子７およびゲート中継端子８とを均等な長さのワイヤ配線ＷＲで接続することができる。 Further, in the configuration shown in FIG. 14, each IGBT element 1 is irregularly arranged, but is formed in accordance with the arrangement of the IGBT element 1 so that the distance to each IGBT element 1 is equal. Further, by using the relay terminal plate 62 having an irregular outline, the gate electrode and the control emitter electrode of each IGBT element 1 and the control emitter relay terminal 7 and the gate relay terminal 8 are wired with an equal length. It can be connected by WR.

Ｂ．実施の形態２．
Ｂ−１．装置構成．
本発明に係る電力用半導体装置の実施の形態２として、図１５に電力用半導体装置６００の断面構成を示す。なお、電力用半導体装置６００の平面構成は図１に示す電力用半導体装置１００とほぼ同様である。 B. Embodiment 2. FIG.
B-1. Device configuration.
As Embodiment 2 of the power semiconductor device according to the present invention, FIG. 15 shows a cross-sectional configuration of a power semiconductor device 600. The planar configuration of power semiconductor device 600 is substantially the same as that of power semiconductor device 100 shown in FIG.

図１５において、ＩＧＢＴ素子１のゲート電極はワイヤ配線ＷＲを介して中継端子板６のゲートパッド８１に接続され、さらにゲートパッド８１はワイヤ配線ＷＲを介して配線基板１０の上主面側に電気的に接続されている。これは、図示はされていないが、ＩＧＢＴ素子１の制御エミッタ電極についても同様であり、制御エミッタ電極はワイヤ配線ＷＲを介して制御エミッタパッド７１に接続され、さらに制御エミッタパッド７１はワイヤ配線ＷＲを介して配線基板１０の上主面側に電気的に接続される。 In FIG. 15, the gate electrode of the IGBT element 1 is connected to the gate pad 81 of the relay terminal board 6 through the wire wiring WR, and the gate pad 81 is electrically connected to the upper main surface side of the wiring substrate 10 through the wire wiring WR. Connected. Although not shown, the same applies to the control emitter electrode of the IGBT element 1. The control emitter electrode is connected to the control emitter pad 71 via the wire wiring WR, and the control emitter pad 71 is further connected to the wire wiring WR. Is electrically connected to the upper main surface side of the wiring board 10 via

なお、配線基板１０にワイヤ配線ＷＲを接続するには、配線基板１０の上主面にゲート配線パターンや、制御エミッタ配線パターンを設けるようにすれば良い。その他、図１および図２に示した電力用半導体装置１００と同一の構成については同一の符号を付し、重複する説明は省略する。 In order to connect the wire wiring WR to the wiring board 10, a gate wiring pattern or a control emitter wiring pattern may be provided on the upper main surface of the wiring board 10. In addition, about the same structure as the power semiconductor device 100 shown in FIG. 1 and FIG. 2, the same code | symbol is attached | subjected and the overlapping description is abbreviate | omitted.

Ｂ−２．作用効果．
このように、制御エミッタ中継端子７およびゲート中継端子８を用いる代わりに、ワイヤボンディングによるワイヤ配線ＷＲにより中継端子板６と配線基板１０とを電気的に接続することで、半田による接合部を減らすことができ、組み立ての作業性を向上できる。 B-2. Effect.
In this way, instead of using the control emitter relay terminal 7 and the gate relay terminal 8, the relay terminal plate 6 and the wiring board 10 are electrically connected by the wire wiring WR by wire bonding, thereby reducing the number of solder joints. It is possible to improve assembly workability.

なお、配線基板１０の固定は、例えば、樹脂ケース１１の内壁に設けた突起部ＤＰにより行うようにしても良いし、底面基板１２から垂直に延在する支柱により行っても良い。 Note that the wiring substrate 10 may be fixed by, for example, a protrusion DP provided on the inner wall of the resin case 11 or may be performed by a column extending vertically from the bottom substrate 12.

Ｂ−３．変形例．
以上説明した電力用半導体装置６００においては、ゲート電極および制御エミッタ電極を、ゲートパッド８１および制御エミッタパッド７１を介して配線基板１０に電気的に接続する構成を示したが、図１６に示す電力用半導体装置７００のように、ゲート電極および制御エミッタ電極をワイヤボンディングによるワイヤ配線ＷＲにより直接に配線基板１０と電気的に接続しても良い。 B-3. Modified example.
In the power semiconductor device 600 described above, the configuration in which the gate electrode and the control emitter electrode are electrically connected to the wiring substrate 10 via the gate pad 81 and the control emitter pad 71 is shown. However, the power shown in FIG. Like the semiconductor device 700, the gate electrode and the control emitter electrode may be directly connected to the wiring substrate 10 by wire wiring WR by wire bonding.

このような構成とすることで中継端子板６が不要となり、部品点数を削減して、製造コストを低減できる。 By adopting such a configuration, the relay terminal plate 6 becomes unnecessary, the number of parts can be reduced, and the manufacturing cost can be reduced.

なお、中継端子板６には抵抗などの部品を実装する場合もあるが、それらは配線基板１０に配設すれば良いので問題は生じない。 In some cases, a component such as a resistor may be mounted on the relay terminal board 6, but these may be provided on the wiring board 10, so that no problem occurs.

この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。 Although the present invention has been described in detail, the above description is illustrative in all aspects, and the present invention is not limited thereto. It is understood that countless variations that are not illustrated can be envisaged without departing from the scope of the present invention.

Claims

A bottom substrate;
At least one insulating substrate having a predetermined circuit pattern and disposed on the bottom substrate;
A plurality of power switching elements provided on the at least one insulating substrate;
A substrate having at least a gate wiring pattern electrically connected in common to the respective gate electrodes of the plurality of power switching elements;
At least one pair of main electrode plates through which main currents of the plurality of power switching elements flow;
With
The substrate has a rectangular annular plan view shape including a lead-out path of the at least one pair of main electrode plates in an opening thereof, and is partially disposed above the bottom substrate,
The gate wiring pattern is connected to the gate electrode of each of the plurality of power switching elements by connection means having an equal electrical connection length,
The connecting means includes
At least one relay substrate disposed on the bottom substrate and serving as an electrical relay point between the gate electrode and the gate wiring pattern;
Gate relay means for electrically connecting the gate wiring pattern and the at least one relay substrate;
Wire wiring for connecting the at least one relay substrate and each of the gate electrodes of the plurality of power switching elements with an equal length;
The gate relay means is a columnar gate relay terminal that is arranged to extend in a vertical direction on the at least one relay substrate and is directly connected to the gate wiring pattern.
The plurality of power switching elements are respectively arranged in one row on both sides of the arrangement region of the at least one pair of main electrode plates,
The power semiconductor device, wherein the at least one relay substrate is disposed adjacent to the at least one insulating substrate and along the arrangement of the plurality of power switching elements.

The substrate is
A first layer on which the gate wiring pattern is disposed;
A multilayer substrate having at least a second layer provided with a control emitter wiring pattern electrically connected in common to control emitter electrodes of the plurality of power switching elements;
The power semiconductor device according to claim 1, wherein the control emitter wiring pattern and the gate wiring pattern are disposed in order from the bottom substrate side.

The power semiconductor device according to claim 2, wherein the control emitter wiring pattern has an area equivalent to that of the substrate.

4. The power semiconductor device according to claim 1, wherein a shape of the gate wiring pattern in plan view is a non-loop rectangular ring shape obtained by cutting a rectangular ring similar to the substrate in the middle. 5.