JP2010114260A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents

Abstract

【課題】ゲート電極に金属を用いた場合におけるメモリセルトランジスタ特性の劣化を防止する。
【解決手段】半導体基板上に形成された複数のメモリセルトランジスタを有する不揮発性半導体記憶装置であって、メモリセルトランジスタは、基板１１上に順に形成されたトンネル絶縁膜１２，電荷蓄積層１３，ブロック絶縁膜１５，及びゲート電極１６を有し、ゲート電極１６は、ブロック絶縁膜１５に接する第１ゲート電極層１６−１と、第１ゲート電極層１６−１上に設けられた第１ゲート電極層１６−１とは異なる材料からなる第２ゲート電極層１６−２との、少なくとも２層が積層された構造であり、第１ゲート電極層１６−１の上面及び下面のゲート長方向の長さは、第２ゲート電極層１６−２の下面のゲート長方向の長さよりも長い。
【選択図】 図１

Description

本発明は、不揮発性半導体記憶装置に係わり、特にメモリセルトランジスタのゲート電極構造を改良した不揮発性半導体記憶装置及びその製造方法に関する。

メモリセルトランジスタにＭＯＮＯＳセルを適用した不揮発性メモリは、半導体基板の素子領域上に、トンネル絶縁膜、電荷蓄積層、ブロック絶縁膜、ゲート電極が積層された構造となっている。ＭＯＮＯＳセルの消去動作は、半導体基板からトンネル絶縁膜を介して電荷蓄積層にホールを注入することにより行うが、このときゲート電極からブロック絶縁膜を介して電荷蓄積層に電子が注入されてしまい、十分に消去ができなくなる問題がある。

この問題を解決するために従来、ブロック絶縁膜にトンネル絶縁膜よりも誘電率の大きいｈｉｇｈ−ｋ膜を用いること、及びゲート電極にシリコンよりも仕事関数の大きい金属を用いることが行われている。

ここで、メモリセルトランジスタのショートチャネルを防止するためにゲート電極のゲート長方向の長さを長くする必要がある。さらに、ゲート電極が酸化される工程を有する場合はゲート電極のゲート長方向の長さをさらに長くしておく必要がある。しかしながら、ゲート電極のゲート長方向の長さを長く（隣接するゲート間の距離を短く）すると、隣接するゲート間の短絡を招くおそれがある。

なお、ＭＯＮＯＳ構造ではないが、浮遊ゲートと制御ゲートの２層ゲート構造を有する不揮発性半導体メモリとして、制御ゲートを複数層にして上側の電極層の側面に酸化膜を形成するものが提案されている（例えば、特許文献１参照）。しかし、この文献１では、浮遊ゲート側にも酸化膜（側壁絶縁膜）が形成され、その分だけゲート長が短くなる問題がある。さらに、制御ゲートとしての２層のゲート間に酸化防止膜を形成する必要があり、構造の複雑化を招く。従って、文献１をＭＯＮＯＳ構造に適用しても上記問題は解決できない。
特開２００８−５３２９５号公報

本発明の目的は、ゲート電極に金属を用いた場合におけるメモリセルトランジスタ特性の劣化を防止することのできる不揮発性半導体記憶装置及びその製造方法を提供することにある。

上記課題を解決するために本発明は、次のような構成を採用している。

即ち、本発明の一態様は、半導体基板上に形成された複数のメモリセルトランジスタを有する不揮発性半導体記憶装置であって、前記メモリセルトランジスタは、前記基板上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成された、絶縁膜からなる電荷蓄積層と、前記電荷蓄積層上に形成されたブロック絶縁膜と、前記ブロック絶縁膜上に形成されたゲート電極と、を具備し、前記ゲート電極は、前記ブロック絶縁膜に接する第１ゲート電極層と、前記第１ゲート電極層上に設けられた該電極層とは異なる材料からなる第２ゲート電極層との、少なくとも２層が積層された構造であり、前記第１ゲート電極層の上面及び下面のゲート長方向の長さは、前記第２ゲート電極層の下面のゲート長方向の長さよりも長いことを特徴とする。

また、本発明の別の一態様に係わる不揮発性半導体記憶装置の製造方法は、半導体基板上にトンネル絶縁膜を形成する工程と、前記トンネル絶縁膜上に、絶縁膜からなる電荷蓄積層を形成する工程と、前記電荷蓄積層上にブロック絶縁膜を形成する工程と、前記ブロック絶縁膜上に、第１ゲート電極層と該電極層とは異なる材料からなる第２ゲート電極層との、少なくとも２層を積層してゲート電極を形成する工程と、前記第２ゲート電極層をゲートパターンに加工する工程と、前記第２ゲート電極層の側面に側壁絶縁膜を形成する工程と、前記第２ゲート電極層及び側壁絶縁膜をマスクに前記第１ゲート電極層をエッチングする工程と、を含むことを特徴とする。

本発明によれば、ゲート電極を少なくとも２層で形成し、第１ゲート電極層の上面及び下面のゲート長方向の長さを、第２ゲート電極層の下面のゲート長方向の長さよりも長くしているので、隣接するゲート電極間の短絡を防止すると共に、金属電極の酸化に伴いゲート長が短くなるのを防止することができる。即ち、ゲート電極に金属を用いた場合におけるメモリセルトランジスタ特性の劣化を防止することができる。

以下、本発明の詳細を図示の実施形態によって説明する。

（第１の実施形態）
図１及び図２は、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性半導体メモリのメモリセルトランジスタ部分の構成を説明するためのもので、図１はゲート長方向の断面図、図２はゲート幅方向の断面図である。

シリコン基板（半導体基板）１１の表面部に素子分離領域１４が埋め込み形成され、素子分離領域１４で囲まれた素子形成領域上にシリコン酸化膜からなるトンネル絶縁膜１２が形成され、トンネル絶縁膜１２上にシリコン窒化膜からなる電荷蓄積層１３が形成されている。ここで、素子分離領域１４は電荷蓄積層１３の上面とほぼ同じ高さまで形成されている。

電荷蓄積層１３及び素子分離領域１４の上には、例えばＡｌ₂Ｏ₃ 膜からなるブロック絶縁膜１５が形成され、ブロック絶縁膜１５上にゲート電極１６が形成されている。ゲート電極１６は、ブロック絶縁膜１５上に設けられた第１電極層１６−１、第１電極層１６−１上に設けられた第２電極層１６−２、第２電極層１６−２上に設けられた第３電極層１６−３からなる。ここで、第１電極層１６−１は例えばＴａＮ膜、第２電極層１６−２は例えばポリＳｉ膜、第３電極層１６−３は例えばＮｉＳｉ膜である。第１電極層１６−１のゲート長方向の端部における上面の一部、及び第２電極層１６−２と第３電極層１６−３の側面に接して、シリコン酸化膜等からなる第１絶縁膜１７が形成されている。基板１１の表面には、ゲート電極１６を挟むようにメモリセルトランジスタのソース／ドレイン拡散層１８が形成されている。そして、ソース／ドレイン拡散層１８上には、シリコン酸化膜等からなる第２絶縁膜１９が埋め込まれた構造となっている。

ここで、比較例として従来構造のＮＡＮＤ型不揮発性半導体メモリのメモリセルトランジスタ部分の構成を、図９に示す。図９に示すように、第１乃至第３電極層１６−１〜１６−３のゲート電極の幅（ゲート長方向の長さ）は、ほぼ等しくなっている。即ち、図９は図１と比べて、隣り合うゲート電極間の第２及び第３電極層１６−２，１６−３間は第１絶縁膜１７のゲート長方向における幅の２倍分だけ短くなっている。

さらに、第３ゲート電極層１６−３の上部はシリサイド化される際にゲート長方向に膨らんでしまう。その結果、隣り合うゲート電極間で第３ゲート電極層１６−３がショートする可能性が大きくなる。

従来構造で上記隣り合うゲート電極間の第３ゲート電極層１６−３のショートを防止するためにゲート電極間を広げると、第１乃至第３電極層１６−１〜１６−３のゲート電極の幅が狭くなり、メモリセルトランジスタの特性が劣化してしまう。

また、第１ゲート電極層１６−１に用いる金属の種類によっては、ゲート電極形成後の熱工程によって金属電極の端部が酸化されて絶縁体となる場合がある。その結果、メモリセルトランジスタの特性の劣化が顕著になる。

一方、図１に示す構造では、第１電極層１６−１の幅（ゲート長方向の長さ）が、第２電極層１６−２と第３電極層１６−３の幅より大きい。従って、第３ゲート電極層１６−３の上部がゲート長方向に膨らんだとしても、隣り合うゲート電極間で第２電極層１６−２及び第３電極層１６−３が互いにショートすることを抑制できる。

さらに、第１ゲート電極１６−１のゲート長方向の幅は狭くならない。その結果、トランジスタのゲート長として電気的に機能する第１電極層１６−１のゲート長方向における幅を大きくすることができる。このため、メモリセルトランジスタがショートチャネル効果により特性が劣化するのを防止することができる。

また、ブロック絶縁膜１５には、トンネル絶縁膜１２（例えばシリコン酸化膜）や第２絶縁膜１９（例えばシリコン酸化膜）よりも誘電率の大きい膜（例えばＡｌ₂Ｏ₃ 膜）が用いられるため、書き込み／消去動作時にゲート電極の端部にかかる電界は、フリンジ容量の影響で小さくなる。しかしながら、第１電極層１６−１の幅大きくすることによりフリンジ容量の影響を低減でき、メモリセルトランジスタのゲート絶縁膜にかかる電界が大きくなるため、メモリセルトランジスタの書き込み／消去特性が劣化することを防止することができる。

図３は、図１に示す構造のメモリセルを用いた不揮発性半導体装置の一例として、ＮＡＮＤ型不揮発性半導体メモリの回路構成を示す図、図４はその平面図である。

図３に示すように、半導体記憶装置７０には、複数のユニットメモリセルが設けられる。複数のユニットメモリセルはメモリセルブロックを構成し、複数のメモリセルブロックはメモリセルアレイを構成する。ここで、半導体記憶装置７０は、ＮＡＮＤ型フラッシュメモリである。

ユニットメモリセルには、センスアンプ（図示せず）に接続されるビット線ＢＬ側及びソース線ＳＬ側に選択トランジスタＳＴＲが設けられる。これらのビット線ＢＬ側及びソース線ＳＬ側に設けられた選択トランジスタＳＴＲ間に直列接続される複数のメモリセルトランジスタＭＴＲが設けられる。ビット線ＢＬ１，ＢＬ２，ＢＬ３と、制御線ＳＧＤ、ワードＷＬ１，ＷＬ２，…，ＷＬｎ、制御線ＳＧＳ、及びソース線ＳＬとは互いに交差する。

制御線ＳＧＤは、センスアンプ（図示せず）に接続されるビット線ＢＬ１〜ＢＬ３側の選択トランジスタＳＴＲのゲートに接続される。ワード線ＷＬｎは、ビット線ＢＬ１〜ＢＬ３に接続されるｎ番目のメモリセルトランジスタＭＴＲのコントロールゲートに接続される。ワード線ＷＬ４は、ビット線ＢＬ１〜ＢＬ３に接続される４番目のメモリセルトランジスタＭＴＲのコントロールゲートに接続される。ワード線ＷＬ３は、ビット線ＢＬ１〜ＢＬ３に接続される３番目のメモリセルトランジスタＭＴＲのコントロールゲートに接続される。ワード線ＷＬ２は、ビット線ＢＬ１〜ＢＬ３に接続される２番目のメモリセルトランジスタＭＴＲのコントロールゲートに接続される。ワード線ＷＬ１は、ビット線ＢＬ１〜ＢＬ３に接続される１番目のメモリセルトランジスタＭＴＲのコントロールゲートに接続される。制御線ＳＧＳは、ソース線ＳＬに接続されるビット線ＢＬ１〜ＢＬ３側の選択トランジスタＳＴＲのゲートに接続される。

図４に示すように、半導体記憶装置７０では、ソース線ＳＬ、制御線ＳＧＳ、ワード線ＷＬ１〜ＷＬｎ、制御線ＳＧＤが図中の左右方向に互いに離間され並列配置される。ビット線ＢＬ１〜ＢＬ３が図中の上下方向に互いに離間され並列配置される。このビット線ＢＬの下には素子領域が形成され、この素子領域間には素子分離領域が設けられている。即ち、半導体基板は素子分離領域によって複数の素子領域に分離されているといえる。ソース線ＳＬとビット線ＢＬ１〜ＢＬ３の交差部分にはソース線コンタクトＳＬＣが設けられる。制御線ＳＧＤとセンスアンプ（図示せず）の間のビット線ＢＬにはビット線コンタクトＢＬＣが設けられる。

ワード線ＷＬ１〜ＷＬｎとビット線ＢＬ１〜ＢＬ３の交点部分にはメモリセルトランジスタが配置されている。同様に、制御線ＳＧＳ、ＳＧＤとビット線ＢＬ１〜ＢＬ３の交点部分には選択トランジスタＳＴＲが配置されている。

なお、図４の矢視Ａ−Ａ断面が前記図１に相当し、図４の矢視Ｂ−Ｂ断面が前記図２に相当している。

次に、図５及び図６を参照して、本実施形態に係わる不揮発性半導体メモリの製造方法の一例を説明する。

まず、図５（ａ）に示すように、シリコン基板１１内にメモリセルのウェル・チャネル領域（図示せず）をイオン注入により形成した後、例えば熱酸化によりシリコン基板１１の表面にメモリセルトランジスタのトンネル絶縁膜となるシリコン酸化膜１２を、例えば４ｎｍの厚さに形成する。続いて、シリコン酸化膜１２上に、電荷蓄積層となるシリコン窒化膜１３を、例えばＣＶＤ法を用いて７ｎｍの厚さに形成する。

次に、図示はしないが、シリコン窒化膜１３上に、例えばシリコン酸化膜とシリコン窒化膜の積層膜からなるマスク材を堆積した後、リソグラフィー工程により素子分離領域を開口する。そして、マスク材、シリコン窒化膜１３、シリコン酸化膜１２、シリコン基板１１を順にエッチングし、シリコン基板１１中に素子分離用の溝を形成する。その後、シリコン基板１１中に形成した溝内に、例えばシリコン酸化膜からなる素子分離用絶縁膜を埋め込む。続いて、素子分離用絶縁膜をＣＭＰにより平坦化した後、エッチングにより素子分離絶縁膜の高さを電荷蓄積層１３の上面とほぼ同じ高さになるように調節し、その後にマスク材を除去する。これにより、前記素子分離領域１４を形成する。

次に、図５（ｂ）に示すように、ブロック絶縁膜となるＡｌ₂Ｏ₃ 膜１５を、例えば１５ｎｍの厚さに形成する。その後、第１ゲート電極層となる厚さ１０ｎｍのＴａＮ膜１６−１、第２ゲート電極層となる厚さ４０ｎｍのポリシリコン膜１６−２、ゲート電極加工のマスク材となるシリコン窒化膜２１を順次形成する。ここで、ＴａＮ膜は、仕事関数が大きくＡｌ₂ Ｏ₃ と反応しない材料として特に有効である。

次に、図５（ｃ）に示すように、リソグラフィー工程によりシリコン窒化膜２１をゲート電極パターンに加工した後、このシリコン窒化膜２１をマスクに用いて、ＲＩＥ法によりポリシリコン膜１６−２を選択エッチングする。

次に、図６（ｄ）に示すように、ＴａＮ膜１６−１を加工するための側壁マスクとなるシリコン酸化膜１７を堆積した後、エッチング加工により、側壁絶縁膜（第１絶縁膜）を形成する。具体的には、図５（ｃ）に示す状態から全面にシリコン酸化膜を形成した後、ＲＩＥ等の異方性エッチングで加工することにより、ポリシリコン膜１６−２の側壁のみにシリコン酸化膜１７を残す。即ち、シリコン酸化膜１７からなる側壁絶縁膜を自己整合的に形成する。

次に、図６（ｅ）に示すように、シリコン窒化膜２１とシリコン酸化膜１７をマスクとして、ＴａＮ膜１６−１、Ａｌ₂Ｏ₃ 膜１５、シリコン窒化膜１３、シリコン酸化膜１２を順にエッチングする。これにより、ＴａＮ膜１６−１からシリコン酸化膜１２までは、ポリシリコン膜１６−２よりもシリコン酸化膜１７のゲート長方向における幅の２倍だけ広い幅のゲートパターンに加工される。

なお、この工程においてＴａＮ膜１６−１までエッチングしてストップさせても、ＴａＮ膜１６−１及びＡｌ₂Ｏ₃ 膜１５までエッチングしてストップさせても、ＴａＮ膜１６−１，Ａｌ₂Ｏ₃ 膜１５及びシリコン窒化膜１３までエッチングしてストップさせても加工を終了させても良い。少なくともＴａＮ膜１６−１まで分離されていれば隣接するメモリセルがＭＯＮＯＳセルとして動作可能だからである。

次に、図６（ｆ）に示すように、シリコン窒化膜２１とシリコン酸化膜１７をマスクとしてイオン注入によりシリコン基板１１の表面にメモリセルトランジスタのソース／ドレイン拡散層１８を形成する。その後、シリコン酸化膜（第２絶縁膜）１９を堆積し、ＣＭＰにより平坦化する。

次に、シリコン窒化膜２１とシリコン酸化膜１７とシリコン酸化膜１９の一部とを除去しポリシリコン膜１６−２の上面と側面の一部を露出させた後、ポリシリコン膜１６−２の一部をシリサイド化する。そして、低抵抗の第３ゲート電極層となるＮｉＳｉ膜１６−３を、例えば２０ｎｍの厚さに形成することにより、前記図１及び図２に示す構造が得られる。なお、図示していないが、この工程により第３ゲート電極層１６−３の上部がゲート長方向に膨らむ。

この後、一般的に知られた手法を用いて、図示しない層間絶縁膜を堆積し、コンタクト電極、上層の配線層を形成し、不揮発性半導体メモリが完成する。

このように本実施形態によれば、第２電極層１６−２及び第３電極層１６−３の側面に絶縁膜１７を形成し、第１電極層１６−１の側面には絶縁膜１７は形成していないので、隣接ゲート間の短絡を抑制しつつ、ゲート長が短くなるのを防止することができる。即ち、隣接ゲート間の間隔を短くしても第２電極層１６−２及び第３電極層１６−３の端面に絶縁膜１７を形成することにより、隣接ゲート間の短絡を防止することができる。隣接ゲート間の間隔が短いことから、仮に第１電極層１６−１の端部が酸化されても、十分なゲート長を確保することが可能である。

従って、ショートチャネル特性の悪化や、ゲート電極端でのフリンジ容量の影響による書き込み／消去特性の悪化といった、メモリセルトランジスタ特性の劣化を防止することができる。

また、ブロック絶縁膜１５としてＡｌ₂Ｏ₃ のように誘電率の高い絶縁膜を用いることにより、ブロック絶縁膜１５のリーク電流を低減することが可能となる。さらに、第１ゲート電極層１６−１としてＴａＮ等の金属を含む仕事関数の大きい材料を用いることにより、ゲート電極の仕事関数を大きくすることが可能となり、消去動作にゲート電極からブロック絶縁膜を介して電荷蓄積層に電子が注入されてしまうことを抑制し、メモリセルトランジスタの消去特性の劣化を防止することができる。また、第３ゲート電極層１６−３としてシリサイドを用いることにより、ゲート電極１６としての低抵抗化をはかることができる。

（第２の実施形態）
図７は、本発明の第２の実施形態に係わるＮＡＮＤ型不揮発性半導体メモリのメモリセルトランジスタ部分の構成を示す図であり、ゲート長方向の断面を示している。

本実施形態が先に説明した第１の実施形態と異なる点は、第１ゲート電極層１６−１のゲート長方向の端部に酸素を含むことである。

図７に示すように、第１ゲート電極層１６−１の中央部がＴａＮ膜１６−１−１、ゲート電極層１６−１の端部がＴａＮに酸素を含んだ層１６−１−２で形成されている。

図７に示す構造では、ＴａＮに酸素を含む層１６−１−２はＴａＮ膜１６−１−１よりも抵抗は大きくなるもののゲートとして機能するため、これによってゲート長が短くなることはない。しかも、ＴａＮに酸素を含む層１６−１−２の抵抗がＴａＮ膜１６−１−１よりも大きいことは、隣り合うゲート電極層１６−１同士の電気的な耐圧向上にも有効である。

また、ゲート電極のエッチング加工時にダメージが入ることにより信頼性が低下しているＡｌ₂Ｏ₃ 膜１５、シリコン窒化膜１３、シリコン酸化膜１２の端部に大きな電界が加わると絶縁破壊などが生じるおそれがある。しかし、本実施形態では、ゲート電極層１６−１の端部は酸素の導入により中央部分よりも抵抗が大きくなっているので、上記の絶縁膜の端部に電界が集中するのを未然に防止することができ、これによりメモリセルトランジスタの信頼性向上をはかることが可能である。

本実施例に示す構造は、以下の方法により作製することができる。

先に説明した第１の実施形態と同様の方法で、前記図６（ｅ）に示す構造を作製する。その後、酸化雰囲気を用いて熱処理を行うことにより、第１ゲート電極層１６−１のゲート長方向の端部に、ＴａＮに酸素を含む層１６−１−２を形成することができる。

また、図６（ｆ）に示す構造において、酸素を含まない熱処理を行っても、シリコン酸化膜１９から酸素が供給されて、第１ゲート電極層１６−１のゲート長方向の端部に、ＴａＮに酸素を含む層１６−１−２を形成することができる。

また、この熱処理は工程省略化のために、ソース／ドレイン拡散層１８の不純物を固定化させるアニールと同時に行うこともできる。例えば、前記図６（ｅ）に示す構造を作製後、ゲート電極１６の側面に、ゲート電極１６間を埋めない程度に薄いシリコン酸化膜を形成し、このシリコン酸化膜をインプラスペーサとして、イオン注入によりシリコン基板１１の表面にメモリセルトランジスタのソース／ドレイン拡散層１８を形成する。その後、酸素を含まない条件で熱処理を行うことにより、薄いシリコン酸化膜から酸素が第１ゲート電極層１６−１に供給されると共に、ソース／ドレイン拡散層１８の不純物を固定化できる。その後、シリコン酸化膜１９を堆積する。以降の工程は第１の実施形態と同様である。

なお、本実施形態は、図８に示すように、ＴａＮ膜１６−１−１の幅が第２ゲート電極層１６−２の幅よりも小さい場合でも、上記と同様の効果を得ることができる。

図７、図８のいずれの場合においても、第１電極層１６−１の幅が、第２電極層１６−２と第３電極層１６−３の幅よりも大きいことにより、第１の実施形態と同様に、隣り合う第２電極層１６−２と第３電極層１６−３が互いにショートすることを抑制しつつ、トランジスタのゲート長として電気的に機能する第１電極層１６−１の幅を大きくすることができるため、メモリセルトランジスタがショートチャネル効果により特性が劣化することを防止することができる。

また、第１電極層１６−１の幅を大きくすることによりフリンジ容量の影響を低減でき、メモリセルトランジスタのゲート絶縁膜にかかる電界が大きくなるため、メモリセルトランジスタの書き込み／消去特性が劣化するのを防止することができる。さらに、酸素を供給する際の熱工程により、ゲート絶縁膜及びゲート電極間の絶縁膜を改質することが可能となり、メモリセルトランジスタの信頼性の劣化を防止することができる利点もある。

（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、ブロック絶縁膜としてＡｌ₂ Ｏ₃ を用いたが、これに限らずＨｆＳｉＯｘ，ＨｆＡｌＯｘ，ＬａＡｌＯｘ等の誘電率の高い金属酸化膜を用いることができる。また、ゲート電極の第１電極層としてはＴａＮに限らず、ブロック絶縁膜と反応しない仕事関数の大きい導電体を用いることができ、例えばＴａＣを用いることができる。さらに、第２電極層としては、ポリシリコンやＮｉＳｉに限るものではなく、抵抗の小さい各種の金属材料を用いることが可能である。

また、各部の厚さは実施形態に何ら限定されるものではなく、仕様に応じて適宜変更可能である。さらに、図１及び図２に示す構造のメモリセルトランジスタは、ＮＡＮＤ型不揮発性半導体メモリに限るものではなく、各種の不揮発性半導体記憶装置に適用することができる。

また、第１ゲート電極層の端部は必ずしも垂直にエッチングされる必要はなく、下面側に比して上面側が後退したテーパを有していても良い。同様に、第２ゲート電極層の端面も必ずしも垂直にエッチングされる必要はなく、下面側に比して上面側が後退したテーパを有していても良い。但し、隣接ゲート間のショートを抑制するために、第２ゲート電極層の下面のゲート長方向の長さは第１ゲート電極層の上面のゲート長方向長さよりも短くする必要がある。

その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。

第１の実施形態に係わるＮＡＮＤ型不揮発性半導体メモリのメモリセルトランジスタ部分の構成を説明するためのもので、ゲート長方向の断面図。 第１の実施形態に係わるＮＡＮＤ型不揮発性半導体メモリのメモリセルトランジスタ部分の構成を説明するためのもので、ゲート幅方向の断面図。 図１及び図２に示す構造のメモリセルを用いた不揮発性半導体装置の一例として、ＮＡＮＤ型不揮発性半導体メモリの回路構成を示す図。 図３のＮＡＮＤ型不揮発性半導体メモリの概略構成を示す平面図。 第１の実施形態におけるメモリセルトランジスタ部分の製造工程を示す断面図。 第１の実施形態におけるメモリセルトランジスタ部分の製造工程を示す断面図。 第２の実施形態に係わるＮＡＮＤ型不揮発性半導体メモリのメモリセルトランジスタ部分のゲート長方向の断面図。 第２の実施形態の変形例としてのＮＡＮＤ型不揮発性半導体メモリのメモリセルトランジスタ部分のゲート長方向の断面図。 従来構造のＮＡＮＤ型不揮発性半導体メモリのメモリセルトランジスタ部分の構成を説明するためのもので、ゲート長方向の断面図。

符号の説明

１１…シリコン基板（半導体基板）
１２…シリコン酸化膜（トンネル絶縁膜）
１３…シリコン窒化膜（電荷蓄積層）
１４…素子分離領域
１５…Ａｌ₂Ｏ₃ 膜（ブロック絶縁膜）
１６…ゲート電極
１６−１…第１ゲート電極層
１６−２…第２ゲート電極層
１６−３…第３ゲート電極層
１７…シリコン酸化膜（第１絶縁膜）
１８…ソース／ドレイン拡散層
１９…シリコン酸化膜（第２絶縁膜）
２１…シリコン窒化膜（マスク材）
７０…不揮発性半導体記憶装置

Claims (5)

1. 半導体基板上に形成された複数のメモリセルトランジスタを有する不揮発性半導体記憶装置であって、前記メモリセルトランジスタは、
   前記基板上に形成されたトンネル絶縁膜と、
   前記トンネル絶縁膜上に形成された、絶縁膜からなる電荷蓄積層と、
   前記電荷蓄積層上に形成されたブロック絶縁膜と、
   前記ブロック絶縁膜上に形成されたゲート電極と、
   を具備し、
   前記ゲート電極は、前記ブロック絶縁膜に接する第１ゲート電極層と、前記第１ゲート電極層上に設けられた該電極層とは異なる材料からなる第２ゲート電極層との、少なくとも２層が積層された構造であり、
   前記第１ゲート電極層の上面及び下面のゲート長方向の長さは、前記第２ゲート電極層の下面のゲート長方向の長さよりも長いことを特徴とする不揮発性半導体記憶装置。
2. 前記第１ゲート電極層は、金属を含むことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
3. 前記第１ゲート電極層は、ゲート長方向の端部において酸素を含むことを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
4. 前記第１ゲート電極層のゲート長方向の端部における上面の一部と前記第２ゲート電極層の側面の少なくとも一部に接して設けられた第１絶縁膜と、前記第１絶縁膜の側面及び前記第１ゲート電極層の側面に接して設けられた第２絶縁膜と、を有することを特徴とする請求項１乃至３の何れか１項に記載の不揮発性半導体記憶装置。
5. 半導体基板上にトンネル絶縁膜を形成する工程と、
   前記トンネル絶縁膜上に、絶縁膜からなる電荷蓄積層を形成する工程と、
   前記電荷蓄積層上にブロック絶縁膜を形成する工程と、
   前記ブロック絶縁膜上に、第１ゲート電極層と該電極層とは異なる材料からなる第２ゲート電極層との、少なくとも２層を積層してゲート電極を形成する工程と、
   前記第２ゲート電極層をゲートパターンに加工する工程と、
   前記第２ゲート電極層の側面に側壁絶縁膜を形成する工程と、
   前記第２ゲート電極層及び側壁絶縁膜をマスクに前記第１ゲート電極層をエッチングする工程と、
   を含むことを特徴とする不揮発性半導体記憶装置の製造方法。

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