JP2010114165A - 半導体装置、積層半導体装置および積層半導体装置の製造方法 - Google Patents

Abstract

【課題】ＴＳＶを有するＳＯＩ基板を積層する場合に余分な圧力を加えることなく、少ない圧力で確実にバンプ間を接合する。
【解決手段】絶縁層および絶縁層に接して形成されたＳＯＩ層を有する基板と、基板の表面および裏面の間を貫通する貫通孔と、貫通孔に形成された、表面および裏面の間を電気的に結合する貫通結合部と、表面または裏面における貫通結合部の端部を露出する窪み部と、貫通結合部の端部に接して窪み部に形成された、他の基板と電気的に接触する部材となる接触部材と、を備えた半導体装置を提供する。
【選択図】図１

Description

本発明は、半導体装置、積層半導体装置および積層半導体装置の製造方法に関する。

従来、シリコンウェハ等のシリコン基板に貫通シリコンビアを形成し、当該貫通シリコンビアを接点として積層半導体装置が形成されている。たとえば特許文献１は、積層パッケージの製作時絶縁膜形成費用を節減し、絶縁膜の絶縁特性を確保し、絶縁膜の均一度及び低い荒さを確保し、絶縁膜自体の欠陥による素子不良発生を防止する貫通シリコンビアの形成方法を開示する。当該方法は、多数の半導体チップで構成されたウェハの各チップに溝を形成するステップと、前記溝を埋め込むようにウェハ上に液状のポリマーを形成するステップと、前記ポリマーをパターニングして溝の側壁にポリマーからなる絶縁膜を形成するステップと、前記側壁に絶縁膜が形成された溝を埋め込むように金属膜を形成するステップと、前記溝内に埋め込まれている金属膜が露出されるようにウェハの後面をバックグラインディングするステップと、を含んでいる。なお、シリコン基板上に形成される代表的なデバイスにＣＭＯＳＦＥＴ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）があるが、ラッチアップ対策、応答速度の向上等を目的としてＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板にＣＭＯＳデバイスが形成される。
特開２００８−９１８５７号公報

特許文献１によれば、シリコン基板上に貫通シリコンビア（以下「ＴＳＶ」と略称する場合がある）を形成し、ＴＳＶを有する複数の半導体装置を積層して、積層半導体装置を形成できる。しかし、ＳＯＩ基板にＴＳＶを形成する場合には、ＳＯＩ基板の活性層であるＳＯＩ層が極めて薄い膜厚であることを考慮する必要がある。すなわち、ＴＳＶを有するＳＯＩ基板を積層する場合には、できるだけ余分な圧力を加えることなく、また、少ない圧力で確実にバンプ間の接合を実施できることが望まれる。

上記課題を解決するために、本発明の第１の態様においては、絶縁層および絶縁層に接して形成されたＳＯＩ層を有する基板と、基板の表面および裏面の間を貫通する貫通孔と、貫通孔に形成された、表面および裏面の間を電気的に結合する貫通結合部と、表面または裏面における貫通結合部の端部を露出する窪み部と、貫通結合部の端部に接して窪み部に形成された、他の基板と電気的に接触する部材となる接触部材と、を備えた半導体装置が提供される。

前記した半導体装置において、接触部材は、クリーム半田を有してよい。クリーム半田は、印刷法により形成されてよい。また、クリーム半田は、リフローにより溶融された場合に、窪み部を充填するに必要かつ充分な量を有してよい。

上記課題を解決するために、本発明の第２の態様においては、絶縁層および絶縁層に接して形成されたＳＯＩ層を有する基板と、基板の表面および裏面の間を貫通する貫通孔と、貫通孔に形成された、表面および裏面の間を電気的に結合する貫通結合部と、表面または裏面における貫通結合部の端部を露出する窪み部と、貫通結合部の端部に接して窪み部に形成された接触部材と、を有する半導体装置を複数備え、一の半導体装置の接触部材と、他の半導体装置の接触部材とを結合することにより、一の半導体装置と他の半導体装置とを積層して形成した積層半導体装置が提供される。

前記した積層半導体装置において、接触部材は、クリーム半田を有し、一の半導体装置と他の半導体装置との接触部材での結合が、接触部材のリフローにより為されてよい。また、接触部材は、クリーム半田を有し、クリーム半田は、一の半導体装置の窪み部と、他の半導体装置の窪み部とで為す空間に過不足なく充填されてよい。

上記課題を解決するために、本発明の第３の態様においては、絶縁層および絶縁層に接して形成されたＳＯＩ層を有する基板を準備する段階と、基板の表面および裏面の間を貫通する貫通孔を形成する段階と、貫通孔に、表面および裏面の間を電気的に結合する貫通結合部を形成する段階と、表面または裏面における貫通結合部の端部を露出して窪み部を形成する段階と、貫通結合部の端部に接して窪み部に接触部材を形成する段階と、で半導体装置を形成し、一の半導体装置の接触部材と、他の半導体装置の接触部材とを結合することにより、一の半導体装置と他の半導体装置とを積層する段階、を備えた積層半導体装置の製造方法が提供される。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本実施形態の半導体装置１００の断面例を示す。半導体装置１００は、基板１０２、絶縁層１０４、ＳＯＩ層１０６、素子分離１０８、ＭＯＳＦＥＴ１１０、層間配線１１２、層間絶縁層１１４、貫通孔１１６、貫通ビア１２２、窪み部１２４、裏面バンプ１２６および表面バンプ１２８を備える。

基板１０２は、絶縁層１０４および絶縁層１０４に接して形成されたＳＯＩ層１０６を有する。基板１０２は、たとえばシリコンウェハであってよい。

絶縁層１０４は、基板１０２の表面近傍に形成される。ＳＯＩ層１０６は、絶縁層１０４を介して基板１０２の表面に形成されたシリコン結晶層であってよい。絶縁層１０４およびを有する基板１０２は、たとえばＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ ＩＭｐｌａｎｔａｔｉｏｎ ｏｆ ＯＸｙｇｅｎ）法または貼り合せ法により製造できる。

素子分離１０８は、隣接するＭＯＳＦＥＴ１１０を電気的に分離する。素子分離１０８は、たとえば溝を形成し、当該溝に絶縁膜を埋め込む溝分離構造を採用できる。なお、素子分離１０８の底部は、絶縁層１０４に達してもよく、ＳＯＩ層１０６の途中で止められてもよい。

ＭＯＳＦＥＴ１１０は、素子分離１０８で囲まれたＳＯＩ層１０６に形成される。ＭＯＳＦＥＴ１１０は、ｎチャネルＭＯＳあるいはｐチャネルＭＯＳであってよく、ｎチャネルＭＯＳおよびｐチャネルＭＯＳでＣＭＯＳを構成してよい。ＭＯＳＦＥＴ１１０は、ゲート絶縁膜、ゲート電極、ソース電極およびドレイン電極を有する。

層間配線１１２は、ＭＯＳＦＥＴ１１０のゲート電極、ソース電極およびドレイン電極の各電極を他のＭＯＳＦＥＴ１１０と接続する。あるいは層間配線１１２は、ＭＯＳＦＥＴ１１０の各電極を外部に取り出す配線であってよい。層間配線１１２は、層間絶縁層１１４に形成した溝にたとえば銅等の金属を埋め込み、溝外の金属をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法で取り除く、ダマシン法により形成されてよい。

層間絶縁層１１４は、層間配線１１２を絶縁する。層間絶縁層１１４は、たとえばシリコン酸化物であってよい。層間絶縁層１１４は、層間配線１１２の容量を低減することを目的として、低誘電率の絶縁膜を適用してよい。低誘電率絶縁膜として、ハロゲン化物膜が例示できる。

貫通孔１１６は、基板１０２の表面および裏面の間を貫通する。貫通孔１１６は、たとえば異方性エッチングにより形成できる。

貫通ビア１２２は、貫通孔１１６に形成される。貫通ビア１２２は、表面および裏面の間を電気的に結合する。貫通ビア１２２は、たとえばメッキ法により形成される銅であってよい。ただし、貫通ビア１２２が銅である場合、貫通ビア１２２の形成後にＭＯＳＦＥＴ１１０を形成することは実質的に困難であることから、貫通ビア１２２はＭＯＳＦＥＴ１１０の形成後に形成される。貫通ビア１２２をＭＯＳＦＥＴ１１０の形成より前に形成する場合には、材料として多結晶シリコンが採用できる。貫通ビア１２２は、貫通結合部の一例であってよい。

貫通孔１１６の内部には貫通ビア１２２と基板１０２とを絶縁する絶縁層が形成されてよい。絶縁層は、たとえばシリコン酸化物、シリコン窒化物が適用でき、ＣＶＤ法、スパッタ法等の薄膜形成法により形成できる。

また、貫通孔１１６の内面には金属層が形成されてよい。金属層は、たとえば貫通ビア１２２の材料となる銅の拡散を防止するバリアメタルであってよい。バリアメタルとして、たとえば窒化チタンが例示できる。金属層は、たとえば貫通ビア１２２をメッキ法により形成する場合のシード膜であってよい。貫通ビア１２２を銅メッキにより形成する場合には、シード膜として銅膜が適用できる。バリアメタルおよびシード膜は、たとえばスパッタ法により形成できる。金属層は、バリアメタルおよびシード膜の積層膜であってよい。

窪み部１２４は、表面または裏面における貫通ビア１２２の端部を露出する。窪み部１２４は、たとえばパターニングによって形成されてよく、ＣＭＰ法により自然に生成されるディッシングであってよい。

裏面バンプ１２６は、貫通ビア１２２の端部に接して窪み部１２４に形成され、他の基板と電気的に接触する部材となる。裏面バンプ１２６は、クリーム半田を有してよい。クリーム半田は、印刷法により形成されてよい。クリーム半田は、リフローにより溶融された場合に、窪み部１２４を充填するに必要かつ充分な量を有してよい。裏面バンプ１２６は、接触部材の一例であってよい。

本実施形態の半導体装置１００では、接触部材としてクリーム半田を用いるので、適切なリフローを施すことにより、半導体装置１００を積層する場合に過大な押圧を加えることなく半導体装置１００を接合できる。また、窪み部１２４を有するので、リフローにより流動化したクリーム半田が適切に窪み部１２４を充填する。これにより接合の信頼性を向上できる。

表面バンプ１２８は、半導体装置１００の表面における接触端子である。表面バンプ１２８は、たとえば錫銀系のバンプが例示できる。

図２から図９は、半導体装置１００の製造方法を工程順に示す。図２に示すように、絶縁層１０４および絶縁層１０４に接して形成されたＳＯＩ層１０６を有する基板１０２を準備する。次に図３に示すように、ＳＯＩ層１０６に素子分離１０８を形成し、ＭＯＳＦＥＴ１１０を形成する。ＭＯＳＦＥＴ１１０の形成方法は当業者に周知なので説明を省略する。

図４に示すように、層間配線１１２および層間絶縁層１１４を形成する。層間配線１１２は、層間絶縁層１１４に形成した溝にたとえば銅等の金属をたとえばスパッタ法で埋め込み、溝外の金属をＣＭＰ法で取り除く、ダマシン法により形成できる。層間絶縁層１１４は、たとえばＣＶＤ法またはスパッタ法により形成できる。

図５に示すように、層間絶縁層１１４、層間配線１１２、ＳＯＩ層１０６および絶縁層１０４を貫通し、基板１０２に達する貫通孔１１６を形成する。なお、この段階では貫通孔１１６は基板１０２を貫通しないが、後に説明するように、貫通孔１１６は結果として基板１０２を貫通する。貫通孔１１６は、この段階で基板１０２を貫通してよい。

図６に示すように、貫通孔１１６の内部に貫通ビア１２２を形成する。貫通ビア１２２はたとえばメッキ法により形成できる。メッキ法に用いるシード層および余分なメッキ膜は適切にパターニングされる。この段階で層間配線１１２と貫通ビア１２２とが電気的に接続される。次に、図７に示すように、基板１０２の裏面をたとえばＣＭＰ法により研磨して、貫通ビア１２２を露出させる。

次に、図８に示すように、基板１０２の裏面における貫通ビア１２２の端部を露出して窪み部１２４を形成する。その後図９に示すように、貫通ビア１２２の端部に接して窪み部１２４に裏面バンプ１２６を形成する。さらに、表面バンプ１２８をたとえばメッキ法で形成すれば、図１に示す半導体装置１００が製造できる。なお、裏面バンプ１２６はクリーム半田で形成でき、この場合印刷法または塗布法により形成できる。

図１０は、他の実施形態の積層半導体装置２００の製造工程における断面例を示す。図１１は、積層半導体装置２００の断面例を示す。積層半導体装置２００は、複数の半導体装置１００が積層された構造を備える。

図１０および図１１に示すように、積層半導体装置２００は、一の半導体装置１００の裏面バンプ１２６と、他の半導体装置１００の裏面バンプ１２６とを結合することにより、一の半導体装置１００と他の半導体装置１００とを積層して形成される。

裏面バンプ１２６は、クリーム半田であってよく、この場合、一の半導体装置１００と他の半導体装置１００との裏面バンプ１２６での結合は、クリーム半田のリフローにより為される。そして、クリーム半田は、一の半導体装置１００の窪み部１２４と、他の半導体装置１００の窪み部１２４とで為す空間２０２に過不足なく充填されてよい。

クリーム半田のリフローにより接合が実現されるので、少ない荷重で半導体装置１００同士が確実に接合される。よってアンダーフィル等も不要となり、コスト競争力を増し、信頼性も高めることができる。クリーム半田が空間２０２に過不足なく充填される場合、空間２０２内にボイドの発生はなく、接合の信頼性を高めることができる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

たとえば、前記した実施形態では、基板１０２の裏面側に窪み部１２４および裏面バンプ１２６を形成する場合を説明した。しかし、窪み部１２４および裏面バンプ１２６と同様の構成は、基板１０２の表面側にも形成してもよい。

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

本実施形態の半導体装置１００の断面例を示す。 半導体装置１００の製造方法を工程順に示す。 半導体装置１００の製造方法を工程順に示す。 半導体装置１００の製造方法を工程順に示す。 半導体装置１００の製造方法を工程順に示す。 半導体装置１００の製造方法を工程順に示す。 半導体装置１００の製造方法を工程順に示す。 半導体装置１００の製造方法を工程順に示す。 半導体装置１００の製造方法を工程順に示す。 他の実施形態の積層半導体装置２００の製造工程における断面例を示す。 積層半導体装置２００の断面例を示す。

符号の説明

１００ 半導体装置
１０２ 基板
１０４ 絶縁層
１０６ ＳＯＩ層
１０８ 素子分離
１１０ ＭＯＳＦＥＴ
１１２ 層間配線
１１４ 層間絶縁層
１１６ 貫通孔
１２２ 貫通ビア
１２４ 窪み部
１２６ 裏面バンプ
１２８ 表面バンプ
２００ 積層半導体装置
２０２ 空間

Claims (8)

1. 絶縁層および前記絶縁層に接して形成されたＳＯＩ層を有する基板と、
   前記基板の表面および裏面の間を貫通する貫通孔と、
   前記貫通孔に形成された、前記表面および前記裏面の間を電気的に結合する貫通結合部と、
   前記表面または前記裏面における前記貫通結合部の端部を露出する窪み部と、
   前記貫通結合部の前記端部に接して前記窪み部に形成された、他の基板と電気的に接触する部材となる接触部材と、
   を備えた半導体装置。
2. 前記接触部材は、クリーム半田を有する、
   請求項１に記載の半導体装置。
3. 前記クリーム半田は、印刷法により形成される、
   請求項２に記載の半導体装置。
4. 前記クリーム半田は、リフローにより溶融された場合に、前記窪み部を充填するに必要かつ充分な量を有する、
   請求項２に記載の半導体装置。
5. 絶縁層および前記絶縁層に接して形成されたＳＯＩ層を有する基板と、
   前記基板の表面および裏面の間を貫通する貫通孔と、
   前記貫通孔に形成された、前記表面および前記裏面の間を電気的に結合する貫通結合部と、
   前記表面または前記裏面における前記貫通結合部の端部を露出する窪み部と、
   前記貫通結合部の前記端部に接して前記窪み部に形成された接触部材と、
   を有する半導体装置を複数備え、
   一の半導体装置の前記接触部材と、他の半導体装置の前記接触部材とを結合することにより、前記一の半導体装置と前記他の半導体装置とを積層して形成した積層半導体装置。
6. 前記接触部材は、クリーム半田を有し、
   前記一の半導体装置と前記他の半導体装置との前記接触部材での結合が、前記接触部材のリフローにより為された、
   請求項５に記載の積層半導体装置。
7. 前記接触部材は、クリーム半田を有し、
   前記クリーム半田は、前記一の半導体装置の前記窪み部と、前記他の半導体装置の前記窪み部とで為す空間に過不足なく充填されている、
   請求項５に記載の積層半導体装置。
8. 絶縁層および前記絶縁層に接して形成されたＳＯＩ層を有する基板を準備する段階と、
   前記基板の表面および裏面の間を貫通する貫通孔を形成する段階と、
   前記貫通孔に、前記表面および前記裏面の間を電気的に結合する貫通結合部を形成する段階と、
   前記表面または前記裏面における前記貫通結合部の端部を露出して窪み部を形成する段階と、
   前記貫通結合部の前記端部に接して前記窪み部に接触部材を形成する段階と、
   で半導体装置を形成し、一の半導体装置の前記接触部材と、他の半導体装置の前記接触部材とを結合することにより、前記一の半導体装置と前記他の半導体装置とを積層する段階、
   を備えた積層半導体装置の製造方法。

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