JP2010198209A

JP2010198209A - 半導体記憶装置

Info

Publication number: JP2010198209A
Application number: JP2009041104A
Authority: JP
Inventors: Takafumi Ito; 隆文伊藤
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2009-02-24
Filing date: 2009-02-24
Publication date: 2010-09-09
Also published as: US20100218064A1

Abstract

【課題】異なるメモリセル構成を持つ複数種類の不揮発性メモリの特性を最大限に活用できると共に、小型化が可能な半導体記憶装置を提供する。
【解決手段】第１，第２のメモリセル構成を持つＮＡＮＤフラッシュメモリ１１，１２と、ＮＡＮＤフラッシュメモリ１１を制御するコントローラファンクション１３Ａと、ＮＡＮＤフラッシュメモリ１２を制御するコントローラファンクション１３Ｂを有するコントローラ１３と、コントローラ１３に接続され、外部とコントローラ１３との間で信号の授受を行うためのカードバス１６とを備える。カードバス１６を介して入力される信号に応じて、コントローラ１３は、コントローラファンクション１３ＡによるＮＡＮＤフラッシュメモリ１１へのアクセス、あるいはコントローラファンクション１３ＢによるＮＡＮＤフラッシュメモリ１２へのアクセスの少なくともいずれかを行う。
【選択図】図１

Description

本発明は、半導体記憶装置に関し、例えばメモリデバイスにコントローラを内蔵したコントローラ内蔵組込みメモリデバイスに関するものである。

近年、デジタルカメラ、携帯電話機、及びパーソナルコンピュータなどの携帯型電子機器（ホスト機器）には、ＮＡＮＤフラッシュメモリ等の不揮発性メモリを搭載したメモリデバイスが広く利用されている。

ＮＡＮＤフラッシュメモリには、ページサイズ、ブロック内ページ数、メモリセル当たりの記録可能ビット数など、異なるメモリセル構成のものが存在する。例えば、ページサイズは２ＫＢ、４ＫＢ、８ＫＢなど、ブロック内ページ数は１６ページ、３２ページ、６４ページなど、メモリセル当たりの記録可能ビット数は１ビット（ＳＬＣ(Single-Level Cell)）、２ビット（４値ＭＬＣ(Multi-Level Cell)）、３ビット（８値ＭＬＣ(Multi-Level Cell)）などが存在する。

ＮＡＮＤフラッシュメモリにおいては、一般的に、ページサイズが小さいほど、ブロック内ページ数が小さいほど、さらにメモリセル当たりの記録ビット数が小さいほど、１ビットあたりのＮＡＮＤフラッシュメモリへの書き込み及び読み出し性能は向上する。しかし、逆に、ページサイズが大きいほど、ブロック内ページ数が大きいほど、メモリセル当たりの記録ビット数が大きいほど、メモリ容量の大容量化に有利であり、ビット当たりのコストも低く抑えられる。このため、各種アプリケーションにて要求される性能特性やメモリ容量に応じて、異なる種類のＮＡＮＤフラッシュメモリが使用される。

一方、近年ではＮＡＮＤフラッシュメモリの制御を行うＮＡＮＤコントローラを、ＮＡＮＤメモリと同一のＩＣパッケージに内蔵することにより、ＮＡＮＤフラッシュメモリを使い易くしたコントローラ内蔵組込みメモリデバイスが普及しつつある（例えば、特許文献１参照）。例えば、ホスト機器とのインタフェースにＭＭＣ（Multi Media Card）規格を採用した組込み型マルチメディアカード（ｅＭＭＣ（Embedded ＭＭＣ））はその代表例である。

従来では、異なるメモリセル構成のＮＡＮＤフラッシュメモリを内蔵するｅＭＭＣはそれぞれ別々のパッケージで構成されていた。すなわち、１つのＮＡＮＤフラッシュメモリとそのコントローラを１つのパッケージに搭載し、他のＮＡＮＤフラッシュメモリとそのコントローラを他のパッケージに搭載していた。

ところで、メモリセルがＳＬＣで高速動作・小容量・小ページサイズのメモリを内蔵するｅＭＭＣと、メモリセルがＭＬＣで低速動作・大容量・大ページサイズのメモリを内蔵するｅＭＭＣの両方を使いたいようなアプリケーションがある。例えば、ＳＬＣのｅＭＭＣを各種の細かい制御データを格納する記憶装置として使用し、ＭＬＣのｅＭＭＣを大容量の音楽ファイルを格納する携帯電話として使用するような場合である。このような場合、従来では、ＳＬＣのｅＭＭＣとＭＬＣのｅＭＭＣの２つのパッケージを基板に実装する必要があり、実装面積や実装コストが大きくなるという問題がある。

また、一つのＮＡＮＤフラッシュメモリをＳＬＣモードとＭＬＣモードとで領域を分けて、ひとつのｅＭＭＣとして使用するような例もあるが、この場合はそれぞれに完全に独立したＮＡＮＤ特性を得ることは難しく、それぞれに要求されるＮＡＮＤ特性を完全に満たすメモリデバイスとすることが難しいという問題がある。

特開２００７−２２６３８０号公報

本発明は、異なるメモリセル構成を持つ複数種類の不揮発性メモリの特性を最大限に活用できると共に、小型化が可能な半導体記憶装置を提供する。

本発明の一実施態様の半導体記憶装置は、第１のメモリセル構成を持つ第１の不揮発性メモリと、第２のメモリセル構成を持つ第２の不揮発性メモリと、前記第１の不揮発性メモリを制御する第１の制御部と、前記第２の不揮発性メモリを制御する第２の制御部を有するコントローラと、前記コントローラに接続され、外部と前記コントローラとの間で信号の授受を行うための入出力バスとを具備し、前記入出力バスを介して入力される信号に応じて、前記コントローラは、前記第１の制御部による前記第１の不揮発性メモリへのアクセス、あるいは前記第２の制御部による前記第２の不揮発性メモリへのアクセスの少なくともいずれかを行うことを特徴とする。

本発明の他の実施態様の半導体記憶装置は、第１のメモリセル構成を持つ第１の不揮発性メモリと、第２のメモリセル構成を持つ第２の不揮発性メモリと、前記第１の不揮発性メモリを制御する第１のコントローラと、前記第２の不揮発性メモリを制御する第２のコントローラと、前記第１のコントローラと前記第２のコントローラに接続され、外部と前記第１のコントローラとの間、及び外部と前記第２のコントローラとの間で信号の授受を行うための共通の入出力バスとを具備し、前記入出力バスを介して入力される信号に応じて、前記第１のコントローラは前記第１の不揮発性メモリにアクセスし、前記第２のコントローラは前記第２の不揮発性メモリにアクセスすることを特徴とする。

本発明によれば、異なるメモリセル構成を持つ複数種類の不揮発性メモリの特性を最大限に活用できると共に、小型化が可能な半導体記憶装置を提供することが可能である。

本発明の第１実施形態の組込み型マルチメディアカードの構成を示すブロック図である。第１の実施形態の組込み型マルチメディアカードにおけるコントローラのブロック図である。本発明の第２実施形態の組込み型マルチメディアカードの構成を示すブロック図である。本発明の第３実施形態の組込み型マルチメディアカードの構成を示すブロック図である。

以下、図面を参照して本発明の実施形態について説明する。ここでは、半導体記憶装置として組込み型マルチメディアカード（ｅＭＭＣ（Embedded ＭＭＣ））（以下、組込み型カードと記す）を例に取る。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

［第１実施形態］
まず、本発明の第１実施形態の組込み型カードについて説明する。

図１は、第１実施形態の組込み型カードの構成を示すブロック図である。

図に示すように、組込み型カード（デバイスパッケージ）１０は、ＮＡＮＤフラッシュメモリ１１、ＮＡＮＤフラッシュメモリ１２、及びコントローラ１３を有する。ＮＡＮＤフラッシュメモリ１１とＮＡＮＤフラッシュメモリ１２は、メモリセル構成またはメモリセル特性が異なる。すなわち、ＮＡＮＤフラッシュメモリ１１と１２は、ページサイズ、ブロック内ページ数、及びメモリセル当たりの記録可能ビット数が異なり、また書き込み性能、セル信頼性が異なる。例えば、ＮＡＮＤフラッシュメモリ１１は、メモリセルがＳＬＣからなる小容量のメモリ（例えば、１ＧＢ）であり、ＮＡＮＤフラッシュメモリ１２は、メモリセルがＭＬＣからなる大容量のメモリ（例えば、１６ＧＢ）である。

コントローラ１３は、ＮＡＮＤフラッシュメモリ１１，１２の動作を制御する。コントローラ１３には、２つの制御部、すなわちコントローラファンクション（１）１３Ａとコントローラファンクション（２）１３Ｂが内蔵されている。コントローラファンクション（１）１３ＡはＮＡＮＤバス（または信号バス）１４を介してＮＡＮＤフラッシュメモリ１１を制御し、コントローラファンクション（２）１３ＢはＮＡＮＤバス（または信号バス）１５を介してＮＡＮＤフラッシュメモリ１２を制御する。コントローラ１３は、一つの半導体チップ（コントローラチップ）から構成されていてもよいし、他の回路が形成された半導体チップ上に形成されていてもよい。

組込み型カード１０は、ホスト機器に備えられたカード挿入部に必要に応じて挿入され、ホスト機器との間でカードバス（または入出力バス、信号ピン）１６を介して信号の授受を行う。信号の授受を行う場合、組込み型カード１０とホスト機器とはカードバス１６で接続されており、ホスト機器からは１つのカードバス１６を通して２つのＮＡＮＤフラッシュメモリ１１，１２が存在するものとして認識される。すなわち、ホスト機器からは共通のバスを通して２つのメモリデバイスが存在するものとして見える。なお、ホスト機器としては、例えば、デジタルカメラ、携帯電話機、及びパーソナルコンピュータなどの携帯型電子機器がある。

コントローラ１３はＮＡＮＤフラッシュメモリ１１，１２の異なる特性を活かして、コントローラファンクション（１）によりＮＡＮＤフラッシュメモリ１１を、細かい書き込みサイズでの高速なランダムアドレス書き込みと高信頼性が必要なホストシステムの制御データなどの保存に使用する。また、コントローラ１３は、コントロールファンクション（２）によりＮＡＮＤフラッシュメモリ１２を、大容量が必要でシーケンシャルファイルライトが中心となるマルチメディアコンテンツなどの保存に使用する。

図２に、コントローラ１３の構成を示すブロック図を示す。コントローラ１３は、ＭＰＵ２１、ＲＯＭ２２、ＲＡＭ２３、カードインタフェース（１）２４Ａ、カードインタフェース（２）２４Ｂ、ＮＡＮＤインタフェース（１）２５Ａ、及びＮＡＮＤインタフェース（２）２５Ｂを含む。カードインタフェース２４Ａ，２４Ｂは、外部のホスト機器とコントローラ１３との間のインタフェース処理を行う。カードインタフェース２４Ａは、コントローラファンクション（１）用として配置されており、ホスト機器との間で授受される信号を保持するレジスタ（１）を持つ。カードインタフェース２４Ｂは、コントローラファンクション（２）用として配置されており、ホスト機器との間で授受される信号を保持するレジスタ（２）を持つ。

ＭＰＵ２１は、組込み型カード１０における動作を制御する。詳述すると、ＭＰＵ２１は、書き込みコマンド、読み出しコマンド、及び消去コマンドをホスト機器から受け取り、ＮＡＮＤフラッシュメモリ１１，１２に対して所定の処理を実行する。ホスト機器から入力される各種のコマンドを処理するＭＰＵ２１は１つであり、１つのＭＰＵ２１でコントローラファンクション（１）１３Ａとコントローラファンクション（２）１３Ｂの２つのファンクションを処理する。

ＲＯＭ２２は、ＭＰＵ用のファームウェア（制御プログラム）、及び固定データなどを格納する。ＲＡＭ２３は、各種の変換テーブルや変数などを格納すると共に、ＭＰＵ２１のワークエリアとして使用される。ＮＡＮＤインタフェース２５Ａ，２５Ｂは、コントローラ１３とＮＡＮＤフラッシュメモリ１１，１２との間のインタフェース処理を行う。

このような構成を有する組込み型カード１０では、２つのコントローラファンクション（１），（２）により、ページサイズ、ブロック内ページ数、メモリセル当たりの記録可能ビット数、書き込み性能、及びセル信頼性が異なる２つのＮＡＮＤフラッシュメモリ１１，１２にそれぞれ適した制御を行うことが可能である。

第１実施形態によれば、異なるメモリセル構成を持つ複数種類の不揮発性メモリ、すなわちメモリセルがＳＬＣからなる小容量のＮＡＮＤフラッシュメモリ１１や、メモリせるがＭＬＣからなる大容量のＮＡＮＤフラッシュメモリ１２におけるＮＡＮＤメモリとしての特性を最大限に活用することができる。さらに、小型化かつ低コストが可能な組込み型カードを形成することができる。

［第２実施形態］
次に、本発明の第２実施形態の組込み型カードについて説明する。第１実施形態ではコントローラ１３とＮＡＮＤフラッシュメモリ１１，１２との間にそれぞれ２つのＮＡＮＤインタフェース２５Ａ，２５Ｂが設けられていたが、この第２実施形態では１つのＮＡＮＤインタフェースと共通のＮＡＮＤバスを配置する。

図３は、第２実施形態の組込み型カードの構成を示すブロック図である。

図に示すように、コントローラ１３は、コントローラ１３とＮＡＮＤフラッシュメモリ１１，１２との間のインタフェースとして、ＮＡＮＤインタフェース２５を有する。さらに、ＮＡＮＤインタフェース２５とＮＡＮＤフラッシュメモリ１１，１２との間には信号の授受を行うためのＮＡＮＤバス１７が配置されている。ＮＡＮＤバス１７はＮＡＮＤフラッシュメモリ１１，１２で共通化されているが、各ＮＡＮＤフラッシュメモリ１１，１２に対するチップイネーブル信号は別々になっている。ＮＡＮＤフラッシュメモリ１１を動作可能状態にするチップイネーブル信号ＣＥ１と、ＮＡＮＤフラッシュメモリ１２を動作可能状態にするチップイネーブル信号ＣＥ２を制御することにより、１つのＮＡＮＤバス（チップイネーブル信号を除く）でそれぞれのＮＡＮＤフラッシュメモリ１１，１２を制御することが可能である。

前記構成を有する第２実施形態では、コントローラ１３のピン数を少なくすることができ、これによりコントローラ１３のチップサイズを小さくすることができる。その他の構成及び効果は前述した第１実施形態と同様である。

［第３実施形態］
次に、本発明の第３実施形態の組込み型カードについて説明する。この第３実施形態では、コントローラファンクション（１），（２）をそれぞれ有する２つのコントローラチップを備える。

図４は、第３実施形態の組込み型カードの構成を示すブロック図である。

図に示すように、組込み型カード１０は、２つのコントローラ２６，２７、及びＮＡＮＤフラッシュメモリ１１，１２を有する。コントローラ２６はコントローラファンクション（１）を有し、コントローラ２７はコントローラファンクション（２）を有する。コントローラ２６，２７は、別々の半導体チップ（コントローラチップ）で構成されている。

この第３実施形態では、コントローラチップが２つになるため、コストとしては第１実施形態よりも上昇するが、それぞれのコントローラ２６，２７の機能はシンプルな構成となり、開発、設計、及び製造が容易である。その他の構成及び効果は前述した第１実施形態と同様である。

なお、第１〜３実施形態では、メモリセルがＳＬＣからなる小容量のＮＡＮＤフラッシュメモリ１１と、メモリセルがＭＬＣからなる大容量のＮＡＮＤフラッシュメモリ１２とを組込み型メモリデバイスのメモリとして構成する例を説明したが、これらメモリ１１，１２を以下のような組み合わせに換えても本発明は適用可能である。

（１）ラージブロックタイプのＮＡＮＤメモリと、スモールブロックタイプのＮＡＮＤメモリ
（２）メモリセルがＭＬＣからなる大ページ長（例えば、８ＫＢ）を有するＮＡＮＤフラッシュメモリと、メモリセルがＭＬＣからなる小ページ長（例えば、２ＫＢ）を有するＮＡＮＤフラッシュメモリ
（３）メモリセルがＭＬＣからなり、１メモリセル当たり４値を記録可能なＮＡＮＤフラッシュメモリと、メモリセルがＭＬＣからなり、１メモリセル当たり８値を記録可能なＮＡＮＤフラッシュメモリ
（４）ＮＡＮＤフラッシュメモリ以外の不揮発性メモリ（例えば、強誘電体メモリ（ＲｅＲＡＭ）など）とＮＡＮＤフラッシュメモリ
また、実施形態では、コントローラ内蔵組込み型のマルチメディアカードの例を示したが、他のホストＩＦ規格のデバイス、例えばコントローラ内蔵組込み型のＳＤメモリカード（ｅＳＤ）等にも応用が可能である。

以上述べたように本発明の実施形態によれば、異なるメモリセル構成を持つ複数種類の不揮発性メモリの特性を最大限に活用可能な半導体記憶装置を、小型かつ低コストで実現できる。

なお、前述した各実施形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。さらに、前述した各実施形態には種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。

１０…組込み型カード、１１…ＮＡＮＤフラッシュメモリ、１２…ＮＡＮＤフラッシュメモリ、１３…コントローラ、１３Ａ…コントローラファンクション（１）、１３Ｂ…コントローラファンクション（２）、１４…ＮＡＮＤバス、１５…ＮＡＮＤバス、１６…カードバス、１７…カードバス、２１…ＭＰＵ、２２…ＲＯＭ、２３…ＲＡＭ、２４Ａ…カードインタフェース（１）、２４Ｂ…カードインタフェース（２）、２５…ＮＡＮＤインタフェース、２５Ａ…ＮＡＮＤインタフェース（１）、２５Ｂ…ＮＡＮＤインタフェース（２）、２６…コントローラ、２７…コントローラ。

Claims

第１のメモリセル構成を持つ第１の不揮発性メモリと、
第２のメモリセル構成を持つ第２の不揮発性メモリと、
前記第１の不揮発性メモリを制御する第１の制御部と、前記第２の不揮発性メモリを制御する第２の制御部を有するコントローラと、
前記コントローラに接続され、外部と前記コントローラとの間で信号の授受を行うための入出力バスとを具備し、
前記入出力バスを介して入力される信号に応じて、前記コントローラは、前記第１の制御部による前記第１の不揮発性メモリへのアクセス、あるいは前記第２の制御部による前記第２の不揮発性メモリへのアクセスの少なくともいずれかを行うことを特徴とする半導体記憶装置。
第１のメモリセル構成を持つ第１の不揮発性メモリと、
第２のメモリセル構成を持つ第２の不揮発性メモリと、
前記第１の不揮発性メモリを制御する第１のコントローラと、
前記第２の不揮発性メモリを制御する第２のコントローラと、
前記第１のコントローラと前記第２のコントローラに接続され、外部と前記第１のコントローラとの間、及び外部と前記第２のコントローラとの間で信号の授受を行うための共通の入出力バスとを具備し、
前記入出力バスを介して入力される信号に応じて、前記第１のコントローラは前記第１の不揮発性メモリにアクセスし、前記第２のコントローラは前記第２の不揮発性メモリにアクセスすることを特徴とする半導体記憶装置。
前記コントローラは一つの半導体チップで構成されることを特徴とする請求項１に記載の半導体記憶装置。
前記第１の不揮発性メモリ及び前記第２の不揮発性メモリと前記コントローラとの間は共通の信号バスにより接続されることを特徴とする請求項１または３に記載の半導体記憶装置。
前記第１のメモリセル構成と前記第２のメモリセル構成との違いは、ページサイズ、ブロック内ページ数、１メモリセル当たりの記憶情報量の少なくともいずれかであることを特徴とする請求項１乃至４のいずれかに記載の半導体記憶装置。