JP2010170591A - 不揮発性半導体記憶装置及びその駆動方法 - Google Patents
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Abstract
【課題】電荷蓄積型のメモリセルの繰り返し動作信頼性を向上させた不揮発性半導体記憶装置及びその駆動方法を提供する。
【解決手段】チャネルと前記チャネルの両側に設けられたソース・ドレイン領域とを有する半導体層と、前記チャネル上に設けられた第１絶縁膜及び前記第１絶縁膜上に設けられた電荷蓄積層を有する積層構造体と、前記積層構造体上に設けられたゲート電極と、を有するメモリセルと、前記半導体層よりも前記ゲート電極の電位を低くしてデータの書き込み及び消去のいずれか一方を行う第１パルスを前記半導体層と前記ゲート電極との間に印加し、前記第１パルスの印加の回数に基づいて、前記半導体層よりも前記ゲート電極の電位を高くして前記積層構造体へ電子を注入する第２パルスを前記半導体層と前記ゲート電極との間に印加する駆動部と、を備えたことを特徴とする不揮発性半導体記憶装置を提供する。
【選択図】図１
【解決手段】チャネルと前記チャネルの両側に設けられたソース・ドレイン領域とを有する半導体層と、前記チャネル上に設けられた第１絶縁膜及び前記第１絶縁膜上に設けられた電荷蓄積層を有する積層構造体と、前記積層構造体上に設けられたゲート電極と、を有するメモリセルと、前記半導体層よりも前記ゲート電極の電位を低くしてデータの書き込み及び消去のいずれか一方を行う第１パルスを前記半導体層と前記ゲート電極との間に印加し、前記第１パルスの印加の回数に基づいて、前記半導体層よりも前記ゲート電極の電位を高くして前記積層構造体へ電子を注入する第２パルスを前記半導体層と前記ゲート電極との間に印加する駆動部と、を備えたことを特徴とする不揮発性半導体記憶装置を提供する。
【選択図】図１
Description
本発明は、不揮発性半導体記憶装置及びその駆動方法に関する。
従来のフラッシュメモリでは、情報を記憶させる電荷保持層として導電性のポリシリコンからなる浮遊ゲートを使用しているが、さらに高性能な次世代フラッシュメモリとして、絶縁性の電荷保持層を有するメモリが検討されている。
例えば、電荷保持層として絶縁性の窒化シリコンを用いたＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）構造のメモリは、浮遊ゲートの代わりに窒化シリコンのような電荷蓄積層を用いることで、従来の浮遊ゲート型メモリにおいて問題となっていた隣接セル間干渉や、トンネル絶縁膜の欠陥による保持データの破損などが低減されると考えられている。
しかしながら、ＭＯＮＯＳ型メモリのような絶縁性の電荷蓄積層を有する不揮発性半導体記憶装置を実用化するにあたり、繰り返し動作の信頼性が低いことが問題となっている（例えば、非特許文献１参照）。すなわち、繰り返し印加される書き込み及び消去動作のストレスによって、メモリセルにおいて絶縁破壊が発生する。また、絶縁性の電荷蓄積層を有するSilicon-Oxide-Nitride-Oxide-Silicon構造のメモリ（例えば、非特許文献２参照）や、電荷蓄積層としてナノクリスタルを用いるメモリ（例えば、非特許文献３参照）においても、同様の絶縁破壊が発生し、繰り返し動作の信頼性が問題である。
なお、浮遊ゲート型の不揮発性半導体記憶装置において、チャネル電流が流れない状態にてゲート絶縁膜に電圧ストレスを印加して、ゲート絶縁膜にトラップされていた電子を浮遊ゲート側に引き抜くことによって書き込み特性を回復させる技術が開示されている（例えば、特許文献１）。
"Nitride Engineering and The Effect of Interface on Charge Trap Flash Performance and Reliability", IEEE CFP08RPS-CDR 46th Annual International Reliability Physics Symposium Proceedings, Phoenix, pp.406-410, 2008.
"Polarity-Dependent Device Degradation in SONOS Transistors Due to Gate Conduction under Nonvolatile Memory Operations", IEEE Transactions on Device and Materials Reliability, vol.6 No.2, pp.334-342 June 2006.
"Performance and Reliability Features of Advanced Nonvolatile Memories Based on Discrete Traps (Silicon Nanocrystals, SONOS)", IEEE Transactions on Device and Materials Reliability, vol.4 No.3, pp.377-389, September 2004.
本発明は、電荷蓄積型のメモリセルの繰り返し動作信頼性を向上させた不揮発性半導体記憶装置及びその駆動方法を提供する。
本発明の一態様によれば、チャネルと前記チャネルの両側に設けられたソース領域及びドレイン領域とを有する半導体層と、前記チャネルの上に設けられた第１絶縁膜と、前記第１絶縁膜の上に設けられた電荷蓄積層と、を有する積層構造体と、前記積層構造体の上に設けられたゲート電極と、を有するメモリセルと、前記半導体層よりも前記ゲート電極の電位を低くしてデータの書き込み及び消去のいずれか一方を行う第１パルスを前記半導体層と前記ゲート電極との間に印加し、前記第１パルスの印加の回数に基づいて、前記半導体層よりも前記ゲート電極の電位を高くして前記積層構造体へ電子を注入する第２パルスを前記半導体層と前記ゲート電極との間に印加する駆動部と、を備えたことを特徴とする不揮発性半導体記憶装置が提供される。
本発明の他の一態様によれば、チャネルと前記チャネルの両側に設けられたソース領域及びドレイン領域とを有する半導体層と、前記チャネルの上に設けられた第１絶縁膜と、前記第１絶縁膜の上に設けられた電荷蓄積層と、を有する積層構造体と、前記積層構造体の上に設けられたゲート電極と、を有するメモリセルと、前記半導体層よりも前記ゲート電極の電位を低くしてデータの書き込み及び消去のいずれか一方を行う第１パルスを前記半導体層と前記ゲート電極との間に印加し、予め定められた時間に基づいて、前記半導体層よりも前記ゲート電極の電位を高くして前記積層構造体へ電子を注入する第２パルスを前記半導体層と前記ゲート電極との間に印加する駆動部と、を備えたことを特徴とする不揮発性半導体記憶装置が提供される。
本発明の他の一態様によれば、チャネルと前記チャネルの両側に設けられたソース領域及びドレイン領域とを有する半導体層と、前記チャネルの上に設けられた第１絶縁膜と、前記第１絶縁膜の上に設けられた電荷蓄積層と、を有する積層構造体と、前記積層構造体電荷蓄積層の上に設けられたゲート電極と、を有するメモリセルと、起動信号が入力される入力部と、前記半導体層よりも前記ゲート電極の電位を低くしてデータの書き込み及び消去のいずれか一方を行う第１パルスを前記半導体層と前記ゲート電極との間に印加し、前記入力部に入力された前記起動信号に基づいて、前記半導体層よりも前記ゲート電極の電位を高くして前記積層構造体へ電子を注入する第２パルスを前記半導体層と前記ゲート電極との間に印加する駆動部と、を備えたことを特徴とする不揮発性半導体記憶装置が提供される。
本発明の他の一態様によれば、チャネルと前記チャネルの両側に設けられたソース領域及びドレイン領域とを有する半導体層と、前記チャネルの上に設けられた第１絶縁膜及び前記第１絶縁膜の上に設けられた電荷蓄積層を有する積層構造体と、前記電荷蓄積層の上に設けられたゲート電極と、を有するメモリセルを有する不揮発性半導体記憶装置の駆動方法であって、前記半導体層よりも前記ゲート電極の電位を低くしてデータの書き込み及び消去のいずれか一方を行う第１パルスを前記半導体層と前記ゲート電極との間に印加し、前記第１パルスの印加の回数に基づいて、前記半導体層よりも前記ゲート電極の電位を高くして前記積層構造体へ電子を注入する第２パルスを前記半導体層と前記ゲート電極との間に印加することを特徴とする不揮発性半導体記憶装置の駆動方法が提供される。
本発明の他の一態様によれば、チャネルと前記チャネルの両側に設けられたソース領域及びドレイン領域とを有する半導体層と、前記チャネルの上に設けられた第１絶縁膜及び前記第１絶縁膜の上に設けられた電荷蓄積層を有する積層構造体と、前記電荷蓄積層の上に設けられたゲート電極と、を有するメモリセルを有する不揮発性半導体記憶装置の駆動方法であって、前記半導体層よりも前記ゲート電極の電位を低くしてデータの書き込み及び消去のいずれか一方を行う第１パルスを前記半導体層と前記ゲート電極との間に印加し、前記第１パルスの印加の回数に基づいて、前記半導体層よりも前記ゲート電極の電位を高くして前記積層構造体へ電子を注入する第２パルスを前記半導体層と前記ゲート電極との間に印加することを特徴とする不揮発性半導体記憶装置の駆動方法が提供される。
本発明によれば、電荷蓄積型のメモリセルの繰り返し動作信頼性を向上させた不揮発性半導体記憶装置及びその駆動方法が提供される。
以下、本発明の実施の形態について図面を参照して詳細に説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１の実施の形態）
図１は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式図である。
すなわち、同図は、本発明の第１の実施形態に係る不揮発性半導体記憶装置１０１のメモリセルの構成を模式的断面図として例示しており、１つのトランジスタ型メモリセルを表している。
図１は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式図である。
すなわち、同図は、本発明の第１の実施形態に係る不揮発性半導体記憶装置１０１のメモリセルの構成を模式的断面図として例示しており、１つのトランジスタ型メモリセルを表している。
図１に表したように、本実施形態に係る不揮発性半導体記憶装置１０１は、チャネル１ａとチャネル１ａの両側に設けられたソース領域２ａ及びドレイン領域２ｂとを有する半導体層１を有す。そして、半導体層１の上には、電荷蓄積層３Ｂを含む積層構造体（積層絶縁膜）３が設けられている。そして、積層構造体３の上にゲート電極４が設けられている。積層構造体３は、電荷蓄積層３Ｂと、電荷蓄積層３Ｂと半導体層１との間に設けられた第１絶縁膜３Ａと、電荷蓄積層３Ｂとゲート電極４との間に設けられた第２絶縁膜３Ｃと、を有する。
そして、このような構造を有するメモリセル８に、駆動部２０が接続されている。駆動部２０は、半導体層１及びゲート電極４に接続され、半導体層１及びゲート電極４との間に印加される電圧を供給する出力部２１と、出力部２１に接続された制御部２２と、を有する。
第１絶縁膜３Ａには、例えば厚さ４ｎｍのＳｉＯ２膜が用いられる。そして、電荷蓄積層３Ｂとしては、例えば厚さ５ｎｍのＳｉ３Ｎ４膜が用いられる。そして、第２絶縁膜３Ｃには、例えば厚さ１７ｎｍのＡｌ２Ｏ３膜が用いられる。第１絶縁膜３Ａは例えばトンネル絶縁膜であり、第２絶縁膜３Ｃは例えばブロック絶縁膜である。そして、ゲート電極４には、ｎ＋ポリシリコンを用いることができる。すなわち、本具体例のメモリセル８は、ＭＯＮＯＳ型のメモリセルである。
なお、不揮発性半導体記憶装置１０１は、第１絶縁膜３Ａと第２絶縁膜３Ｃとの間の界面に電荷を捕獲する界面トラップ型の不揮発性半導体記憶装置とすることもできる。この場合は絶縁膜と絶縁膜との間の界面が電荷蓄積層３Ｂとみなされる。
さらには、電荷蓄積層３Ｂの内部や、第１絶縁膜３Ａと電荷蓄積層３Ｂとの間の界面、並びに、電荷蓄積層３Ｂと第２絶縁膜３Ｃとの間の界面に、電荷を捕獲するナノドット（ナノクリスタル）が埋め込まれた構造のナノドット層を有する不揮発性半導体記憶装置とすることもできる。また、電荷蓄積層３Ｂをナノドット層としてもよい。なお上記のナノドットとは、シリコンやゲルマニウム、あるいは有機物や金属の粒状物のことで、サイズが０．５ｎｍから３ｎｍである。ナノドットは、１つのメモリセルの中に十分な個数を収めるために、できるだけ小さな粒状物であることが望ましく、そのサイズは０．５ｎｍから２ｎｍであることが望ましい。
電荷蓄積層３Ｂは、注入された電荷を捕獲する機能を有す。電荷蓄積層３Ｂは、例えば、離散トラップを有する。離散トラップは空間的に分布しており、電荷蓄積層３Ｂ中に、または、電荷蓄積層３Ｂの半導体層１の側（すなわち、第１絶縁膜３Ａの側）の界面付近、または、電荷蓄積層３Ｂの第２絶縁膜３Ｃの側の界面付近に分布している。電荷蓄積層３Ｂには、例えば窒化シリコン膜を用いることができ、また、離散トラップの密度が高い金属酸化膜などを用いることもできる。また、離散トラップを有する複数の材料を積層して電荷蓄積層３Ｂを構成することも可能である。さらに、電荷蓄積層３Ｂには、電荷蓄積層３Ｂの中に離散トラップを有していない絶縁層を適用することもできる。
図１に例示したように、不揮発性半導体記憶装置１０１は、積層構造体３によって構成されたメモリセル８を有するＭＯＮＯＳ型の不揮発性半導体記憶装置である。なお、ＳＯＮＯＳ型(Semiconductor-Oxide-Nitride-Oxide-Semiconductor)型としても良い。
ただし、後述するように第２絶縁膜３Ｃを省略することもでき、すなわち、ＭＮＯＳ(Metal-Nitride-Oxide-Semiconductor)型構造の不揮発性半導体記憶装置とすることもできる。以下では、図１に例示したＭＯＮＯＳ型構造を例にして説明する。
上記において、第１絶縁膜３ＡにＳｉＯ２膜を用い、電荷蓄積層３ＢにＳｉ３Ｎ４膜を用い、第２絶縁膜３ＣにＡｌ２Ｏ３膜を用いた例を説明したが、これらに用いる材料は任意である。
電荷蓄積層３Ｂには、例えば、窒化シリコン（Ｓｉ３Ｎ４）、酸窒化シリコン（ＳｉＯＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸窒化アルミニウム（ＡｌＯＮ）、ハフニア（ＨｆＯ２）、ハフニウム・アルミネート（ＨｆＡｌＯ３）、窒化ハフニア（ＨｆＯＮ）、窒化ハフニウム・アルミネート（ＨｆＡｌＯＮ）、ハフニウム・シリケート（ＨｆＳｉＯ）、窒化ハフニウム・シリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ２Ｏ３）及びランタン・アルミネート（ＬａＡｌＯ３）等を用いることができる。また、電荷蓄積層３Ｂには、これらの材料から選択された少なくともいずれかの材料の層を積層した構造を用いることもできる。
また、第１絶縁膜３Ａには、例えば、酸化シリコン（ＳｉＯ２）窒化シリコン（Ｓｉ３Ｎ４）、酸窒化シリコン（ＳｉＯＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸窒化アルミニウム（ＡｌＯＮ）、ハフニア（ＨｆＯ２）、ハフニウム・アルミネート（ＨｆＡｌＯ３）、窒化ハフニア（ＨｆＯＮ）、窒化ハフニウム・アルミネート（ＨｆＡｌＯＮ）、ハフニウム・シリケート（ＨｆＳｉＯ）、窒化ハフニウム・シリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ２Ｏ３）及びランタン・アルミネート（ＬａＡｌＯ３）等を用いることができる。また、電荷蓄積層３Ｂには、これらの材料から選択された少なくともいずれかの材料の層を積層した構造を用いることもできる。
また、第２絶縁膜３Ｃには、例えば、酸窒化シリコン（ＳｉＯＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸窒化アルミニウム（ＡｌＯＮ）、ハフニア（ＨｆＯ２）、ハフニウム・アルミネート（ＨｆＡｌＯ３）、窒化ハフニア（ＨｆＯＮ）、窒化ハフニウム・アルミネート（ＨｆＡｌＯＮ）、ハフニウム・シリケート（ＨｆＳｉＯ）、窒化ハフニウム・シリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ２Ｏ３）及びランタン・アルミネート（ＬａＡｌＯ３）、ランタンアルミシリケート（ＬａＡｌＳｉＯ）等を用いることができる。また、電荷蓄積層３Ｂの場合と同様に、また、第２絶縁膜３Ｃにはこれらの材料から選択された少なくともいずれかの材料の層を積層した構造を用いることもできる。
また、半導体層１には、シリコン、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ等の各種の半導体基板を用いることができる。さらに、半導体層１には、ＳＯＩ(Silicon on Insulator)層やＧＯＩ(Germanium on Insulator)層及びＳＧＯＩ層等を用いることもできる。
また、メモリセル８は、例えば半導体層１の主面が基板の主面と交差する縦型の構造を有することもできる。
なお、本実施形態に係る不揮発性半導体記憶装置１０１において、導電型は任意である。以下では不揮発性半導体記憶装置１０１がＮチャネル型のメモリセル８を有する場合として説明する。
すなわち、積層構造体３の上にゲート電極４が形成され、例えばゲート電極４をマスクとして、Ｐ型の半導体層１にＮ型の不純物をイオン注入することにより、半導体層１においてＮ型のソース領域２ａ及びドレイン領域２ｂが形成される。そして、ソース領域２ａとドレイン領域２ｂとの間の半導体層１にチャネル１ａが形成される。
なお、本実施形態に係る不揮発性半導体記憶装置１０１は、Ｎチャネル型に限らず、Ｐチャネル型にも適用可能である。その際、ソース領域２ａ及びドレイン領域２ｂと半導体層１との不純物が逆極性となる。
なお、本実施形態に係る不揮発性半導体記憶装置１０１は、Ｎチャネル型に限らず、Ｐチャネル型にも適用可能である。その際、ソース領域２ａ及びドレイン領域２ｂと半導体層１との不純物が逆極性となる。
以下、本実施形態に係る不揮発性半導体記憶装置１０１の動作、及び、本発明の実施形態に係る不揮発性半導体記憶装置の駆動方法に関して説明する。以下の動作及び駆動方法は、駆動部２０によって実現される。
なお、以下では、メモリセル８へのデータの書き込みが、半導体層１の電位よりもゲート電極４の電位が高い場合に行われ、メモリセル８に書き込まれたデータの消去が、半導体層１の電位よりもゲート電極４の電位が低い場合に行われるものとして説明する。すなわち、例えば、データの書き込みが電荷蓄積層３Ｂへの電子の注入と捕獲であり、データの消去が電荷蓄積層３Ｂへの正孔の注入と捕獲である場合として説明する。また、以下では、半導体層１を基準にした時のゲート電極４の電位をゲート電圧Ｖｇとする。
図２は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の動作を例示するフローチャート図である。
図３は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の動作を例示する模式図である。
図２に表したように、不揮発性半導体記憶装置１０１においては、まず、メモリセル８へデータ書き込みを行う（ステップＳ１１０）。すなわち、書き込み動作が行われる。
すなわち、図３に表したように、不揮発性半導体記憶装置１０１のメモリセル８において、半導体層１の電位よりも電位が高い書き込みパルスＰｗ（第３パルスＰ３）がゲート電極４に印加される。すなわち、正極性の書き込みパルスＰｗがゲート電極４に印加される。書き込みパルスＰｗの電圧（書き込みパルス電圧Ｖｗ）は例えば１０Ｖ〜３０Ｖであり、また、書き込みパルスＰｗの印加の時間（書き込みパルス時間幅Ｔｗ）は１０μｓ〜１００μｓである。ただし、本発明において、書き込みパルスＰｗにおける電圧と印加の時間は任意である。これにより、不揮発性半導体記憶装置１０１に所望のデータが記憶される。
図３は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の動作を例示する模式図である。
図２に表したように、不揮発性半導体記憶装置１０１においては、まず、メモリセル８へデータ書き込みを行う（ステップＳ１１０）。すなわち、書き込み動作が行われる。
すなわち、図３に表したように、不揮発性半導体記憶装置１０１のメモリセル８において、半導体層１の電位よりも電位が高い書き込みパルスＰｗ（第３パルスＰ３）がゲート電極４に印加される。すなわち、正極性の書き込みパルスＰｗがゲート電極４に印加される。書き込みパルスＰｗの電圧（書き込みパルス電圧Ｖｗ）は例えば１０Ｖ〜３０Ｖであり、また、書き込みパルスＰｗの印加の時間（書き込みパルス時間幅Ｔｗ）は１０μｓ〜１００μｓである。ただし、本発明において、書き込みパルスＰｗにおける電圧と印加の時間は任意である。これにより、不揮発性半導体記憶装置１０１に所望のデータが記憶される。
この後、メモリセル８に記憶されたデータが任意の保持期間Ｔｈに渡って保持される（ステップＳ１２０）。
この時、図３に表したように、保持期間Ｔｈにおけるゲート電圧Ｖｇは、書き込みパルス電圧Ｖｗよりも低い電圧とされ、本具体例では０Ｖである。ただし、上記の保持期間Ｔｈにおけるゲート電圧Ｖｇは、書き込まれたデータに実質的に影響を与えない電圧であれば良く、メモリセル８の設計によって所定の値に定められる。例えば、保持期間Ｔｈにおけるゲート電圧Ｖｇの絶対値は、書き込みパルス電圧Ｖｗの絶対値及び後述する消去パルス電圧Ｖｅの絶対値よりも低く設定される。
この時、図３に表したように、保持期間Ｔｈにおけるゲート電圧Ｖｇは、書き込みパルス電圧Ｖｗよりも低い電圧とされ、本具体例では０Ｖである。ただし、上記の保持期間Ｔｈにおけるゲート電圧Ｖｇは、書き込まれたデータに実質的に影響を与えない電圧であれば良く、メモリセル８の設計によって所定の値に定められる。例えば、保持期間Ｔｈにおけるゲート電圧Ｖｇの絶対値は、書き込みパルス電圧Ｖｗの絶対値及び後述する消去パルス電圧Ｖｅの絶対値よりも低く設定される。
なお、この保持期間Ｔｈの時間の長さは、不揮発性半導体記憶装置１０１の使用状態によって定められるものであり、任意である。また、場合によっては、このデータの保持のステップＳ１２０は省略され、上記のステップＳ１１０から直接以下のステップＳ１３０に移行する場合があっても良い。
そして、保持しているデータを書き換えたり消去したりする時に、例えば、所定のトリガを得て、次のステップに進行し、メモリセル８へのデータ消去を行う（ステップＳ１３０）。すなわち、消去動作を行う。これは、メモリセル８に一度書き込まれたデータを消去する動作であり、例えば、メモリセル８に新しいデータを書き込む等の前に実行される動作である。
この時、図３に表したように、半導体層１の電位よりも電位が低い消去パルスＰｅ（第１パルスＰ１）がゲート電極４に印加される。すなわち、負極性の消去パルスＰｅがゲート電極４に印加される。消去パルスＰｅの電圧（消去パルス電圧Ｖｅ）は例えば−１０Ｖ〜−３０Ｖであり、またその印加の時間（消去パルス時間幅Ｔｅ）は１ｍｓ〜１０ｍｓである。ただし、本発明において、消去パルスＰｅにおける電圧と印加の時間は任意である。これにより、不揮発性半導体記憶装置１０１に記憶されたデータが消去され、例えば新しいデータを書き込む準備がなされる。
この時、図３に表したように、半導体層１の電位よりも電位が低い消去パルスＰｅ（第１パルスＰ１）がゲート電極４に印加される。すなわち、負極性の消去パルスＰｅがゲート電極４に印加される。消去パルスＰｅの電圧（消去パルス電圧Ｖｅ）は例えば−１０Ｖ〜−３０Ｖであり、またその印加の時間（消去パルス時間幅Ｔｅ）は１ｍｓ〜１０ｍｓである。ただし、本発明において、消去パルスＰｅにおける電圧と印加の時間は任意である。これにより、不揮発性半導体記憶装置１０１に記憶されたデータが消去され、例えば新しいデータを書き込む準備がなされる。
そして、上記の書き込み動作のステップＳ１１０と消去動作のステップＳ１３０とが繰り返される。なお、この時、上記のデータの保持のステップＳ１２０も一緒に繰り返される。
そして、本実施形態に係る不揮発性半導体記憶装置１０１の動作及び駆動方法においては、上記の消去動作のステップＳ１３０が繰り返して行われる回数が一定の回数に到達した時に、半導体層１に対してゲート電極４の電位が正となる回復パルスＰｒを半導体層１とゲート電極４との間に印加する（ステップＳ１５０）。
例えば、本具体例では、図２に表したように、初期状態において回数ｎを０としておく（ステップＳ１０５）。回数ｎは、上記の書き込み動作（ステップＳ１１０）及び消去動作（ステップＳ１３０）が実行される回数であり、回数ｎは０以上の整数である。そして、１回目の動作においてまず、ｎをｎ＋１の１とする（ステップＳ１０６）。その後、上記のステップＳ１１０、ステップＳ１２０及びステップＳ１３０を実行する。
そして、回数ｎが予め定められた設定回数Ｎ（予め定められた値）以上かどうかを判断する（ステップＳ１４０）。設定回数Ｎは任意であり、また、後述するように、書き込み動作と消去動作の実施の累積回数に従って変えても良いが、ここでは、設定回数Ｎが例えば１０回とする。この時、回数ｎが設定回数Ｎよりも小さい場合、ステップＳ１０６に戻り、上記のステップＳ１１０、ステップＳ１２０及びステップＳ１３０が繰り返して行われる。すなわち、例えば上記のステップＳ１１０、ステップＳ１２０及びステップＳ１３０が９回繰り返して行われる。
そして、ステップＳ１４０において、回数ｎが設定回数Ｎに到達した時、すなわち、回数ｎが設定回数Ｎ以上になった時に、上記のステップＳ１５０に進む。すなわち、例えば上記のステップＳ１１０、ステップＳ１２０及びステップＳ１３０が１０回繰り返して行われた時に、次のステップＳ１５０を実施する。
そして、図３に表したように、ステップＳ１５０においては、回復パルスＰｒ（第２パルスＰ２）が例えばゲート電極４に印加される。回復パルスＰｒは、半導体層１に対してゲート電極４の電位が正となる電圧である。そして、この回復パルスＰｒの印加によって積層構造体３へ電子が注入される。
回復パルスＰｒの電圧（回復パルス電圧Ｖｒ）は例えば、１０〜３０Ｖであり、回復パルスＰｒの印加の時間（回復パルス時間幅Ｔｒ）は例えば１００μｓよりも長く１０ｓ以下である。ただし、本発明は、これに限らず、回復パルスＰｒにおける回復パルス電圧Ｖｒと回復パルス時間幅Ｔｒは任意である。なお、ここで、回復パルスＰｒを印加する動作を、「回復動作」と呼ぶことにする。
回復パルスＰｒの電圧（回復パルス電圧Ｖｒ）は例えば、１０〜３０Ｖであり、回復パルスＰｒの印加の時間（回復パルス時間幅Ｔｒ）は例えば１００μｓよりも長く１０ｓ以下である。ただし、本発明は、これに限らず、回復パルスＰｒにおける回復パルス電圧Ｖｒと回復パルス時間幅Ｔｒは任意である。なお、ここで、回復パルスＰｒを印加する動作を、「回復動作」と呼ぶことにする。
そして、上記の回復パルスＰｒの印加の後、半導体層１に対してゲート電極４の電位が負となる初期化パルスＰｉ（第４パルスＰ４）を半導体層１とゲート電極４との間に印加してメモリセルを初期化する（ステップＳ１６０）。
すなわち、図３に表したように、ゲート電極４に初期化パルスＰｉを印加する。初期化パルスＰｉの電圧は、半導体層１に対してゲート電極４の電位が負となる電圧である。これにより、例えば、電荷蓄積層３Ｂに正孔が注入され、メモリセル８のデータ記憶状態が初期化される。なお、初期化パルスＰｉの電圧を初期化パルス電圧Ｖｉとし、その印加の時間を初期化パルス時間幅Ｔｉとする。初期化パルス電圧Ｖｉ及び初期化パルス時間幅Ｔｉは任意である。なお、初期化パルスＰｉを印加する動作を「初期化動作」と呼ぶことにする。
すなわち、図３に表したように、ゲート電極４に初期化パルスＰｉを印加する。初期化パルスＰｉの電圧は、半導体層１に対してゲート電極４の電位が負となる電圧である。これにより、例えば、電荷蓄積層３Ｂに正孔が注入され、メモリセル８のデータ記憶状態が初期化される。なお、初期化パルスＰｉの電圧を初期化パルス電圧Ｖｉとし、その印加の時間を初期化パルス時間幅Ｔｉとする。初期化パルス電圧Ｖｉ及び初期化パルス時間幅Ｔｉは任意である。なお、初期化パルスＰｉを印加する動作を「初期化動作」と呼ぶことにする。
そして、再びステップＳ１０５に戻り、回数ｎを０にして、上記の動作を繰り返す。
このように、駆動部２０は、半導体層１よりもゲート電極４の電位を低くしてデータの書き込み及び消去のいずれか一方を行う第１パルスＰ１を半導体層１とゲート電極４との間に印加する。そして、第１パルスＰ１の印加の回数ｎに基づいて、半導体層１よりもゲート電極４の電位を高くして、積層構造体３へ電子を注入する第２パルスＰ２（回復パルスＰｒ）を半導体層１とゲート電極４との間に印加する。ここでは、第１パルスＰ１は消去パルスＰｅであり、消去の動作の回数に基づいて、回復パルスＰｒが印加される。
この回復パルスＰｒの印加により、電荷蓄積型のメモリセルの繰り返し動作信頼性を向上させることができる。
この回復パルスＰｒの印加により、電荷蓄積型のメモリセルの繰り返し動作信頼性を向上させることができる。
なお、上記のように、本具体例では、消去パルスＰｅが第１パルスＰ１であり、回復パルスＰｒが第２パルスＰ２である。この時、書き込みパルスＰｗを第３パルスＰ３とする。すなわち、駆動部２０は、半導体層１よりもゲート電極４の電位を高くして前記データの書き込み及び消去のいずれか他方の動作（本具体例では書き込み動作）を行う第３パルス（書き込みパルスＰｗ）を半導体層１とゲート電極４との間に印加する。
図４は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の特性を例示するグラフ図である。
すなわち、同図は、不揮発性半導体記憶装置１０１において、上記の書き込み動作及び消去動作を繰り返して実行した場合のフラットバンド電圧の測定結果を例示している。同図において、横軸は書き込み動作と消去動作の繰り返しの回数ｎであり、縦軸は書き込み動作後のフラットバンド電圧Ｖｆｂｗ及び消去動作後のフラットバンド電圧Ｖｆｂｅを表す。なお、本測定実験では、回数ｎの最大は１万回であり、すなわち、書き込み動作と消去動作は１万回繰り返して行われた。
すなわち、同図は、不揮発性半導体記憶装置１０１において、上記の書き込み動作及び消去動作を繰り返して実行した場合のフラットバンド電圧の測定結果を例示している。同図において、横軸は書き込み動作と消去動作の繰り返しの回数ｎであり、縦軸は書き込み動作後のフラットバンド電圧Ｖｆｂｗ及び消去動作後のフラットバンド電圧Ｖｆｂｅを表す。なお、本測定実験では、回数ｎの最大は１万回であり、すなわち、書き込み動作と消去動作は１万回繰り返して行われた。
また、本具体例では、書き込みパルス電圧Ｖｗは２２Ｖであり、書き込みパルス時間幅Ｔｗは１００μｓである。一方、消去パルス電圧Ｖｅは−２３Ｖであり、消去パルス時間幅Ｔｅは１０ｍｓである。そして、回復パルス電圧Ｖｒは２２Ｖで、回復パルス時間幅Ｔｒは１００ｍｓとした。そして、設定回数Ｎは１０とした。すなわち、書き込み動作と消去動作の繰り返しの回数ｎが１０回に１回、上記の回復パルスＰｒが印加された。そして、各回復パルスＰｒの印加の後に初期化パルスＰｉを印加し、その時、初期化パルス電圧Ｖｉは−２３Ｖで、初期化パルス時間幅Ｔｉは１０ｍｓとした。
同図に表したように、本実施形態に係る不揮発性半導体記憶装置１０１においては、測定を実施した繰り返し動作の回数ｎが１万回まで、フラットバンド電圧Ｖｆｂｗ及びＶｆｂｅとも測定可能であり、また初期状態からあまり変化しなかった。すなわち、不揮発性半導体記憶装置１０１においては、繰り返し動作の回数ｎが少なくとも１万回まで素子破壊が発生しなかった。
（比較例）
図５は、比較例の不揮発性半導体記憶装置の動作を例示するフローチャート図である。 図６は、比較例の不揮発性半導体記憶装置の動作を例示する模式図である。
図５及び図６に表したように、比較例の不揮発性半導体記憶装置１０９（図示せず）においては、回復パルスＰｒが印加されない。
図５は、比較例の不揮発性半導体記憶装置の動作を例示するフローチャート図である。 図６は、比較例の不揮発性半導体記憶装置の動作を例示する模式図である。
図５及び図６に表したように、比較例の不揮発性半導体記憶装置１０９（図示せず）においては、回復パルスＰｒが印加されない。
すなわち、まず、メモリセル８へデータ書き込みを行い（ステップＳ１１０）、その後、メモリセル８に記憶されたデータが任意の保持期間Ｔｈに渡って保持され（ステップＳ１２０）、そして、メモリセル８へのデータ消去を行う（ステップＳ１３０）。すなわち、書き込みパルスＰｗの印加と、任意の保持期間Ｔｈのデータの保持と、消去パルスＰｅの印加が繰り返し行われるだけである。そして、その繰り返しの回数ｎを数えることもない。
図７は、比較例の不揮発性半導体記憶装置の特性を例示するグラフ図である。
すなわち、同図は、比較例の不揮発性半導体記憶装置１０９において、上記の書き込み動作及び消去動作を繰り返して実行した場合のフラットバンド電圧の測定結果を例示している。なお、本測定実験では、素子が破壊されるまで上記の動作が繰り返された。
すなわち、同図は、比較例の不揮発性半導体記憶装置１０９において、上記の書き込み動作及び消去動作を繰り返して実行した場合のフラットバンド電圧の測定結果を例示している。なお、本測定実験では、素子が破壊されるまで上記の動作が繰り返された。
図７に表したように、比較例の不揮発性半導体記憶装置１０９の場合は、繰り返し動作の回数ｎが１５００回において、メモリセル８が絶縁破壊（破線ＢＤで示している）を起こし、それ以上の回数ｎでは、書き込み動作後のフラットバンド電圧Ｖｆｂｗ及び消去動作後のフラットバンド電圧Ｖｆｂｅとも測定できなかった。
このように、回復パルスＰｒを用いない比較例の場合は、１５００回の動作において素子破壊が発生したのに対し、回復パルスＰｒを用いる本実施形態の不揮発性半導体記憶装置１０１においては、１万回以上の動作においても素子破壊は発生しなかった。このように、回復パルスＰｒの印加のステップＳ１５０を実施することで、ＭＯＮＯＳ型メモリセルの絶縁破壊寿命が大幅に向上する。
回復パルスＰｒの印加による絶縁破壊寿命の向上の原理について以下に説明する。
発明者のこれまでの実験により、ＭＯＮＯＳ型メモリセルの絶縁破壊現象は、ゲート電極４に対して半導体層１を正電圧にする消去動作によって律速されていることがわかった。これは、消去動作によって、半導体層１から電荷蓄積層３Ｂへ注入される正孔や、ゲート電極４の側から電荷蓄積層３Ｂへ注入されるバックトンネル電子により、積層絶縁膜３（第１絶縁膜３Ａ、電荷蓄積層３Ｂ及び第２絶縁膜３Ｃの少なくともいずれか）が劣化し、ついには絶縁破壊に至ることを示している。
発明者のこれまでの実験により、ＭＯＮＯＳ型メモリセルの絶縁破壊現象は、ゲート電極４に対して半導体層１を正電圧にする消去動作によって律速されていることがわかった。これは、消去動作によって、半導体層１から電荷蓄積層３Ｂへ注入される正孔や、ゲート電極４の側から電荷蓄積層３Ｂへ注入されるバックトンネル電子により、積層絶縁膜３（第１絶縁膜３Ａ、電荷蓄積層３Ｂ及び第２絶縁膜３Ｃの少なくともいずれか）が劣化し、ついには絶縁破壊に至ることを示している。
さらに、発明者の実験によると、正孔の注入やバックトンネル電子の注入によって劣化したメモリセル８において、半導体層１に対してゲート電極４を正の極性とする電圧を印加することで積層絶縁膜３の劣化がある程度回復することが判明した。すなわち、半導体層１から積層絶縁膜３（第１絶縁膜３Ａ、電荷蓄積層３Ｂ及び第２絶縁膜３Ｃの少なくともいずれか）への電子の注入により、積層絶縁膜３の劣化を回復させることができる。
すなわち、ＭＯＮＯＳ構造のような積層絶縁膜構造を有するメモリセルの場合、劣化や絶縁破壊現象は、メモリセルに印加する電圧の極性に依存する。例えば、消去動作のように半導体層１から正孔注入を行うような極性の電圧を印加すると、メモリセル８の劣化は促進され、ついには絶縁破壊に至る。一方、書き込み動作のように電子注入を行うような極性の電圧を印加しても絶縁破壊へ至るような劣化は起こらず、むしろ正孔注入によって劣化した部分をある程度回復させるのである。
一般的に、ＭＯＮＯＳ構造のような積層絶縁膜構造のメモリセルの場合、消去動作の方が書き込み動作よりも遅く、そのため消去パルス時間幅Ｔｅは、書き込みパルス時間幅Ｔｗよりも長い傾向にある。本具体例でも、消去パルス時間幅Ｔｅは１０ｍｓであり、書き込みパルス時間幅Ｔｗの１００μｓよりも２桁大きい。
そのため、比較例のように回復パルスＰｒを印加しない場合は、消去動作すなわち正孔注入によって劣化したメモリセル８は、書き込み動作による電子注入ではその電圧の印加時間が短いために回復しきれず、絶縁破壊に至ってしまう。つまり、書き込み動作による電子注入だけでは、劣化した部分を十分に回復させることはできない。書き込み動作のみで十分に劣化を回復させるために、書き込みパルスＰｗの印加時間を長くすることが考えられるが、この場合は書き込み動作速度の大幅な低下につながってしまう。また、書き込みパルスＰｗの電圧を上げることも考えられるが、書き込み動作においては個々のメモリセルに対して書き込みレベルを制御する必要があるので、むやみに高電圧で長時間の書き込みパルスＰｗを印加することはできない。
これに対し、本実施形態の不揮発性半導体記憶装置１０１のように、書き込み動作とは別に、回復パルスＰｒを適切な頻度で印加し、大量の電子を注入することで、書き込み動作の電子注入だけでは回復しきれなかった部分を補って、積層絶縁膜３における劣化を回復させることができる。すなわち、回復パルスＰｒの印加によって、消去動作によって劣化したメモリセル８を十分に回復させることが可能となる。その結果、絶縁破壊寿命が向上する。なお、回復パルスＰｒは複数のメモリセルに同時に印加することができ、その印加に必要な時間は全体として短いので実用的に問題にはならない。
なお、特許文献１で開示された技術では、トンネルゲート絶縁膜に捕獲された電子による書き込み不良を回復させることを目的とし、捕獲された電子を引き抜くための電圧ストレス印加時にはチャネル電流が流れないようにされる。もし、チャネル電流が流れてしまうと電子を引き抜くことができず、むしろトンネルゲート絶縁膜への電子捕獲を助長する懸念もある。このため、ソース線を開放状態に置くように制御される。
一方、本実施形態の不揮発性半導体記憶装置１０１においては、積層絶縁膜３の絶縁破壊耐性を向上させることを意図しており、回復パルスＰｒによって積層構造体３へ電子を注入するために、チャネル電流が流れる状態とされる。このため、例えばソース線は解放状態ではなく、所定の電位に設定される。
なお、特許文献１が対象としている浮遊ゲート型の不揮発性半導体記憶装置では、トンネルゲート絶縁膜が比較的厚く、このために、トンネル絶縁膜に電子が捕獲されることに起因して書き込み不良が発生する。これに対し、本実施形態が対象とする電荷蓄積層型の不揮発性半導体記憶装置では、トンネルゲート絶縁膜に対応する第１絶縁膜３Ａは比較的薄い。このため、本実施形態において、回復パルスＰｒの印加によって第１絶縁膜３Ａに電子が捕獲されることは実用的には問題とならない。例えば、図４（本実施形態）及び図７（比較例）の書き込み特性（Ｖｆｂｗ）を比較したときに双方の書き込み特性は実質的に同様であり、回復パルスＰｒによって第１絶縁膜３Ａの劣化は助長されないことが明らかである。
不揮発性半導体記憶装置１０１において、回復パルスＰｒの回復パルス電圧Ｖｒは、半導体層１から積層絶縁膜３へ電子が注入される電圧以上であれば良いが、発明者の実験によると、例えば１０Ｖ以上３０Ｖ以下の電圧が望ましい。すなわち、１０Ｖより低い場合は、劣化の回復効果が低く、また、３０Ｖよりも高い場合は、別の絶縁破壊が発生するおそれがある。また、回復パルス電圧Ｖｒは、１５Ｖ以上３０Ｖ以下がより望ましい。１５Ｖ以上の電圧を用いることで、劣化の回復効果がより効果的に発揮される。
また、回復パルス時間幅Ｔｒは、書き込みパルス時間幅Ｔｗ以上であることが望ましい。回復パルス時間幅Ｔｒが、書き込みパルス時間幅Ｔｗよりも短い時は、劣化の回復効果が低く、回復パルス時間幅Ｔｒを、書き込みパルス時間幅Ｔｗ以上とすることで、劣化の回復効果がより効果的に発揮される。
回復パルス時間幅Ｔｒは、例えば１００μｓよりも長く１０ｓ以下が望ましい。１００μｓ以下であると劣化の回復の効果が低く、１０ｓよりも長い時は回復動作に長い時間を要し、実用性が低下する。回復パルス時間幅Ｔｒは、１ｍｓ以上１０ｓ以下がより望ましい。すなわち、１ｍｓ以上とすることで、劣化の回復効果がより効果的に発揮される。
また、設定回数Ｎは１以上１００以下が望ましい。発明者の実験によると、動作の繰り返し回数ｎが１００回以下のメモリセル８に対して回復パルスＰｒを印加すると素子破壊の抑制の効果が高く、１００回を超えると素子破壊の抑制の効果が低下する。
また、場合によっては、書き込み動作及び消去動作ごとに回復パルスＰｒを印加しても良い。ただし、この場合は、回復パルスＰｒの印加のための時間によって、不揮発性半導体記憶装置としての動作速度が低下するので、素子破壊の抑制効果と動作速度との観点で設定回数Ｎとして適切な数値が設定される。また、後述するように、動作の繰り返しの累積回数に基づいて、設定回数Ｎを変化させても良い。
なお、設定回数Ｎが１である場合は、毎回の書き込み動作及び消去動作（具体的には第１パルスＰ１の印加）において、回復パルスＰｒが印加される。このように、毎回の書き込み動作及び消去動作において回復パルスＰｒを印加する場合も、回復パルスＰｒは、第１パルスＰ１の印加の回数に基づいて印加されると見なすことができる。
また、上記では、所定の設定回数Ｎごとに回復パルスＰｒを印加する動作について説明したが、本発明はこれには限定されない。例えば、後述するように、消去パルスＰｅ（第１パルスＰ１）の印加の回数（累積回数）に基づいて、回復パルスＰｒ（第２パルスＰ２）の電圧（回復パルス電圧Ｖｒ）、印加の時間（回復パルス時間幅Ｔｒ）及び、回復パルスＰｒに含まれるパルスの数の少なくともいずれかを変化させても良い。そして、このように、電圧、印加の時間及び含まれるパルスの数が、第１パルスＰ１の印加の回数に基づいて変化する回復パルスＰｒを、第１パルスＰ１の印加の毎回に印加しても良く、または、設定回数Ｎごとに印加しても良い。
ところで、図２に例示した動作において、繰り返し動作の回数ｎ（第１パルスＰ１の印加の回数）が予め定められた値である設定回数Ｎ（例えば１０回）に到達した場合に、回復パルスＰｒ（第２パルスＰ２）を印加する、として説明したが、動作の累積の回数ｍが、予め定めた複数の設定回数（例えば、１０、２０、３０〜１０００００等）に到達した場合に、回復パルスＰｒを印加する、としても良い。この場合も、「第１パルスＰ１の印加の回数が予め定められた値である設定回数に到達した場合に、第２パルスＰ２を印加する」と見なされる。このように、「第１パルスＰ１の印加の回数」として累積の回数を用いる場合には、「設定回数」も累積の回数を用いる。そして、この場合には、累積の設定回数に含まれる複数の数の間隔が、１以上１００以下とされることが望ましい。
なお、上記において、繰り返し動作の回数ｎとして、書き込み動作と消去動作との繰り返しの回数を用いる場合について説明したが、負極性の電圧を印加する方の動作の回数を用いれば良い。すなわち、上記の具体例では、負極性の電圧を印加する消去動作において積層絶縁膜３の劣化が進行するので、繰り返し動作の回数ｎとして、消去パルスＰｅの印加の回数を用いることができる。
また、通常、書き込み動作と消去動作とは、組み（セット）として実施される。例えば、負極性の電圧を印加する消去動作の前に、または、後に、正極性の電圧を印加する書き込み動作が１つのセットとして実施される。この場合には、正極性の書き込みパルス（第３パルスＰ３）の印加の回数が、実質的に負極性の消去パルスＰｅ（第１パルスＰ１）の印加の回数ｎに対応する。従って、第３パルスＰ３の印加の回数に基づいて第２パルスＰ２を印加することは、第１パルスＰ１の印加の回数に基づいて第２パルスＰ２を印加することに含まれる。
さらに、上記で説明した具体例では、書き込み動作が正極性の電圧をゲート電極４に印加して、例えば電荷蓄積層３Ｂに電子を注入する動作であり、消去動作が負極性の電圧をゲート電極４に印加して、例えば電荷蓄積層３Ｂに正孔を注入する動作であり、その際に、正極性の電圧である回復パルスＰｒをゲート電極４に印加する例を説明したが、本発明はこれに限らない。
例えば、書き込みパルスＰ３が複数のサブパルスを含んでもよく、そのサブパルスのうちのいずれかが負極性のサブパルスであってもよい。また消去動作も同様に消去パルスＰｅ（第１パルスＰ１）が複数のサブパルス含んでもよく、そのサブパルスのうちのいずれかが正極性であってもよい。その際にも、正の極性の電圧である回復パルスＰｒを、第１パルスＰ１の印加の回数に基づいて印加する。
例えば、書き込み動作が、負極性の電圧をゲート電極４に印加して、例えば電荷蓄積層３Ｂに正孔を注入する動作であり、消去動作が正極性の電圧をゲート電極４に印加して、例えば電荷蓄積層３Ｂに電子を注入する動作である場合にも適用でき、その際にも、正の極性の電圧である回復パルスＰｒをゲート電極４に印加する。
すなわち、メモリセル８において、積層絶縁膜３が劣化するのは、半導体層１から電荷蓄積層３Ｂへ正孔が注入される場合や、ゲート電極４の側から電荷蓄積層３Ｂへバックトンネル電子が注入される場合であり、この場合においては書き込み動作の方である。そして、この場合においても、半導体層１に対してゲート電極４を正の極性とする電圧である回復パルスＰｒをメモリセル８に印加することでこの劣化を回復させることができる。
この場合には、繰り返し動作の回数ｎとして、劣化の原因となる負極性の電圧を印加する書き込み動作の繰り返しの回数を少なくとも採用することができる。
この場合には、繰り返し動作の回数ｎとして、劣化の原因となる負極性の電圧を印加する書き込み動作の繰り返しの回数を少なくとも採用することができる。
すなわち、繰り返しの回数ｎとして、半導体層１よりもゲート電極４の電位を低くしてデータの書き込み及び消去のいずれかの動作を行う第１パルスの印加の回数を採用することができる。
図２に例示した動作は、駆動部２０によって行われる。すなわち、上記のステップＳ１０５〜ステップＳ１６０の各動作の制御が、制御部２２によって行われ、制御部２２の制御に従って、ステップＳ１１０、Ｓ１３０、Ｓ１５０及びＳ１６０に対応する電圧が出力部２１によって生成され、メモリセル８に印加される。
図１に表したように、制御部２２には、例えば上記の書き込み動作と消去動作の繰り返し動作の回数ｎを記憶する記憶部２３が設けられる。さらに、繰り返しの動作の回数ｎごとに回数ｎを増やす演算部２４が設けられ、その回数ｎに基づいて上記の動作を実施する。
また、上記のメモリセルが複数設けられた場合において、上記の回復パルスＰｒをそれぞれのメモリセル８に別々に印加することができる。ただし、短時間で動作させ、効率を高めるために、複数のメモリセル８に対して一括して回復パルスＰｒを印加することができる。
すなわち、不揮発性半導体記憶装置１０１は、複数のメモリセル８を備え、記憶部２３は、複数のメモリセル８の第１パルスＰ１の印加の回数ｎを記憶する。そして、駆動部２０は、記憶部２３に記憶された複数のメモリセル８の前記回数ｎに基づいて、第２パルスＰ２を複数のメモリセル８に印加する。
この時、例えば、不揮発性半導体記憶装置１０１がフラッシュメモリの場合は、上記の消去動作は複数のメモリセル８を一括して消去するブロック一括消去を行うことができる。この場合には、制御部２２の記憶部は、それぞれのメモリセル８の繰り返し動作の回数ｎではなく、ブロックごとの繰り返し動作の回数ｎを記憶するように構成すれば良い。
すなわち、複数のメモリセル８は複数のブロックに分割され、記憶部２３は、そのブロックごとに第１パルスＰ１の印加の回数ｎを記憶する。そして、駆動部２０は、記憶部２３に記憶されたブロックごとの前記回数ｎに基づいて、第２パルスＰ２をブロックごとに印加する。
これにより、不揮発性半導体記憶装置の素子構成が簡単になり、より小型にでき、また動作をより高速化することができる。
これにより、不揮発性半導体記憶装置の素子構成が簡単になり、より小型にでき、また動作をより高速化することができる。
図８は、本発明の第１の実施形態に係る別の不揮発性半導体記憶装置の特性を例示するグラフ図である。
すなわち、同図は、不揮発性半導体記憶装置１０１において、回復パルス電圧Ｖｒや回復パルス時間幅Ｔｒを変えたものである。すなわち、同図８（ａ）は、回復パルス電圧Ｖｒが１８Ｖで回復パルス時間幅Ｔｒが５００ｍｓの時の結果であり、同図（ｂ）は、回復パルス電圧Ｖｒが２４Ｖで回復パルス時間幅Ｔｒが１００ｍｓの時の結果である。そして、この場合においても、設定回数Ｎは１０回とし、すなわち、書き込み動作と消去動作が１０回繰り返されるごとに、上記の回復パルスＰｒが１回挿入されて印加された。なお、書き込みパルスＰｗ、消去パルスＰｅ及び初期化パルスＰｉは、図４（本実施形態）及び図７（比較例）と同じである。
すなわち、同図は、不揮発性半導体記憶装置１０１において、回復パルス電圧Ｖｒや回復パルス時間幅Ｔｒを変えたものである。すなわち、同図８（ａ）は、回復パルス電圧Ｖｒが１８Ｖで回復パルス時間幅Ｔｒが５００ｍｓの時の結果であり、同図（ｂ）は、回復パルス電圧Ｖｒが２４Ｖで回復パルス時間幅Ｔｒが１００ｍｓの時の結果である。そして、この場合においても、設定回数Ｎは１０回とし、すなわち、書き込み動作と消去動作が１０回繰り返されるごとに、上記の回復パルスＰｒが１回挿入されて印加された。なお、書き込みパルスＰｗ、消去パルスＰｅ及び初期化パルスＰｉは、図４（本実施形態）及び図７（比較例）と同じである。
図８（ａ）に表したように、回復パルス電圧Ｖｒが１８Ｖで回復パルス時間幅Ｔｒが５００ｍｓの場合は、繰り返しの回数ｎが３０００回の時に素子破壊が発生した。すなわち、この場合も図３に例示した比較例の１５００回に比べて素子寿命が向上した。このように、回復パルス電圧Ｖｒが書き込みパルス電圧Ｖｗの２２Ｖよりも低い１８Ｖでも良く、素子寿命を向上させることができる。
一方、図８（ｂ）に表したように、回復パルス電圧Ｖｒが２４Ｖで回復パルス時間幅Ｔｒが１００ｍｓの場合は、繰り返しの回数ｎが５０００回の時に素子破壊が発生した。すなわち、この場合も図３に例示した比較例の１５００回に比べて素子寿命が向上した。そして、図８（ａ）に例示した時よりも回復パルス電圧Ｖｒを高くした場合、回復パルス時間幅Ｔｒを短くしても、より素子寿命が向上した。
このように、回復パルス電圧Ｖｒと回復パルス時間幅Ｔｒとは、任意に設定できる。
このように、回復パルス電圧Ｖｒと回復パルス時間幅Ｔｒとは、任意に設定できる。
（第２の実施の形態）
図９は、本発明の第２の実施形態に係る不揮発性半導体記憶装置の動作を例示する模式図である。
図９に表したように、本発明の第２の実施形態に係る不揮発性半導体記憶装置１０２においては、回復パルスＰｒが複数のパルスを有する。それ以外は、不揮発性半導体記憶装置１０１と同様なので説明を省略する。
図９は、本発明の第２の実施形態に係る不揮発性半導体記憶装置の動作を例示する模式図である。
図９に表したように、本発明の第２の実施形態に係る不揮発性半導体記憶装置１０２においては、回復パルスＰｒが複数のパルスを有する。それ以外は、不揮発性半導体記憶装置１０１と同様なので説明を省略する。
すなわち、回復パルスＰｒが、半導体層１よりもゲート電極４を高い電位にする正極性の第１サブパルスＰｒ１及び第２サブパルスＰｒ２を有している。そして、本具体例では、第１サブパルスＰｒ１及び第２サブパルスＰｒ２の間に休止期間Ｔ０１が設けられている。本具体例では、休止期間Ｔ０１においては、ゲート電圧Ｖｇは０とされている。
図１０は、本発明の第２の実施形態に係る不揮発性半導体記憶装置の特性を例示するグラフ図である。
同図に示された具体例では、第１サブパルスＰｒ１及び第２サブパルスＰｒ２の第１及び第２サブパルス電圧Ｖｒ１及びＶｒ２は、共に２２Ｖである。そして、第１サブパルスＰｒ１及び第２サブパルスＰｒ２のそれぞれの印加の時間である第１サブパルス時間幅Ｔｒ１及び第２サブパルス時間幅Ｔｒ２は共に４５ｍｓである。そして、休止期間Ｔ０１は１０ｍｓである。そして、書き込み動作と消去動作の繰り返しの回数ｎが１０回に１回、上記の回復パルスＰｒ（第１サブパルスＰｒ１及び第２サブパルスＰｒ２）が印加された。
同図に示された具体例では、第１サブパルスＰｒ１及び第２サブパルスＰｒ２の第１及び第２サブパルス電圧Ｖｒ１及びＶｒ２は、共に２２Ｖである。そして、第１サブパルスＰｒ１及び第２サブパルスＰｒ２のそれぞれの印加の時間である第１サブパルス時間幅Ｔｒ１及び第２サブパルス時間幅Ｔｒ２は共に４５ｍｓである。そして、休止期間Ｔ０１は１０ｍｓである。そして、書き込み動作と消去動作の繰り返しの回数ｎが１０回に１回、上記の回復パルスＰｒ（第１サブパルスＰｒ１及び第２サブパルスＰｒ２）が印加された。
図１０に表したように、本実施形態に係る不揮発性半導体記憶装置１０２においては、繰り返し動作の回数ｎが５０００回まで素子破壊は生じなかった。このように、回復パルスＰｒが複数のパルスを有する場合においても、電荷蓄積型のメモリセルの繰り返し動作信頼性を向上させた不揮発性半導体記憶装置が提供できる。
なお、第１及び第２サブパルス電圧Ｖｒ１及びＶｒ２は同じでも良く、また異なっていても良い。また、第１及び第２サブパルス時間幅Ｔｒ１及びＴｒ２は同じでも良く、また異なっていても良い。
また、上記において、休止期間Ｔ０１におけるゲート電圧Ｖｇの値は任意である。ただし、休止期間Ｔ０１におけるゲート電圧Ｖｇの絶対値は、書き込み及び消去の状態に影響を与えないように、小さく設定される。さらに、休止期間Ｔ０１を設けず、第１サブパルスＰｒ１と第２サブパルスＰｒ２とが連続して印加されても良い。すなわち、例えば、回復パルスＰｒは、電圧の異なる任意の複数のパルスから構成されても良い。
図１１は、本発明の第２の実施形態に係る別の不揮発性半導体記憶装置の動作を例示する模式図である。
図１１に表したように、本発明の第２の実施形態に係る不揮発性半導体記憶装置１０２ａにおいては、回復パルスＰｒが３つのパルスを有する。それ以外は、不揮発性半導体記憶装置１０１と同様なので説明を省略する。
図１１に表したように、本発明の第２の実施形態に係る不揮発性半導体記憶装置１０２ａにおいては、回復パルスＰｒが３つのパルスを有する。それ以外は、不揮発性半導体記憶装置１０１と同様なので説明を省略する。
すなわち、回復パルスＰｒは、第１サブパルスＰｒ１、第２サブパルスＰｒ２及び第３サブパルスＰｒ３を有している。そして、これらのパルスの第１〜第３サブパルス電圧Ｖｒ１〜Ｖｒ３は、互いに異なっている。そして、第１〜第３サブパルスＰｒ３のそれぞれの印加の時間である第１〜第３サブパルス時間幅Ｔｒ１〜Ｔｒ３も互いに異なっている。また、これらのパルスの間には、休止期間Ｔ０１及びＴ０２が挿入されている。休止期間におけるゲート電圧Ｖｇは、例えば、書き込み及び消去の状態に影響を与えないようにされ、任意である。
このように、回復パルスＰｒは、３つ以上の任意の数のパルス（サブパルス）を含んでも良い。そして、３つ以上のパルスのそれぞれの電圧及び時間幅は任意である。また、３つ以上のパルスのそれぞれの間に任意の休止期間を設けても良く、また、休止期間を設けなくても良い。
以上のように、回復パルスＰｒは、半導体層１よりもゲート電極４を高い電位にする正極性を有する任意の複数のパルスを含むことができ、この場合も、回復パルスＰｒを印加しない従来の不揮発性半導体記憶装置に比べて破壊寿命を向上させることができる。
（第３の実施の形態）
図１２は、本発明の第３の実施形態に係る不揮発性半導体記憶装置の動作を例示するフローチャート図である。
図１２に表したように、本実施形態に係る別の不揮発性半導体記憶装置１０３においては、消去動作（ステップＳ１３０）の繰り返しの動作の累積回数ｍによって、設定回数Ｎ及び回復パルスＰｒの少なくともいずれかを変化させて、回復パルスＰｒを印加するものである。
図１２は、本発明の第３の実施形態に係る不揮発性半導体記憶装置の動作を例示するフローチャート図である。
図１２に表したように、本実施形態に係る別の不揮発性半導体記憶装置１０３においては、消去動作（ステップＳ１３０）の繰り返しの動作の累積回数ｍによって、設定回数Ｎ及び回復パルスＰｒの少なくともいずれかを変化させて、回復パルスＰｒを印加するものである。
すなわち、設定回数Ｎとしては、累積回数ｍの関数である設定回数Ｎ（ｍ）を用いる。設定回数Ｎ（ｍ）も予め定められた値である。例えば、繰り返し動作の累積回数ｍが１〜３０回の時は、設定回数Ｎ（ｍ）を３０回とし、累積回数ｍが３１〜７０回の時は、設定回数Ｎ（ｍ）を２０回とし、累積回数ｍが７１〜１００回の時は、設定回数Ｎ（ｍ）は１０回とし、累積回数ｍが１０１回以上の時は、設定回数Ｎ（ｍ）は５回とする。
この時は、繰り返し動作の累積回数ｍが１〜２９回の時は回復パルスＰｒが印加されず、累積回数ｍが３０回の時に回復パルスＰｒが印加される。そして、３１〜４９回の時は回復パルスＰｒが印加されず、５０回の時に回復パルスＰｒが印加される。そして、５１〜６９回の時は回復パルスＰｒが印加されず、７０回の時に回復パルスＰｒが印加される。そして、７１〜１００回においては、８０回、９０回及び１００回の１０回ごとに回復パルスＰｒが印加される。そして、１０１回以上の時は、５回ごとに回復パルスＰｒが印加される。
メモリセル８において繰り返し動作の累積回数ｍが増えるに従って劣化が進行する時に、上記のように、累積回数ｍに基づいて、回復パルスＰｒの印加の間隔を変えることで、積層絶縁膜３における劣化を効率的に抑制し、また、累積回数ｍが少ない時は回復パルスＰｒ（ｍ）の印加に要する時間が短縮でき、使い易くなる。
また、回復パルスＰｒとして、累積回数ｍの関数である回復パルスＰｒ（ｍ）を用いても良い。すなわち、回復パルスＰｒ（ｍ）は、累積回数ｍによって、その電圧値や時間幅を変えることができる。例えば、累積回数ｍの関数である回復パルス電圧Ｖｒ（ｍ）と回復パルス時間幅Ｔｒ（ｍ）とを用いる。例えば、累積回数ｍの増加に従って回復パルス電圧Ｖｒ（ｍ）を上昇させる。また、例えば、累積回数ｍの増加に従って回復パルス時間幅Ｔｒ（ｍ）を長くする。また、これらを併用する。
さらに、回復パルスＰｒ（ｍ）が複数のサブパルスを含む場合のサブパルスの数や、それぞれのサブパルスにおける電圧値や時間幅を、累積回数ｍに基づいて変えても良い。例えば、回復パルスＰｒ（ｍ）が一定の回復パルス電圧Ｖｒｓと一定の回復パルス時間幅Ｔｒｓとを有するサブパルスから構成されるようにし、累積回数ｍの増加に従って、そのサブパルスの数を増やすように構成することができる。
これにより、積層絶縁膜３における劣化を効率的に抑制し、また、累積回数ｍが少ない時は回復パルスＰｒ（ｍ）の印加に要する時間が短縮でき、使い易くなる。
また、累積回数ｍによって設定回数Ｎ（ｍ）を変えることと、回復パルスＰｒ（ｍ）を変えることと、を同時に実施しても良い。
図１３は、本発明の第３の実施形態に係る不揮発性半導体記憶装置の動作を例示する模式図である。
同図は、書き込み動作及び消去動作の繰り返しの一部の動作を例示している。
図１３に表したように、不揮発性半導体記憶装置１０３においては、ある書き込み動作と消去動作の繰り返しのサイクルを経たメモリセル８に対して、第１の回復パルスＰｒｍ１が印加される。本具体例では、第１の回復パルスＰｒｍ１は、単一のパルスであり、その電圧値は例えば２０Ｖであり、時間幅は１５０ｍｓである。
同図は、書き込み動作及び消去動作の繰り返しの一部の動作を例示している。
図１３に表したように、不揮発性半導体記憶装置１０３においては、ある書き込み動作と消去動作の繰り返しのサイクルを経たメモリセル８に対して、第１の回復パルスＰｒｍ１が印加される。本具体例では、第１の回復パルスＰｒｍ１は、単一のパルスであり、その電圧値は例えば２０Ｖであり、時間幅は１５０ｍｓである。
そして、その後、例えば、書き込み動作と消去動作が３０回繰り返された後に、第２の回復パルスＰｒｍ２が印加される。本具体例では、第２の回復パルスＰｒｍ２は、電圧値が２２Ｖで時間幅が８０ｍｓの第１サブパルスＰｒ１と、電圧値が２４Ｖで時間幅が１２０ｍｓの第２サブパルスＰｒ２と、電圧値が２０Ｖで時間幅が１００ｍｓの第３サブパルスＰｒ３とを有している。
そして、その後、例えば、書き込み動作と消去動作とが２０回繰り返された後に、第３の回復パルスＰｒｍ３が印加される。本具体例では、第３の回復パルスＰｒｍ３は、単一のパルスであり、電圧値が２６Ｖで時間幅が５００ｍｓである。
このように、回復パルスＰｒを印加する際の繰り返し動作の間隔（インターバル）は任意に変更でき、また、回復パルスＰｒのそれぞれにおいて、電圧値、時間幅及びそれに含まれるパルス（サブパルス）の数は任意である。
（第４の実施の形態）
図１４は、本発明の第４の実施形態に係る不揮発性半導体記憶装置の動作を例示するフローチャート図である。
図１５は、本発明の第４の実施形態に係る不揮発性半導体記憶装置の動作を例示する模式図である。
図１４及び図１５に表したように、本実施形態に係る不揮発性半導体記憶装置１０４においては、書き込み動作及び消去動作の組みにおける順番が、不揮発性半導体記憶装置１０１における順番と逆である。
すなわち、不揮発性半導体記憶装置１０４においては、書き込み動作（ステップＳ１１０）の前に消去動作（ステップＳ１３０）が実施される。そして、書き込み動作の後に、任意の期間、データが保持される（ステップＳ１２０）。そして、保持しているデータを書き換えたり消去したりする時に、例えば、所定のトリガを得て、次のステップに進行する。その際に、動作の繰り返しの回数ｎが判定される（ステップＳ１４０）。
図１４は、本発明の第４の実施形態に係る不揮発性半導体記憶装置の動作を例示するフローチャート図である。
図１５は、本発明の第４の実施形態に係る不揮発性半導体記憶装置の動作を例示する模式図である。
図１４及び図１５に表したように、本実施形態に係る不揮発性半導体記憶装置１０４においては、書き込み動作及び消去動作の組みにおける順番が、不揮発性半導体記憶装置１０１における順番と逆である。
すなわち、不揮発性半導体記憶装置１０４においては、書き込み動作（ステップＳ１１０）の前に消去動作（ステップＳ１３０）が実施される。そして、書き込み動作の後に、任意の期間、データが保持される（ステップＳ１２０）。そして、保持しているデータを書き換えたり消去したりする時に、例えば、所定のトリガを得て、次のステップに進行する。その際に、動作の繰り返しの回数ｎが判定される（ステップＳ１４０）。
そして、動作の繰り返しの回数ｎが設定回数Ｎよりも小さい場合は、ステップＳ１０６に戻り、再び、消去動作と書き込み動作を実施する。
そして、動作の繰り返しの回数ｎが設定回数Ｎに到達した場合は、回復動作として回復パルスＰｒが印加される。なお、本具体例では、初期化動作、すなわち、初期化パルスＰｉは省略される。そして、消去動作を経て次の書き込み動作が行われる。この場合も、電荷蓄積型のメモリセルの繰り返し動作信頼性を向上させた不揮発性半導体記憶装置が提供できる。
そして、動作の繰り返しの回数ｎが設定回数Ｎに到達した場合は、回復動作として回復パルスＰｒが印加される。なお、本具体例では、初期化動作、すなわち、初期化パルスＰｉは省略される。そして、消去動作を経て次の書き込み動作が行われる。この場合も、電荷蓄積型のメモリセルの繰り返し動作信頼性を向上させた不揮発性半導体記憶装置が提供できる。
このように、書き込み動作の前に消去動作を行う場合は、回復動作（回復パルスＰｒの印加）の後の初期化動作（初期化パルスＰｉの印加）を省略できる。
なお、この消去動作を省略した動作と、第２の実施形態に関して説明した回復パルスＰｒを複数のパルスで構成する動作や、第３の実施形態に関して説明した累積回数ｍに基づいて設定回数Ｎや回復パルスＰｒを変える動作と、を組み合わせて実施することができる。
なお、この消去動作を省略した動作と、第２の実施形態に関して説明した回復パルスＰｒを複数のパルスで構成する動作や、第３の実施形態に関して説明した累積回数ｍに基づいて設定回数Ｎや回復パルスＰｒを変える動作と、を組み合わせて実施することができる。
（第５の実施の形態）
図１６は、本発明の第５の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式図である。
図１６に表したように、本実施形態に係る不揮発性半導体記憶装置１０５においては、半導体層１の上に、積層構造体３が設けられている。そして、積層構造体３の上にゲート電極４が設けられている。積層構造体３は、電荷蓄積層３Ｂと、電荷蓄積層３Ｂと半導体層１との間に設けられた第１絶縁膜３Ａと、を有する。このように、不揮発性半導体記憶装置１０５は、図１に例示した不揮発性半導体記憶装置１０１において第２絶縁膜３Ｃを省略した構造を有する。
図１６は、本発明の第５の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式図である。
図１６に表したように、本実施形態に係る不揮発性半導体記憶装置１０５においては、半導体層１の上に、積層構造体３が設けられている。そして、積層構造体３の上にゲート電極４が設けられている。積層構造体３は、電荷蓄積層３Ｂと、電荷蓄積層３Ｂと半導体層１との間に設けられた第１絶縁膜３Ａと、を有する。このように、不揮発性半導体記憶装置１０５は、図１に例示した不揮発性半導体記憶装置１０１において第２絶縁膜３Ｃを省略した構造を有する。
そして、この場合も、駆動部２０は、半導体層１よりもゲート電極４の電位を低くしてデータの書き込み及び消去の少なくともいずれかの動作を行う第１パルスＰ１（本具体例では消去パルスＰｅ）を半導体層１とゲート電極４との間に印加し、第１パルスＰ１の印加の回数ｎに基づいて、半導体層１よりもゲート電極４の電位を高くして、積層構造体３へ電子を注入する第２パルスＰ２（回復パルスＰｒ）を半導体層１とゲート電極４との間に印加する。
これにより、第２絶縁膜３Ｃが省略された構造においても、電荷蓄積型のメモリセルの繰り返し動作信頼性を向上させることができる。
なお、第２〜第４の実施形態で説明した動作を、第２絶縁膜３Ｃが省略された構造の不揮発性半導体記憶装置に適用しても良い。
これにより、第２絶縁膜３Ｃが省略された構造においても、電荷蓄積型のメモリセルの繰り返し動作信頼性を向上させることができる。
なお、第２〜第４の実施形態で説明した動作を、第２絶縁膜３Ｃが省略された構造の不揮発性半導体記憶装置に適用しても良い。
なお、上記では、メモリセル８がＮチャネルの場合について説明したが、メモリセル８はＰチャネルを有することもできる。この場合は、データの書き込み動作は正孔の注入により行われ、消去動作は電子の注入によって行われる。すなわち、書き込みパルスＰｗ及び消去パルスＰｅの電圧の極性は、Ｎチャネルの場合とそれぞれ逆となる。既に説明したように、この時においても回復パルスＰｒには、正極性のパルスが用いられる。
また、本発明の実施形態に係る不揮発性半導体記憶装置における回復パルスＰｒの印加の効果は、メモリセル８の特性に関するものであるので、その回路レベルの接続方法には依存せず、任意の回路構成に応用することができる。従って、ＮＡＮＤ型の他、ＮＯＲ型、ＡＮＤ型及びＤＩＮＯＲ型等の任意の回路構成の不揮発性半導体記憶装置に適用することが可能である。
（第６の実施の形態）
図１７は、本発明の第６の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式図である。
図１７に表したように、本実施形態に係る別の不揮発性半導体記憶装置１０６は、上記のメモリセル８を複数配置してなるメモリセルアレイ１１と、メモリセルアレイ１１を駆動する駆動部２０と、を有する。
図１７は、本発明の第６の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式図である。
図１７に表したように、本実施形態に係る別の不揮発性半導体記憶装置１０６は、上記のメモリセル８を複数配置してなるメモリセルアレイ１１と、メモリセルアレイ１１を駆動する駆動部２０と、を有する。
駆動部２０は、電圧制御回路１２を有する。電圧制御回路１２は、既に説明した制御部２２と出力部２１とを有する。なお、制御部２２には、例えば、第１パルスＰ１の印加の回数ｎ及び累積回数ｍを記憶する記憶部２３が設けられる。さらに、演算部２４を設けても良い。
そして、駆動部２０は、さらに電圧発生回路１３を設けることができ、電圧発生回路１３によって発生された電源電圧は電圧制御回路１２に供給され、上に説明した書き込みパルスＰｗ、消去パルスＰｅ、回復パルスＰｒ及び初期化パルスＰｉを発生して、メモリセルアレイ１１の各メモリセル８に印加する。
さらに、駆動部２０は、読み出し回路１４を有することができ、メモリセルアレイ１１の各メモリセル８のしきい値を読み出して、記憶された情報を読み出す。
そして、駆動部２０は、さらに電圧発生回路１３を設けることができ、電圧発生回路１３によって発生された電源電圧は電圧制御回路１２に供給され、上に説明した書き込みパルスＰｗ、消去パルスＰｅ、回復パルスＰｒ及び初期化パルスＰｉを発生して、メモリセルアレイ１１の各メモリセル８に印加する。
さらに、駆動部２０は、読み出し回路１４を有することができ、メモリセルアレイ１１の各メモリセル８のしきい値を読み出して、記憶された情報を読み出す。
駆動部２０は、第１〜第５の実施形態に関して説明した動作を実行する。
なお、上記の駆動部２０の少なくとも一部は、メモリセルアレイ１１が設けられる基板の上に設けることができる。これにより、高密度で小型の不揮発性半導体記憶装置が得られる。
なお、上記の駆動部２０の少なくとも一部は、メモリセルアレイ１１が設けられる基板の上に設けることができる。これにより、高密度で小型の不揮発性半導体記憶装置が得られる。
（第７の実施の形態）
第１〜第６の実施形態においては、不揮発性半導体記憶装置は、第１パルスＰ１の印加の回数を基準にして第２パルスＰ２が印加されたが、本実施形態に係る不揮発性半導体記憶装置１０７では、第１パルスＰ１とは独立して第２パルスＰ２が印加される。すなわち、例えば時間に基づいて第２パルスＰ２が印加される。
第１〜第６の実施形態においては、不揮発性半導体記憶装置は、第１パルスＰ１の印加の回数を基準にして第２パルスＰ２が印加されたが、本実施形態に係る不揮発性半導体記憶装置１０７では、第１パルスＰ１とは独立して第２パルスＰ２が印加される。すなわち、例えば時間に基づいて第２パルスＰ２が印加される。
不揮発性半導体記憶装置１０７の構成は、図１、図１６及び図１７にそれぞれ例示した不揮発性半導体記憶装置１０１、１０５及び１０６と同様とすることができるので説明を省略し、以下では、不揮発性半導体記憶装置１０７の動作について説明する。
図１８は、本発明の第７の実施形態に係る不揮発性半導体記憶装置の動作を例示するフローチャート図である。
図１８は、本発明の第７の実施形態に係る不揮発性半導体記憶装置の動作を例示するフローチャート図である。
図１８に表したように、本実施形態に係る不揮発性半導体記憶装置１０７においては、駆動部２０は、書き込み動作を行い（ステップＳ１１０）、その後、任意のデータ保持を行い（Ｓ１２０）、そして、消去動作を行う（ステップＳ１３０）。その際、不揮発性半導体記憶装置１０７における経過時間ｔｔが、予め定めた設定時間ＴＴ（予め定められた値）以上かどうかを判定する（ステップＳ１４０）。そして、経過時間ｔｔが設定時間ＴＴよりも短い時は、再びステップＳ１１０に戻り、書き込み動作、データ保持、及び消去動作を繰り返す。そして、経過時間ｔｔが設定時間ＴＴ以上の時は、回復パルスＰｒ（第２パルスＰ２）を印加して回復動作を行う（ステップＳ１５０）。そして、必要に応じて初期化パルスＰｉを印加して初期化動作を行う（ステップＳ１６０）。その後、必要に応じて、経過時間ｔｔを０に設定する（ステップＳ１０５）。なお、経過時間ｔｔとして累積の経過時間を用いる場合は、ステップＳ１０５は設けず、設定時間ＴＴを複数用意することができる。
以上の動作により、例えば定期的に回復動作を実施することができ、電荷蓄積型のメモリセルの繰り返し動作信頼性を向上させることができる。例えば、不揮発性半導体記憶装置１０７の例えば演算部２４にタイマーを設けておき、また、例えば記憶部２３に設定時間ＴＴを記憶させておき、時刻が設定時間ＴＴに基づく時刻を過ぎた時に、回復パルスＰｒを印加する。この時、時刻が設定時間ＴＴに基づく時刻を過ぎた瞬間に回復パルスＰｒを印加するのではなく、時刻が設定時間ＴＴに基づく時刻を過ぎた後に、書き込み動作または消去動作の少なくともいずれかの動作を行う際に、回復パルスＰｒを印加すれば良い。
このように、不揮発性半導体記憶装置１０７においては、駆動部２０は、半導体層１よりもゲート電極４の電位を低くしてデータの書き込み及び消去のいずれか一方を行う第１パルスＰ１を半導体層１とゲート電極４との間に印加し、予め定められた時間（例えば上記の設定時間ＴＴ）に基づいて、半導体層１よりもゲート電極４の電位を高くして、積層構造体３へ電子を注入する第２パルスＰ２を半導体層１とゲート電極４との間に印加する。
この場合も、予め定められた時間、すなわち、回復パルスＰｒが印加される間隔（インターバル）を、時間（累積の時間）の経過に従って変えても良く、また、回復パルスＰｒの電圧値、時間幅及びそれに含まれるパルス（サブパルス）の数を任意に変化させることができる。
なお、不揮発性半導体記憶装置１０７において、複数のメモリセル８が設けられる場合、予め定められた時間に基づいて、複数のメモリセル８に一括して第２パルスＰ２を印加することができる。例えば、複数のメモリセル８が複数のブロックに分割されている場合、第２パルスＰ２をブロックごとに印加することができる。これにより、複数のメモリセルの劣化を効率的に抑制することができる。
（第８の実施の形態）
上記の第７の実施形態においては、不揮発性半導体記憶装置においては、時間に基づいて第２パルスＰ２が印加されたが、本実施形態に係る不揮発性半導体記憶装置においては、例えばユーザから与えられる起動信号に基づいて、第２パルスＰ２が印加される。
上記の第７の実施形態においては、不揮発性半導体記憶装置においては、時間に基づいて第２パルスＰ２が印加されたが、本実施形態に係る不揮発性半導体記憶装置においては、例えばユーザから与えられる起動信号に基づいて、第２パルスＰ２が印加される。
図１９は、本発明の第８の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式図である。
図１９に表したように、本実施形態に係る不揮発性半導体記憶装置１０８は、既に説明したメモリセル８及び駆動部２０に加え、起動信号２５Ｉが入力される入力部２５をさらに備える。入力部２５は、駆動部２０の例えば制御部２２に接続される。
図１９に表したように、本実施形態に係る不揮発性半導体記憶装置１０８は、既に説明したメモリセル８及び駆動部２０に加え、起動信号２５Ｉが入力される入力部２５をさらに備える。入力部２５は、駆動部２０の例えば制御部２２に接続される。
入力部２５に入力される起動信号２５Ｉは、例えば本不揮発性半導体記憶装置を使用する使用者から任意に入力される例えば「リフレッシュ命令」などに基づく電気信号である。すなわち、本不揮発性半導体記憶装置が搭載される各種の電子機器において、使用者から所望のタイミングで、回復動作を行うべき電気信号が起動信号２５Ｉとして入力部２５に入力される。すなわち、この起動信号２５Ｉは、不揮発性半導体記憶装置に対する通常の書き込みや消去のための信号とは異なり、既に説明した積層絶縁膜３の特性を回復させる動作を実行するための信号である。例えば、使用者は、本不揮発性半導体記憶装置において書き込み動作及び消去動作の回数がある程度以上になったと感じた場合に、所望のタイミングで「リフレッシュ命令」を入力し、これに基づいた電気信号である起動信号２５Ｉが例えば電子機器において発生される。
そして、入力部２５に入力された起動信号２５Ｉに基づいて、例えば制御部２２は、所定の信号を発生し、回復パルスＰｒをメモリセル８に印加する。これにより、電荷蓄積型のメモリセルの繰り返し動作信頼性を向上させた不揮発性半導体記憶装置が提供できる。
なお、不揮発性半導体記憶装置１０８において、複数のメモリセル８が設けられる場合、第２パルスＰ２を複数のメモリセル８に印加することができる。さらに、例えば、複数のメモリセル８が複数のブロックに分割されている場合、例えば、「リフレッシュ命令」にブロックを指定するように機能を持たせることもでき、これに基づき、第２パルスＰ２をブロックごとに印加することができる。これにより、複数のメモリセルの劣化を効率的に抑制することができる。
（第９の実施の形態）
本発明の第９の実施形態は、不揮発性半導体記憶装置の駆動方法である。
すなわち、チャネル１ａとチャネル１ａの両側に設けられたソース領域２ａ及びドレイン領域２ｂとを有する半導体層１と、チャネル１ａの上に設けられた第１絶縁膜３Ａと、第１絶縁膜３Ａの上に設けられた電荷蓄積層３Ｂと、電荷蓄積層３Ｂの上に設けられたゲート電極４と、を有するメモリセル８を有する不揮発性半導体記憶装置の駆動方法である。以下では、本実施形態に係る不揮発性半導体記憶装置の特徴部分について説明する。
本発明の第９の実施形態は、不揮発性半導体記憶装置の駆動方法である。
すなわち、チャネル１ａとチャネル１ａの両側に設けられたソース領域２ａ及びドレイン領域２ｂとを有する半導体層１と、チャネル１ａの上に設けられた第１絶縁膜３Ａと、第１絶縁膜３Ａの上に設けられた電荷蓄積層３Ｂと、電荷蓄積層３Ｂの上に設けられたゲート電極４と、を有するメモリセル８を有する不揮発性半導体記憶装置の駆動方法である。以下では、本実施形態に係る不揮発性半導体記憶装置の特徴部分について説明する。
図２０は、本発明の第９の実施形態に係る不揮発性半導体記憶装置の駆動方法を例示するフローチャート図である。
図２０に表したように、本実施形態に係る不揮発性半導体記憶装置の駆動方法においては、まず、半導体層１よりもゲート電極４の電位を低くしてデータの書き込み及び消去のいずれか一方を行う第１パルスＰ１を半導体層１とゲート電極４との間に印加する（ステップＳ１１０）。
図２０に表したように、本実施形態に係る不揮発性半導体記憶装置の駆動方法においては、まず、半導体層１よりもゲート電極４の電位を低くしてデータの書き込み及び消去のいずれか一方を行う第１パルスＰ１を半導体層１とゲート電極４との間に印加する（ステップＳ１１０）。
例えば、図２に例示したように、第１パルスＰ１として消去パルスＰｅを印加する。そして、既に説明したように、図２に例示した具体例では、消去パルスＰｅの印加の前に、書き込みパルスＰｗ（第３パルスＰ３）も印加され、任意の期間データが保持される。そして、書き込みパルスＰｗと消去パルスＰｅとの印加が繰り返され、書き込み動作と消去動作が繰り返される。
そして、第１パルスＰ１の印加の回数に基づいて、半導体層１よりもゲート電極４の電位を高くして、積層構造体３へ電子を注入する第２パルス（回復パルスＰｒ）を半導体層１とゲート電極４との間に印加する（ステップＳ１２０）。
これにより、積層絶縁膜３の劣化を抑制することができ、素子破壊の信頼性を向上し、電荷蓄積型のメモリセルの繰り返し動作信頼性を向上させた不揮発性半導体記憶装置の駆動方法が提供できる。
これにより、積層絶縁膜３の劣化を抑制することができ、素子破壊の信頼性を向上し、電荷蓄積型のメモリセルの繰り返し動作信頼性を向上させた不揮発性半導体記憶装置の駆動方法が提供できる。
例えば、第１パルスＰ１の印加の回数が予め定められた値である設定回数Ｎに到達した場合に、第２パルスＰ２を印加する。この時、既に説明したように、第１パルスＰ１の印加の累積回数ｍに基づいて、上記の設定回数Ｎを変化させても良く、また、第２パルスＰ２の電圧値、時間幅及びそれに含まれるパルス（サブパルス）の数を変化させても良い。
また、上記の設定回数Ｎは、１回以上１００回以下とすることが望ましい。
また、第２パルスＰ２は、１０Ｖ以上３０Ｖ以下であることが望ましい。また、第２パルスの時間幅は、１００μｓよりも長く１０ｓ以下であることが望ましく、また、１ｍｓ以上１０ｓ以下であることがさらに望ましい。
また、第２パルスＰ２は、１０Ｖ以上３０Ｖ以下であることが望ましい。また、第２パルスの時間幅は、１００μｓよりも長く１０ｓ以下であることが望ましく、また、１ｍｓ以上１０ｓ以下であることがさらに望ましい。
また、半導体層１よりもゲート電極４の電位を高くしてデータの書き込み及び消去のいずれか他方を行う第３パルスＰ３（図２の具体例では書き込みパルスＰｗ）を半導体層１とゲート電極４との間に印加する。そして、この場合、第２パルスＰ２の印加の時間（回復パルス時間幅Ｔｒ）は、第３パルスの印加の時間（図２の具体例では書き込みパルス時間幅Ｔｗ）よりも長いことが望ましい。
以上によって、素子破壊をより効果的に抑制することができる。
以上によって、素子破壊をより効果的に抑制することができる。
また、不揮発性半導体記憶装置が複数のメモリセル８を備える場合においては、複数のメモリセル８の第１パルスＰ１の印加の回数に基づいて、第２パルスＰ２を複数のメモリセル８に印加することができる。そして、複数のメモリセル８が複数のブロックに分割され、ブロックごとの第１パルスＰ１の印加の回数に基づいて、第２パルスＰ２をブロックごとに印加することができる。これにより、複数のメモリセルの劣化を効率的に抑制することができる。
また、第２パルスＰ２の印加から第１パルスＰ１の印加の間に、半導体層１よりもゲート電極４の電位を高くする第４パルスＰ４（初期化パルスＰｉ）を印加することができる。なお、図１４及び図１５に関して説明したように、第４パルスＰ４の印加は省略しても良い。
また、本実施形態に係る別の駆動方法では、まず、半導体層１よりもゲート電極４の電位を低くしてデータの書き込み及び消去のいずれか一方を行う第１パルスＰ１を半導体層１とゲート電極４との間に印加する。そして、予め定められた時間（例えば上記の設定時間ＴＴ）に基づいて、半導体層１よりもゲート電極４の電位を高くして、積層構造体３へ電子を注入する第２パルスＰ２を半導体層１とゲート電極４との間に印加する。
さらに、本実施形態に係る別の駆動方法では、まず、半導体層１よりもゲート電極４の電位を低くしてデータの書き込み及び消去のいずれか一方を行う第１パルスＰ１を半導体層１とゲート電極４との間に印加する。そして、例えばユーザから入力される命令などによる起動信号に基づいて、半導体層１よりもゲート電極４の電位を高くして、積層構造体３メモリセル８内へ電子を注入する第２パルスＰ２を半導体層１とゲート電極４との間に印加する。
これにより、電荷蓄積型のメモリセルの繰り返し動作信頼性を向上させた不揮発性半導体記憶装置の駆動方法が提供できる。
さらに、本実施形態に係る別の駆動方法では、まず、半導体層１よりもゲート電極４の電位を低くしてデータの書き込み及び消去のいずれか一方を行う第１パルスＰ１を半導体層１とゲート電極４との間に印加する。そして、例えばユーザから入力される命令などによる起動信号に基づいて、半導体層１よりもゲート電極４の電位を高くして、積層構造体３メモリセル８内へ電子を注入する第２パルスＰ２を半導体層１とゲート電極４との間に印加する。
これにより、電荷蓄積型のメモリセルの繰り返し動作信頼性を向上させた不揮発性半導体記憶装置の駆動方法が提供できる。
なお、上記のいずれの駆動方法においても、回復パルスＰｒが印加される間隔（インターバル）は任意に設定でき、また、回復パルスＰｒの電圧値、時間幅及びそれに含まれるパルス（サブパルス）の数を任意に変化させることができる。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、不揮発性半導体記憶装置及びその駆動方法を構成する各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施の形態として上述した不揮発性半導体記憶装置及びその駆動方法を基にして、当業者が適宜設計変更して実施し得る全ての不揮発性半導体記憶装置及びその駆動方法も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
１ 半導体層
１ａ チャネル
２ａ ソース領域
２ｂ ドレイン領域
３ 積層絶縁膜（積層構造体）
３Ａ 第１絶縁膜
３Ｂ 電荷蓄積層
３Ｃ 第２絶縁膜
４ ゲート電極
８ メモリセル
１１ メモリセルアレイ
１２ 電圧制御回路
１３ 電圧発生回路
１４ 読み出し回路
２０ 駆動部
２１ 出力部
２２ 制御部
２３ 記憶部
２４ 演算部
２５ 入力部
１０１、１０２、１０２ａ、１０３、１０４、１０５、１０６、１０７、１０８、１０９ 不揮発性半導体記憶装置
Ｎ 設定回数（定められた値）
Ｐ１ 第１パルス
Ｐ２ 第２パルス
Ｐ３ 第３パルス
Ｐ４ 第４パルス
Ｐｅ 消去パルス
Ｐｉ 初期化パルス
Ｐｒ 回復パルス
Ｐｒ１〜Ｐｒ３ 第１〜第３サブパルス
Ｐｒｍ１〜Ｐｒｍ３ 第１〜第３の回復パルス
Ｐｗ 書き込みパルス
Ｔ０１、Ｔ０２ 休止期間
Ｔｅ 消去パルス時間幅
Ｔｈ 保持期間
Ｔｉ 初期化パルス時間幅
Ｔｒ、Ｔｒ（ｍ）、Ｔｒｓ 回復パルス時間幅
Ｔｒ１〜Ｔｒ３ 第１〜第３サブパルス時間幅
ＴＴ 設定時間（定められた値）
Ｔｗ 書き込みパルス時間幅
Ｖｅ 消去パルス電圧
Ｖｇ ゲート電圧
Ｖｉ 初期化パルス電圧
Ｖｒ、Ｖｒｓ 回復パルス電圧
Ｖｒ１〜Ｖｒ３ 第１〜第３サブパルス電圧
Ｖｗ 書き込みパルス電圧
ｎ 回数
ｍ 累積回数
ｔｔ 経過時間
１ａ チャネル
２ａ ソース領域
２ｂ ドレイン領域
３ 積層絶縁膜（積層構造体）
３Ａ 第１絶縁膜
３Ｂ 電荷蓄積層
３Ｃ 第２絶縁膜
４ ゲート電極
８ メモリセル
１１ メモリセルアレイ
１２ 電圧制御回路
１３ 電圧発生回路
１４ 読み出し回路
２０ 駆動部
２１ 出力部
２２ 制御部
２３ 記憶部
２４ 演算部
２５ 入力部
１０１、１０２、１０２ａ、１０３、１０４、１０５、１０６、１０７、１０８、１０９ 不揮発性半導体記憶装置
Ｎ 設定回数（定められた値）
Ｐ１ 第１パルス
Ｐ２ 第２パルス
Ｐ３ 第３パルス
Ｐ４ 第４パルス
Ｐｅ 消去パルス
Ｐｉ 初期化パルス
Ｐｒ 回復パルス
Ｐｒ１〜Ｐｒ３ 第１〜第３サブパルス
Ｐｒｍ１〜Ｐｒｍ３ 第１〜第３の回復パルス
Ｐｗ 書き込みパルス
Ｔ０１、Ｔ０２ 休止期間
Ｔｅ 消去パルス時間幅
Ｔｈ 保持期間
Ｔｉ 初期化パルス時間幅
Ｔｒ、Ｔｒ（ｍ）、Ｔｒｓ 回復パルス時間幅
Ｔｒ１〜Ｔｒ３ 第１〜第３サブパルス時間幅
ＴＴ 設定時間（定められた値）
Ｔｗ 書き込みパルス時間幅
Ｖｅ 消去パルス電圧
Ｖｇ ゲート電圧
Ｖｉ 初期化パルス電圧
Ｖｒ、Ｖｒｓ 回復パルス電圧
Ｖｒ１〜Ｖｒ３ 第１〜第３サブパルス電圧
Ｖｗ 書き込みパルス電圧
ｎ 回数
ｍ 累積回数
ｔｔ 経過時間
Claims (20)
- チャネルと前記チャネルの両側に設けられたソース領域及びドレイン領域とを有する半導体層と、
前記チャネルの上に設けられた第１絶縁膜と、前記第１絶縁膜の上に設けられた電荷蓄積層と、を有する積層構造体と、
前記積層構造体の上に設けられたゲート電極と、
を有するメモリセルと、
前記半導体層よりも前記ゲート電極の電位を低くしてデータの書き込み及び消去のいずれか一方を行う第１パルスを前記半導体層と前記ゲート電極との間に印加し、
前記第１パルスの印加の回数に基づいて、前記半導体層よりも前記ゲート電極の電位を高くして前記積層構造体へ電子を注入する第２パルスを前記半導体層と前記ゲート電極との間に印加する駆動部と、
を備えたことを特徴とする不揮発性半導体記憶装置。 - 前記駆動部は、前記印加の回数を記憶する記憶部をさらに有し、前記記憶部に記憶された前記印加の回数に基づいて前記第２パルスを印加することを特徴とする請求項１記載の不揮発性半導体記憶装置。
- 前記駆動部は、前記印加の回数が予め定められた値に到達した場合に、前記第２パルスを印加することを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
- 前記予め定められた値は、前記第１パルスの印加の累積回数に基づいて変化することを特徴とする請求項３記載の不揮発性半導体記憶装置。
- 前記予め定められた値は、１回以上１００回以下であることを特徴とする請求項３または４に記載の不揮発性半導体記憶装置。
- 前記第２パルスにおける電圧及び印加の時間、並びに前記第２パルスに含まれるパルスの数の少なくともいずれかは、前記第１パルスの印加の累積回数に基づいて変化することを特徴とする請求項１〜５のいずれか１つに記載の不揮発性半導体記憶装置。
- 前記駆動部は、前記半導体層よりも前記ゲート電極の電位を高くして前記データの書き込み及び消去のいずれか他方を行う第３パルスを前記半導体層と前記ゲート電極との間に印加し、
前記第２パルスの印加の時間は、前記第３パルスの印加の時間よりも長いことを特徴とする請求項１〜６のいずれか１つに記載の不揮発性半導体記憶装置。 - 前記第２パルスの印加の時間は、１００μｓよりも長く１０ｓ以下であることを特徴とする請求項１〜７のいずれか１つに記載の不揮発性半導体記憶装置。
- 前記第２パルスにおける前記半導体層を基準にした前記ゲート電極の電位は、１０Ｖ以上３０Ｖ以下高いことを特徴とする請求項１〜８のいずれか１つに記載の不揮発性半導体記憶装置。
- 複数の前記メモリセルを備え、
前記駆動部は、複数のメモリセルにおける前記印加の回数に基づいて、前記第２パルスを前記複数のメモリセルに印加することを特徴とする請求項１〜９のいずれか１つに記載の不揮発性半導体記憶装置。 - 前記複数のメモリセルは、複数のブロックに分割され、
前記駆動部は、前記ブロックごとの前記印加の回数に基づいて、前記第２パルスを前記ブロックごとに印加することを特徴とする請求項１０記載の不揮発性半導体記憶装置。 - 前記駆動部は、前記第２パルスの印加から次の書き込み及び消去のいずれか一方を行う第１パルスの印加の間に、前記半導体層よりも前記ゲート電極の電位を低くする第４パルスを前記半導体層と前記ゲート電極との間に印加することを特徴とする請求項１〜１１のいずれか１つに記載の不揮発性半導体記憶装置。
- 前記積層構造体は、前記電荷蓄積層と前記ゲート電極との間に設けられた第２絶縁膜をさらに有することを特徴とする請求項１〜１２のいずれか１つに記載の不揮発性半導体記憶装置。
- チャネルと前記チャネルの両側に設けられたソース領域及びドレイン領域とを有する半導体層と、
前記チャネルの上に設けられた第１絶縁膜と、前記第１絶縁膜の上に設けられた電荷蓄積層と、を有する積層構造体と、
前記積層構造体の上に設けられたゲート電極と、
を有するメモリセルと、
前記半導体層よりも前記ゲート電極の電位を低くしてデータの書き込み及び消去のいずれか一方を行う第１パルスを前記半導体層と前記ゲート電極との間に印加し、
予め定められた時間に基づいて、前記半導体層よりも前記ゲート電極の電位を高くして前記積層構造体へ電子を注入する第２パルスを前記半導体層と前記ゲート電極との間に印加する駆動部と、
を備えたことを特徴とする不揮発性半導体記憶装置。 - チャネルと前記チャネルの両側に設けられたソース領域及びドレイン領域とを有する半導体層と、
前記チャネルの上に設けられた第１絶縁膜と、前記第１絶縁膜の上に設けられた電荷蓄積層と、を有する積層構造体と、
前記積層構造体電荷蓄積層の上に設けられたゲート電極と、
を有するメモリセルと、
起動信号が入力される入力部と、
前記半導体層よりも前記ゲート電極の電位を低くしてデータの書き込み及び消去のいずれか一方を行う第１パルスを前記半導体層と前記ゲート電極との間に印加し、
前記入力部に入力された前記起動信号に基づいて、前記半導体層よりも前記ゲート電極の電位を高くして前記積層構造体へ電子を注入する第２パルスを前記半導体層と前記ゲート電極との間に印加する駆動部と、
を備えたことを特徴とする不揮発性半導体記憶装置。 - チャネルと前記チャネルの両側に設けられたソース領域及びドレイン領域とを有する半導体層と、前記チャネルの上に設けられた第１絶縁膜及び前記第１絶縁膜の上に設けられた電荷蓄積層を有する積層構造体と、前記電荷蓄積層の上に設けられたゲート電極と、を有するメモリセルを有する不揮発性半導体記憶装置の駆動方法であって、
前記半導体層よりも前記ゲート電極の電位を低くしてデータの書き込み及び消去のいずれか一方を行う第１パルスを前記半導体層と前記ゲート電極との間に印加し、
前記第１パルスの印加の回数に基づいて、前記半導体層よりも前記ゲート電極の電位を高くして前記積層構造体へ電子を注入する第２パルスを前記半導体層と前記ゲート電極との間に印加することを特徴とする不揮発性半導体記憶装置の駆動方法。 - 前記印加の回数が予め定められた値に到達した場合に、前記第２パルスを印加することを特徴とする請求項１６記載の不揮発性半導体記憶装置の駆動方法。
- 前記予め定められた値は、１回以上１００回以下であることを特徴とする請求項１６または１７に記載の不揮発性半導体記憶装置の駆動方法。
- 前記不揮発性半導体記憶装置は複数の前記メモリセルを有し、
複数のメモリセルにおける前記印加の回数に基づいて、前記第２パルスを前記複数のメモリセルに印加することを特徴とする請求項１６〜１８のいずれか１つに記載の不揮発性半導体記憶装置の駆動方法。 - 前記複数のメモリセルは、複数のブロックに分割され、
前記ブロックごとの前記印加の回数に基づいて、前記第２パルスを前記ブロックごとに印加することを特徴とする請求項１９記載の不揮発性半導体記憶装置の駆動方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009009934A JP2010170591A (ja) | 2009-01-20 | 2009-01-20 | 不揮発性半導体記憶装置及びその駆動方法 |
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|---|---|---|---|
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| Publication Number | Publication Date |
|---|---|
| JP2010170591A true JP2010170591A (ja) | 2010-08-05 |
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|---|---|---|---|
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|---|---|
| JP (1) | JP2010170591A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8971093B2 (en) | 2013-05-14 | 2015-03-03 | Kabushiki Kaisha Toshiba | Memory device and method of controlling memory device |
| JP2016034045A (ja) * | 2015-12-08 | 2016-03-10 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Citations (4)
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-
2009
- 2009-01-20 JP JP2009009934A patent/JP2010170591A/ja active Pending
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| US9472283B2 (en) | 2013-05-14 | 2016-10-18 | Kabushiki Kaisha Toshiba | Memory device having resistance change element and method of controlling the same |
| JP2016034045A (ja) * | 2015-12-08 | 2016-03-10 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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