JP2010028867A - レベル変換回路 - Google Patents

Abstract

【課題】レベル変換を適切に行うことができるレベル変換回路を提供する。
【解決手段】レベル変換回路４５は、第１〜第４のＰＭＯＳトランジスタＰＨ１，ＰＨ２，ＰＨ４０，ＰＨ４１と、第１及び第２のＮＭＯＳトランジスタＮＨ１，ＮＨ２と、バイアス回路４６とを含み、基準電圧ＧＮＤと第１電源電圧Ｖｄｄを信号レベルとする入力信号ＩＮを、基準電圧ＧＮＤと第１電源電圧Ｖｄｄよりも高い第２電源電圧Ｖｐｐを信号レベルとする出力信号ＯＵＴにレベル変換する。バイアス回路４６により、第３及び第４のＰＭＯＳトランジスタＰＨ４０，ＰＨ４１のゲートにバイアス電位ＰＢが供給され、出力信号ＯＵＴの変化時に第３及び第４のＰＭＯＳトランジスタＰＨ４０，ＰＨ４１に流れる電流が第１及び第２のＮＭＯＳトランジスタＮＨ１，ＮＨ２に流れる電流と比例関係となるよう制御される。
【選択図】図２

Description

本発明は、入力信号の電圧レベルをレベルシフトして出力するレベル変換回路に関するものである。
多電源の半導体集積回路装置（ＬＳＩ）では、異なる電源電圧の回路間を接続するためにレベル変換回路が設けられている。異なる電源電圧の回路間を接続するレベル変換回路、特に、低い電源電圧の回路の信号を、高い電源電圧の回路の信号に変換するレベル変換回路（昇圧用のレベル変換回路）は、高い電源電圧の回路信号を低い電源電圧の回路信号に変換する回路（降圧用のレベル変換回路）に比較して、増幅機能が必要となることから、遅延時間、消費電力が大きくなり易い。そのため、遅延時間や消費電力を低減できるレベル変換回路が必要となっている。

近年、半導体集積回路装置では、集積回路の微細化の進展とともに、デジタル回路の集積度の向上が続いており、その微細化に伴う信頼性の向上と消費電力の低減を図るためにデジタル回路部分の電源電圧は低下してきている。例えば、０．３５ｕｍの技術で製造された集積回路の電源電圧は３．３Ｖ、０．１８ｕｍの技術で製造された集積回路の電源電圧は１．８Ｖ程度となっている。一方、自動車用の制御部品として利用される半導体集積回路装置などでは、従来の５Ｖの電源電圧をインターフェース部の電源電圧とする要求が、いまだに根強く残っている。このため、従来の電源電圧（例えば、５Ｖ）との互換性を維持したインターフェース回路を残しながら、微細化による集積度の向上の恩恵を享受するために、内部回路の電源電圧をインターフェース回路の電源電圧よりも低い電圧値とし、内部回路を微細なＣＭＯＳプロセスで形成したＬＳＩが数多く製造されている。

また、ＬＳＩの外部仕様として、電源電圧が複数ある場合に限らず、ＤＲＡＭ、フラッシュＥＥＰＲＯＭなどのように、内部の昇圧回路により、外部から供給される電源電圧より高い電圧を発生し、結果的に複数の異なる電源電圧を使用するＬＳＩや、いわゆる降圧回路により、外部から供給される電源電圧より低い内部電圧を発生し、結果的に複数の異なる電源電圧を使用するＬＳＩも多数存在する。

これら多電源のＬＳＩには、異なる電源電圧の回路間を接続するためにレベル変換回路が設けられている。従来のレベル変換回路としては、特許文献１〜９等に開示されている。なお、レベル変換回路は、レベルシフト回路、或いはレベルシフタ回路とも呼ばれている。

図２５及び図２６には、それら従来のレベル変換回路のうちの代表的な回路例を示している。なお、図２５のレベル変換回路１は、特許文献１に開示されている回路であり、図２６のレベル変換回路２は、特許文献２に開示されている回路である。

先ず、図２５のレベル変換回路１について説明する。このレベル変換回路１は、高耐圧のＰＭＯＳトランジスタＰＨ１，ＰＨ２、高耐圧のＮＭＯＳトランジスタＮＨ１，ＮＨ２、低耐圧のＰＭＯＳトランジスタＰＬ１，ＰＬ２、低耐圧のＮＭＯＳトランジスタＮＬ１，ＮＬ２とを含む。図２５において、高耐圧のＭＯＳトランジスタについては、低耐圧のＭＯＳトランジスタと区別するため、そのトランジスタ記号を丸で囲って図示している。なお、本明細書における他の図面においても同様に、高耐圧のＭＯＳトランジスタの記号を丸で囲って図示している。

高耐圧のＮＭＯＳトランジスタＮＨ１は、ドレインが高耐圧のＰＭＯＳトランジスタＰＨ１のドレインとＰＭＯＳトランジスタＰＨ２のゲートと接続され、ソースがグランドに接続されている。また、高耐圧のＮＭＯＳトランジスタＮＨ２は、ドレインが高耐圧のＰＭＯＳトランジスタＰＨ２のドレインとＰＭＯＳトランジスタＰＨ１のゲートと接続され、ソースがグランドに接続されている。そして、各ＰＭＯＳトランジスタＰＨ１，ＰＨ２のソースには、高電圧回路部分の電源電圧Ｖｐｐが供給されている。

入力信号ＩＮは低耐圧のＰＭＯＳトランジスタＰＬ１と低耐圧のＮＭＯＳトランジスタＮＬ１とから構成されるインバータ回路３に供給される。インバータ回路３の出力ノードＮ１０（各ＭＯＳトランジスタＰＬ１，ＰＬ２の接続部）は、低耐圧のＰＭＯＳトランジスタＰＬ２と低耐圧のＮＭＯＳトランジスタＮＬ２とからなるインバータ回路４（各ＭＯＳトランジスタＰＬ２，ＮＬ２のゲート）に接続されている。各インバータ回路３，４は、デジタル回路の電源電圧Ｖｄｄが供給されて動作する。

また、インバータ回路３の出力ノードＮ１０は、高耐圧のＮＭＯＳトランジスタＮＨ１のゲートに接続され、インバータ回路４の出力ノードＮ１１は、高耐圧のＮＭＯＳトランジスタＮＨ２のゲートに接続されている。そして、ＰＭＯＳトランジスタＰＨ２とＮＭＯＳトランジスタＮＨ２との接続部から出力信号ＯＵＴが出力される。

ここで、例えば、デジタル回路の電源電圧Ｖｄｄが１．８Ｖであり、高電圧回路部分の電源電圧Ｖｐｐが５Ｖである場合、図２５のレベル変換回路１は、信号振幅が１．８Ｖの入力信号ＩＮを５Ｖの出力信号ＯＵＴにレベル変換する。

具体的に、入力信号ＩＮがＨレベル（１．８Ｖの電位レベル）であるとき、インバータ回路３の出力ノードＮ１０はＬレベル（０Ｖの電位レベル）、インバータ回路４の出力ノードＮ１１はＨレベルとなる。インバータ回路３の出力ノードＮ１０がＬレベルとなるため、ＮＭＯＳトランジスタＮＨ１はオフし、インバータ回路４の出力ノードＮ１１がＨレベルとなるため、ＮＭＯＳトランジスタＮＨ２はオンする。ＮＭＯＳトランジスタＮＨ２がオンすると、出力信号ＯＵＴはＬレベルとなる。このとき、ＮＭＯＳトランジスタＮＨ２がオンし、ＰＭＯＳトランジスタＰＨ２がオフするため、回路に定常電流が流れることはない。

入力信号ＩＮがＬレベルであるとき、インバータ回路３の出力ノードＮ１０はＨレベル、インバータ回路４の出力ノードＮ１１はＬレベルとなる。そのため、ＮＭＯＳトランジスタＮＨ１はオンし、ＮＭＯＳトランジスタＮＨ２はオフする。ＮＭＯＳトランジスタＮＨ１がオンするため、ＰＭＯＳトランジスタＰＨ１とＮＭＯＳトランジスタＮＨ１間のノードＮ２０はＬレベルとなり、ＰＭＯＳトランジスタＰＨ２がオンする。ＰＭＯＳトランジスタＰＨ２がオンしＮＭＯＳトランジスタＮＨ２がオフすることで、出力信号ＯＵＴはＨレベルとなる。このとき、ＰＭＯＳトランジスタＰＨ２がオンし、ＮＭＯＳトランジスタＮＨ２がオフしているため、回路に定常電流が流れることはない。

ノードＮ２０と出力信号ＯＵＴの信号振幅は、電源電圧Ｖｐｐから決まる値の５Ｖと大きくなり、この部分の各回路素子には電源電圧Ｖｐｐの５Ｖが加わるため、各ＭＯＳトランジスタＰＨ１，ＰＨ２，ＮＨ１，ＮＨ２には高耐圧のトランジスタが用いられる。一般的なＭＯＳトランジスタでは、ゲート酸化膜を厚くすることでその耐圧が高められる。また、ゲート酸化膜を厚くするのに伴う短チャネル効果の抑制とドレイン耐圧の向上とを図るためには、長いチャネル長を確保する必要がある。

このように構成した従来のレベル変換回路１は、簡単な回路構成で、かつ定常電流が流れないので広く実用化されている。
次に、図２６のレベル変換回路２について説明する。なお、同図において、図２５のレベル変換回路１と同一構成部分は同一符号を付している。すなわち、レベル変換回路２は、各ＭＯＳトランジスタＰＨ１，ＰＨ２，ＮＨ１，ＮＨ２，ＰＬ１，ＰＬ２，ＮＬ１，ＮＬ２に加えて、バイアス回路６を備え、そのバイアス回路６で発生されたバイアス電位ＮＢが高耐圧のＮＭＯＳトランジスタＮＨ１，ＮＨ２のゲートに供給される。また、高耐圧のＮＭＯＳトランジスタＮＨ１のソースがインバータ回路３の出力ノードＮ１０に接続され、高耐圧のＮＭＯＳトランジスタＮＨ２のソースがインバータ回路４の出力ノードＮ１１に接続される。

バイアス回路６は、抵抗Ｒ２と高耐圧のＰＭＯＳトランジスタＰＨ５とを含む。ＰＭＯＳトランジスタＰＨ５のソースには、抵抗Ｒ２を介して高電圧回路部分の電源電圧Ｖｐｐが供給される。また、そのＰＭＯＳトランジスタＰＨ５のゲートにはデジタル回路の電源電圧Ｖｄｄが供給され、ＰＭＯＳトランジスタＰＨ５のドレインはグランドに接続されている。

このレベル変換回路２においても、デジタル回路の電源電圧Ｖｄｄが１．８であり、高電圧回路部分の電源電圧Ｖｐｐが５Ｖである場合、信号振幅が１．８Ｖの入力信号ＩＮを５Ｖの出力信号ＯＵＴにレベル変換する。また、バイアス回路６におけるバイアス電位ＮＢは、電源電圧Ｖｄｄに対してＰＭＯＳトランジスタＰＨ５のしきい値電圧Ｖｔｈ程度高い電位（Ｖｄｄ＋Ｖｔｈ）となる。バイアス回路６の抵抗Ｒ２は、ソースホロワ回路の電流源として機能する。

具体的に、入力信号ＩＮがＨレベル（１．８Ｖ）である場合、インバータ回路３の出力ノードＮ１０はＬレベル（０Ｖ）、インバータ回路４の出力ノードＮ１１はＨレベル（１．８Ｖ）となる。ここで、バイアス回路６のバイアス電位ＮＢを、電源電圧Ｖｄｄからしきい値電圧（例えば、０．６Ｖ）だけ高い２．４Ｖ（＝１．８Ｖ＋０．６Ｖ）の電位とする。この場合、ノードＮ１０がＬレベル（０Ｖ）、バイアス電位ＮＢが２．４Ｖであるため、ＮＭＯＳトランジスタＮＨ１はオン状態（導通状態）となる。また、ノードＮ１１がＨレベル（１．８Ｖ）、バイアス電位ＮＢが２．４Ｖであるため、ＮＭＯＳトランジスタＮＨ２のゲート・ソース間には、０．６Ｖの電圧しか加わらない。そのため、ＮＭＯＳトランジスタＮＨ２はオフ状態（非導通状態）となる。

このとき、ＮＭＯＳトランジスタＮＨ１がオンすることにより、ノードＮ２０はＬレベルとなり、ＰＭＯＳトランジスタＰＨ２がオンする。ＰＭＯＳトランジスタＰＨ２がオンし、ＮＭＯＳトランジスタＮＨ２がオフすることで、出力信号ＯＵＴはＨレベルとなる。またこのとき、ＰＭＯＳトランジスタＰＨ２がオンし、ＮＭＯＳトランジスタＮＨ２がオフするため、回路に定常電流が流れることはない。

入力信号ＩＮがＬレベルであるとき、インバータ回路３の出力ノードＮ１０はＨレベル、インバータ回路４の出力ノードＮ１１はＬレベルとなる。この場合、ノードＮ１０がＨレベル（１．８Ｖ）、バイアス電位ＮＢが２．４Ｖであるため、ＮＭＯＳトランジスタＮＨ１のゲート・ソース間には、０．６Ｖの電圧しか加わらない。そのため、ＮＭＯＳトランジスタＮＨ１はオフ状態となる。また、ノードＮ１１がＬレベル（０Ｖ）、バイアス電位ＮＢが２．４Ｖであるため、ＮＭＯＳトランジスタＮＨ２はオン状態となる。従って、出力信号ＯＵＴはＬレベルとなる。またこのとき、ＰＭＯＳトランジスタＰＨ１がオンし、ＮＭＯＳトランジスタＮＨ１がオフすることでノードＮ２０がＨレベル（５Ｖ）となる。ノードＮ２０がＨレベルとなることで、ＰＭＯＳトランジスタＰＨ２がオフするため、回路に定常電流が流れることはない。

このレベル変換回路２において、ノードＮ１０，Ｎ２０の信号振幅は０Ｖ〜１．８Ｖに制限されているので、低耐圧の各ＭＯＳトランジスタＰＬ１，ＰＬ２，ＮＬ１，ＮＬ２にはデジタル回路の電源電圧Ｖｄｄ以上の電圧が加わることはない。また、バイアス電位を、電源電圧Ｖｄｄからしきい値電圧Ｖｔｈ程度高い電位（２．４Ｖ）とすることで、ＮＭＯＳトランジスタＮＨ１，ＮＨ２がオンするときのゲート・ソース間電圧が、電源電圧Ｖｄｄにしきい値電圧Ｖｔｈを加算した電圧値に高められ、回路の高速動作が達成される。

このように、レベル変換回路２では、図１のレベル変換回路１に対してバイアス回路６を追加し、回路接続を工夫することで、バイアスの信頼性を確保しながら、高速かつ、定常電流の流れない構成を実現している。

特開平６−２０４８５０号公報 特開２００３−１０１４０５号公報 特開２００１−３５１３９３号公報 特開２００２−１９０７３１号公報 特開２００３−６０４９６号公報 特開２００２−１９８８００号公報 特開２００１−２７４６７５号公報 特開平９−７３７１号公報 特開平６−３７６２４号公報

ところで、図２５のレベル変換回路１では、簡単な回路構成で低い電源電圧Ｖｄｄの入力信号ＩＮを高い電源電圧Ｖｐｐの出力信号ＯＵＴに変換するレベル変換機能を実現することができるが、占有面積が大きくなるといった問題がある。また、低い電源電圧Ｖｄｄの電圧値が高耐圧のＮＭＯＳトランジスタＮＨ１，ＮＨ２のしきい値電圧Ｖｔｈ程度まで小さくなってしまうと、遅延時間が大きくなり回路の動作速度の低下が問題となる。なお、占有面積が大きくなるといった問題については特許文献３でも指摘されている。

図２５のレベル変換回路１において、例えば、出力信号ＯＵＴをＨレベルからＬレベルに変化させる場合を考える。出力信号ＯＵＴがＨレベル（５Ｖ）であるとき、それと相補的な信号レベルのノードＮ２０はＬレベル（０Ｖ）となり、入力信号ＩＮもＬレベルとなっている。そして、入力信号ＩＮがＨレベル（１．８Ｖ）に変化すると、ノードＮ１０はＬレベル、ノードＮ１１はＨレベルとなる。このとき、出力信号ＯＵＴがＨレベルからＬレベルに変化するためには、ＰＭＯＳトランジスタＰＨ２から供給される電流よりも大きな電流をＮＭＯＳトランジスタＮＨ２が流すことで、出力端子の電位をＨレベルからＬレベルに放電する必要がある。ここで、ＰＭＯＳトランジスタＰＨ２のゲート・ソース間電圧には５Ｖが加わるのに対して、ＮＭＯＳトランジスタＮＨ２のゲート・ソース間電圧は１．８Ｖしかなく、ＰＭＯＳトランジスタＰＨ２の駆動電流よりもＮＭＯＳトランジスタＮＨ２の駆動電流を大きくするためには、該トランジスタＮＨ２のゲート幅を大きく設計しなければならない。

また、低い電源電圧Ｖｄｄの下限値が１．２Ｖである場合に、ＮＭＯＳトランジスタＮＨ２のしきい値電圧Ｖｔｈの最大値が１．２Ｖであると仮定すると、該トランジスタＮＨ２のゲート幅をどれだけ大きく設計したとしても、ＰＭＯＳトランジスタＰＨ２よりもＮＭＯＳトランジスタＮＨ２の駆動電流を大きくすることが不可能となり、正常な回路動作が実現できなくなる。

一方、図２６のレベル変換回路２では、バイアス回路６を追加して回路接続を変更するといった比較的簡単な構成で、上記の欠点が解消される。このレベル変換回路２と同様の回路構成が特許文献３や特許文献４にも開示されている。

図２５のレベル変換回路１では、高耐圧のＮＭＯＳトランジスタＮＨ１，ＮＨ２のゲートに、低い電源電圧Ｖｄｄの信号を供給していた。これに対し、図２６のレベル変換回路２では、ＮＭＯＳトランジスタＮＨ１，ＮＨ２のソースに電源電圧Ｖｄｄの信号を供給し、ＮＭＯＳトランジスタＮＨ１，ＮＨ２のゲートには、電源電圧ＶｄｄよりもＮＭＯＳトランジスタのしきい値電圧Ｖｔｈ程度高いバイアス電位ＮＢ（＝Ｖｄｄ＋Ｖｔｈ）を供給するよう構成した。これにより、レベル変換回路２において定常電流はほとんど流れることはなく、レベル変換機能が実現され、さらに、ＮＭＯＳトランジスタＮＨ１，ＮＨ２のゲート・ソース間電圧が、電源電圧Ｖｄｄよりもしきい値電圧Ｖｔｈ程度高い電圧となるため、回路動作の高速化が可能となる。また、このレベル変換回路２では、ＮＭＯＳトランジスタＮＨ１，ＮＨ２のゲート・ソース間電圧が高くなるので、ＰＭＯＳトランジスタＰＨ２の駆動電流よりＮＭＯＳトランジスタＮＨ２の駆動電流を大きく設計することが容易となる。

しかしながら、図２６のレベル変換回路２においては、バイアス電位を発生するバイアス回路６は常に動作しており、レベル変換が必要でないときにも電流が消費されてしまう。例えば、ＬＳＩを製造し製品出荷する際には、そのＬＳＩが所望の特性を満たしているか確認するための試験が行われる。この試験には、ＩＤＤＱといわれる重要な項目がある。このＩＤＤＱとは、静止電流（Quiescent Power Supply Current）の測定項目である。ＣＭＯＳ回路の場合、信号が変化する瞬間のみ電流が流れ、信号変化がない定常時ではほとんど電流は流れない。リーク故障や信号固定故障があるＬＳＩではリーク電流やＣＭＯＳ回路内を流れる貫通電流によって、静止電流が増加するためそれを検出することにより故障の有無が判定される。従って、バイアス回路６における定常電流を停止できないと、ＬＳＩとしての重要な項目であるＩＤＤＱ測定の精度が低下してしまう。

また例えば、０．１８ｕｍの技術で製造された集積回路であり、１．８Ｖ、３．３Ｖ、５Ｖの電源電圧の各回路が混在するＬＳＩでは、デジタル回路の電源電圧が１．８Ｖ、外部インターフェース回路の大部分の電源電圧が３．３Ｖ、一部のアナログ回路の電源電圧だけが５Ｖといった回路構成が考えられる。このＬＳＩでは、１．８Ｖの電源電圧で動作する回路と５Ｖの電源電圧で動作する回路とにおいて信号レベルを変換するためのレベル変換回路が必要となるが、電源電圧が５Ｖである回路は全体のごく一部で、かつ動作している期間も限られるような場合がある。

このような場合、使用する期間だけ回路を活性化して動作させ、回路を使用していない期間には電流を最小限に抑えることが望ましい。しかし、図２６のレベル変換回路２では、バイアス回路６を停止させるといった回路構成の検討がなされていないため、上記のように、無駄な電流を消費するといった問題がある。

特許文献３のレベル変換回路も同様に、低い電源電圧の回路信号を高耐圧のＮＭＯＳトランジスタのソースに供給し、そのＮＭＯＳトランジスタのゲート電位を低い電源電圧からＮＭＯＳトランジスタのしきい値電圧程度高い電圧値にバイアスすることで、高速動作を実現している。しかし、バイアス回路の具体的な回路構成は開示されておらず、勿論、試験時などでバイアス回路を停止するといった回路も示されていない。

これに対し、特許文献４のレベル変換回路では、制御信号によりバイアス電位の発生を停止するバイアス回路が開示されている。このレベル変換回路において、低い電源電圧を１．８Ｖ、高い電源電圧を５Ｖとする場合、バイアス回路の停止を制御するために、制御信号は５Ｖの信号振幅となっている。これは、低い電源電圧よりも高いバイアス電位を発生するために５Ｖ耐圧のＭＯＳトランジスタでバイアス回路を構成する必要があるためである。

上述したように、多電源のＬＳＩにおいて、デジタル回路の電源電圧が１．８Ｖ、外部インターフェース回路の大部分の電源電圧が３．３Ｖ、一部のアナログ回路の電源電圧が５Ｖといった回路構成の場合、アナログ回路は全体のごく一部でそのアナログ回路が動作している期間が限られるものも実用化されている。このＬＳＩでは、電源電圧が５Ｖである各回路を使用する期間だけ活性化させて動作させ、使用しない期間は、その回路の消費電流を必要最小限に抑えることが望ましい。この場合には、１．８Ｖから５Ｖの信号にレベル変換するレベル変換回路も、バイアス回路を含めて、信号が変化しない待機時には、電流を最小限に削減することが望ましい。

具体的には、電源電圧が５Ｖであるアナログ回路を使用する前に、レベル変換回路のバイアス回路を活性化させバイアス電位を安定化させ、その後、アナログ回路での信号処理が終了した時点でバイアス回路の電流を最小の状態とすればよい。しかし、デジタル回路は、１．８Ｖで動作する回路ブロックで構成するのが一般的なので、その状態の遷移を示す信号は、１．８Ｖの信号である。例えば、デジタル回路としてのＭＰＵが１．８Ｖで動作する回路ブロックで構成され、アナログ回路としてのＡＤ変換回路が５Ｖで動作する回路である場合、ＭＣＵはプログラムを実行することにより、ある時点でＡＤ変換回路を使用することが分かる。従って、その時点でレベル変換回路のバイアス回路の電流を大きくするための制御が必要となるが、ＭＰＵから出力される制御信号は１．８Ｖの信号レベルであるため、その１．８Ｖの制御信号でバイアス回路を安定的に制御できなければならない。

特許文献４のバイアス回路のように、制御信号が５Ｖである場合、１．８Ｖの信号を５Ｖに変換する必要が生じ、そのためには、レベル変換回路のバイアス回路が動作していることが必要となり、１．８Ｖで動作する回路からバイアス回路を制御しようとすると矛盾が生じる。よって、上記のようなＬＳＩでは、安定した制御ができる保証を得ることができなかった。

特許文献４のバイアス回路において、試験時などで外部から専用の制御端子を介して５Ｖの制御信号を入力し、ＩＤＤＱ測定時にバイアス回路の電流を停止することは可能であるが、実際の使用状態でバイアス回路の電流を停止させるための回路構成は開示されていない。また、実使用状態では、電源電圧は時間とともに変動するためバイアス回路のバイアス電位もその変動に追従できなければならない。さらに、レベル変換回路におけるＭＯＳトランジスタのゲート・ソースのカップリング容量によってもバイアス電位が変動する。そのため、レベル変換回路の入出力信号が頻繁に変化する実使用状態では、バイアス回路にある程度電流を流してインピーダンスを下げておくことが望ましい。従って、１．８Ｖの制御信号でバイアス回路をオン・オフ制御、或いは電流値を制御できないと、常に最大の電流をバイアス回路に流すこととなるため、電流の消費が問題になる。

本発明は上記問題点を解決するためになされたものであって、その目的は、電源電圧の低下に伴う動作速度の低下を防止でき、レベル変換を適切に行うことができるレベル変換回路を提供することにある。

図２に示すように、本発明のレベル変換回路４５は、第１〜第４のＰＭＯＳトランジスタＰＨ１，ＰＨ２，ＰＨ４０，ＰＨ４１と、第１及び第２のＮＭＯＳトランジスタＮＨ１，ＮＨ２と、バイアス回路４６とを含み、基準電圧ＧＮＤと第１電源電圧Ｖｄｄを信号レベルとする入力信号ＩＮを、基準電圧ＧＮＤと第１電源電圧Ｖｄｄよりも高い第２電源電圧Ｖｐｐを信号レベルとする出力信号ＯＵＴにレベル変換する。このレベル変換回路４５において、第１のＮＭＯＳトランジスタＮＨ１のドレインは、第１のＰＭＯＳトランジスタＰＨ１のドレインと第２のＰＭＯＳトランジスタＰＨ２のゲートに接続されている。また、第２のＮＭＯＳトランジスタＮＨ２のドレインは、第２のＰＭＯＳトランジスタＰＨ２のドレインと第１のＰＭＯＳトランジスタＰＨ１のゲートに接続されている。さらに、第３のＰＭＯＳトランジスタＰＨ４０のドレインは、第１のＰＭＯＳトランジスタＰＨ１のソースに接続され、第４のＰＭＯＳトランジスタＰＨ４１のドレインは、第２のＰＭＯＳトランジスタＰＨ２のソースに接続されている。そして、バイアス回路４６により、第３及び第４のＰＭＯＳトランジスタＰＨ４０，ＰＨ４１のゲートにバイアス電位ＰＢが供給され、出力信号ＯＵＴの変化時に第３及び第４のＰＭＯＳトランジスタＰＨ４０，ＰＨ４１に流れる電流が第１及び第２のＮＭＯＳトランジスタＮＨ１，ＮＨ２に流れる電流と比例関係となるよう制御される。このように、クロスカップルしたＰＭＯＳトランジスタＰＨ１，ＰＨ２と直列に、電流制限のためのＰＭＯＳトランジスタＰＨ４０，ＰＨ４１を設けたので、例えば、出力信号ＯＵＴをＨレベルからＬレベルに変化させるのに必要な条件を確実に満足するよう設計できる。つまり、従来技術のようにＮＭＯＳトランジスタＮＨ２のゲート幅Ｗを大きくすることなく、ＰＭＯＳトランジスタＰＨ２の電流よりＮＭＯＳトランジスタＮＨ２の電流を大きく設定するという条件を満足させることが可能となる。

また、図２のバイアス回路４６において、バイアス電流の停止時には、スイッチング用のＭＯＳトランジスタによってバイアス電位ＰＢが基準電圧ＧＮＤの電位レベルとされる。この場合、そのバイアス電位ＰＢに基づいて第３及び第４のＰＭＯＳトランジスタＰＨ４０，ＰＨ４１がオンされるので、バイアス電流が停止される待機時に出力信号ＯＵＴが不定となるといったことを防止できる。

このレベル変換回路において、バイアス電位の安定化するための容量を備えるので、電位変動が少ない正確なバイアス電位を供給することができる。

本発明によれば、動作速度の低下を防止でき、レベル変換を適切に行うことができるレベル変換回路を提供することができる。

本発明の原理説明図である。 本発明の原理説明図である。 本発明の原理説明図である。 図３のレベル変換回路の動作波形図である。 第１の実施の形態のレベル変換回路を示す回路図である。 第２の実施の形態のＡＤ変換回路を示す回路図である。 レベル変換回路を示す回路図である。 スイッチ回路を示す回路図である。 ＡＤ変換回路の制御タイミングの説明図である。 第３の実施の形態のレベル変換回路を示す回路図である。 図１０のレベル変換回路の動作波形図である。 第４の実施の形態のレベル変換回路を示す回路図である。 第５の実施の形態のレベル変換回路を示す回路図である。 第６の実施の形態のレベル変換回路を示す回路図である。 第７の実施の形態のレベル変換回路を示す回路図である。 第８の実施の形態の原理説明図である。 第８の実施の形態のレベル変換回路を示す回路図である。 第９の実施の形態のレベル変換回路を示す回路図である。 第１０の実施の形態のレベル変換回路を示す回路図である。 第１１の実施の形態のレベル変換回路を示す回路図である。 第１２の実施の形態のレベル変換回路を示す回路図である。 第１３の実施の形態のレベル変換回路を示す回路図である。 第１４の実施の形態のレベル変換回路を示す回路図である。 第１５の実施の形態のレベル変換回路を示す回路図である。 第１従来例のレベル変換回路を示す回路図である。 第２従来例のレベル変換回路を示す回路図である。

（第１の実施の形態）
以下、本発明を具体化した第１の実施の形態を説明する。
図５には、本実施の形態のレベル変換回路１０を示している。このレベル変換回路１０は、バイアス電位ＮＢを発生するバイアス回路１１の構成が図２６に示す従来例と相違する。なお、図５において、図２６の従来例と同様の構成（各ＭＯＳトランジスタＰＨ１，ＰＨ２，ＮＨ１，ＮＨ２やインバータ回路３，４など）については同一の符号を付している。

このレベル変換回路１０は、基準電圧の０Ｖと電源電圧Ｖｄｄの１．８Ｖとを信号レベルとする入力信号ＩＮを、基準電圧の０Ｖと電源電圧Ｖｐｐの５Ｖとを信号レベルとする出力信号ＯＵＴにレベル変換する。また、バイアス回路１１は、デジタル回路の電源電圧Ｖｄｄ（例えば、１．８Ｖ）から高耐圧のＮＭＯＳトランジスタのしきい値電圧Ｖｔｈ程度高いバイアス電位ＮＢ（＝Ｖｄｄ＋Ｖｔｈ）を発生し、該バイアス電位ＮＢをＮＭＯＳトランジスタＮＨ１，ＮＨ２のゲートに供給している。

このバイアス回路１１がＶｄｄ＋Ｖｔｈのバイアス電位ＮＢを発生しているときのレベル変換回路１０の動作を説明する。なおここでは、しきい値電圧Ｖｔｈを０．８Ｖとし、バイアス電位ＮＢを２．６Ｖ（＝１．８Ｖ＋０．８Ｖ）とする。

入力信号ＩＮがＨレベル（１．８Ｖ）である場合、インバータ回路３の出力ノードＮ１０はＬレベル（０Ｖ）、バイアス電位ＮＢは２．６Ｖであるので、ＮＭＯＳトランジスタＮＨ１はオンする。一方、インバータ回路４の出力ノードＮ１１はＨレベル（１．８Ｖ）、バイアス電位ＮＢが２．６Ｖであるので、ＮＭＯＳトランジスタＮＨ２のゲート・ソース間には０．８Ｖの電圧しか加わらない。従って、ＮＭＯＳトランジスタＮＨ２は、ゲート・ソース間電圧が０．８Ｖであり、しきい値電圧Ｖｔｈが０．８Ｖであるのでオフする。

ＮＭＯＳトランジスタＮＨ１がオンすると、ノードＮ２０（ＰＭＯＳトランジスタＰＨ１とＮＭＯＳトランジスタＮＨ１の接続部）はＬレベル（０Ｖ）となり、ＰＭＯＳトランジスタＰＨ２がオンする。ＰＭＯＳトランジスタＰＨ２がオンし、ＮＭＯＳトランジスタＮＨ２がオフすることで、出力信号ＯＵＴはＨレベル（５Ｖ）となる。また、ＰＭＯＳトランジスタＰＨ２がオン、ＮＭＯＳトランジスタＮＨ２がオフしているので、この部分の回路に定常電流は流れない。

入力信号ＩＮがＬレベルである場合、インバータ回路３の出力ノードＮ１０はＨレベル、インバータ回路４の出力ノードＮ１１はＬレベルとなる。インバータ回路３の出力ノードＮ１０はＨレベル（１．８Ｖ）、バイアス電位ＮＢが２．６Ｖであり、ＮＭＯＳトランジスタＮＨ１のゲート・ソース間には０．８Ｖの電圧しか加わらないので、ＮＭＯＳトランジスタＮＨ１はオフする。一方、インバータ回路４の出力ノードＮ１１はＬレベル（０Ｖ）、バイアス電位ＮＢは２．６Ｖであるので、ＮＭＯＳトランジスタＮＨ２はオンする。

ＮＭＯＳトランジスタＮＨ２がオンすると、出力信号ＯＵＴはＬレベル（０Ｖ）となり、ＰＭＯＳトランジスタＰＨ１はオンする。ＰＭＯＳトランジスタＰＨ１はオン、ＮＭＯＳトランジスタＮＨ１がオフすることで、ノードＮ２０はＨレベル（５Ｖ）となる。ノードＮ２０がＨレベルとなるとＰＭＯＳトランジスタＰＨ２はオフするので、この部分の回路に定常電流は流れない。

各ノードＮ１０，Ｎ１１における信号振幅は０Ｖ〜１．８Ｖに制限されているので、耐圧が低いＭＯＳトランジスタＰＬ１，ＰＬ２，ＮＬ１，ＮＬ２には、デジタル部分の電源電圧ｖｄｄ（＝１．８Ｖ）以上の電圧が加わることがない。また、バイアス回路１１で発生するバイアス電位ＮＢを、電源電圧Ｖｄｄよりもしきい値電圧Ｖｔｈ程度高い電圧（２．６Ｖ）とすることで、レベル変換回路１０の高速動作が達成される。

次に、本実施の形態におけるバイアス回路１１の構成について詳細に説明する。
バイアス回路１１は、高耐圧のＰＭＯＳトランジスタＰＨ３，ＰＨ４、高耐圧のＮＭＯＳトランジスタＮＨ３，ＮＨ４、抵抗Ｒ１、及び容量Ｃ１，ＣＰＯＲを含む。バイアス回路１１において、高耐圧のＰＭＯＳトランジスタＰＨ３，ＰＨ４のソースには電源電圧Ｖｐｐ（例えば、５Ｖ）が供給されている。また、ＰＭＯＳトランジスタＰＨ３のゲートとＰＭＯＳトランジスタＰＨ４のゲートとが互いに接続されるとともに、各ゲートはＰＭＯＳトランジスタＰＨ４のドレインに接続されている。つまり、各ＰＭＯＳトランジスタＰＨ３，ＰＨ４はカレントミラー回路を構成している。

ＰＭＯＳトランジスタＰＨ４のドレインは、抵抗Ｒ１を介してＮＭＯＳトランジスタＮＨ４のドレインに接続されるとともに、容量ＣＰＯＲを介してグランドに接続されている。また、ＮＭＯＳトランジスタＮＨ４のソースはグランドに接続され、そのゲートには、インバータ回路１２を介してイネーブル制御信号ＥＮが供給される。このインバータ回路１２は、低耐圧のＰＭＯＳトランジスタＰＬ４とＮＭＯＳトランジスタＮＬ４からなるＣＭＯＳインバータ回路であって、１．８Ｖの電源電圧Ｖｄｄが供給されて動作し、制御信号ＥＮＸを反転した制御信号ＥＮを出力する。

また、バイアス回路１１において、高耐圧のＰＭＯＳトランジスタＰＨ３には高耐圧のＮＭＯＳトランジスタＮＨ３が直列に接続されており、ＮＭＯＳトランジスタＮＨ３のソースに１．８Ｖの電源電圧Ｖｄｄが供給される。ＮＭＯＳトランジスタＮＨ３のゲートは、該ＮＭＯＳトランジスタＮＨ３のドレインに接続される。つまり、ＮＭＯＳトランジスタＮＨ３はダイオード接続されている。このダイオード接続されたＮＭＯＳトランジスタＮＨ３と並列に容量Ｃ１が接続されている。そして、各ＭＯＳトランジスタＰＨ３，ＮＨ３のドレインの接続部に発生されたバイアス電位ＮＢがＮＭＯＳトランジスタＮＨ１，ＮＨ２に供給される。

このように構成したバイアス回路１１の動作を説明する。
制御信号ＥＮＸがＬレベル（０Ｖ）であり、そのレベルを反転したＨレベル（１．８Ｖ）の制御信号ＥＮがバイアス回路１１に供給されると、ＮＭＯＳトランジスタＮＨ４がオンする。このとき、抵抗Ｒ１に電流が流れ、その電流はＰＭＯＳトランジスタＰＨ４に流れる。すると、ＰＭＯＳトランジスタＰＨ４とカレントミラー接続されたＰＭＯＳトランジスタＰＨ３にも電流が流れ、その電流は、ダイオード接続されたＮＭＯＳトランジスタＮＨ３を介して低い電源電圧Ｖｄｄ（デジタル回路）の電源側に流れ込む。これにより、バイアス回路１１のバイアス電位ＮＢは、電源電圧Ｖｄｄから高耐圧のＮＭＯＳトランジスタＮＨ３のしきい値電圧Ｖｔｈ程度高い電圧となる。ＮＭＯＳトランジスタＮＨ３に流れる電流値は抵抗Ｒ１で設定される。また、容量Ｃ１は、バイアス電位ＮＢが変動するのを抑制する安定化容量として機能する。

制御信号ＥＮがＬレベルである場合、ＮＭＯＳトランジスタＮＨ４がオフするので、抵抗Ｒ１に電流は流れない。抵抗Ｒ１に電流が流れないため、ＰＭＯＳトランジスタＰＨ４とＰＭＯＳトランジスタＰＨ３に電流は流れない。ＰＭＯＳトランジスタＰＨ３に電流が流れないため、ＮＭＯＳトランジスタＮＨ３にもほとんど電流が流れない。この場合、バイアス電位ＮＢの値は、ＮＭＯＳトランジスタＮＨ３に流れるリーク電流によって決まる。このバイアス電位ＮＢは、制御信号ＥＮがＨレベルであるときの値よりも小さくなるが、電源電圧Ｖｄｄよりも高い電位となる。

電源電圧Ｖｄｄは時間とともに変動する可能性があり、バイアス電位ＮＢはその変動に追従できなければならない。また、ＮＭＯＳトランジスタＮＨ１，ＮＨ２のゲート・ソースのカップリングにより、バイアス電位ＮＢが変動するので、レベル変換回路１０の入出力信号が頻繁に変化する状態では、バイアス回路１１に電流をある程度流してバイアス電位ＮＢのインピーダンスを下げておくことが望ましい。

制御信号ＥＮによりＮＭＯＳトランジスタＮＨ４をオン／オフ制御することで、バイアス回路１１に流れる電流を変化させることができる。すなわち、レベル変換回路１０の入出力信号が頻繁に変化する状態ではＮＭＯＳトランジスタＮＨ４をオンし、入出力信号が変化しない状態ではＮＭＯＳトランジスタＮＨ４をオフする。この制御により、バイアス電位ＮＢのインピーダンスを下げておく必要がある期間だけバイアス回路１１に電流を流すことが可能となる。

本実施の形態のように、ＮＭＯＳトランジスタＮＨ４のゲート電位として低電圧回路（デジタル回路）部分の電源電圧Ｖｄｄが供給される場合、ＮＭＯＳトランジスタＮＨ４のオン抵抗を抵抗Ｒ１の値より小さくなるよう設計しておくことで、低い電源電圧Ｖｄｄの制御信号ＥＮに基づいてバイアス回路１１をオン／オフ制御することが可能となる。

ここで、制御信号ＥＮＸがＬレベル、制御信号ＥＮがＨレベルであるときに、バイアス回路１１の電流を大きくすることで、バイアス電位ＮＢの等価インピーダンスが小さくなるため、バイアス電位ＮＢは電源電圧Ｖｄｄの変動に追従する。

また、容量ＣＰＯＲは、５Ｖの電源電圧Ｖｐｐの立ち上がり時に、パワーオンリセット信号を発生するパワーオンリセット回路として機能する。すなわち、容量ＣＰＯＲは、電源投入時に、バイアス電位ＮＢの立ち上がりを速くするために設けられる。

一般に、レベル変換回路１０の出力が不定となることを防止するといった観点で、電源投入の順序が予め決められている。例えば、５Ｖの電源電圧Ｖｐｐが先に立ち上がって、後から１．８Ｖの電源電圧Ｖｄｄが立ち上がる場合、電源電圧Ｖｐｐが５Ｖであり、電源電圧Ｖｄｄが０Ｖである状態では、各出力ノードＮ１０，Ｎ１１が０Ｖとなる。この場合、レベル変換回路１０の出力が確定せず不定となってしまうため、バイアス電位ＮＢの値によっては、ＮＭＯＳトランジスタＮＨ１，ＮＨ２に電流が流れる可能性があり、望ましくない。

逆に、１．８Ｖの電源電圧Ｖｄｄが先に立ち上がって、後から５Ｖの電源電圧Ｖｐｐが立ち上がる場合、電源電圧Ｖｐｐが０Ｖであり、電源電圧Ｖｄｄが１．８である状態でも、出力は不定になることはない（電源電圧Ｖｐｐが０Ｖであるため出力は０Ｖに確定する）。この場合、５Ｖの電源電圧Ｖｐｐが立ち上がった後、すみやかにレベル変換回路１０における内部電位が確定し、出力が確定することが望ましい。

ここで、バイアス回路１１におけるバイアス電位ＮＢの立ち上がりが遅くなると、電源電圧Ｖｄｄと電源電圧Ｖｐｐとがともに立ち上がっている状態では、電源電圧Ｖｐｐが５Ｖ、電源電圧Ｖｄｄが１．８Ｖ、バイアス電位ＮＢは最終値に到達しない低い電位（２．６未満の電位）となる。このため、ＬレベルあるいはＨレベルの入力信号ＩＮが入力されるのに伴い、ノードＮ１０，Ｎ１１の信号レベルが確定しても、バイアス電位ＮＢが低いので、トランジスタＮＨ１，ＮＨ２は十分にオンせず、正常に動作しない。その結果、出力信号ＯＵＴのレベルは不定となってしまう。

本実施の形態のバイアス回路１１では、そのような望ましくない状態を回避するために容量ＣＰＯＲが設けられている。すなわち、５Ｖの電源電圧Ｖｐｐが立ち上がった直後は、容量ＣＰＯＲによって、バイアス回路１１内のノードＮ３０の電位（ＰＭＯＳトランジスタＰＨ３，ＰＨ４のゲート電位）は０Ｖとなっている。これにより、各ＰＭＯＳトランジスタＰＨ３，ＰＨ４には大電流が流れる。ＰＭＯＳトランジスタＰＨ３に大電流が流れることで、バイアス電位ＮＢは、すみやかに最終的な値に近づく。またこのとき、容量ＣＰＯＲが充電されて、ノードＮ３０の電位が上昇し、各ＰＭＯＳトランジスタＰＨ３，ＰＨ４に流れる電流は次第に減少していく。そして、最終的には、ノードＮ３０の電位は、ＰＭＯＳトランジスタＰＨ４のしきい値電圧Ｖｔｈ程度電源電圧Ｖｐｐから低い値となるため、該トランジスタＰＨ３にはリーク電流程度のわずかな電流しか流れなくなる。

このように、パワーオンリセット回路として働く容量ＣＰＯＲを設けることで、バイアス電位ＮＢは最終的な設計値に急速に充電されるため、レベル変換回路１０の出力が不定となる（出力が予測できない）期間を最小にすることが可能となる。本実施の形態では、容量ＣＰＯＲを設ける回路例を示したが、特に、容量ＣＰＯＲを設けなくても、寄生容量等によってバイアス電位ＮＢの立ち上がりが十分に速ければ、その寄生容量を利用するように構成してもよい。

本実施の形態のレベル変換回路１０では、各ＰＭＯＳトランジスタＰＨ１，ＰＨ２のソースに電源電圧Ｖｐｐが供給され、トランジスタＰＨ１のドレインとトランジスタＰＨ２のゲートが共通電位、トランジスタＰＨ２のドレインとトランジスタＰＨ１のゲートが共通電位である接続例を示した。これ以外に、正帰還回路として働くものであれば、その部分に他の回路要素を含む回路構成であってもよい。

以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）バイアス回路１１において、ダイオード接続したＮＭＯＳトランジスタＮＨ３のソースを電源電圧Ｖｄｄの電源に接続し、該ＮＭＯＳトランジスタＮＨ３に電流を流すことにより、電源電圧Ｖｄｄよりもしきい値電圧Ｖｔｈ高い電圧（２．６Ｖ）のバイアス電位ＮＢを発生するようにした。そして、そのバイアス電位ＮＢをＮＭＯＳトランジスタＮＨ１，ＮＨ２のゲートに供給することにより、回路動作の高速化が実現できる。また、スイッチとして動作するＮＭＯＳトランジスタＮＨ４と電流を決定する抵抗Ｒ１とでバイアス回路１１を構成し、そのオン／オフをＮＭＯＳトランジスタＮＨ４で行えるよう回路を工夫した。このバイアス回路１１では、低い電源電圧Ｖｄｄの制御信号ＥＮによってＮＭＯＳトランジスタＮＨ４をオン／オフ制御することで、バイアス回路１１に流れる電流値を変化させることができる。これにより、レベル変換回路１０におけるバイアス電位ＮＢのインピーダンスの制御を低い電源電圧Ｖｄｄの回路側から行うことができる。具体的には、例えば、低い電源電圧Ｖｄｄの回路ブロックとしてＣＰＵが設けられる場合、ＣＰＵがプログラムを実行することにより制御信号ＥＮを出力し、バイアス電位ＮＢのインピーダンスを下げておく必要がある期間（レベル変換回路１０の入出力信号が頻繁に変化する期間）だけバイアス回路１１に電流を流すことができる。

（２）パワーオンリセット回路として働く容量ＣＰＯＲを設けたので、バイアス電位ＮＢは最終的な設計値に急速に充電されるため、レベル変換回路１０の出力が不定となる期間を最小にすることができる。

（３）バイアス回路１１において安定化容量として機能する容量Ｃ１を設けたので、電位変動が少ない正確なバイアス電位を各ＮＭＯＳトランジスタＮＨ１，ＮＨ２に供給することができる。

（第２の実施の形態）
以下、本発明を具体化した第２の実施の形態を図面に従って説明する。
図６には、第１の実施の形態のレベル変換回路１０を用いたＡＤ変換回路１５を示している。

本実施の形態のＡＤ変換回路１５は、アナログ信号Ｖｉｎを４ビットのデジタル信号に変換する逐次比較ＡＤ変換回路であり、例えば、自動車用の半導体集積回路装置（ＬＳＩ）に利用される。ＡＤ変換回路１５は、レベル変換回路１０に加え、第１及び第２のスイッチ回路ＳＷ１，ＳＷ２、サンプリング容量ＣＳ１，ＣＳ２，ＣＳ３，ＣＳ４，ＣＳ５、コンパレータ１６、レベル変換回路１７、逐次比較制御回路１８を含む。

サンプリング容量ＣＳ１〜ＣＳ５はその容量値が２の重み付けによる値で設定され、その容量値の比率は１：１：２：４：８に設定されている。すなわち、容量ＣＳ１，ＣＳ２は１つの単位容量Ｃｘで構成され、容量ＣＳ３は２つの単位容量Ｃｘで構成され、容量ＣＳ４は４つの単位容量Ｃｘで構成され、容量ＣＳ５は８つの単位容量Ｃｘで構成されて計１６個の容量群で構成されている。

各サンプリング容量ＣＳ１〜ＣＳ５の一方の端子はコンパレータ１６に接続され、その他方の端子は第１のスイッチ回路ＳＷ１に接続されている。第１のスイッチ回路ＳＷ１は第２のスイッチ回路ＳＷ２に接続されている。各スイッチ回路ＳＷ１，ＳＷ２は、レベル変換回路１０から出力される制御信号に基づいて、サンプリング容量ＣＳ１〜ＣＳ５に、それぞれ基準電位（リファレンス電位）Ｖｒｅｆと、同基準電位ＶｒｅｆとグランドＧＮＤのレベルとの間で変動するアナログ信号Ｖｉｎと、グランドＧＮＤとのいずれかのレベルが入力されるように切り替えられる。

コンパレータ１６は、高耐圧のＰＭＯＳトランジスタＰＨ１０，ＰＨ１１，ＰＨ１２と、高耐圧のＮＭＯＳトランジスタＮＨ１０，ＮＨ１１，ＮＨ１２，ＮＨ１３，ＮＨ１４，ＮＨ１５と、結合容量ＣＣ１，ＣＣ２とを含む。コンパレータ１６において、ＰＭＯＳトランジスタＰＨ１０とＮＭＯＳトランジスタＮＨ１０とが直列に接続されて１段目のＣＭＯＳインバータ回路１９ａが構成され、そのインバータ回路１９ａに並列にＮＭＯＳトランジスタＮＨ１３が接続されている。また、ＰＭＯＳトランジスタＰＨ１１とＮＭＯＳトランジスタＮＨ１１とが直列に接続されて２段目のＣＭＯＳインバータ回路１９ｂが構成され、そのインバータ回路１９ｂに並列にＮＭＯＳトランジスタＮＨ１４が接続されている。さらに、ＰＭＯＳトランジスタＰＨ１２とＮＭＯＳトランジスタＮＨ１２とが直列に接続されて３段目のＣＭＯＳインバータ回路１９ｃが構成され、そのインバータ回路１９ｃに並列にＮＭＯＳトランジスタＮＨ１５が接続されている。各段のインバータ回路１９ａ〜１９ｃには電源電圧Ｖｐｐ（＝５Ｖ）が供給されている。また、各ＮＭＯＳトランジスタＮＨ１３〜ＮＨ１５のゲートにはサンプリング制御信号ＳＰＬが供給され、その制御信号ＳＰＬに基づいて各ＮＭＯＳトランジスタＮＨ１３〜ＮＨ１５のオン／オフが制御される。

インバータ回路１９ａの入力（各ＭＯＳトランジスタＰＨ１０，ＮＨ１０のゲート）が各サンプリング容量ＣＳ１〜ＣＳ５に接続され、インバータ回路１９ａの出力（各ＭＯＳトランジスタＰＨ１０，ＮＨ１０のドレイン）は、結合容量ＣＣ１を介してインバータ回路１９ｂの入力（各ＭＯＳトランジスタＰＨ１１，ＮＨ１１のゲート）に接続される。また、インバータ回路１９ｂの出力（各ＭＯＳトランジスタＰＨ１１，ＮＨ１１のドレイン）は、結合容量ＣＣ２を介してインバータ回路１９ｃの入力（各ＭＯＳトランジスタＰＨ１２，ＮＨ１２のゲート）に接続され、このインバータ回路１９ｃから出力される信号がレベル変換回路１７に供給される。

レベル変換回路１７は、信号振幅を５Ｖから１．８Ｖに変換する降圧用のレベル変換回路であり、変換後の信号を逐次比較制御回路１８に供給する。そのレベル変換回路１７の具体的な回路例を図７に示す。すなわち、レベル変換回路１７は、高耐圧のＰＭＯＳトランジスタＰＨ１６，ＰＨ１７と高耐圧のＮＭＯＳトランジスタＮＨ１６〜ＮＨ１９と低耐圧のＰＭＯＳトランジスタＰＬ１８，ＰＬ１９とを含む。１．８Ｖの電源とグランド間には、ＰＭＯＳトランジスタＰＬ１８とＮＭＯＳトランジスタＮＨ１８とが直列に接続されるとともに、ＰＭＯＳトランジスタＰＬ１９とＮＭＯＳトランジスタＮＨ１９とが直列に接続されている。また、ＰＭＯＳトランジスタＰＬ１８のゲートがＰＭＯＳトランジスタＰＬ１９のドレインに接続され、ＰＭＯＳトランジスタＰＬ１９のゲートがＰＭＯＳトランジスタＰＬ１８のドレインに接続されている。

そして、ＮＭＯＳトランジスタＮＨ１８のゲートには、入力信号ＩＮがＰＭＯＳトランジスタＰＨ１６とＮＭＯＳトランジスタＮＨ１６からなるインバータ回路２０ａを介して反転されて入力される。また、ＮＭＯＳトランジスタＮＨ１９のゲートには、インバータ回路２０ａの出力信号がＰＭＯＳトランジスタＰＨ１７とＮＭＯＳトランジスタＮＨ１７からなるインバータ回路２０ｂを介して反転されて入力される。入力信号ＩＮは、信号振幅が５Ｖの信号であり、各インバータ回路２０ａ，２０ｂには、５Ｖの電源電圧Ｖｐｐが供給されている。

従って、入力信号ＩＮがＨレベル（５Ｖ）である場合、インバータ回路２０ａの出力ノードはＬレベル（０Ｖ）となり、インバータ回路２０ｂの出力ノードはＨレベル（５Ｖ）となるため、レベル変換回路１７は、Ｌレベル（０Ｖ）の出力信号ＯＵＴを逐次比較制御回路１８に供給する。一方、入力信号ＩＮがＬレベル（０Ｖ）である場合、インバータ回路２０ａの出力ノードはＨレベル（５Ｖ）となり、インバータ回路２０ｂの出力ノードはＬレベル（０Ｖ）となるため、レベル変換回路１７は、Ｈレベル（１．８Ｖ）の出力信号ＯＵＴを逐次比較制御回路１８に供給する。

逐次比較制御回路１８は、レベル変換回路１７の出力信号に基づいて比較制御を実施し、コンパレータ１６とスイッチ回路ＳＷ１，ＳＷ２とを制御するための制御信号をレベル変換回路１０に供給する。レベル変換回路１０は、１．８Ｖの入力信号ＩＮを５Ｖに変換し、変換後の５Ｖの出力信号に基づいて各スイッチ回路ＳＷ１，ＳＷ２を制御する。

このように構成したＡＤ変換回路１５の動作を説明する。
変換を開始する前には、Ｌレベルの制御信号ＳＰＬにより各ＮＭＯＳトランジスタＮＨ１３〜ＮＨ１５はオフしている。変換を開始すると、先ず、アナログ信号Ｖｉｎをサンプリングするために、逐次比較制御回路１８は制御信号ＳＰＬをＨレベルとして各ＮＭＯＳトランジスタＮＨ１３〜ＮＨ１５をオンする。ＮＭＯＳトランジスタＮＨ１３がオンすると、各容量の出力ノードＤＡＣＯＵＴとノードＮ５０の電位が等しくなり、ＮＭＯＳトランジスタＮＨ１４がオンすると、ノードＮ５１とノードＮ５２の電位が等しくなる。また、ＮＭＯＳトランジスタＮＨ１５がオンすると、ノードＮ５３とノードＮ５４の電位が等しくなる。ＰＭＯＳトランジスタＰＨ１０とＮＭＯＳトランジスタＮＨ１０とはコンパレータ１６の１段目を構成しており、ＮＭＯＳトランジスタＮＨ１３がオンすると、出力ノードＤＡＣＯＵＴとノードＮ５０の電位は、コンパレータ１６における１段目の論理しきい値（インバータ回路１９ａのしきい値）ＶＴＬとなる。同様に、各ＮＭＯＳトランジスタＮＨ１４，ＮＨ１５がオンすることで、ノードＮ５１，Ｎ５２，Ｎ５３，Ｎ５４の電位も論理しきい値ＶＴＬとなる。

制御信号ＳＰＬをＨレベルとしてサンプリング動作に入ると、出力ノードＤＡＣＯＵＴを電位ＶＴＬに保った状態で、各容量ＣＳ１〜ＣＳ５の全てがスイッチ回路ＳＷ１及びＳＷ２を介してアナログ入力端子に接続される。これにより、アナログ信号Ｖｉｎが供給されて各容量ＣＳ１〜ＣＳ５は該アナログ信号Ｖｉｎの電位に充電される。

サンプリング動作の終了後、比較動作に入り、最上位ビット（ＭＳＢ）から順番にデジタルデータを決定していく。具体的には、例えば、Ｌレベルの制御信号ＳＰＬによってＮＭＯＳトランジスタＮＨ１５をオフした後、容量ＣＳ１〜ＣＳ５の一方のノードについて、各スイッチ回路ＳＷ１，ＳＷ２を制御することで、容量ＣＳ１〜ＣＳ４をグランドＧＮＤの端子に接続し、容量ＣＳ５をリファレンス電位Ｖｒｅｆの端子に接続する。このとき、電荷の再分配で決まる出力ノードＤＡＣＯＵＴの電位は、Ｖｒｅｆ／２−Ｖｉｎ＋ＶＴＬとなり、アナログ信号Ｖｉｎの電位が、リファレンス電位Ｖｒｅｆの１／２より大きいか小さいかを、コンパレータ１６の１段目（トランジスタＰＨ１０，ＮＨ１０）、２段目（トランジスタＰＨ１１，ＮＨ１１）、３段目（トランジスタＰＨ１２，ＮＨ１２）の回路１９ａ，１９ｂ，１９ｃで判定する。そして、その判定結果としてノードＮ５４から出力される信号レベルに基づいてＭＳＢが決定される。

以下同様に、スイッチ回路ＳＷ１，ＳＷ２を制御することで、Ｖｒｅｆ／４−Ｖｉｎ＋ＶＴＬあるいは、３Ｖｒｅｆ／４−Ｖｉｎ＋ＶＴＬの電位を生成し、ＭＳＢ側から順番にデジタルデータが決定される。例えば、容量ＣＳ１，ＣＳ３〜ＣＳ５をグランドＧＮＤの端子に接続し、容量ＣＳ２をリファレンス電位Ｖｒｅｆの端子に接続すると、コンパレータ１６に入力されるノードＤＡＣＯＵＴの電位は、Ｖｒｅｆ／１６−Ｖｉｎ＋ＶＴＬとなる。つまり、各スイッチ回路ＳＷ１，ＳＷ２によって各容量ＣＳ１〜ＣＳ５をリファレンス電位ＶｒｅｆあるいはグランドＧＮＤと接続することにより、各サンプリング容量ＣＳ１〜ＣＳ５の合計の容量値である１６Ｃｘに対して１／１６の大きさのＣｘを単位として、出力ノードＤＡＣＯＵＴの電位をＶｒｅｆ／１６刻みで変化させることができる。これにより、４ビットのデジタルデータが決定される。

図８には、レベル変換回路１０の出力信号により制御されるスイッチ回路の具体的な回路例を示している。
図８に示すように、レベル変換回路１０の出力信号ＯＵＴは、ナンド回路ＮＡＮＤ１の第１入力端子に供給されるとともに、ノア回路ＮＯＲ１の第１入力端子に供給される。また、比較を開始するための制御信号ＣＯＭＰがナンド回路ＮＡＮＤ１の第２入力端子に供給されるとともに、インバータ回路ＩＮＶ１を介して反転されてノア回路ＮＯＲ１の第２入力端子に供給される。ナンド回路ＮＡＮＤ１、ノア回路ＮＯＲ１、及びインバータ回路ＩＮＶ１は、５Ｖの電源電圧が供給されて動作するゲート回路である。

ナンド回路ＮＡＮＤ１の出力信号は高耐圧のＰＭＯＳトランジスタＰＨ２０のゲートに供給され、ノア回路ＮＯＲ１の出力信号は高耐圧のＮＭＯＳトランジスタＮＨ２０のゲートに供給されている。各ＭＯＳトランジスタＰＨ２０，ＮＨ２０のドレインは互いに接続されており、その接続部がサンプリング容量ＣＳ１に接続されている。また、ＰＭＯＳトランジスタＰＨ２０のソースにリファレンス電位Ｖｒｅｆが供給され、ＮＭＯＳトランジスタＮＨ２０のソースはグランドＧＮＤに接続されている。さらに、各ＭＯＳトランジスタＰＨ２０，ＮＨ２０と容量ＣＳ１の接続部には、スイッチ回路ＳＷ３が接続されており、そのスイッチ回路ＳＷ３を介してアナログ信号（入力電圧）Ｖｉｎが供給されるよう構成されている。

ここで、ＡＤ変換回路１５の動作タイミングを説明する。
図９に示すように、サンプリング開始と同時あるいはそれ以前に、レベル変換回路１０に供給する制御信号ＥＮをＨレベルとし、該レベル変換回路１０のバイアス回路１１に電流を流し活性化させる。バイアス回路１１は、制御信号ＥＮをＨレベルとして数十ｎｓでバイアス電位ＮＢが定常状態に達するので、数百ｎｓから数千ｎｓのサンプリング期間に対して十分高速に動作時の状態に復帰する。バイアス回路１１に電流が流れ、その出力インピーダンスが低い状態で、レベル変換回路１０の入力信号ＩＮが変化し、それに応答して出力信号ＯＵＴも変換する。

ＡＤ変換回路１５のサンプリング期間中（サンプリング制御信号ＳＰＬがＨレベルである期間）は、Ｌレベルの制御信号ＣＯＭＰが供給されてＰＭＯＳトランジスタＰＨ２０とＮＭＯＳトランジスタＮＨ２０がオフされ、スイッチ回路ＳＷ３が閉じられることにより、サンプリング容量ＣＳ１がアナログ信号Ｖｉｎの電位に充電される。

また、比較判定期間には、Ｈレベルの制御信号ＣＯＭＰが供給され、レベル変換回路１０の出力信号ＯＵＴに応じて、ＭＯＳトランジスタＰＨ２０，ＮＨ２０のいずれか一方がオンし、サンプリング容量ＣＳ１が電位Ｖｒｅｆあるいはグランドに接続される。

比較判定が終了すると、ＡＤ変換回路１５の信号は変化しなくなるので、制御信号ＥＮをＬレベルとし、レベル変換回路１０におけるバイアス回路１１の電流が停止される。
このように、上記第１の実施の形態のレベル変換回路１０を逐次比較ＡＤ変換回路１５に適用することができる。また、本実施の形態のように、逐次比較ＡＤ変換回路１５のようなＭＣＵのリソースにレベル変換回路１０を適用する場合、ＭＣＵが予め各リソースを使用するタイミングを把握しているため、それに先立ってバイアス回路１１を活性化し、リソースの使用が終了した時点で、バイアス回路１１におけるバイアス電流を削減することができる。

（第３の実施の形態）
以下、本発明を具体化した第３の実施の形態を説明する。
図１０には、本実施の形態のレベル変換回路２２を示している。このレベル変換回路２２は、バイアス回路２３の回路構成を変更した点と低耐圧のＰＭＯＳトランジスタＰＬ３とＮＭＯＳトランジスタＮＬ３からなるインバータ回路２４を追加した点が上記第１の実施の形態におけるレベル変換回路１０と相違する。図１０において、第１の実施の形態と同様の構成については同一の符号を付してその説明を一部省略し、以下には、その相違点を中心に説明する。

インバータ回路３の出力ノードＮ１０の電位は、ＰＭＯＳトランジスタＰＨ１の駆動電流を越えてＮＭＯＳトランジスタＮＨ１，ＮＬ１に電流が流れて放電されることにより、ＨレベルからＬレベルに変化するので、回路設計によっては出力ノードＮ１０の立ち下がりが遅くなる。また、上記レベル変換回路１０では、そのインバータ回路３の出力ノードＮ１０の電位をインバータ回路４で反転する構成であるため、回路設定によってはインバータ回路４の出力ノードＮ１１の立ち上がりが遅れる場合がある。これに対して、本実施の形態のレベル変換回路２２において、インバータ回路４の出力ノードＮ１１の電位は、インバータ回路３の出力ノードＮ１０の論理レベルを反転して生成する構成ではなく、別に設けたインバータ回路２４の出力ノードの論理レベルを反転する構成である。この構成とすることで、より確実な回路設計が可能となる。

次に、本実施の形態におけるバイアス回路２３の構成について説明する。
バイアス回路２３は、高耐圧のＰＭＯＳトランジスタＰＨ３，ＰＨ４、高耐圧のＮＭＯＳトランジスタＮＨ３，ＮＨ４，ＮＨ５、抵抗Ｒ１，Ｒ３、及び容量ＣＰＯＲを含む。このバイアス回路２３において、高耐圧のＰＭＯＳトランジスタＰＨ３，ＰＨ４、高耐圧のＮＭＯＳトランジスタＮＨ３，ＮＨ４、抵抗Ｒ１、及び容量ＣＰＯＲの接続構成は、第１の実施の形態におけるバイアス回路１１と同じであるため、ここでは、その説明を省略する。

本実施の形態のバイアス回路２３は、第１の実施の形態と相違して、ＰＭＯＳトランジスタＰＨ４のドレイン（各ＰＭＯＳトランジスタＰＨ３，ＰＨ４のゲートの接続ノードＮ３０）が抵抗Ｒ３とＮＭＯＳトランジスタＮＨ５を介してグランドに接続される。このＮＭＯＳトランジスタＮＨ５のゲートには、制御信号ＰＤをインバータ回路（ＰＭＯＳトランジスタＰＬ５とＮＭＯＳトランジスタＮＬ５とからなるＣＭＯＳインバータ回路）２５を介して反転した制御信号ＰＤＸが供給される。なお、通常は、制御信号ＰＤがＬレベル、制御信号ＰＤＸがＨレベルに制御されている。

上記バイアス回路１１において、供給される制御信号ＥＮがＬレベルである場合、ＮＭＯＳトランジスタＮＨ４がオフするため、ＰＭＯＳトランジスタＰＨ３には反転領域での電流が流れず、各ＭＯＳトランジスタＰＨ３，ＮＨ３に流れるリーク電流によって、バイアス電位ＮＢが定まる。

ここで、例えば、上記第１実施の形態のレベル変換回路１０をＰ型基板、ｎｗｅｌｌプロセスで製造する場合を想定する。その場合、ＰＭＯＳトランジスタＰＨ３のドレイン接合は、電源電圧Ｖｐｐとバイアス電位ＮＢ間に逆方向のｐｎ接合を含み、ＮＭＯＳトランジスタＮＨ３のドレイン接合は、バイアス電位ＮＢとグランドＧＮＤ間に逆方向のｐｎ接合を含む。これら逆方向のｐｎ接合に流れるリーク電流について、例えば、ＰＭＯＳトランジスタＰＨ３のドレイン接合の面積を大きくしておいて、該トランジスタＰＨ３からのリーク電流が大きくなるようにレイアウトを工夫する。それにより、バイアス電位ＮＢが想定している電位（電源電圧Ｖｄｄから高耐圧のＮＭＯＳトランジスタのしきい値電圧Ｖｔｈ高い電位かそれより多少低い電位）に設計することも可能である。これに対し、図１０に示すバイアス回路２３を用いることで、より確実かつ簡単にバイアス電位ＮＢの設計をすることができる。

このバイアス回路２３において、例えば、抵抗Ｒ１の抵抗値を４００キロオームとし、抵抗Ｒ３の抵抗値を４０００キロオームとする。また、電源電圧Ｖｐｐが５Ｖ、ＰＭＯＳトランジスタＰＨ４のしきい値電圧Ｖｔｈが１Ｖとすると、制御信号ＥＮがＨレベルであるとき、抵抗Ｒ１には４Ｖ／４００キロオーム＝１０ｕＡの電流が流れる。カレントミラー回路を構成するＰＭＯＳトランジスタＰＨ３とＰＭＯＳトランジスタＰＨ４のゲート幅Ｗが等しい場合、ＰＭＯＳトランジスタＰＨ３にも１０ｕＡの電流が流れる（制御信号ＰＤがＬレベルである場合には、抵抗Ｒ３に流れる電流が加算されるので、正確には１１ｕＡの電流が流れる）。そして、ＮＭＯＳトランジスタＮＨ３のゲート幅ＷをＮＭＯＳトランジスタＮＨ１，ＮＨ２の１０倍に設計する場合、ＮＭＯＳトランジスタＮＨ１，ＮＨ２に流れるリーク電流は１ｕＡに設計することができる。

また、制御信号ＥＮがＬレベルであり、制御信号ＰＤがＬレベルである場合、抵抗Ｒ１には電流が流れず、抵抗Ｒ３だけに電流が流れる。この場合、ＰＭＯＳトランジスタＰＨ３には１ｕＡの電流が流れ、ＮＭＯＳトランジスタＮＨ１，ＮＨ２に流れるリーク電流は０．１ｕＡとすることができる。

このように、バイアス回路２３には、レベル変換回路２２が動作しているときに大電流（上述した１０ｕＡの電流）を流す抵抗Ｒ１と、レベル変換回路２２の出力が変化しないときに小さい電流（上述した１ｕＡの電流）を流す抵抗Ｒ３とを設けた。この構成によれば、レベル変換回路２２の出力が変化しない待機時にも、バイアス回路２３に流れる電流が正確に設計できる。なお、上記では、抵抗Ｒ３に流す電流値を１ｕＡとして説明したが、その電流値は待機時に問題とならない範囲内で適宜変更することができる。

また、レベル変換回路２２では、制御信号ＰＤをＨレベル（制御信号ＰＤＸをＬレベル）とすることで、抵抗Ｒ３に流れる電流も停止されるので、待機時のバイアス電流１ｕＡが問題となる状況、例えば、ＩＤＤＱの測定時などには、制御信号ＰＤをＨレベルとする。

本実施の形態におけるバイアス回路２３では、バイアス電位ＮＢの安定化容量Ｃ１を省略したが、必要に応じて容量Ｃ１を設けてもよい。また、制御信号ＰＤ，ＰＤＸは１．８Ｖの信号として示したが、試験時だけに電流を停止する場合には、制御信号ＰＤ，ＰＤＸを５Ｖの信号に変更してもよい。

図１１は図１０のレベル変換回路２２の動作を示す波形図である。
なおここでは、高耐圧のＮＭＯＳトランジスタのしきい値電圧Ｖｔｈを約１Ｖ、電源電圧Ｖｄｄを１．８Ｖ、電源電圧Ｖｐｐを５Ｖとした場合の動作を示す。また、レベル変換回路２２では入力信号ＩＮと出力信号ＯＵＴとが同相の信号となる（信号波形が重なり分かりにくくなる）ため、入力信号ＩＮと逆相となるノードＮ２０の信号波形を示している。

時刻０において、制御信号ＥＮをＨレベルに変化させることで、バイアス回路２３にバイアス電流が流れ、バイアス電位ＮＢが増加する。時刻３０ｎｓ〜４０ｎｓの期間で入力信号ＩＮをＨレベルからＬレベルに変化させると、出力信号ＯＵＴ（図１１ではノードＮ２０の電位）がそれに応じて変化する。そして、時刻５０ｎｓで制御信号ＥＮをＬレベルに変化させることで、バイアス電位ＮＢは待機状態に戻る。なおこのとき、制御信号ＰＤＸは１．８Ｖの信号レベル（Ｈレベル）を保っている。

同図に示されるように、制御信号ＥＮをＨレベルとすることで、バイアス電位ＮＢが動作時の値まで上昇し、制御信号ＥＮをＬレベルとすることで、バイアス電位ＮＢがゆっくりと下がる。高耐圧のＮＭＯＳトランジスタのしきい値電圧Ｖｔｈは約１Ｖとしたが、基板バイアス効果によって、バイアス電位ＮＢは３．５Ｖ程度となっている。

以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）バイアス回路２３におけるバイアス電流を決定する抵抗を２つ用意し、それぞれの抵抗Ｒ１，Ｒ３の電流値を待機時と動作時に必要となる適切な電流値に設計することで、待機時におけるバイアス電流の設計をより容易に行うことができる。また、必要なときにだけ、バイアス回路２３に流す電流を大きくして、バイアス電位ＮＢの等価インピーダンスを下げることができる。なお、このバイアス電流の制御により、レベル変換機能自体は悪影響を受けることはない。

（２）レベル変換回路２２において、インバータ回路４の出力ノードＮ１１の電位は、インバータ回路３とは別に設けたインバータ回路２４の出力を反転して生成されるので、回路動作の高速化を図ることができる。

（第４の実施の形態）
以下、本発明を具体化した第４の実施の形態を説明する。
図１２には、本実施の形態のレベル変換回路２７を示している。このレベル変換回路２７は、入力信号ＩＮを受けるインバータ回路３，４のＰＭＯＳトランジスタＰＬ１，ＰＬ２を省略した点が第３の実施の形態におけるレベル変換回路２２と相違する。図１２において、第３の実施の形態と同様の構成については同一の符号を付してその説明を省略し、以下には、その相違点を中心に説明する。

すなわち、図１０のレベル変換回路２２において、ノードＮ１０，Ｎ１１がＨレベルである場合、ＰＭＯＳトランジスタＰＬ１，ＰＬ２がオンすることで電源電圧Ｖｄｄのレベルとなる。従って、レベル変換回路２２は、ＰＭＯＳトランジスタＰＬ１，ＰＬ２を設けることで、ノードＮ１０，Ｎ１１のＨレベルを直接的に電源電圧Ｖｄｄに設計することができる。また、入力信号ＩＮの変化時には、ノードＮ１０，Ｎ１１のいずれか一方のノードがＰＭＯＳトランジスタＰＬ１，ＰＬ２により、電源電圧Ｖｄｄに充電されるので、ＮＭＯＳトランジスタＮＨ１，ＮＨ２がオフするタイミングが早くなる利点がある。

これに対し、本実施の形態のレベル変換回路２７では、ＰＭＯＳトランジスタＰＬ１，ＰＬ２を使用しない回路構成となっている。これらＰＭＯＳトランジスタＰＬ１，ＰＬ２がない場合でも、バイアス回路２３で発生するバイアス電位ＮＢはＶｄｄ＋Ｖｔｈの電位となるので、ＮＭＯＳトランジスタＮＨ１，ＮＨ２のドレイン電位はほぼＶｄｄに設計することができる。なお、図１２のバイアス回路２３では、容量ＣＰＯＲを省略して図示しているが、必要であれば容量ＣＰＯＲを設けてもよい。

本実施の形態のレベル変換回路２７は、上記第３の実施の形態におけるレベル変換回路２２と同様に動作する。また、レベル変換回路２７では、バイアス電位ＮＢが過渡的な電位あるいは、意図しない状態（中間電位）にありかつ、電源電圧Ｖｐｐが０Ｖのときに意図しない電流が流れないといった利点がある。例えば、バイアス電位ＮＢを電源電圧Ｖｄｄ、Ｖｐｐとは別の電源電圧から作るような場合には、レベル変換回路２７の回路構成が必須になる。すなわち、１．８Ｖ，５Ｖ，３．３Ｖの電源電圧の回路が混在するＬＳＩで、３．３Ｖの電源電圧からバイアス電位ＮＢを作り、１．８Ｖから５Ｖへのレベル変換を行う場合を想定する。また、５Ｖの電源電圧Ｖｐｐが０Ｖで、電源電圧Ｖｄｄが１．８Ｖ、かつバイアス電位ＮＢがＶｄｄ＋Ｖｔｈである場合、図１０のように、ＰＭＯＳトランジスタＰＬ１，ＰＬ２があるレベル変換回路２２では、入力信号ＩＮがＬレベルであるときにノードＮ１０の電位は１．８Ｖとなる。電源電圧Ｖｐｐが０Ｖになると、ＰＭＯＳトランジスタＰＨ１のバックゲートの電位も０Ｖとなる。ＮＭＯＳトランジスタＮＨ１のゲート電位として供給されるバイアス電位ＮＢはＶｄｄ＋Ｖｔｈなので、ＮＭＯＳトランジスタＮＨ１がオンする。このとき、ＰＭＯＳトランジスタＰＬ１とＮＭＯＳトランジスタＮＨ１の経路を通ってＰＭＯＳトランジスタＰＨ１のバックゲートに電流が流れてしまう。

一方、本実施の形態のレベル変換回路２７は、ＰＭＯＳトランジスタＰＬ１，ＰＬ２を使用しない回路構成であるため、電源電圧Ｖｐｐが０Ｖ、バイアス電位ＮＢがＶｄｄ＋Ｖｔｈであっても、電源電圧Ｖｄｄから電流を供給する経路が存在しないので、ＰＭＯＳトランジスタＰＨ１のバックゲートに流れる意図しない電流（望ましくない電流）が流れることを回避することができる。

このように、本実施の形態のレベル変換回路２７では、バイアス電位ＮＢにかかわらず、電源電圧Ｖｐｐと電源電圧Ｖｄｄとの分離が容易となる。つまり、バイアス電位ＮＢを電源電圧Ｖｐｐ以外の電源電圧から発生する場合、レベル変換回路２７のように、ＰＭＯＳトランジスタＰＬ１，ＰＬ２を省略した回路構成としたほうが、電源間を確実に分離することができる。

（第５の実施の形態）
以下、本発明を具体化した第５の実施の形態を説明する。
図１３には、本実施の形態のレベル変換回路２８を示している。このレベル変換回路２８は、各ＭＯＳトランジスタＰＨ１，ＰＨ２，ＰＬ１，ＰＬ２，ＮＨ１，ＮＨ２，ＮＬ１，ＮＬ２からなる変換部２９ａ，２９ｂ，・・・を複数段設けた点が第１の実施の形態におけるレベル変換回路１０と相違する。図１２において、第１の実施の形態と同様の構成については同一の符号を付している。

レベル変換回路２８において各変換部２９ａ，２９ｂを構成する各ＭＯＳトランジスタＰＨ１，ＰＨ２，ＰＬ１，ＰＬ２，ＮＨ１，ＮＨ２，ＮＬ１，ＮＬ２の接続構成は、第１の実施の形態と同じである。このレベル変換回路２８において、各段の変換部２９ａ，２９ｂ，・・・には、それぞれ１．８Ｖの入力信号ＩＮ１，ＩＮ２，・・・が供給され、それら入力信号に対応する５Ｖの出力信号ＯＵＴ１，ＯＵＴ２，・・・が出力される。また、バイアス回路１１で発生したバイアス電位ＮＢは、各段の変換部２９ａ，２９ｂにおけるＮＭＯＳトランジスタＮＨ１，ＮＨ２に供給されている。なお、図１３のバイアス回路１１では、容量ＣＰＯＲ，Ｃ１を省略して図示しているが、必要であれば容量ＣＰＯＲ，Ｃ１を設けてもよい。

このように、本実施の形態のレベル変換回路２８では、複数の変換部２９ａ，２９ｂ，・・・でバイアス回路１１が共通化されている。よって、各変換部の動作期間が同じになるよう設計することで、レベル変換回路２８の出力が変化しない期間にバイアス回路１１のバイアス電流を削減するといった制御を容易に行うことができる。

（第６の実施の形態）
以下、本発明を具体化した第６の実施の形態を説明する。
図１４は、本実施の形態のレベル変換回路３０を示している。このレベル変換回路３０は、バイアス回路３１，３２の構成が第４の実施の形態におけるレベル変換回路２７と相違する。図１４において、第４の実施の形態と同様の構成については同一の符号を付してその説明を省略し、以下には、その相違点を中心に説明する。

上記第４の実施の形態のバイアス回路２３では、ＮＭＯＳトランジスタＮＨ３に流れるバイアス電流を抵抗Ｒ１で決定する回路構成であるが、本実施の形態では、より複雑な回路構成でバイアス電流を決定している。

具体的に、バイアス回路３１は、高耐圧のＰＭＯＳトランジスタＰＨ３と高耐圧のＮＭＯＳトランジスタＮＨ３とを含む。ＰＭＯＳトランジスタＰＨ３とＮＭＯＳトランジスタＮＨ３とは直列に接続されており、ＰＭＯＳトランジスタＰＨ３のソースに５Ｖの電源電圧Ｖｐｐが供給されている。ＮＭＯＳトランジスタＮＨ３はダイオード接続されており、そのソースに１．８Ｖの電源電圧Ｖｄｄが供給されている。ＰＭＯＳトランジスタＰＨ３のゲートはバイアス回路３２に接続されている。また、各ＭＯＳトランジスタＰＨ３，ＮＨ３のドレインの接続部からバイアス電位ＮＢが出力され、そのバイアス電位ＮＢが各ＮＭＯＳトランジスタＮＨ１，ＮＨ２のゲートに供給される。

バイアス回路３２は、高耐圧のＰＭＯＳトランジスタＰＨ２３，ＰＨ２４，ＰＨ２５，ＰＨ２６と、高耐圧のＮＭＯＳトランジスタＮＨ２５，ＮＨ２６，ＮＨ２７と、抵抗Ｒ４，Ｒ５とを含む。各ＰＭＯＳトランジスタＰＨ２３〜ＰＨ２６のソースは互いに接続され該各ソースに電源電圧Ｖｐｐが供給される。ＰＭＯＳトランジスタＰＨ２３のドレインは、ＰＭＯＳトランジスタＰＨ２６のゲートに接続されるとともに、抵抗Ｒ４を介してＮＭＯＳトランジスタＮＨ２５のドレインに接続されている。ＮＭＯＳトランジスタＮＨ２５のソースはグランドに接続され、このＮＭＯＳトランジスタＮＨ２５のゲートに１．８Ｖの制御信号ＥＮが供給される。

各ＰＭＯＳトランジスタＰＨ２３，ＰＨ２４，ＰＨ２５の各ゲートは互いに接続されるとともに、バイアス回路３１のＰＭＯＳトランジスタＰＨ３のゲートにも接続されている。該各ゲートは、ＰＭＯＳトランジスタＰＨ２５のドレインとＮＭＯＳトランジスタＮＨ２７のドレインに接続される。また、ＰＭＯＳトランジスタＰＨ２４，ＰＨ２６とＮＭＯＳトランジスタＮＨ２６の各ドレインは互いに接続され、そのドレインはＮＭＯＳトランジスタＮＨ２６，ＮＨ２７のゲートに接続されている。ＮＭＯＳトランジスタＮＨ２６のソースはグランドに接続され、ＮＭＯＳトランジスタＮＨ２７のソースは抵抗Ｒ５を介してグランドに接続されている。

また、制御信号ＥＮは、低耐圧のＰＭＯＳトランジスタＰＬ２２とＮＭＯＳトランジスタＮＬ２０からなるインバータ回路３３で反転され、反転された制御信号ＥＮＸが低耐圧のＮＭＯＳトランジスタＮＬ２１のゲートに供給されている。そして、そのＮＭＯＳトランジスタＮＬ２１は、ドレインがバイアス回路３２における各ＮＭＯＳトランジスタＮＨ２６，ＮＨ２７のゲートに接続され、ソースがグランドに接続されている。

バイアス回路３２において、ＰＭＯＳトランジスタＰＨ２４，ＰＨ２５、ＮＭＯＳトランジスタＮＨ２６，ＮＨ２７、及び抵抗Ｒ５で構成されるカレントミラーループは自己バイアス回路としてよく知られている回路部分である。このカレントミラーループによりバイアス回路３１のバイアス電流が決定される。この場合、抵抗Ｒ５の抵抗値を小さくすることができるといった利点がある。例えば、ＮＭＯＳトランジスタＮＨ２６，ＮＨ２７がサブスレッショルド領域で動作しているときには、各ＭＯＳトランジスタＰＨ２４，ＰＨ２５，ＮＨ２６，ＮＨ２７、及び抵抗Ｒ５に流れる電流は、熱電圧（ｋＴ／ｑ、ｋ：ボルツマン定数、Ｔ：絶対温度、ｑ：電子電荷）程度の電圧を抵抗Ｒ５の抵抗値で割った値に定まる。

そして、その自己バイアス回路のバイアス電位（ノードＮ３０の電位）をバイアス回路３１のＰＭＯＳトランジスタＰＨ３のゲートに供給することで、自己バイアス回路で決定した電流をＰＭＯＳトランジスタＰＨ３に流すことができる。

バイアス回路３２において、ＰＭＯＳトランジスタＰＨ２３，ＰＨ２６、ＮＭＯＳトランジスタＮＨ２５、及び抵抗Ｒ４はスタートアップ回路として働く。制御信号ＥＮがＨレベルであるとき、ＮＭＯＳトランジスタＮＨ２５がオンする。このとき、ＰＭＯＳトランジスタＰＨ２４，ＰＨ２５に電流が流れていないと、ＰＭＯＳトランジスタＰＨ２６のゲート電位は０Ｖとなる。

ＰＭＯＳトランジスタＰＨ２６のゲート電位が０Ｖとなると、ＮＭＯＳトランジスタＮＨ２６に電流が流れ始め、カレントミラーループ（各ＭＯＳトランジスタＰＨ２４，ＰＨ２５，ＮＨ２６，ＮＨ２７、抵抗Ｒ５）に電流が流れて安定点に達する。ＰＭＯＳトランジスタＰＨ２４，ＰＨ２５に電流が流れると、ＰＭＯＳトランジスタＰＨ２３にも電流が流れ、ＰＭＯＳトランジスタＰＨ２６のゲート電位が電源電圧Ｖｐｐとなってスタートアップ回路が切り離される。

バイアス回路３２にＨレベルの制御信号ＥＮが供給される場合、スタートアップ回路が動作するので、バイアス回路３２がスタートアップし、それに伴いバイアス回路３１のＮＭＯＳトランジスタＮＨ３にバイアス電流が流れる。一方、Ｌレベルの制御信号ＥＮが供給される場合、スタートアップ回路に電流が流れず、該スタートアップ回路は機能しない。またこのとき、Ｈレベルの制御信号ＥＮＸによりＮＭＯＳトランジスタＮＬ２１がオンするので、各ＮＭＯＳトランジスタＮＨ２６，ＮＨ２７がオフし、バイアス回路３２に流れる電流が０となる。

このように、複雑な回路構成のバイアス回路３２を用いても、第４の実施の形態と同様に、１．８Ｖの制御信号ＥＮによって、バイアス回路３２に流れる電流をオン／オフ制御することができる。

（第７の実施の形態）
以下、本発明を具体化した第７の実施の形態を説明する。
図１５は、本実施の形態のレベル変換回路３５を示している。

上記第６の実施の形態では、バイアス回路３２に流れる電流を制御信号ＥＮで直接オン／オフ制御するものであったが、本実施の形態のレベル変換回路３５では、バイアス回路３２に流れる電流を別の制御信号ＰＤでオン／オフ制御し、カレントミラー比により電流増幅する回路部分を制御信号ＥＮでオン／オフ制御する。そして、その回路部分で発生する電位によりバイアス回路３１に流れるバイアス電流を制御するようにしている。図１５において、第６の実施の形態と同様の構成については同一の符号を付してその説明を省略し、以下には、その相違点を中心に説明する。

バイアス回路３２におけるＰＭＯＳトランジスタＰＨ２５のソースに、高耐圧のＰＭＯＳトランジスタＰＨ２６，ＰＨ２７のソースが接続され、ＰＭＯＳトランジスタＰＨ２５のゲートとドレインとの接続部に、ＰＭＯＳトランジスタＰＨ２６のゲートが接続されている。ＰＭＯＳトランジスタＰＨ２６のドレインが、ダイオード接続されたＮＭＯＳトランジスタＮＨ２８を介してグランドに接続されている。

ＰＭＯＳトランジスタＰＨ２７は、ゲートとドレインとが接続され、その接続部はＮＭＯＳトランジスタＮＨ２９のドレインと接続されるとともに、バイアス回路３１におけるＰＭＯＳトランジスタＰＨ３のゲートに接続されている。ＮＭＯＳトランジスタＮＨ２９は、ソースがグランドに接続され、ゲートはＮＭＯＳトランジスタＮＬ２４を介してＰＭＯＳトランジスタＰＨ２６とＮＭＯＳトランジスタＮＨ２８の接続部（ドレイン）に接続されている。また、ＮＭＯＳトランジスタＮＨ２９のゲートは、ＮＭＯＳトランジスタＮＬ２５を介してグランドに接続されている。

そして、制御信号ＥＮは、ＮＭＯＳトランジスタＮＬ２４のゲートに供給されるとともに、ＰＭＯＳトランジスタＰＬ２４とＮＭＯＳトランジスタＮＬ２６とからなるインバータ回路を介して反転されてＮＭＯＳトランジスタＮＬ２５のゲートに供給される。

本実施の形態のレベル変換回路３５において、バイアス回路３２で発生されるＰＭＯＳトランジスタＰＨ２５のゲート電位が、そのＰＭＯＳトランジスタＰＨ２５とカレントミラー回路を構成するＰＭＯＳトランジスタＰＨ２６のゲートに供給され、そのゲート電位に応じた電流がＮＭＯＳトランジスタＮＨ２８に流れる。このＮＭＯＳトランジスタＮＨ２８のゲート電位は、Ｈレベルの制御信号ＥＮによりオンしたＮＭＯＳトランジスタＮＬ２４を介してＮＭＯＳトランジスタＮＨ２９のゲートに伝達される。ＮＭＯＳトランジスタＮＨ２９に流れる電流がＰＭＯＳトランジスタＰＨ２７で電圧（ノード３０の電位）に変換されて、バイアス回路３１のＰＭＯＳトランジスタＰＨ３のゲートに供給される。これにより、バイアス回路３１におけるＰＭＯＳトランジスタＰＨ３とＮＭＯＳトランジスタＮＨ３にバイアス電流を流す。

このレベル変換回路３５において、各ＭＯＳトランジスタＰＨ２５，ＰＨ２６，ＮＨ２８，ＮＨ２９，ＰＨ３の比を適切に設計することで、バイアス回路３２の電流を実用上十分に小さくすることができ、バイアス回路３１におけるＰＭＯＳトランジスタＰＨ３の電流を必要な大きさに設計することができる。

また、レベル変換回路３５では、ＮＭＯＳトランジスタＮＨ２８のゲート電位をＮＭＯＳトランジスタＮＬ２４でＮＭＯＳトランジスタＮＨ２９に伝える構成であるので、制御信号ＥＮがＨレベルであるときだけ、ＮＭＯＳトランジスタＮＬ２４がオンしてゲート電位が伝達されてＮＭＯＳトランジスタＮＨ２９に電流が流れる。また、制御信号ＥＮがＬレベルであるときは、ゲート電位の伝達が遮断されるとともに、ＮＭＯＳトランジスタＮＬ２５がオンしてＮＭＯＳトランジスタＮＨ２９のゲートがグランドに接続されるため、ＮＭＯＳトランジスタＮＨ２９には電流が流れない。このように構成すると、信号振幅が１．８Ｖである制御信号ＥＮによってバイアス回路３１のバイアス電流を制御することができる。

なお、制御信号ＥＮがＬレベルであるときに電流を流すＰＭＯＳトランジスタを、バイアス回路３１におけるＰＭＯＳトランジスタＰＨ３と並列に設けてもよい。また、そのＰＭＯＳトランジスタのゲート電位は、ＰＭＯＳトランジスタＰＨ２５のゲート電位とすることができる。

（第８の実施の形態）
以下、本発明を具体化した第８の実施の形態を説明する。
図１６は、本実施の形態の原理説明図である。本実施の形態のレベル変換回路４０は、バイアス回路４１における通常時のバイアス電流のオン／オフ制御を低い電源電圧Ｖｄｄ（１．８Ｖ）の制御信号ＥＮで行う。また、待機時のバイアス電流のオン／オフ制御を高い電源電圧Ｖｐｐ（５Ｖ）の制御信号ＰＤＨで行う。

図１７は、本実施の形態におけるレベル変換回路４０の回路構成を示す回路図である。
レベル変換回路４０は、第６の実施の形態におけるレベル変換回路３０（図１４参照）での制御信号ＥＮを５Ｖの制御信号ＰＤＨに置き換えている。さらに、１．８Ｖの制御信号ＥＮでオン／オフ制御する電流を、第１の実施の形態におけるレベル変換回路１０（図５参照）と同様に抵抗Ｒ１で発生している。図１７において、第１及び第６の実施の形態と同様の構成については同一の符号を付している。

すなわち、レベル変換回路４０は、上記バイアス回路３１，３２を構成する回路素子に加え、高耐圧のＰＭＯＳトランジスタＰＨ２８，ＰＨ２９，ＰＨ３０，ＰＨ３１，ＰＨ３２、高耐圧のＮＭＯＳトランジスタＮＨ４，ＮＨ３０，ＮＨ３１、及び抵抗Ｒ１を含む。

５Ｖの制御信号ＰＤＨは、ＰＭＯＳトランジスタＰＨ２８とＮＭＯＳトランジスタＮＨ３０とからなるインバータ回路４２に供給され、該インバータ回路４２で反転された制御信号ＰＤＨＸがＮＭＯＳトランジスタＮＨ３１のゲートに供給される。このＮＭＯＳトランジスタＮＨ３１は、ドレインがＮＭＯＳトランジスタＮＨ２６，ＮＨ２７のゲートに接続され、ソースがグランドに接続されている。

また、５Ｖの制御信号ＰＤＨは、ＰＭＯＳトランジスタＰＨ２９，ＰＨ３０とＮＭＯＳトランジスタＮＨ２５のゲートに供給されている。ＰＭＯＳトランジスタＰＨ２９は、ソースに電源電圧Ｖｐｐが供給され、ドレインがＰＭＯＳトランジスタＰＨ２６のゲートに接続されている。ＰＭＯＳトランジスタＰＨ３０は、ソースに電源電圧Ｖｐｐが供給され、ドレインが各ＰＭＯＳトランジスタＰＨ３，ＰＨ２３，ＰＨ２４，ＰＨ２５のゲートに接続されている。

各ＰＭＯＳトランジスタＰＨ３１，ＰＨ３２のソースに５Ｖの電源電圧Ｖｐｐが供給され、ＰＭＯＳトランジスタＰＨ３１のゲートとＰＭＯＳトランジスタＰＨ３２のゲートとが互いに接続されるとともに、各ゲートはＰＭＯＳトランジスタＰＨ３２のドレインに接続されている。

ＰＭＯＳトランジスタＰＨ３２のドレインは、抵抗Ｒ１を介してＮＭＯＳトランジスタＮＨ４のドレインに接続されている。このＮＭＯＳトランジスタＮＨ４は、ソースがグランドに接続され、ゲートに１．８Ｖの制御信号ＥＮが供給されている。ＰＭＯＳトランジスタＰＨ３１のドレインは、ＰＭＯＳトランジスタＰＨ３とＮＭＯＳトランジスタＮＨ３との接続部（ドレイン）に接続されている。

次に、本実施の形態におけるレベル変換回路４０の動作について説明する。
レベル変換回路４０の動作時には、Ｈレベル（１．８Ｖ）の制御信号ＥＮが供給され、ＮＭＯＳトランジスタＮＨ４がオンする。このとき、抵抗Ｒ１に電流が流れ、その電流はＰＭＯＳトランジスタＰＨ３２に流れる。すると、ＰＭＯＳトランジスタＰＨ３２とカレントミラー接続されたＰＭＯＳトランジスタＰＨ３１にも電流が流れ、その電流は、ダイオード接続されたＮＭＯＳトランジスタＮＨ３を介して低い電源電圧Ｖｄｄの電源側に流れ込む。これにより、バイアス回路４１のバイアス電位ＮＢは、電源電圧Ｖｄｄから高耐圧のＮＭＯＳトランジスタＮＨ３のしきい値電圧Ｖｔｈ程度高い電圧となる。

一方、待機時には、Ｌレベル（０Ｖ）の制御信号ＥＮが供給され、ＮＭＯＳトランジスタＮＨ４がオフするため、ＰＭＯＳトランジスタＰＨ３１に流れる電流が停止される。また、この待機時においては、制御信号ＰＤＨによって、ＰＭＯＳトランジスタＰＨ３に流れる電流がオン／オフ制御される。

詳しくは、制御信号ＰＤＨがＨレベル（制御信号ＰＤＨＸがＬレベル）であるとき、ＮＭＯＳトランジスタＮＨ３１、ＰＭＯＳトランジスタＰＨ２９，ＰＨ３０がオフする。また、ＮＭＯＳトランジスタＮＨ２５がオンすることで、ＰＭＯＳトランジスタＰＨ２４，ＰＨ２５、ＮＭＯＳトランジスタＮＨ２６，ＮＨ２７、抵抗Ｒ５で構成される自己バイアス回路に電流が流れ、その自己バイアス回路で決定した電流がＰＭＯＳトランジスタＰＨ３に流れる。

一方、制御信号ＰＤＨがＬレベル（制御信号ＰＤＨＸがＨレベル）であるとき、ＮＭＯＳトランジスタＮＨ３１がオンして、各ＮＭＯＳトランジスタＮＨ２６，ＮＨ２７がオフする。またこのとき、ＰＭＯＳトランジスタＰＨ２９，ＰＨ３０がオンして、各ＰＭＯＳトランジスタＰＨ２３〜ＰＨ２６がオフする。これにより、自己バイアス回路に流れる電流が停止され、ＰＭＯＳトランジスタＰＨ３の電流も停止される。

なお、本実施の形態において、待機時のバイアス電流のオン／オフ制御は、５Ｖの制御信号ＰＤＸから１．８Ｖの制御信号に変更してもよい。
このようにすれば、レベル変換回路４０の入出力信号が頻繁に変化するときだけ、バイアス電位ＮＢのインピーダンスを下げる等の制御が、低い電源電圧Ｖｄｄの回路（デジタル回路）側から実行できるようになる。例えば、電源電圧Ｖｄｄで動作する回路としてＣＰＵが設けられた半導体集積回路装置では、ＣＰＵがプログラムを実行することにより、バイアス回路４１の電流を制御することができる。また、試験時にＩＤＤＱを測定する等、完全に回路を使用しない場合には、制御信号ＰＤＨで待機時のバイアス電流を停止することができる。

（第９の実施の形態）
以下、本発明を具体化した第９の実施の形態を説明する。
図１８には、本実施の形態のレベル変換回路４３を示している。上記第１の実施の形態のレベル変換回路１０では、ノードＮ３０に接続した容量ＣＰＯＲでパワーオンリセット機能を実現したが、本実施の形態のレベル変換回路４３では、その機能を実現するためにパワーオンリセット回路４４が別途設けられている。図１８において、第１の実施の形態と同様の構成については同一の符号を付してその説明を一部省略し、以下には、その相違点を中心に説明する。

すなわち、パワーオンリセット回路４４は、ＰＭＯＳトランジスタＰＨ３３、抵抗ＲＰＯＲ、及び容量ＣＰＯＲを含む。パワーオンリセット回路４４において、抵抗ＲＰＯＲと容量ＣＰＯＲとが接続され、その接続部にＰＭＯＳトランジスタＰＨ３３のゲートが接続されている。ＰＭＯＳトランジスタＰＨ３３のソースには、５Ｖの電源電圧Ｖｐｐが供給され、ＰＭＯＳトランジスタＰＨ３３のドレインは、ＰＭＯＳトランジスタＰＨ３とＮＭＯＳトランジスタＮＨ３との接続部（ドレイン）に接続されている。

電源電圧Ｖｐｐの立ち上がり時には、容量ＣＰＯＲによってＰＭＯＳトランジスタＰＨ３のゲート電圧は０Ｖとなっている。これにより、ＰＭＯＳトランジスタＰＨ３がオンしてＮＭＯＳトランジスタＮＨ３に電流が流れ、ＰＭＯＳトランジスタＰＨ３のゲート電位（ノード３０の電位）とは無関係にバイアス電位ＮＢが充電される。容量ＣＰＯＲと抵抗ＲＰＯＲで決まる時定数によって、ＰＭＯＳトランジスタＰＨ３３のゲートは充電され、最終的にはＰＭＯＳトランジスタＰＨ３３はオフする。

ここで、各電源電圧Ｖｐｐ，Ｖｄｄの電源立ち上げ手順としては、電源電圧Ｖｄｄが立ち上がり、その後、電源電圧Ｖｐｐが立ち上がる（図４参照）。この電源電圧Ｖｐｐの立ち上がり時に、パワーオンリセット回路４４によりバイアス電位ＮＢを充電することにより、レベル変換回路４３の出力が不定になる期間を最小にすることができる。図４の電源立ち上げ手順は、レベル変換回路４３の出力が不定になる期間を最小にするための手順であり、これが必要のない場合（レベル変換回路４３の出力を受ける回路側で対策が取られている場合など）には、電源立ち上げ手順を適宜変更してもよい。

（第１０の実施の形態）
以下、本発明を具体化した第１０の実施の形態を説明する。
図１９には、本実施の形態におけるレベル変換回路４５を示している。

このレベル変換回路４５は、電流制限のための高耐圧のＰＭＯＳトランジスタＰＨ４０，ＰＨ４１と、該各トランジスタＰＨ４０，ＰＨ４１にバイアス電位ＰＢを供給するバイアス回路４６を備える点が図２５に示す従来例と相違する。図１９において、図２５の従来例と同様の構成（各ＭＯＳトランジスタＰＨ１，ＰＨ２，ＮＨ１，ＮＨ２やインバータ回路３，４など）については同一の符号を付している。

図２５のレベル変換回路１の説明で述べたように、出力信号ＯＵＴをＨレベルからＬレベルに変化させるためには、ＰＭＯＳトランジスタＰＨ２の電流よりもＮＭＯＳトランジスタＮＨ２の電流を大きくすることが必要となる。ＰＭＯＳトランジスタＰＨ２のゲート・ソース間は５Ｖ（電源電圧Ｖｐｐ）であるのに対して、ＮＭＯＳトランジスタＮＨ２のゲート・ソース間は１．８Ｖ（電源電圧Ｖｄｄ）しかない。ＰＭＯＳトランジスタＰＨ２の電流よりもＮＭＯＳトランジスタＮＨ２の電流を大きくするためには、ＮＭＯＳトランジスタＮＨ２のゲート幅Ｗを（トランジスタＰＨ２のゲート幅に対して）大きく設計しなければならず、ＮＭＯＳトランジスタＮＨ２のサイズが大きくなってしまう。また、電源電圧Ｖｄｄの電圧値がＮＭＯＳトランジスタＮＨ１，ＮＨ２のしきい値電圧Ｖｔｈ付近まで下がってくると、遅延時間が極端に大きくなる。これは、ＮＭＯＳトランジスタＮＨ１，ＮＨ２のゲート幅Ｗを大きくしたとしても、出力信号ＯＵＴの出力端子の放電に寄与するＰＭＯＳトランジスタＰＨ２とＮＭＯＳトランジスタＮＨ２の電流差が小さくなるためである。

この問題点を解決するため、本実施の形態のレベル変換回路４５では、クロスカップルした高耐圧のＰＭＯＳトランジスタＰＨ１，ＰＨ２と直列に、電流制限のためのＰＭＯＳトランジスタＰＨ４０，ＰＨ４１を設けている。各ＰＭＯＳトランジスタＰＨ４０，ＰＨ４１のゲートには、バイアス回路４６で発生したバイアス電位ＰＢを供給し、各ＰＭＯＳトランジスタＰＨ４０，ＰＨ４１、つまり、各ＰＭＯＳトランジスタＰＨ１，ＰＨ２に流れる電流を制御する。各ＰＭＯＳトランジスタＰＨ４０，ＰＨ４１，ＰＨ１，ＰＨ２に流れる電流の値は、高耐圧のＮＭＯＳトランジスタＮＨ１，ＮＨ２のゲートに電源電圧Ｖｄｄが加わったときに流れる電流に比例するように設定する。

具体的には、バイアス回路４６は、高耐圧のＰＭＯＳトランジスタＰＨ４２とＮＭＯＳトランジスタＮＨ４０と容量Ｃ２を含む。ＰＭＯＳトランジスタＰＨ４２のソースには電源電圧Ｖｐｐが供給され、そのＰＭＯＳトランジスタＰＨ４２のゲートは、各ＭＯＳトランジスタＰＨ４２，ＮＨ４０のドレインに接続されるとともに、容量Ｃ２を介して電源電圧Ｖｐｐの電源に接続される。この容量Ｃ２は、バイアス回路４６（ＰＭＯＳトランジスタＰＨ４２のゲート）から出力されるバイアス電位ＰＢの安定化容量として働く。

ＮＭＯＳトランジスタＮＨ４０のソースはグランドに接続され、ＮＭＯＳトランジスタＮＨ４０のゲートには、インバータ回路１２から出力される制御信号ＥＮが供給される。また、ＰＭＯＳトランジスタＰＨ４２のゲートが、電流制限用の各ＰＭＯＳトランジスタＰＨ４０，ＰＨ４１のゲートに接続されている。

このような回路構成とすると、各ＰＭＯＳトランジスタＰＨ４０，ＰＨ４１，ＰＨ１，ＰＨ２に流れる電流の値は、高耐圧のＮＭＯＳトランジスタＮＨ１，ＮＨ２のゲートに電源電圧Ｖｄｄが加わったときに流れる電流に比例する。つまり、電源電圧Ｖｄｄが下がり、ＮＭＯＳトランジスタＮＨ１，ＮＨ２の電流が減少すると、バイアス回路４６のＮＭＯＳトランジスタＮＨ４０に流れる電流も減少する。ＮＭＯＳトランジスタＮＨ４０に流れる電流が減少するので、ＰＭＯＳトランジスタＰＨ４２に流れる電流が減少する。従って、各ＰＭＯＳトランジスタＰＨ４０，ＰＨ４１，ＰＨ１，ＰＨ２に流れる電流は、ＮＭＯＳトランジスタＮＨ１，ＮＨ２の電流に比例する特性を得ることができる。このような回路特性とすると、電源電圧Ｖｄｄが減少しても、ＰＭＯＳトランジスタＰＨ２の電流よりもＮＭＯＳトランジスタＮＨ２の電流を常に大きくすることができる。

また、制御信号ＥＮをＬレベルとすると、ＮＭＯＳトランジスタＮＨ４０がオフしてバイアス回路４６に流れる電流を停止することができる。このとき、ＰＭＯＳトランジスタＰＨ４０，ＰＨ４１もオフしてしまうので、出力信号ＯＵＴの信号レベルが不定になる可能性がある。従って、レベル変換回路４５の出力信号ＯＵＴを受ける回路側には、制御信号との論理機能を設けることで出力信号ＯＵＴが不定、或いは中間電位でも該回路に貫通電流が流れないように工夫する。

なお、本実施の形態において、電流制限用のＰＭＯＳトランジスタＰＨ４０，ＰＨ４１を、ＰＭＯＳトランジスタＰＨ１，ＰＨ２のソース側に挿入する例を示したが、ＰＭＯＳトランジスタＰＨ１，ＰＨ２のドレイン側に設けて電流を制限するように構成してもよい。

（第１１の実施の形態）
以下、本発明を具体化した第１１の実施の形態を説明する。
図２０には、本実施の形態のレベル変換回路４８を示している。このレベル変換回路４８は、バイアス回路４９とそれを制御する回路（レベル変換回路５０を含む回路）部分の構成が上記第１０の実施の形態におけるレベル変換回路４５と相違する。図２０において、第１０の実施の形態と同様の構成については同一の符号を付してその説明を一部省略し、以下には、その相違点を中心に説明する。

第１０の実施の形態では、ＮＭＯＳトランジスタＮＨ４０がオフしたとき、バイアス回路４６に流れる電流を停止することができたが、それと同時にＰＭＯＳトランジスタＰＨ４０，ＰＨ４１がオフして出力がハイインピーダンス（出力信号ＯＵＴが不定）になる可能性がある。そこで、本実施の形態のレベル変換回路４８では、バイアス回路４９の電流を停止したときでも、出力がハイインピーダンスとならないような工夫がなされている。

具体的には、バイアス回路４９は、上記バイアス回路４６を構成するＰＭＯＳトランジスタＰＨ４２、ＮＭＯＳトランジスタＮＨ４０、容量Ｃ２に加え、ＰＭＯＳトランジスタＰＨ４３とＮＭＯＳトランジスタＮＨ４１とを備える。ＰＭＯＳトランジスタＰＨ４３のソースには５Ｖの電源電圧Ｖｐｐが供給され、ＰＭＯＳトランジスタＰＨ４３のドレインがＰＭＯＳトランジスタＰＨ４２のソースに接続されている。また、ＮＭＯＳトランジスタＮＨ４１のドレインは、ＰＭＯＳトランジスタＰＨ４２のゲートに接続され、ＮＭＯＳトランジスタＮＨ４１のソースがグランドに接続されている。そして、ＰＭＯＳトランジスタＰＨ４３とＮＭＯＳトランジスタＮＨ４１とのゲートには、レベル変換回路５０の出力信号（５Ｖの制御信号）ＥＮＸＨが供給される。レベル変換回路５０は、ＰＭＯＳトランジスタＰＨ４４，ＰＨ４５とＮＭＯＳトランジスタＮＨ４２，ＮＨ４３、及びインバータ回路５１，５２で構成される。

制御信号ＥＮがＨレベル（１．８Ｖ）であるとき、ＰＭＯＳトランジスタＰＬ４０とＮＭＯＳトランジスタＮＬ４０からなるインバータ回路５１の出力ノードＮ１２はＬレベル（０Ｖ）となり、ＰＭＯＳトランジスタＰＬ４１とＮＭＯＳトランジスタＮＬ４１からなるインバータ回路５２の出力ノードＮ１３はＨレベル（１．８Ｖ）となる。このとき、ＮＭＯＳトランジスタＮＨ４３とＰＭＯＳトランジスタＰＨ４４がオンし、ＮＭＯＳトランジスタＮＨ４２とＰＭＯＳトランジスタＰＨ４５がオフするため、レベル変換回路５０はＬレベル（０Ｖ）の制御信号ＥＮＸＨを出力する。

制御信号ＥＮＸＨがＬレベルであるので、ＮＭＯＳトランジスタＮＨ４１はオフし、ＰＭＯＳトランジスタＰＨ４３がオンする。このため、制御信号ＥＮＸＨがＬレベルである場合は、図１９のバイアス回路４６と同様の動作をする。この場合、ノードＮ１３がＨレベルであるので、ＮＭＯＳトランジスタＮＨ４０に電流が流れ、その電流は、バイアス回路４６と同じく、高耐圧のＮＭＯＳトランジスタＮＨ１，ＮＨ２のゲートに電源電圧Ｖｄｄが加わったときに流れる電流に比例するように設計できる。また、各ＰＭＯＳトランジスタＰＨ４０，ＰＨ４１，ＰＨ１，ＰＨ２に流れる電流も同様に、ＮＭＯＳトランジスタＮＨ１，ＮＨ２の電流に比例するように設計できる。

一方、制御信号ＥＮがＬレベル（０Ｖ）であるとき、インバータ回路５１の出力ノードＮ１２はＨレベル（１．８Ｖ）となり、インバータ回路５２の出力ノードＮ１３はＬレベル（０Ｖ）となる。このとき、ＮＭＯＳトランジスタＮＨ４２とＰＭＯＳトランジスタＰＨ４５がオンし、ＮＭＯＳトランジスタＮＨ４３とＰＭＯＳトランジスタＰＨ４４がオフするため、レベル変換回路５０はＨレベル（５Ｖ）の制御信号ＥＮＸＨを出力する。

制御信号ＥＮＸＨがＨレベルであるので、ＮＭＯＳトランジスタＮＨ４１はオンし、ＰＭＯＳトランジスタＰＨ４３がオフする。ＰＭＯＳトランジスタＰＨ４３がオフすると、バイアス回路４９には定常電流は流れなくなる。またこのとき、ＮＭＯＳトランジスタＮＨ４１がオンすることで、バイアス電位ＰＢはグランド電位の０Ｖとなり、電流制限用のＰＭＯＳトランジスタＰＨ４０，ＰＨ４１はオンした状態となる。ＰＭＯＳトランジスタＰＨ４０，ＰＨ４１のゲートに供給されるバイアス電位ＰＢが０Ｖとなる場合、信号変化時に、ＰＭＯＳトランジスタＰＨ４０，ＰＨ４１に流れる電流がＮＭＯＳトランジスタＮＨ１，ＮＨ２の電流に比例する特性にならないが、入力信号ＩＮと出力信号ＯＵＴが変化しなければ、以前の状態を保持することができる。従って、レベル変換回路４８の入出力信号が変化しない待機時に、バイアス回路４９に流れる電流を停止することができる。

本実施の形態では、１．８Ｖの制御信号ＥＮから５Ｖの制御信号ＥＮＸＨを発生するのに、図２５の従来例と同じ構成のレベル変換回路５０を用いている。電源電圧Ｖｄｄが小さくなると、制御信号ＥＮをレベル変換した制御信号ＥＮＸＨの遅延時間が大きくなるが、制御信号なので、その遅延時間が多少大きくなっても回路動作には問題はない。なお、このような場合、レベル変換回路５０において、ＰＭＯＳトランジスタＰＨ４４，ＰＨ４５のオン抵抗をできるだけ大きくして、面積を節約しつつ、ＮＭＯＳトランジスタＮＨ４２，ＮＨ４３のゲート幅Ｗを大きくして、その動作電圧の下限値をできるだけ下げるように設計すればよい。

このようにレベル変換回路４８を構成することで、ＰＭＯＳトランジスタＰＨ４０，ＰＨ４１，ＰＨ１，ＰＨ２に流れる電流値を、高耐圧のＮＭＯＳトランジスタＮＨ１，ＮＨ２のゲートに電源電圧Ｖｄｄが加わったときに流れる電流に比例するよう制御しながら、待機時に流れるバイアス回路４９の電流を停止することが可能となる。

（第１２の実施の形態）
以下、本発明を具体化した第１２の実施の形態を説明する。
図２１は、本実施の形態のレベル変換回路５５を示している。このレベル変換回路５５は、第１の実施の形態のレベル変換回路１０（図５参照）と第１０の実施の形態のレベル変換回路４５（図１９参照）とを組み合わせた回路構成となっている。レベル変換回路５５では、それらを組み合わせたことで、バイアス回路４６におけるバイアス電位ＰＢの発生方法が相違する。図２１において、第１及び第１０の実施の形態と同様の構成については同一の符号を付してその説明を一部省略し、以下には、相違点を中心に説明する。

すなわち、レベル変換回路５５において、バイアス回路４６のＮＭＯＳトランジスタＮＨ４０のゲートには、バイアス回路１１で発生されたバイアス電位ＮＢが供給され、ＮＭＯＳトランジスタＮＨ４０のソースは、ＰＭＯＳトランジスタＰＬ４２とＮＭＯＳトランジスタＮＬ４２からなるインバータ回路５７の出力ノードＮ４０に接続されている。インバータ回路５７には、インバータ回路１２から出力される制御信号ＥＮが入力され、出力ノードＮ４０の電位は、制御信号ＥＮの論理レベルを反転したレベルとなる。

図１９のレベル変換回路４５では、信号の変化時に、高耐圧のＮＭＯＳトランジスタＮＨ１，ＮＨ２に流れる電流は、そのゲートに電源電圧Ｖｄｄが加わったときに流れる電流値となっていた。そのため、レベル変換回路４５では、ＰＭＯＳトランジスタＰＨ４０，ＰＨ４１，ＰＨ１，ＰＨ２に流れる電流の値を、ＮＭＯＳトランジスタＮＨ１，ＮＨ２のゲートに電源電圧Ｖｄｄが加わったときに流れる電流に比例するように制御していた。

これに対し、図２１に示す本実施の形態のレベル変換回路５５では、信号の変化時に、ＮＭＯＳトランジスタＮＨ１，ＮＨ２のゲートには、電源電圧Ｖｄｄ＋しきい値電圧Ｖｔｈが加わり、そのゲート電圧に応じた電流がＮＭＯＳトランジスタＮＨ１，ＮＨ２に流れる。従って、ＰＭＯＳトランジスタＰＨ４０，ＰＨ４１，ＰＨ１，ＰＨ２に流れる電流の値は、ＮＭＯＳトランジスタＮＨ１，ＮＨ２のゲートに電源電圧Ｖｄｄ＋しきい値電圧Ｖｔｈが加わったときに流れる電流に比例するよう制御することが望ましい。

このため、バイアス回路４６において、バイアス電位ＰＢを発生するダイオード接続されたＰＭＯＳトランジスタＰＨ４２に流れる電流は、ＮＭＯＳトランジスタＮＨ１，ＮＨ２のゲートに電源電圧Ｖｄｄ＋しきい値電圧Ｖｔｈが加わったときに流れる電流に比例するように回路が構成されている。

具体的には、図１９のレベル変換回路４５では、バイアス回路４６におけるＮＭＯＳトランジスタＮＨ４０のソースはグランドＧＮＤ、ＮＭＯＳトランジスタＮＨ４０のゲート電位は（バイアス回路４６の動作時には）電源電圧Ｖｄｄとしていた。本実施の形態のレベル変換回路５５においては、ＮＭＯＳトランジスタＮＨ４０のゲート電位をバイアス電位ＮＢ、つまり、電源電圧Ｖｄｄ＋しきい値電圧Ｖｔｈとしている。また、ＮＭＯＳトランジスタＮＨ４０のソースは、ＮＭＯＳトランジスタＮＬ４２を通してグランドＧＮＤに接続される。これは、ＮＭＯＳトランジスタＮＨ１，ＮＨ２とＮＭＯＳトランジスタＮＬ１，ＮＬ２のレプリカ回路として働く。

このレベル変換回路５５において、Ｈレベルの制御信号ＥＮが供給されると、インバータ回路５７の出力ノードＮ４０の電位がＬレベル（ほぼ０Ｖ）となるので、ＮＭＯＳトランジスタＮＨ４０のゲート・ソース間には、ほぼ電源電圧Ｖｔｈ＋しきい値電圧Ｖｔｈの電圧が加わる。このとき、バイアス回路４６において、ＮＭＯＳトランジスタＮＨ４０がオンしてＰＭＯＳトランジスタＰＨ４２に電流が流れて、バイアス電位ＰＢが発生するため、各ＰＭＯＳトランジスタＰＨ４０，ＰＨ４１，ＰＨ１，ＰＨ２に流れる電流の値は、ＮＭＯＳトランジスタＮＨ１，ＮＨ２のゲートに電源電圧Ｖｄｄ＋しきい値電圧Ｖｔｈが加わったときに流れる電流に比例するようになる。

このように、本実施の形態によれば、上記第１の実施の形態と同様に、バイアス回路１１で発生するバイアス電位ＮＢを、電源電圧Ｖｄｄよりもしきい値電圧Ｖｔｈ高い電圧（２．６Ｖ）とすることで、回路動作の高速化が実現できる。さらに、第１０の実施の形態と同様に、電源電圧Ｖｄｄが減少しても、ＰＭＯＳトランジスタＰＨ２の電流よりもＮＭＯＳトランジスタＮＨ２の電流を常に大きくすることができる。

（第１３の実施の形態）
以下、本発明を具体化した第１３の実施の形態を説明する。
図２２は、本実施の形態のレベル変換回路６１を示している。このレベル変換回路６１は、第１の実施の形態のレベル変換回路１０（図５参照）と第１１の実施の形態のレベル変換回路４８（図２０参照）とを組み合わせた回路構成となっている。図２２において、第１及び第１１の実施の形態と同様の構成については同一の符号を付している。

このレベル変換回路６１は、第１１の実施の形態と同様に、バイアス回路４９のバイアス電流を停止しても、出力信号ＯＵＴが不定とならないように回路を構成している。すなわち、レベル変換回路６１は、上記第１２の実施の形態におけるレベル変換回路５５に対して、バイアス回路４９のＭＯＳトランジスタＰＨ４３，ＮＨ４１を追加するとともに、レベル変換回路５０を追加している。

このレベル変換回路６１でも、上記第１２の実施の形態と同様に、ＰＭＯＳトランジスタＰＨ４０，ＰＨ４１，ＰＨ１，ＰＨ２に流れる電流値を、高耐圧のＮＭＯＳトランジスタＮＨ１，ＮＨ２のゲートに電源電圧Ｖｄｄ＋しきい値電圧Ｖｔｈが加わったときに流れる電流に比例するよう制御しながら、待機時に流れるバイアス回路４９の電流を停止することが可能となる。

（第１４の実施の形態）
以下、本発明を具体化した第１４の実施の形態を説明する。
図２３に示すように、本実施の形態は、１．８Ｖの制御信号ＥＮから５Ｖの制御信号ＥＮＸＨを発生するレベル変換回路６２の構成が上記第１３の実施の形態と相違する。図２３において、第１３の実施の形態と同様の構成については同一の符号を付してその説明を一部省略し、以下には、相違点を中心に説明する。

レベル変換回路６２において、ＮＭＯＳトランジスタＮＨ４２，ＮＨ４３のゲートにバイアス回路１１で発生したバイアス電位（＝Ｖｄｄ＋Ｖｔｈ）が供給されている。ＮＭＯＳトランジスタＮＨ４２のソースは、低耐圧のＮＭＯＳトランジスタＮＬ４２を介してグランドに接続され、ＮＭＯＳトランジスタＮＨ４３のソースは、低耐圧のＮＭＯＳトランジスタＮＬ４３を介してグランドに接続されている。また、ＮＭＯＳトランジスタＮＬ４２のゲートはインバータ回路５１の出力ノードＮ１２に接続され、制御信号ＥＮを反転した電位レベルが供給される。さらに、ＮＭＯＳトランジスタＮＬ４３のゲートはインバータ回路５２の出力ノードＮ１３に接続され、制御信号ＥＮと同じレベルが供給される。

バイアス回路４９の電流を停止した後、制御信号ＥＮＸＨを発生するレベル変換回路が動作しなくなる電圧値まで電源電圧Ｖｄｄが下がると、制御信号ＥＮでバイアス回路４９を復帰できなくなるので、バイアス電流を停止できなくなる。

この対策として、本実施の形態のレベル変換回路６２では、ＮＭＯＳトランジスタＮＨ４２，ＮＨ４３のゲート電位をバイアス電位（＝Ｖｄｄ＋Ｖｔｈ）とすることで、動作電圧の下限を下げている。すなわち、低い電源電圧Ｖｄｄの値が小さくなっても、該トランジスタＮＨ４２，ＮＨ４３の電流の減少は、図２２のレベル変換回路５０と比較して小さくなる。このため、より低い電圧までレベル変換回路６２が動作し、１．８Ｖ信号である制御信号ＥＮから５Ｖの制御信号ＥＮＸＨを確実に発生させることが可能となり、バイアス回路４９を制御できる電源電圧Ｖｄｄの電圧範囲が広くなる。また、制御信号ＥＮでバイアス回路４９を制御できる電圧範囲（バイアス回路４９を停止した後、制御信号ＥＮで復帰できる電源電圧Ｖｄｄの電圧範囲）が広くなるので、よりこまめにバイアス回路４９を停止することが可能となる。

また、上記第１１の実施の形態において、１．８Ｖの制御信号ＥＮから５Ｖの制御信号ＥＮＸＨを出力するレベル変換回路５０の動作電圧の下限を下げるために、ＰＭＯＳトランジスタＰＨ４４，ＰＨ４５のオン抵抗をできるだけ大きくして、面積を節約しつつ、ＮＭＯＳトランジスタＮＨ４２，ＮＨ４３のゲート幅Ｗを大きく設計する方法を説明した。本実施の形態のレベル変換回路６２では、その設計方法に加え、ＮＭＯＳトランジスタＮＨ４２，ＮＨ４３にバイアス電位ＮＢ（＝Ｖｄｄ＋Ｖｔｈ）が供給されるので、動作電圧の下限をさらに下げることができる。

（第１５の実施の形態）
以下、本発明を具体化した第１５の実施の形態を説明する。
図２４には、本実施の形態のレベル変換回路７１を示している。レベル変換回路７１を構成する各ＭＯＳトランジスタＰＨ１，ＰＨ２，ＮＨ１，ＮＨ２やインバータ回路３，４の構成は、上記第１の実施の形態と同じであり、バイアス回路７２の構成が相違する。

バイアス回路７２は、前記レベル変換回路６２（図２３参照）から供給される５Ｖの制御信号ＥＮＸＨによって制御される。詳しくは、バイアス回路７２は、ＰＭＯＳトランジスタＰＨ３，ＮＭＯＳトランジスタＮＨ３、抵抗Ｒ６、及び容量Ｃ１を含む。バイアス回路７２において、ＰＭＯＳトランジスタＰＨ３のゲートにＬレベル（０Ｖ）の制御信号ＥＮＸＨが供給されると、ＰＭＯＳトランジスタＰＨ３がオンし、抵抗Ｒ６を介してＮＭＯＳトランジスタＮＨ３にバイアス電流が流れる。一方、ＰＭＯＳトランジスタＰＨ３のゲートにＨレベル（５Ｖ）の制御信号ＥＮＸＨが供給されると、ＰＭＯＳトランジスタＰＨ３がオフしてバイアス電流が停止される。

５Ｖの制御信号ＥＮＸＨは、図２３のレベル変換回路６２において１．８Ｖの制御信号ＥＮに基づいて生成することができる。よって、本実施の形態においても、上記第１の実施の形態と同様の効果を得ることができる。

尚、上記各実施の形態は、以下の態様で実施してもよい。
・第２の実施の形態のＡＤ変換回路１５は、第１の実施の形態のレベル変換回路１０を用いるものであったが、このレベル変換回路１０に代えて他の実施の形態のレベル変換回路を用いてもよい。また、各実施の形態におけるレベル変換回路は、ＡＤ変換回路以外の他の半導体集積回路装置に使用してもよい。

・上記第９の実施の形態におけるパワーオンリセット回路４４を他の実施の形態のレベル変換回路に設けてもよい。また、パワーオンリセット回路４４はＰＭＯＳトランジスタＰＨ３１、抵抗ＲＰＯＲ、及び容量ＣＰＯＲにより構成されるものであるが、その回路構成は適宜変更してもよい。

上記各実施の形態から把握できる技術的思想を以下に記載する。
（付記１）基準電圧と第１電圧とを信号レベルとする入力信号を、前記基準電圧と第１電圧よりも高い第２電圧の信号レベルに変換するレベル変換回路であって、
第１及び第２のＰＭＯＳトランジスタと、第１〜第４のＮＭＯＳトランジスタと、バイアス電位を発生するバイアス回路とを含み、
第１のＮＭＯＳトランジスタは、ドレインが第１のＰＭＯＳトランジスタのドレインと第２のＰＭＯＳトランジスタのゲートに接続され、ソースが第３のＮＭＯＳトランジスタのドレインに接続され、第２のＮＭＯＳトランジスタは、ドレインが第２のＰＭＯＳトランジスタのドレインと第１のＰＭＯＳトランジスタのゲートに接続され、ソースが第４のＮＭＯＳトランジスタのドレインに接続され、第３のＮＭＯＳトランジスタのゲートに前記入力信号が供給されるとともに、第４のＮＭＯＳトランジスタのゲートに入力信号を反転した信号が供給され、
前記バイアス回路は、前記第１電圧より前記第１及び第２のＮＭＯＳトランジスタのしきい値電圧高いバイアス電位を前記第１及び第２のＮＭＯＳトランジスタのゲートに供給する回路であり、前記基準電圧と第１電圧とを信号レベルとする制御信号に基づいて前記バイアス電位を発生させるための電流を制御することを特徴とするレベル変換回路。
（付記２）基準電圧と第１電圧とを信号レベルとする入力信号を、前記基準電圧と第１電圧よりも高い第２電圧の信号レベルに変換するレベル変換回路であって、
第１〜第４のＰＭＯＳトランジスタと、第１及び第２のＮＭＯＳトランジスタと、バイアス電位を発生するバイアス回路とを含み、
第１のＮＭＯＳトランジスタのドレインは、第１のＰＭＯＳトランジスタのドレインと第２のＰＭＯＳトランジスタのゲートに接続され、第２のＮＭＯＳトランジスタのドレインは、第２のＰＭＯＳトランジスタのドレインと第１のＰＭＯＳトランジスタのゲートに接続され、第３のＰＭＯＳトランジスタのドレインは、前記第１のＰＭＯＳトランジスタのソースに接続され、第４のＰＭＯＳトランジスタのドレインは、前記第２のＰＭＯＳトランジスタのソースに接続され、
前記バイアス回路は、前記第３及び第４のＰＭＯＳトランジスタのゲートに前記バイアス電位を供給し、出力信号の変化時に第３及び第４のＰＭＯＳトランジスタに流れる電流が第１及び第２のＮＭＯＳトランジスタに流れる電流と比例関係となるよう制御することを特徴とするレベル変換回路。
（付記３）基準電圧と第１電圧とを信号レベルとする入力信号を、前記基準電圧と第１電圧よりも高い第２電圧の信号レベルに変換するレベル変換回路であって、
第１〜第４のＰＭＯＳトランジスタと、第１〜第４のＮＭＯＳトランジスタと、第１のバイアス電位を発生する第１のバイアス回路と、第２のバイアス電位を発生する第２のバイアス回路とを含み、
第１のＮＭＯＳトランジスタは、ドレインが第１のＰＭＯＳトランジスタのドレインと第２のＰＭＯＳトランジスタのゲートに接続され、ソースが第３のＮＭＯＳトランジスタのドレインに接続され、第２のＮＭＯＳトランジスタは、ドレインが第２のＰＭＯＳトランジスタのドレインと第１のＰＭＯＳトランジスタのゲートに接続され、ソースが第４のＮＭＯＳトランジスタのドレインに接続され、第３のＰＭＯＳトランジスタのドレインは、第１のＰＭＯＳトランジスタのソースに接続され、第４のＰＭＯＳトランジスタのドレインは、第２のＰＭＯＳトランジスタのソースに接続され、
第３のＮＭＯＳトランジスタのゲートに前記入力信号が供給されるとともに、第４のＮＭＯＳトランジスタのゲートに入力信号を反転した信号が供給され、
前記第１のバイアス回路は、前記第１電圧より前記第１及び第２のＮＭＯＳトランジスタのしきい値電圧高い第１のバイアス電位を前記第１及び第２のＮＭＯＳトランジスタのゲートに供給する回路であり、前記基準電圧と第１電圧とを信号レベルとする制御信号に基づいて、前記第１のバイアス電位を発生させるための電流を制御し、
前記第２のバイアス回路は、前記第３及び第４のＰＭＯＳトランジスタのゲートに前記第２のバイアス電位を供給し、出力信号の変化時に第３及び第４のＰＭＯＳトランジスタに流れる電流が第１及び第２のＮＭＯＳトランジスタに流れる電流と比例関係となるよう制御することを特徴とするレベル変換回路。
（付記４）前記バイアス回路は、バイアス電流を設定するための抵抗と、前記制御信号に基づいて前記抵抗に流れる電流を制御するＭＯＳトランジスタとを備えることを特徴とする付記１に記載のレベル変換回路。
（付記５）前記バイアス回路は、前記バイアス電流を設定するための抵抗を複数備えることを特徴とする付記４に記載のレベル変換回路。
（付記６）前記第２電圧の立ち上がりを検出して前記バイアス回路にリセット信号を供給するパワーオンリセット回路を備え、前記バイアス回路は、そのリセット信号に基づいてバイアス電流を増加させることを特徴とする付記１に記載のレベル変換回路。
（付記７）前記バイアス回路は、バイアス電流の停止時にバイアス電位を前記基準電圧の電位レベルとするためのＭＯＳトランジスタを備えることを特徴とする付記２に記載のレベル変換回路。
（付記８）前記バイアス回路は、前記バイアス電位を安定化するための容量を備えることを特徴とすることを特徴とする付記１〜７のいずれかに記載のレベル変換回路。
（付記９）前記バイアス回路は、複数のＭＯＳトランジスタからなる自己バイアス回路が出力するバイアス電位に基づいてバイアス電流を決定することを特徴とする付記１に記載のレベル変換回路。
（付記１０）前記バイアス回路は、前記第２電圧の電源に接続されカレントミラー回路を構成する一対のＰＭＯＳトランジスタと、ドレインとゲートが前記ミラー回路に接続されるとともにソースが前記第１電圧の電源に接続されるＮＭＯＳトランジスタとを備えることを特徴とする付記１に記載のレベル変換回路。
（付記１１）前記バイアス回路は、前記カレントミラー回路に流れるバイアス電流を設定するための抵抗と、前記制御信号に基づいて前記抵抗に流れる電流を制御するＮＭＯＳトランジスタとを備えることを特徴とする付記１０に記載のレベル変換回路。
（付記１２）前記各ＭＯＳトランジスタからなる変換部を複数備え、該各変換部にバイアス電位を供給するバイアス回路を共通に用いるようにしたことを特徴とする付記１に記載のレベル変換回路。
（付記１３）基準電圧と第１電圧との電圧レベルの入力信号を、前記基準電圧と前記第１電圧よりも高い第２電圧との電圧レベルの出力信号にレベル変換するレベル変換回路であって、
バイアス電位を発生するバイアス回路と、クロスカップルされた第１及び第２のＰＭＯＳトランジスタと、該各ＰＭＯＳトランジスタに直列に接続され、ゲートに前記バイアス電位が供給される第１及び第２のＮＭＯＳトランジスタと、前記各ＮＭＯＳトランジスタに直列に接続され、ゲートに前記入力信号が供給される第３及び第４のＮＭＯＳトランジスタと、を含み、
前記バイアス電位は、前記第１電圧より前記第１及び第２のＮＭＯＳトランジスタのしきい値電圧高い電位であり、前記バイアス回路は、前記基準電圧と第１電圧とを信号レベルとする制御信号に基づいて前記バイアス電位を発生させるための電流を制御することを特徴とするレベル変換回路。
（付記１４）基準電圧と第１電圧との電圧レベルの入力信号を、前記基準電圧と前記第１電圧よりも高い第２電圧との電圧レベルの出力信号にレベル変換するレベル変換回路であって、
バイアス電位を発生するバイアス回路と、クロスカップルされた第１及び第２のＰＭＯＳトランジスタと、該各ＰＭＯＳトランジスタと直列に接続され、ゲートに供給される前記バイアス電位に基づいて前記各ＰＭＯＳトランジスタに流れる電流を制限する第３及び第４のＰＭＯＳトランジスタと、前記ＰＭＯＳトランジスタと直列に接続され、ゲートに前記入力信号が供給される第１及び第２のＮチャネルＭＯＳトランジスタと、を含み、
前記バイアス回路は、前記バイアス電位に基づいて、出力信号の変化時に第３及び第４のＰＭＯＳトランジスタに流れる電流が第１及び第２のＮＭＯＳトランジスタに流れる電流と比例関係となるよう制御することを特徴とするレベル変換回路。
（付記１５）付記１〜１４のいずれかに記載のレベル変換回路と、該レベル変換回路を制御する制御回路とを含むことを特徴とする半導体集積回路装置。
（付記１６）アナログ信号からデジタル信号に変換するＡＤ変換を行うことを特徴とする付記１５に記載の半導体集積回路装置。

１０，２２，２７，２８，３０，３５，４０ レベル変換回路
４３，４５，４８，５５，６１，７１ レベル変換回路
１１，２３，３１，４１，４６，４９，７２ バイアス回路
１５ 半導体集積回路装置としてのＡＤ変換回路
１８ 逐次比較制御回路
４４ パワーオンリセット回路
Ｃ１，Ｃ２ 容量
ＩＮ，ＩＮ１，ＩＮ２ 入力信号
ＥＮ，ＥＮＸ，ＰＤ，ＰＤＸ 制御信号
ＮＢ バイアス電位
ＮＨ１ 第１のＮＭＯＳトランジスタ
ＮＨ２ 第２のＮＭＯＳトランジスタ
ＮＨ４，ＮＨ４１ ＭＯＳトランジスタ
ＮＬ１ 第３のＮＭＯＳトランジスタ
ＮＬ２ 第４のＮＭＯＳトランジスタ
ＯＵＴ，ＯＵＴ１，ＯＵＴ２ 出力信号
ＰＢ バイアス電位
ＰＨ１ 第１のＰＭＯＳトランジスタ
ＰＨ２ 第２のＰＭＯＳトランジスタ
ＰＨ４０ 第３のＰＭＯＳトランジスタ
ＰＨ４１ 第４のＰＭＯＳトランジスタ
Ｒ１，Ｒ３ 抵抗
Ｖｄｄ 第１電圧としての電源電圧
Ｖｉｎ アナログ信号
Ｖｔｈ しきい値電圧
Ｖｐｐ 第２電圧としての電源電圧

Claims (4)

1. 基準電圧と第１電圧とを信号レベルとする入力信号を、前記基準電圧と第１電圧よりも高い第２電圧の信号レベルに変換するレベル変換回路であって、
   第１〜第４のＰＭＯＳトランジスタと、第１及び第２のＮＭＯＳトランジスタと、バイアス電位を発生するバイアス回路とを含み、
   第１のＮＭＯＳトランジスタのドレインは、第１のＰＭＯＳトランジスタのドレインと第２のＰＭＯＳトランジスタのゲートに接続され、第２のＮＭＯＳトランジスタのドレインは、第２のＰＭＯＳトランジスタのドレインと第１のＰＭＯＳトランジスタのゲートに接続され、第３のＰＭＯＳトランジスタのドレインは、前記第１のＰＭＯＳトランジスタのソースに接続され、第４のＰＭＯＳトランジスタのドレインは、前記第２のＰＭＯＳトランジスタのソースに接続され、
   前記バイアス回路は、前記第３及び第４のＰＭＯＳトランジスタのゲートに前記バイアス電位を供給し、出力信号の変化時に第３及び第４のＰＭＯＳトランジスタに流れる電流が第１及び第２のＮＭＯＳトランジスタに流れる電流と比例関係となるよう制御することを特徴とするレベル変換回路。
2. 前記バイアス回路は、バイアス電流の停止時にバイアス電位を前記基準電圧の電位レベルとするためのＭＯＳトランジスタを備えることを特徴とする請求項１に記載のレベル変換回路。
3. 前記バイアス回路は、前記バイアス電位を安定化するための容量を備えることを特徴とすることを特徴とする請求項１又は２に記載のレベル変換回路。
4. 基準電圧と第１電圧との電圧レベルの入力信号を、前記基準電圧と前記第１電圧よりも高い第２電圧との電圧レベルの出力信号にレベル変換するレベル変換回路であって、
   バイアス電位を発生するバイアス回路と、クロスカップルされた第１及び第２のＰＭＯＳトランジスタと、該各ＰＭＯＳトランジスタと直列に接続され、ゲートに供給される前記バイアス電位に基づいて前記各ＰＭＯＳトランジスタに流れる電流を制限する第３及び第４のＰＭＯＳトランジスタと、前記ＰＭＯＳトランジスタと直列に接続され、ゲートに前記入力信号が供給される第１及び第２のＮチャネルＭＯＳトランジスタと、を含み、
   前記バイアス回路は、前記バイアス電位に基づいて、出力信号の変化時に第３及び第４のＰＭＯＳトランジスタに流れる電流が第１及び第２のＮＭＯＳトランジスタに流れる電流と比例関係となるよう制御することを特徴とするレベル変換回路。

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