CN116126070A - 最高电压选择电路、芯片及电子设备 - Google Patents

Abstract

本公开的实施例提供一种最高电压选择电路、芯片及电子设备。最高电压选择电路包括：使能电路、静态工作控制电路、电压比较电路、第一和第二电平转换电路、第一和第二输出电路。使能电路根据外部使能信号生成第一和第二使能信号。电压比较电路在第二使能信号处于有效电平时比较第一和第二输入电压的大小以生成第一电压指示信号。第一电平转换电路根据第一使能信号和第一电压指示信号生成第二电压指示信号。静态工作控制电路根据第一和第二使能信号生成静态控制信号。第二电平转换电路根据静态控制信号和第二电压指示信号生成第三电压指示信号。第一和第二输出电路分别在第二和第三电压指示信号处于低电平时输出第二和第一输入电压，作为输出电压。

Description

最高电压选择电路、芯片及电子设备

技术领域

本公开的实施例涉及集成电路技术领域，具体地，涉及最高电压选择电路、芯片及电子设备。

背景技术

集成电路技术被广泛地应用于人们生活的方方面面。在实际芯片设计及应用中，某些芯片存在多电源供电的情况。考虑到芯片内部模块工作所需的电源电压范围及偏置的正确建立，在一些情况下需要为芯片内部模块及偏置提供多个电源中的最大电源。因此，期待一种最高电压选择电路能够自动为芯片选择最高供电电压。

发明内容

本文中描述的实施例提供了一种最高电压选择电路、芯片及电子设备。

根据本公开的第一方面，提供了一种最高电压选择电路。该最高电压选择电路包括：使能电路、静态工作控制电路、电压比较电路、第一电平转换电路、第二电平转换电路、第一输出电路、以及第二输出电路。其中，使能电路被配置为：根据外部使能信号生成第一使能信号和第二使能信号。第二使能信号是第一使能信号的反相信号。电压比较电路被配置为：在第二使能信号处于有效电平的情况下，比较来自第一输入端的第一输入电压和来自第二输入端的第二输入电压的大小以生成第一电压指示信号。第一电平转换电路被配置为：根据第一使能信号和第一电压指示信号来生成第二电压指示信号。其中，在第一电压指示信号处于高电平且第一使能信号处于有效电平的情况下，第二电压指示信号被转换成低电平，否则第二电压指示信号被转换成第一输入电压。静态工作控制电路被配置为：根据第一使能信号和第二使能信号来生成静态控制信号。第二电平转换电路被配置为：根据静态控制信号和第二电压指示信号来生成第三电压指示信号。其中，在第二电压指示信号处于第一输入电压且静态控制信号处于第二输入电压的情况下，第三电压指示信号被转换成低电平，否则第三电压指示信号被转换成第二输入电压。第一输出电路被配置为：在第二电压指示信号处于低电平的情况下从输出端输出第二输入电压，作为输出电压。第二输出电路被配置为：在第三电压指示信号处于低电平的情况下从输出端输出第一输入电压，作为输出电压。

在本公开的一些实施例中，电压比较电路包括：第一电流源、第一晶体管至第五晶体管、以及第八晶体管。其中，第一电流源被配置为向第八晶体管提供第一电流。第八晶体管的控制极被提供第二使能信号。第八晶体管的第一极耦接第一电流源。第八晶体管的第二极耦接第一晶体管的控制极和第二极。第一晶体管的第一极耦接第二电压端。第二晶体管的控制极耦接第一晶体管的控制极和第三晶体管的控制极。第二晶体管的第一极耦接第二电压端。第二晶体管的第二极耦接第四晶体管的控制极和第二极。第三晶体管的第一极耦接第二电压端。第三晶体管的第二极耦接第五晶体管的第二极。第四晶体管的第一极耦接第一输入端。第五晶体管的控制极耦接第四晶体管的控制极。第五晶体管的第一极耦接第二输入端。其中，第三晶体管的第二极处的电压为第一电压指示信号。

在本公开的一些实施例中，第一电平转换电路包括：第一与非门。其中，第一与非门的第一输入端被提供第一电压指示信号。第一与非门的第二输入端被提供第一使能信号。从第一与非门的输出端输出第二电压指示信号。第一与非门的电源端耦接第一输入端。

在本公开的一些实施例中，第二电平转换电路包括：第二与非门。其中，第二与非门的第一输入端被提供第二电压指示信号。第二与非门的第二输入端被提供静态控制信号。从第二与非门的输出端输出第三电压指示信号。第二与非门的电源端耦接第二输入端。

在本公开的一些实施例中，第一输出电路包括：第六晶体管。其中，第六晶体管的控制极被提供第二电压指示信号。第六晶体管的第一极耦接输出端。第六晶体管的第二极耦接第二输入端。

在本公开的一些实施例中，第二输出电路包括：第七晶体管。其中，第七晶体管的控制极被提供第三电压指示信号。第七晶体管的第一极耦接输出端。第七晶体管的第二极耦接第一输入端。

在本公开的一些实施例中，使能电路包括：迟滞电压比较器、以及反相器。其中，迟滞电压比较器的输入端被提供外部使能信号。迟滞电压比较器的电源端耦接第一输入端。迟滞电压比较器的输出端耦接反相器的输入端。从迟滞电压比较器的输出端输出第一使能信号。反相器的电源端耦接第一输入端。从反相器的输出端输出第二使能信号。

在本公开的一些实施例中，静态工作控制电路包括：第九晶体管至第十二晶体管。其中，第九晶体管的控制极耦接第十晶体管的第二极和第十二晶体管的第二极。第九晶体管的第一极耦接第二输入端。第九晶体管的第二极耦接第十晶体管的控制极和第十一晶体管的第二极。第十晶体管的第一极耦接第二输入端。第十一晶体管的控制极被提供第二使能信号。第十一晶体管的第一极耦接第二电压端。第十二晶体管的控制极被提供第一使能信号。第十二晶体管的第一极耦接第二电压端。

根据本公开的第二方面，提供了一种最高电压选择电路。该最高电压选择电路包括：第一电流源、第一晶体管至第十二晶体管、第一与非门、第二与非门、迟滞电压比较器、以及反相器。其中，第一电流源被配置为向第八晶体管提供第一电流。第八晶体管的控制极耦接反相器的输出端。第八晶体管的第一极耦接第一电流源。第八晶体管的第二极耦接第一晶体管的控制极和第二极。第一晶体管的第一极耦接第二电压端。第二晶体管的控制极耦接第一晶体管的控制极和第三晶体管的控制极。第二晶体管的第一极耦接第二电压端。第二晶体管的第二极耦接第四晶体管的控制极和第二极。第三晶体管的第一极耦接第二电压端。第三晶体管的第二极耦接第五晶体管的第二极。第四晶体管的第一极耦接第一输入端。第五晶体管的控制极耦接第四晶体管的控制极。第五晶体管的第一极耦接第二输入端。第一与非门的第一输入端耦接第五晶体管的第二极。第一与非门的第二输入端耦接迟滞电压比较器的输出端和第十二晶体管的控制极。第一与非门的输出端耦接第二与非门的第一输入端。第一与非门的电源端耦接第一输入端。第二与非门的第二输入端耦接第九晶体管的第二极、第十晶体管的控制极和第十一晶体管的第二极。第二与非门的输出端耦接第七晶体管的控制极。第二与非门的电源端耦接第二输入端。第六晶体管的控制极耦接第一与非门的输出端。第六晶体管的第一极耦接输出端。第六晶体管的第二极耦接第二输入端。第七晶体管的第一极耦接输出端。第七晶体管的第二极耦接第一输入端。迟滞电压比较器的输入端被提供外部使能信号。迟滞电压比较器的电源端耦接第一输入端。迟滞电压比较器的输出端耦接反相器的输入端。反相器的电源端耦接第一输入端。第九晶体管的控制极耦接第十晶体管的第二极和第十二晶体管的第二极。第九晶体管的第一极耦接第二输入端。第十晶体管的第一极耦接第二输入端。第十一晶体管的控制极耦接反相器的输出端。第十一晶体管的第一极耦接第二电压端。第十二晶体管的第一极耦接第二电压端。

在本公开的一些实施例中，第一晶体管至第三晶体管和第十一晶体管至第十二晶体管是N型晶体管。第四晶体管至第十晶体管是P型晶体管。

根据本公开的第三方面，提供了一种芯片。该芯片包括：根据本公开的第一方面或第二方面所述的最高电压选择电路。

根据本公开的第四方面，提供了一种电子设备。该电子设备包括：根据本公开的第三方面所述的芯片。

附图说明

为了更清楚地说明本公开的实施例的技术方案，下面将对实施例的附图进行简要说明，应当知道，以下描述的附图仅仅涉及本公开的一些实施例，而非对本公开的限制，其中：

图1是根据本公开的实施例的最高电压选择电路的示意性框图；

图2是图1所示的最高电压选择电路的示例性电路图；

图3是根据本公开的实施例的最高电压选择电路的另一示例性电路图；

图4是根据本公开的实施例的最高电压选择电路的另一示意性框图；以及

图5是图4所示的最高电压选择电路的示例性电路图。

需要注意的是，附图中的元素是示意性的，没有按比例绘制。

具体实施方式

为了使本公开的实施例的目的、技术方案和优点更加清楚，下面将结合附图，对本公开的实施例的技术方案进行清楚、完整的描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域技术人员在无需创造性劳动的前提下所获得的所有其它实施例，也都属于本公开保护的范围。

除非另外定义，否则在此使用的所有术语(包括技术和科学术语)具有与本公开主题所属领域的技术人员所通常理解的相同含义。进一步将理解的是，诸如在通常使用的词典中定义的那些的术语应解释为具有与说明书上下文和相关技术中它们的含义一致的含义，并且将不以理想化或过于正式的形式来解释，除非在此另外明确定义。如在此所使用的，将两个或更多部分“连接”或“耦接”到一起的陈述应指这些部分直接结合到一起或通过一个或多个中间部件结合。

在本公开的所有实施例中，由于金属氧化物半导体(MOS)晶体管的源极和漏极是对称的，并且N型晶体管和P型晶体管的源极和漏极之间的导通电流方向相反，因此在本公开的实施例中，将MOS晶体管的受控中间端称为控制极，将MOS晶体管的其余两端分别称为第一极和第二极。另外，诸如“第一”和“第二”的术语仅用于将一个部件(或部件的一部分)与另一个部件(或部件的另一部分)区分开。

图1示出根据本公开的实施例的最高电压选择电路100的示意性框图。该最高电压选择电路100包括：电压比较电路110、第一电平转换电路120、第二电平转换电路130、第一输出电路140、以及第二输出电路150。

电压比较电路110耦接第一输入端Vin1和第二输入端Vin2。电压比较电路110经由第一节点N1耦接第一电平转换电路120。电压比较电路110被配置为：比较来自第一输入端Vin1的第一输入电压Vin1和来自第二输入端Vin2的第二输入电压Vin2的大小以生成第一电压指示信号，并经由第一节点N1向第一电平转换电路120提供第一电压指示信号。在本公开的一些实施例中，第一输入电压Vin1和第二输入电压Vin2可作为下级电路的电源电压。

在本公开的一些实施例中，在第一输入电压Vin1大于或者等于第二输入电压Vin2的情况下，第一电压指示信号处于低电平。在第一输入电压Vin1小于第二输入电压Vin2的情况下，第一电压指示信号处于高电平。在本公开的另一些实施例中，在第一输入电压Vin1大于第二输入电压Vin2的情况下，第一电压指示信号处于低电平。在第一输入电压Vin1小于或者等于第二输入电压Vin2的情况下，第一电压指示信号处于高电平。

第一电平转换电路120经由第一节点N1耦接电压比较电路110。第一电平转换电路120经由第二节点N2耦接第二电平转换电路130和第一输出电路140。第一电平转换电路120还耦接第一输入端Vin1。第一电平转换电路120被配置为：根据第一电压指示信号来生成第二电压指示信号，并经由第二节点N2向第二电平转换电路130和第一输出电路140提供第二电压指示信号。其中，在第一电压指示信号处于低电平的情况下，第二电压指示信号被转换成第一输入电压Vin1。在第一电压指示信号处于高电平的情况下，第二电压指示信号被转换成低电平。

第二电平转换电路130经由第二节点N2耦接第一电平转换电路120和第一输出电路140。第二电平转换电路130经由第三节点N3耦接第二输出电路150。第二电平转换电路130还耦接第二输入端Vin2。第二电平转换电路130被配置为：根据第二电压指示信号来生成第三电压指示信号，并经由第三节点N3向第二输出电路150提供第三电压指示信号。其中，在第二电压指示信号处于低电平的情况下，第三电压指示信号被转换成第二输入电压Vin2。在第二电压指示信号处于第一输入电压Vin1的情况下，第三电压指示信号被转换成低电平。

第一输出电路140经由第二节点N2耦接第一电平转换电路120和第二电平转换电路130。第一输出电路140还耦接第二输入端Vin2。第一输出电路140被配置为：在第二电压指示信号处于低电平的情况下从输出端Vout输出第二输入电压Vin2，作为输出电压。第一输出电路140还被配置为：在第二电压指示信号处于第一输入电压Vin1的情况下，停止工作，从而不影响输出电压的大小。

第二输出电路150经由第三节点N3耦接第二电平转换电路130。第二输出电路150还耦接第一输入端Vin1。第二输出电路150被配置为：在第三电压指示信号处于低电平的情况下从输出端Vout输出第一输入电压Vin1，作为输出电压。第二输出电路150还被配置为：在第三电压指示信号处于第二输入电压Vin2的情况下，停止工作，从而不影响输出电压的大小。

在第一输入电压Vin1大于或者等于第二输入电压Vin2的情况下，第一电压指示信号处于低电平。第二电压指示信号处于第一输入电压Vin1。第三电压指示信号处于低电平。因此，第二输出电路150从输出端Vout输出第一输入电压Vin1，作为输出电压。

在第一输入电压Vin1小于第二输入电压Vin2的情况下，第一电压指示信号处于高电平。第二电压指示信号处于低电平。第三电压指示信号处于第二输入电压Vin2。因此，第一输出电路140从输出端Vout输出第二输入电压Vin2，作为输出电压。

这样，根据本公开的实施例的最高电压选择电路100能够自动输出第一输入电压Vin1和第二输入电压Vin2中的最大电压，以作为下级电路的电源电压。

图2示出根据本公开的实施例的最高电压选择电路200的示例性电路图。电压比较电路210包括：第一电流源Ib1、以及第一晶体管M1至第五晶体管M5。其中，第一电流源Ib1被配置为向第一晶体管M1提供第一电流。第一晶体管M1的控制极耦接第一晶体管M1的第二极和第一电流源Ib1。第一晶体管M1的第一极耦接第二电压端V2。第二晶体管M2的控制极耦接第一晶体管M1的控制极和第三晶体管M3的控制极。第二晶体管M2的第一极耦接第二电压端V2。第二晶体管M2的第二极耦接第四晶体管M4的控制极和第二极。第三晶体管M3的第一极耦接第二电压端V2。第三晶体管M3的第二极耦接第一节点N1和第五晶体管M5的第二极。第四晶体管M4的第一极耦接第一输入端Vin1。第五晶体管M5的控制极耦接第四晶体管M4的控制极。第五晶体管M5的第一极耦接第二输入端Vin2。

第一电平转换电路220包括：第一反相器Ng1。其中，第一反相器Ng1的输入端耦接第一节点N1。第一反相器Ng1的输出端Vout耦接第二节点N2。第一反相器Ng1的电源端耦接第一输入端Vin1。

第二电平转换电路230包括：第二反相器Ng2。其中，第二反相器Ng2的输入端耦接第二节点N2。第二反相器Ng2的输出端Vout耦接第三节点N3。第二反相器Ng2的电源端耦接第二输入端Vin2。

第一输出电路240包括：第六晶体管M6。其中，第六晶体管M6的控制极耦接第二节点N2。第六晶体管M6的第一极耦接输出端Vout。第六晶体管M6的第二极耦接第二输入端Vin2。

第二输出电路250包括：第七晶体管M7。其中，第七晶体管M7的控制极耦接第三节点N3。第七晶体管M7的第一极耦接输出端Vout。第七晶体管M7的第二极耦接第一输入端Vin1。

在图2的示例中，第二电压端V2接地。第一晶体管M1至第三晶体管M3是NMOS晶体管。第四晶体管M4至第七晶体管M7是PMOS晶体管。本领域技术人员应理解，基于上述发明构思对图2所示的电路进行的变型也应落入本公开的保护范围之内。在该变型中，上述晶体管和电压端也可以具有与图2所示的示例不同的设置。

本领域技术人员应理解，图2中的各个电路的内部结构是示例性的，还可以通过其他电路来实现。本公开的实施例不限制这些电路的具体实现方式。

在图2的示例中，第一晶体管M1与第二晶体管M2构成电流镜。第一晶体管M1与第三晶体管M3也构成电流镜。流过第四晶体管M4的电流与流过第二晶体管M2的电流相等。

在第一输入电压Vin1大于或者等于第二输入电压Vin2的情况下，第四晶体管M4的栅源电压的绝对值大于第五晶体管M5的栅源电压的绝对值。流过第五晶体管M5的电流小于流过第三晶体管M3的电流，因此第一节点N1的电压处于低电平。经过第一反相器Ng1的反相作用，第二节点N2的电压等于第一反相器Ng1的电源电压(即，第一输入电压Vin1)。由于第一输入电压Vin1大于或者等于第二输入电压Vin2，因此，第六晶体管M6截止。另一方面，经过第二反相器Ng2的反相作用，第三节点N3的电压等于低电平。因此，第七晶体管M7导通，从输出端Vout输出第一输入电压Vin1，作为输出电压。

在第一输入电压Vin1小于第二输入电压Vin2的情况下，第四晶体管M4的栅源电压的绝对值小于第五晶体管M5的栅源电压的绝对值。流过第五晶体管M5的电流大于流过第三晶体管M3的电流，因此第一节点N1的电压处于高电平。经过第一反相器Ng1的反相作用，第二节点N2的电压等于低电平。经过第二反相器Ng2的反相作用，第三节点N3的电压等于第二反相器Ng2的电源电压(即，第二输入电压Vin2)。由于第一输入电压Vin1小于第二输入电压Vin2，因此，第七晶体管M7截止。由于第二节点N2处于低电平，第六晶体管M6导通，从输出端Vout输出第二输入电压Vin2，作为输出电压。

这样，根据本公开的实施例的最高电压选择电路200通过简单的电路结构实现了自动输出第一输入电压Vin1和第二输入电压Vin2中的最大电压，以作为下级电路的电源电压。

在一些应用场景下，希望使用最高电压选择电路的芯片能够在外部使能信号的控制下被关闭，以节省芯片的功耗。为保证在芯片被关闭时最高电压选择电路能够正常偏置并且第六晶体管M6与第七晶体管M7之间不互通(第六晶体管M6与第七晶体管M7不同时导通)，需要在芯片关闭时在芯片内部产生一个微弱的电流源Ib2代替芯片正常工作时第一电流源Ib1对原有的最高电压选择电路进行偏置。如果在芯片关闭时最高电压选择电路没有进行偏置，则可能出现第一节点N1处的电压不能输出纯粹的高或者低电平，而是处于中间电平上。这对第一反相器Ng1来说是很危险的。若第一节点N1处的电压处于第一反相器Ng1的线性区内，则会导致第一反相器Ng1内的NMOS晶体管与PMOS晶体管同时导通，会有几十甚至几百微安的电流流入芯片的地端，从而极大增加芯片在关闭时的静态功耗。

图3示出了这种结构的最高电压选择电路。在外部使能信号EN处于低电平时，芯片被关闭。迟滞比较器CMP输出低电平，从而使得第九晶体管M9导通。反相器Ng3输出的第一输入电压Vin1将第八晶体管M8关闭。因此，电流源Ib2代替第一电流源Ib1对原有的最高电压选择电路进行偏置，从而可以避免第一节点N1处的电压不能输出纯粹的高或者低电平。这种结构的最高电压选择电路在芯片关闭时仍能正常工作，但同时也带来了两个弊端：

(1)一定程度上增加芯片关闭时的静态电流：由于要在芯片关闭时仍能让电压比较电路工作，则需要使用电流源Ib2对电压比较电路进行偏置，这将在一定程度上增加芯片关闭时的静态电流。

(2)有大幅增加芯片关闭时静态电流的风险：电压比较电路的偏置电流相比于芯片正常工作时大幅减小，则电压比较电路中的第四晶体管M4与第五晶体管M5的跨导值将会减小，但第四晶体管M4与第五晶体管M5间的失配并不会随偏置电流减小而减小，这将导致第四晶体管M4与第五晶体管M5的输入压差需要更大才能克服第四晶体管M4与第五晶体管M5间的失配对比较结果的影响。所以当第四晶体管M4与第五晶体管M5的输入压差不够大而落入第四晶体管M4与第五晶体管M5间失配的影响范围内时，从第一节点N1将不能输出纯粹的高或者低电平，而是处于中间电平上。这对第一反相器Ng1来说是很危险的。若第一节点N1处的电压处于第一反相器Ng1的线性区内，则会导致第一反相器Ng1内的NMOS晶体管与PMOS晶体管同时导通，会有几十甚至几百微安的电流流入芯片的地端，从而极大增加芯片在关闭时的静态功耗。

因此，本公开的实施例进一步提出了一种最高电压选择电路，旨在减少芯片在关闭时的静态功耗。图4示出根据本公开的实施例的最高电压选择电路400的示意性框图。该最高电压选择电路400包括：使能电路460、静态工作控制电路470、电压比较电路410、第一电平转换电路420、第二电平转换电路430、第一输出电路440、以及第二输出电路450。

使能电路460经由第四节点N4耦接静态工作控制电路470和第一电平转换电路420。使能电路460经由第五节点N5耦接静态工作控制电路470和电压比较电路410。使能电路460还耦接外部使能信号端EN和第一输入端Vin1。使能电路460被配置为：根据外部使能信号EN生成第一使能信号和第二使能信号。第二使能信号是第一使能信号的反相信号。在本公开的一些实施例中，在外部使能信号EN处于低电平时，第一使能信号处于低电平，第二使能信号处于第一输入电压Vin1。在外部使能信号EN处于高电平时，第一使能信号处于第一输入电压Vin1，第二使能信号处于低电平。在本公开的一些实施例中，在第四节点N4处的信号为第一使能信号，在第五节点N5处的信号为第二使能信号。

电压比较电路410耦接第一输入端Vin1和第二输入端Vin2。电压比较电路410经由第一节点N1耦接第一电平转换电路420。电压比较电路410经由第五节点N5耦接使能电路460和静态工作控制电路470。电压比较电路410被配置为：在第二使能信号处于有效电平(例如，低电平)的情况下，比较来自第一输入端Vin1的第一输入电压Vin1和来自第二输入端Vin2的第二输入电压Vin2的大小以生成第一电压指示信号，并经由第一节点N1向第一电平转换电路420提供第一电压指示信号。在本公开的一些实施例中，第一输入电压Vin1和第二输入电压Vin2可作为下级电路的电源电压。电压比较电路410还被配置为：在第二使能信号处于无效电平(例如，高电平)的情况下，停止工作。

在本公开的一些实施例中，在第一输入电压Vin1大于或者等于第二输入电压Vin2的情况下，第一电压指示信号处于低电平。在第一输入电压Vin1小于第二输入电压Vin2的情况下，第一电压指示信号处于高电平。在本公开的另一些实施例中，在第一输入电压Vin1大于第二输入电压Vin2的情况下，第一电压指示信号处于低电平。在第一输入电压Vin1小于或者等于第二输入电压Vin2的情况下，第一电压指示信号处于高电平。

第一电平转换电路420经由第一节点N1耦接电压比较电路410。第一电平转换电路420经由第二节点N2耦接第二电平转换电路430和第一输出电路440。第一电平转换电路420还耦接第一输入端Vin1。第一电平转换电路420被配置为：根据第一使能信号和第一电压指示信号来生成第二电压指示信号。其中，在第一电压指示信号处于高电平且第一使能信号处于有效电平(例如，高电平)的情况下，第二电压指示信号被转换成低电平，否则第二电压指示信号被转换成第一输入电压Vin1。

静态工作控制电路470经由第四节点N4和第五节点N5耦接使能电路460。静态工作控制电路470还耦接第二输入端Vin2。静态工作控制电路470被配置为：根据第一使能信号和第二使能信号来生成静态控制信号。在本公开的一些实施例中，在第一使能信号和第二使能信号处于无效电平的情况下，静态控制信号处于低电平。在第一使能信号和第二使能信号处于有效电平的情况下，静态控制信号处于第二输入电压Vin2。

第二电平转换电路430经由第二节点N2耦接第一电平转换电路420和第一输出电路440。第二电平转换电路430经由第三节点N3耦接第二输出电路450。第二电平转换电路430还耦接第二输入端Vin2。第二电平转换电路430被配置为：根据静态控制信号和第二电压指示信号来生成第三电压指示信号。其中，在第二电压指示信号处于第一输入电压Vin1且静态控制信号处于第二输入电压Vin2的情况下，第三电压指示信号被转换成低电平，否则第三电压指示信号被转换成第二输入电压Vin2。

第一输出电路440经由第二节点N2耦接第一电平转换电路420和第二电平转换电路430。第一输出电路440还耦接第二输入端Vin2。第一输出电路440被配置为：在第二电压指示信号处于低电平的情况下从输出端Vout输出第二输入电压Vin2，作为输出电压。第一输出电路440还被配置为：在第二电压指示信号处于第一输入电压Vin1的情况下，停止工作，从而不影响输出电压的大小。

第二输出电路450经由第三节点N3耦接第二电平转换电路430。第二输出电路450还耦接第一输入端Vin1。第二输出电路450被配置为：在第三电压指示信号处于低电平的情况下从输出端Vout输出第一输入电压Vin1，作为输出电压。第二输出电路450还被配置为：在第三电压指示信号处于第二输入电压Vin2的情况下，停止工作，从而不影响输出电压的大小。

在外部使能信号EN处于低电平时，芯片被关闭。第一使能信号处于低电平，第二使能信号处于第一输入电压Vin1。电压比较电路410停止工作，无需偏置电流(第一电流Ib1)。第一电平转换电路420和第二电平转换电路430的输出都处于确定的高电平。因此，最高电压选择电路400的静态功耗相比于图3的结构被降低。

在外部使能信号EN处于高电平时，第一使能信号处于第一输入电压Vin1，第二使能信号处于低电平。电压比较电路410正常工作。第二电压指示信号和第三电压指示信号的状态变化与图3的结构相同，因此最高电压选择电路400能够正常工作。

图5是图4所示的最高电压选择电路500的示例性电路图。电压比较电路510包括：第一电流源Ib1、第一晶体管M1至第五晶体管M5、以及第八晶体管M8。其中，第一电流源Ib1被配置为向第八晶体管M8提供第一电流。第八晶体管M8的控制极被提供第二使能信号。第八晶体管M8的第一极耦接第一电流源Ib1。第八晶体管M8的第二极耦接第一晶体管M1的控制极和第二极。第一晶体管M1的第一极耦接第二电压端V2。第二晶体管M2的控制极耦接第一晶体管M1的控制极和第三晶体管M3的控制极。第二晶体管M2的第一极耦接第二电压端V2。第二晶体管M2的第二极耦接第四晶体管M4的控制极和第二极。第三晶体管M3的第一极耦接第二电压端V2。第三晶体管M3的第二极耦接第五晶体管M5的第二极。第四晶体管M4的第一极耦接第一输入端Vin1。第五晶体管M5的控制极耦接第四晶体管M4的控制极。第五晶体管M5的第一极耦接第二输入端Vin2。其中，第三晶体管M3的第二极处的电压为第一电压指示信号。

第一电平转换电路520包括：第一与非门NAND1。其中，第一与非门NAND1的第一输入端被提供第一电压指示信号。第一与非门NAND1的第二输入端被提供第一使能信号。从第一与非门NAND1的输出端输出第二电压指示信号。第一与非门NAND1的电源端耦接第一输入端Vin1。

第二电平转换电路530包括：第二与非门NAND2。其中，第二与非门NAND2的第一输入端被提供第二电压指示信号。第二与非门NAND2的第二输入端被提供静态控制信号。从第二与非门NAND2的输出端输出第三电压指示信号。第二与非门NAND2的电源端耦接第二输入端Vin2。

第一输出电路540包括：第六晶体管M6。其中，第六晶体管M6的控制极被提供第二电压指示信号。第六晶体管M6的第一极耦接输出端Vout。第六晶体管M6的第二极耦接第二输入端Vin2。

第二输出电路550包括：第七晶体管M7。其中，第七晶体管M7的控制极被提供第三电压指示信号。第七晶体管M7的第一极耦接输出端Vout。第七晶体管M7的第二极耦接第一输入端Vin1。

使能电路560包括：迟滞电压比较器CMP、以及反相器Ng3。其中，迟滞电压比较器CMP的输入端被提供外部使能信号EN。迟滞电压比较器CMP的电源端耦接第一输入端Vin1。迟滞电压比较器CMP的输出端耦接反相器Ng3的输入端。从迟滞电压比较器CMP的输出端输出第一使能信号。反相器Ng3的电源端耦接第一输入端Vin1。从反相器Ng3的输出端输出第二使能信号。

静态工作控制电路570包括：第九晶体管M9至第十二晶体管M12。其中，第九晶体管M9的控制极耦接第十晶体管M10的第二极和第十二晶体管M12的第二极。第九晶体管M9的第一极耦接第二输入端Vin2。第九晶体管M9的第二极耦接第十晶体管M10的控制极和第十一晶体管M11的第二极。第十晶体管M10的第一极耦接第二输入端Vin2。第十一晶体管M11的控制极被提供第二使能信号。第十一晶体管M11的第一极耦接第二电压端V2。第十二晶体管M12的控制极被提供第一使能信号。第十二晶体管M12的第一极耦接第二电压端V2。

在外部使能信号EN处于低电平时，芯片被关闭。第一使能信号处于低电平，第二使能信号处于第一输入电压Vin1。第八晶体管M8截止，第一电流源Ib1不被接入电压比较电路510。第四节点N4的电压处于低电平，因此第二节点N2的电压等于第一输入电压Vin1。第五节点N5的电压等于第一输入电压Vin1，因此，第十一晶体管M11导通，第六节点N6的电压等于第二电压V2(低电平)。因此，第三节点N3的电压等于第二输入电压Vin2。由于第一与非门NAND1和第二与非门NAND2的输入电压都是确定的低电平，因此，第一与非门NAND1和第二与非门NAND2内部不存在同时导通的NMOS晶体管与PMOS晶体管。最高电压选择电路500的静态功耗相比于图3的结构被降低。

在第一输入电压Vin1与第二输入电压Vin2之差大于第七晶体管M7的阈值电压的绝对值时，第七晶体管M7导通，输出电压Vout等于第一输入电压Vin1。在第二输入电压Vin2与第一输入电压Vin1之差大于第六晶体管M6的阈值电压的绝对值时，第六晶体管M6导通，输出电压Vout等于第二输入电压Vin2。在第一输入电压Vin1等于第二输入电压Vin2时，第六晶体管M6和第七晶体管M7都截止，输出电压Vout等于第一输入电压Vin1减去第六晶体管M6或第七晶体管M7的体二极管两端的压差。但在此时由于外部使能信号EN为低电平，以输出电压Vout为电源的下级电路也处于关闭状态，所以该影响可忽略不计。

在外部使能信号EN处于高电平时，第一使能信号处于第一输入电压Vin1，第二使能信号处于低电平。电压比较电路510正常工作。第四节点N4的电压等于第一输入电压Vin1，因此，第二节点N2的电压只跟随第一节点N1的电压来变化。第十二晶体管M12导通，从而使得第九晶体管M9导通，第六节点N6的电压等于第二输入电压Vin2，因此，第三节点N3的电压只跟随第二节点N2的电压来变化。第二电压指示信号和第三电压指示信号的状态变化与图3的结构相同，因此最高电压选择电路500能够正常工作。

在根据本公开的实施例的最高电压选择电路中，不需要设置静态工作电流源(图3中的Ib2)。即使电压比较电路由于外部使能信号EN为低电平而失去了电流偏置，从而导致不能正常工作(即，电压比较电路的输出端(第一节点N1)不能输出有效的高/低电平时)，由于后级的两个与非门的第二输入端都由确定的低电平驱动，也不会造成后级电路内部的NMOS晶体管和PMOS晶体管同时导通而产生的漏电风险。根据本公开的实施例的最高电压选择电路在外部使能信号EN为低电平时不需要消耗静态电流即可工作。

本公开的实施例还提供了一种芯片。该芯片包括根据本公开的实施例的最高电压选择电路。该芯片例如是电源管理类芯片。

本公开的实施例还提供了一种电子设备。该电子设备包括根据本公开的实施例的芯片。该电子设备例如是智能终端设备，诸如平板电脑、智能手机等。

综上所述，本公开的实施例提出了一种现实可行且低成本的最高电压选择电路。本公开的实施例通过简单的电路结构实现了自动输出两个电源电压中的最大电压的功能，可为下级电路提供最大的电源电压。进一步地，本公开的实施例还考虑了最高电压选择电路的静态功耗，通过设置使能电路和静态工作控制电路来控制最高电压选择电路在芯片关闭时的状态，避免了芯片关闭时静态电流大的问题。

除非上下文中另外明确地指出，否则在本文和所附权利要求中所使用的词语的单数形式包括复数，反之亦然。因而，当提及单数时，通常包括相应术语的复数。相似地，措辞“包含”和“包括”将解释为包含在内而不是独占性地。同样地，术语“包括”和“或”应当解释为包括在内的，除非本文中明确禁止这样的解释。在本文中使用术语“示例”之处，特别是当其位于一组术语之后时，所述“示例”仅仅是示例性的和阐述性的，且不应当被认为是独占性的或广泛性的。

适应性的进一步的方面和范围从本文中提供的描述变得明显。应当理解，本申请的各个方面可以单独或者与一个或多个其它方面组合实施。还应当理解，本文中的描述和特定实施例旨在仅说明的目的并不旨在限制本申请的范围。

以上对本公开的若干实施例进行了详细描述，但显然，本领域技术人员可以在不脱离本公开的精神和范围的情况下对本公开的实施例进行各种修改和变型。本公开的保护范围由所附的权利要求限定。

Claims (10)

1.一种最高电压选择电路，包括：使能电路、静态工作控制电路、电压比较电路、第一电平转换电路、第二电平转换电路、第一输出电路、以及第二输出电路，

其中，所述使能电路被配置为：根据外部使能信号生成第一使能信号和第二使能信号，所述第二使能信号是所述第一使能信号的反相信号；

所述电压比较电路被配置为：在所述第二使能信号处于有效电平的情况下，比较来自第一输入端的第一输入电压和来自第二输入端的第二输入电压的大小以生成第一电压指示信号；

所述第一电平转换电路被配置为：根据所述第一使能信号和所述第一电压指示信号来生成第二电压指示信号，其中，在所述第一电压指示信号处于高电平且所述第一使能信号处于有效电平的情况下，所述第二电压指示信号被转换成低电平，否则所述第二电压指示信号被转换成所述第一输入电压；

所述静态工作控制电路被配置为：根据所述第一使能信号和所述第二使能信号来生成静态控制信号；

所述第二电平转换电路被配置为：根据所述静态控制信号和所述第二电压指示信号来生成第三电压指示信号，其中，在所述第二电压指示信号处于所述第一输入电压且所述静态控制信号处于所述第二输入电压的情况下，所述第三电压指示信号被转换成低电平，否则所述第三电压指示信号被转换成所述第二输入电压；

所述第一输出电路被配置为：在所述第二电压指示信号处于低电平的情况下从输出端输出所述第二输入电压，作为输出电压；

所述第二输出电路被配置为：在所述第三电压指示信号处于低电平的情况下从所述输出端输出所述第一输入电压，作为所述输出电压。

2.根据权利要求1所述的最高电压选择电路，其中，所述电压比较电路包括：第一电流源、第一晶体管至第五晶体管、以及第八晶体管，

其中，所述第一电流源被配置为向所述第八晶体管提供第一电流；

所述第八晶体管的控制极被提供所述第二使能信号，所述第八晶体管的第一极耦接所述第一电流源，所述第八晶体管的第二极耦接所述第一晶体管的控制极和第二极；

所述第一晶体管的第一极耦接第二电压端；

第二晶体管的控制极耦接所述第一晶体管的所述控制极和第三晶体管的控制极，所述第二晶体管的第一极耦接所述第二电压端，所述第二晶体管的第二极耦接第四晶体管的控制极和第二极；

所述第三晶体管的第一极耦接所述第二电压端，所述第三晶体管的第二极耦接所述第五晶体管的第二极；

所述第四晶体管的第一极耦接所述第一输入端；

所述第五晶体管的控制极耦接所述第四晶体管的所述控制极，所述第五晶体管的第一极耦接所述第二输入端；

其中，所述第三晶体管的第二极处的电压为所述第一电压指示信号。

3.根据权利要求1所述的最高电压选择电路，其中，所述第一电平转换电路包括：第一与非门，

其中，所述第一与非门的第一输入端被提供所述第一电压指示信号，所述第一与非门的第二输入端被提供所述第一使能信号，从所述第一与非门的输出端输出所述第二电压指示信号，所述第一与非门的电源端耦接所述第一输入端。

4.根据权利要求1所述的最高电压选择电路，其中，所述第二电平转换电路包括：第二与非门，

其中，所述第二与非门的第一输入端被提供所述第二电压指示信号，所述第二与非门的第二输入端被提供所述静态控制信号，从所述第二与非门的输出端输出所述第三电压指示信号，所述第二与非门的电源端耦接所述第二输入端。

5.根据权利要求1至4中任一项所述的最高电压选择电路，其中，所述第一输出电路包括：第六晶体管，其中，所述第六晶体管的控制极被提供所述第二电压指示信号，所述第六晶体管的第一极耦接所述输出端，所述第六晶体管的第二极耦接所述第二输入端；和/或

其中，所述第二输出电路包括：第七晶体管，其中，所述第七晶体管的控制极被提供所述第三电压指示信号，所述第七晶体管的第一极耦接所述输出端，所述第七晶体管的第二极耦接所述第一输入端。

6.根据权利要求1至4中任一项所述的最高电压选择电路，其中，所述使能电路包括：迟滞电压比较器、以及反相器，

其中，所述迟滞电压比较器的输入端被提供所述外部使能信号，所述迟滞电压比较器的电源端耦接所述第一输入端，所述迟滞电压比较器的输出端耦接所述反相器的输入端，从所述迟滞电压比较器的输出端输出所述第一使能信号；

所述反相器的电源端耦接所述第一输入端，从所述反相器的输出端输出所述第二使能信号。

7.根据权利要求1至4中任一项所述的最高电压选择电路，其中，所述静态工作控制电路包括：第九晶体管至第十二晶体管，

其中，所述第九晶体管的控制极耦接第十晶体管的第二极和所述第十二晶体管的第二极，所述第九晶体管的第一极耦接所述第二输入端，所述第九晶体管的第二极耦接第十晶体管的控制极和第十一晶体管的第二极；

所述第十晶体管的第一极耦接所述第二输入端；

所述第十一晶体管的控制极被提供所述第二使能信号，所述第十一晶体管的第一极耦接第二电压端；

所述第十二晶体管的控制极被提供所述第一使能信号，所述第十二晶体管的第一极耦接所述第二电压端。

8.一种最高电压选择电路，包括：第一电流源、第一晶体管至第十二晶体管、第一与非门、第二与非门、迟滞电压比较器、以及反相器，

其中，所述第一电流源被配置为向第八晶体管提供第一电流；

所述第八晶体管的控制极耦接所述反相器的输出端，所述第八晶体管的第一极耦接所述第一电流源，所述第八晶体管的第二极耦接所述第一晶体管的控制极和第二极；

所述第一晶体管的第一极耦接第二电压端；

第二晶体管的控制极耦接所述第一晶体管的所述控制极和第三晶体管的控制极，所述第二晶体管的第一极耦接所述第二电压端，所述第二晶体管的第二极耦接第四晶体管的控制极和第二极；

所述第三晶体管的第一极耦接所述第二电压端，所述第三晶体管的第二极耦接第五晶体管的第二极；

所述第四晶体管的第一极耦接第一输入端；

所述第五晶体管的控制极耦接所述第四晶体管的所述控制极，所述第五晶体管的第一极耦接第二输入端；

所述第一与非门的第一输入端耦接所述第五晶体管的所述第二极，所述第一与非门的第二输入端耦接所述迟滞电压比较器的输出端和第十二晶体管的控制极，所述第一与非门的输出端耦接所述第二与非门的第一输入端，所述第一与非门的电源端耦接所述第一输入端；

所述第二与非门的第二输入端耦接第九晶体管的第二极、第十晶体管的控制极和第十一晶体管的第二极，所述第二与非门的输出端耦接第七晶体管的控制极，所述第二与非门的电源端耦接所述第二输入端；

第六晶体管的控制极耦接所述第一与非门的所述输出端，所述第六晶体管的第一极耦接输出端，所述第六晶体管的第二极耦接所述第二输入端；

所述第七晶体管的第一极耦接所述输出端，所述第七晶体管的第二极耦接所述第一输入端；

所述迟滞电压比较器的输入端被提供外部使能信号，所述迟滞电压比较器的电源端耦接所述第一输入端，所述迟滞电压比较器的输出端耦接所述反相器的输入端；

所述反相器的电源端耦接所述第一输入端；

所述第九晶体管的控制极耦接第十晶体管的第二极和所述第十二晶体管的第二极，所述第九晶体管的第一极耦接所述第二输入端；

所述第十晶体管的第一极耦接所述第二输入端；

所述第十一晶体管的控制极耦接所述反相器的输出端，所述第十一晶体管的第一极耦接所述第二电压端；

所述第十二晶体管的第一极耦接所述第二电压端。

9.一种芯片，包括：根据权利要求1-8中任一项所述的最高电压选择电路。

10.一种电子设备，包括：根据权利要求9所述的芯片。

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