JP2010028122A - フォトレジストの縁部のバリの形成方法とアレイ基板の製造方法 - Google Patents

Abstract

【課題】フォトレジストの縁部のバリの形成方法とアレイ基板の製造方法に関する。
【解決手段】当該アレイ基板の製造方法は、基板にゲート・ラインとゲート電極パターンを形成するステップと、データ・ラインと、ソース電極と、ドレイン電極と、ＴＦＴチャネル領域パターンとを形成し、フォトレジストを残し、パッシべーション層を堆積し、剥離工程によってフォトレジスト及びその上のパッシべーション層を除去するステップと、フォトレジストを塗布し、フォトレジストに山状の縁部のバリを形成し、透明導電薄膜を堆積し、剥離工程によってドレイン電極に直接に接続する画素電極パターンを形成する。
【選択図】図２

Description

本発明は、フォトレジストの縁部のバリの形成方法とアレイ基板の製造方法に関する。

薄膜トランジスタ液晶ディスプレイ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ， ＴＦＴ−ＬＣＤと略称）は、体積が小さく、エネルギー消費が少なく、輻射がないなどのメリットを有し、現在の平面ディスプレイ市場において、主導的な地位を占めている。ＴＦＴ−ＬＣＤにとって、その製品の性能、歩留まり、価格はアレイ基板及び製造工程次第である。ＴＦＴ−ＬＣＤの価格を効果的に低減し、歩留まりを向上させ、ＴＦＴ−ＬＣＤアレイ基板の製造工程を逐次簡単化させるために、最初の７回マスキング（７ ｍａｓｋｉｎｇ）工程からスリット・フォトリソグラフィ技術に基づいた４回マスキング（４ ｍａｓｋｉｎｇ）工程に発展してきており、現在、３回マスキング（３ ｍａｓｋｉｎｇ）工程が研究されているところである。

従来技術により、以下のような３回のマスキング（３ ｍａｓｋｉｎｇ）工程が提案された。即ち、まず、第１の通常マスクでパターンニング工程によりゲート・ラインとゲート電極を形成し、次に、第２のグレートーン半透明マスクでパターンニング工程によりデータ・ラインと、ソース電極と、ドレイン電極と、ＴＦＴチャネル領域とを形成し、最後に、第３の通常マスクでパターンニング工程により画素電極を形成する。当該技術案の特徴は、第３回の目のマスキング工程に通常マスクが利用され、フォトリソグラフィ工程を行なう際に、露光及び現像された後のフォトレジスト側壁を垂直形状に形成し、エッチングする際に、オーバー・エッチングによりパッシべーション層の側壁を内凹形状に形成することにより、その後に堆積される透明導電薄膜がパッシべーション層の側壁の所で破断されることを確保することである。実際の使用によって分かるように、当該工程においてかなり厚いフォトレジストの塗布が必要であり、それによってフォトレジストの縁部の傾斜角度をできる限り大きくし、９０度に近ければ近いほどよい。しかし、そうしても透明導電薄膜をフォトレジストの縁部の所で完全に破断させることは不可能であり、コストが増加するだけではなく、剥離（Ｌｉｆｔ Ｏｆｆ）工程の質も保証できない。透明導電薄膜の粘着状況さえあれば、残留が発生するため、ＴＦＴ−ＬＣＤアレイ基板にとって、それは剥離工程の最も典型的な欠陥だけではなく、３回マスキング工程において最も克服すべき技術欠陥である。

本発明の一実施形態において、フォトレジストの縁部のバリの形成方法が提案された。当該方法は以下のステップを備える。即ち、

ステップ１００：アンダーライン・レイア（ｕｎｄｅｒｌｉｎｅ ｌａｙｅｒ）にフォトレジストを塗布する。

ステップ２００：マスクでの露光及び現像処理により、その後に堆積される構造層を破断させるバリをフォトレジストに形成する。

本発明の一実施形態において、構造パターンの形成方法が更に提案された。当該方法には、上記フォトレジストの縁部のバリの形成方法により、縁部のバリを有するフォトレジスト層を基板に形成するステップと、当該基板に構造層を堆積するステップと、剥離工程によりフォトレジスト層及びそれに形成された構造層を剥離して構造パターンを形成するステップと、を備える。

本発明の一実施形態において、アレイ基板の製造方法が更に提案された。当該方法は以下のステップを備える。即ち、

ステップ１：基板にゲート・ラインとゲート電極パターンを形成する。

ステップ２：フォトリソグラフィ工程により、ステップ１を経た基板にデータ・ラインと、ソース電極と、ドレイン電極と、ＴＦＴチャネル領域パターンとを形成し、フォトリソグラフィ工程の中のフォトレジストを残し、当該基板にパッシべーション層を堆積し、剥離工程によって当該フォトレジスト及びその上のパッシべーション層を除去する。

ステップ３：ステップ２を経た基板にフォトレジストを塗布し、前記フォトレジストの縁部のバリの形成方法により、当該フォトレジストに山状の縁部のバリを形成し、透明導電薄膜を堆積し、剥離工程によりフォトレジスト及びその上の透明導電薄膜を剥離し、ドレイン電極に直接に接続する画素電極パターンを形成する。

本発明の一実施形態において、アレイ基板が更に提案された。当該アレイ基板はゲート・ラインと、データ・ラインと、ゲート・ラインとデータ・ラインに限定された画素領域内に配置された画素電極と、ゲート・ラインとデータ・ラインの交差部に形成された薄膜トランジスタとを備え、前記薄膜トランジスタは、基板に形成されたゲート電極と、ゲート電極に位置して基板全体を被覆するゲート絶縁層と、ゲート絶縁層に形成されてゲート電極の上に位置する半導体層及びドープ半導体層と、ドープ半導体層に位置するソース電極及びドレイン電極と、データ・ライン、ソース電極、ドレイン電極以外の領域に形成されたパッシべーション層とを備え、前記ソース電極とドレイン電極との間の領域は薄膜トランジスタのチャネル領域であり、前記画素電極はドレイン電極に直接に接続する。

本発明に係るフォトレジストの縁部のバリ形成方法の第１の実施例において、フォトレジストを塗布した後の概略図である。 本発明に係るフォトレジストの縁部のバリ形成方法の第１の実施例において、露光、現像した後の概略図である。 本発明に係るフォトレジストの縁部のバリ形成方法の第１の実施例において、アッシング工程を経た後の概略図である。 本発明に係るフォトレジストの縁部のバリ形成方法の第２の実施例において、フォトレジストを塗布した後の概略図である。 本発明に係るフォトレジストの縁部のバリ形成方法の第２の実施例において、露光、現像した後の概略図である。 本発明に係るフォトレジストの縁部のバリ形成方法の第２の実施例において、エッチング工程を経た後の概略図である。 エッチングした後のフォトレジストの電子走査顕微鏡（ＳＥＭ）写真である。 本発明に係るＴＦＴ−ＬＣＤアレイ基板製造方法の第１の実施例において、第１回のパターンニング工程を経た後の平面図である。 図７のＡ−Ａ方向の断面図である。 本発明に係るＴＦＴ−ＬＣＤアレイ基板製造方法の第１の実施例において、第２回のパターンニング工程を経た後の平面図である。 本発明に係るＴＦＴ−ＬＣＤアレイ基板製造方法の第１の実施例の第２回のパターンニング工程において、データ・ラインと、ソース電極と、ドレイン電極と、ＴＦＴチャネル領域パターンを形成した後の概略図である。 本発明に係るＴＦＴ−ＬＣＤアレイ基板製造方法の第１の実施例の第２回のパターンニング工程において、パッシべーション層を堆積した後の概略図である。 本発明に係るＴＦＴ−ＬＣＤアレイ基板製造方法の第１の実施例の第２回のパターンニング工程において、フォトレジストを剥離した後の概略図である。 本発明に係るＴＦＴ−ＬＣＤアレイ基板製造方法の第１の実施例において、第３回のパターンニング工程を経た後の平面図である。 図１３のＣ−Ｃ方向の断面図である。 本発明に係るＴＦＴ−ＬＣＤアレイ基板製造方法の第２の実施例の第１回のパターンニング工程において、透明導電薄膜とゲート金属薄膜を堆積した後の概略図である。 本発明に係るＴＦＴ−ＬＣＤアレイ基板製造方法の第２の実施例の第１回のパターンニング工程において、マスキング、露光、現像した後の概略図である。 本発明に係るＴＦＴ−ＬＣＤアレイ基板製造方法の第２の実施例の第１回のパターンニング工程において、第１回のエッチングした後の概略図である。 本発明に係るＴＦＴ−ＬＣＤアレイ基板製造方法の第２の実施例の第１回のパターンニング工程において、アッシング工程を経た後の概略図である。 本発明に係るＴＦＴ−ＬＣＤアレイ基板製造方法の第２の実施例の第１回のパターンニング工程において、第２回のエッチングした後の概略図である。 本発明に係るＴＦＴ−ＬＣＤアレイ基板製造方法の第２の実施例の第１回のパターンニング工程において、剥離工程を経た後の概略図である。 本発明に係るＴＦＴ−ＬＣＤアレイ基板製造方法の第２の実施例において、第２回のパターンニング工程を経た後の概略図である。 本発明に係るＴＦＴ−ＬＣＤアレイ基板製造方法の第２の実施例において、第３回のパターンニング工程を経た後の概略図である。 本発明に係るＴＦＴ−ＬＣＤアレイ基板製造方法における剥離効果の概略図である。 本発明に係るＴＦＴ−ＬＣＤアレイ基板製造方法における剥離効果の概略図である。 本発明に係るＴＦＴ−ＬＣＤアレイ基板製造方法における剥離効果の概略図である。

本発明の実施例に係るフォトレジストの縁部のバリ形成方法は以下のステップを備える。即ち、

ステップ１００：アンダーライン・レイア（ｕｎｄｅｒｌｉｎｅ ｌａｙｅｒ）にフォトレジストを塗布する。

ステップ２００：マスクでの露光及び現像処理により、その後に堆積される構造層を破断させるバリをフォトレジストに形成する。

本発明の上記実施例において、アンダーライン・レイア（ｕｎｄｅｒｌｉｎｅ ｌａｙｅｒ）は形成された構造パターン、例えば基板に形成されたデータ・ライン、ソース電極、ドレイン電極、ＴＦＴチャネル領域パターンを代表し、他の構造パターンを製造する時に、フォトレジストに形成されたバリはその後に堆積される構造層を破断させることができる。画素電極パターンの製造を例として以下のように説明する。フォトレジストに透明導電薄膜を堆積する時に、フォトレジストにバリが存在するため、堆積された透明導電薄膜はバリの突起構造の所で破断され、つまり、縁部のバリ両側の透明導電薄膜を接続させない。こうして、その後の剥離工程により画素電極パターンを形成できる。

本発明に係るフォトレジストの縁部のバリ形成方法の第１の実施例は以下のステップを備える。即ち、

ステップ２１０：アンダーライン・レイア（ｕｎｄｅｒｌｉｎｅ ｌａｙｅｒ）にフォトレジストを塗布する。

ステップ２１１：ハーフトーン・マスク又はグレートーン・マスクにより露光と現像処理を行い、フォトレジストの縁部のバリが形成される領域に対応するリッジ状の第１の厚さ領域と、構造パターンが形成されない領域に対応する第２の厚さ領域と、構造パターンが形成される領域に対応する第３の厚さ領域とをフォトレジストに形成する。

ステップ２１２：アッシング工程により、第１の厚さ領域のフォトレジストに山状の縁部のバリを形成し、第２の厚さ領域のフォトレジストを残し、第３の厚さ領域のフォトレジストを完全に除去する。

図１〜３は本発明に係るフォトレジストの縁部のバリ形成方法の第１の実施例の概略図である。ここで、ポジティブ・フォトレジストを例とする。

図１はフォトレジストの縁部のバリ形成方法の第１の実施例において、フォトレジストを塗布した後の概略図である。図１に示すように、構造パターンが形成されたアンダーライン・レイア（ｕｎｄｅｒｌｉｎｅ ｌａｙｅｒ）１５にフォトレジスト１０を塗布する。塗布されるフォトレジストの厚さは１．８μｍ〜２．２μｍであってもよく、２μｍが望ましい。図２はフォトレジストの縁部のバリ形成方法の第１の実施例において、露光、現像した後の概略図である。ハーフトーン・マスク又はグレートーン・マスクにより露光を行い、フォトレジストの縁部のバリが形成される領域に対応する未露光領域である第１の露光領域（フォトレジストの第１の厚さ領域）Ｔ１と、アンダーライン・レイア（ｕｎｄｅｒｌｉｎｅ ｌａｙｅｒ）に構造パターンが形成されない領域に対応する少量露光領域である第２の露光領域（フォトレジストの第２の厚さ領域）Ｔ２と、アンダーライン・レイア（ｕｎｄｅｒｌｉｎｅ ｌａｙｅｒ）に構造パターンを形成する領域に対応する大量露光領域である第３の露光領域（フォトレジストの第３の厚さ領域）Ｔ３とをフォトレジストに形成する。画素電極パターンの形成を例として以下のように説明する。未露光の第１の露光領域Ｔ１は画素電極パターンの縁部領域に対応し、少量露光の第２の露光領域Ｔ２は画素電極パターンがない領域に対応し、大量露光の第３の露光領域Ｔ３は画素電極パターンが形成される領域に対応する。ハーフトーン・マスク又はグレートーン・マスクに対して、未露光の第１の露光領域Ｔ１はハーフトーン・マスク又はグレートーン・マスクの不透明領域に対応し、当該領域の光透過率は０％であり、少量露光の第２の露光領域Ｔ２はハーフトーン・マスク又はグレートーン・マスクの少量光透過領域に対応し、当該領域の光透過率は１０％〜４０％であり、大量露光の第３の露光領域Ｔ３はハーフトーン・マスク又はグレートーン・マスクの大量光透過領域に対応し、当該領域の光透過率は６０％〜９０％である。図２に示すように、３つの露光領域が形成された後、現像処理により、各領域のフォトレジストの厚さは変化し、未露光の第１の露光領域Ｔ１のフォトレジストの厚さは最も厚く、少量露光の第２の露光領域Ｔ２のフォトレジストの厚さは薄くなり、大量露光の第３の露光領域Ｔ３のフォトレジストの厚さは最も薄く、未露光の第１の露光領域Ｔ１をリッジ状に形成する。塗布されるフォトレジストの厚さは１．８μｍ〜２．２μｍであり、２μｍが望ましい場合、現像処理後、第１の露光領域Ｔ１のフォトレジストの厚さは依然として１．８μｍ〜２．２μｍであり、２μｍが望ましく、第２の露光領域Ｔ２のフォトレジストの厚さは薄くなって１．３μｍ〜１．６μｍであり、１．５μｍが望ましく、第３の露光領域Ｔ３のフォトレジストの厚さは最も薄くて０．４μｍ〜０．６μｍであり、０．５μｍが望ましい。

図３はフォトレジストの縁部のバリ形成方法の第１の実施例において、アッシング工程を経た後の概略図である。図３に示すように、アッシング工程を経て、未露光の第１の露光領域Ｔ１のフォトレジストの厚さは薄くなって山状の縁部のバリを形成し、少量露光の第２の露光領域Ｔ２のフォトレジストの厚さは更に薄くなり、大量露光の第３の露光領域Ｔ３のフォトレジストは完全に除去される。塗布されるフォトレジストの厚さは１．８μｍ〜２．２μｍであり、２μｍが望ましい場合、アッシング工程の後、第２の露光領域Ｔ２のフォトレジストの厚さは０．９μｍ〜１．１μｍであり、１μｍが望ましく、第３の露光領域Ｔ３にはフォトレジストがない。

本発明に係るフォトレジストの縁部のバリ形成方法の第２の実施例は以下のステップを備える。即ち、

ステップ２２０：アンダーライン・レイア（ｕｎｄｅｒｌｉｎｅ ｌａｙｅｒ）にフォトレジストを塗布する。

ステップ２２１：通常マスクで露光と現像処理を行い、構造パターンが形成されない領域に対応する完全保留領域と、フォトレジストが完全に除去され、構造パターンが形成される領域に対応する完全除去領域とをフォトレジストに形成する。

ステップ２２２：二周波プラズマ体モードで前記フォトレジストに対してドライエッチングを行い、高周波と低周波のパワー、エッチング・ガスの流量、ガスの圧力、エッチング室の各壁の温度を調整することにより、前記フォトレジストの中間部分に対するエッチングのスピードを速くさせ、両側の縁部に対するエッチングのスピードを遅くさせ、前記フォトレジストの縁部に山状の縁部のバリを形成する。

図４〜図６ａは本発明に係るフォトレジストの縁部のバリ形成方法の第２の実施例の概略図である。ここでは、ポジティブ・フォトレジストを例とする。

図４はフォトレジストの縁部のバリ形成方法の第２の実施例において、フォトレジストを塗布した後の概略図である。図４に示すように、構造パターンが形成されたアンダーライン・レイア（ｕｎｄｅｒｌｉｎｅ ｌａｙｅｒ）１５にフォトレジスト１０を塗布する。図５はフォトレジストの縁部のバリ形成方法の第２の実施例において、露光、現像した後の概略図である。通常マスクで露光を行い、構造パターンが形成されない領域に対応する未露光領域（フォトレジストの完全保留領域）と、構造パターンが形成される領域に対応する完全露光領域（フォトレジストの完全除去領域）とをフォトレジストに形成する。画素電極パターンの形成を例として以下のように説明する。未露光領域は画素電極パターンがない領域に対応し、完全露光領域は画素電極パターンが形成された領域に対応する。図５に示すように、その後、現像処理により、完全露光領域のフォトレジストを除去する。

図６ａはフォトレジストの縁部のバリ形成方法の第２の実施例において、エッチング工程を経た後の概略図である。図６ｂはエッチングした後のフォトレジストの電子走査顕微鏡（ＳＥＭ）写真である。図６ａに示すように、ドライエッチング工程を経て、エッチング工程のパラメータを設定することによってフォトレジストの縁部に山状の縁部のバリを形成する。本実施例において、二周波プラズマ体モード（ＤＣＣＰ， Ｄｕａｌ Ｃａｔｈｏｄｅ Ｃｏｕｐｌｉｎｇ Ｐｌａｓｍａ）で前記フォトレジストに対してドライエッチングを行い、高周波と低周波のパワー、エッチング・ガスの流量、ガスの圧力、エッチング室の各壁の温度を調整することにより、前記フォトレジストの中間部分に対するエッチングのスピードを速くさせ、両側の縁部に対するエッチングのスピードを遅くさせ、前記フォトレジストの縁部に山状の縁部のバリを形成する。この実施例において採用された各パラメータは、例えば、下記のように選択することができる。即ち、エッチング・ガスとして、ＣＨ３Ｆ、ＳＦ６、Ｏ２またはこれらの混合ガスであり、ガス流速が５０〜３０００ｓｃｃｍの範囲内にある。ドライエッチングはＤＣＣＰ型であり、高周波数として１３．５６ＭＨｚよりも高い周波数、低周波数として１０ＭＨｚよりも低い周波数範囲内にある。エッチングパワーのソース（ｓｏｕｒｃｅ）は１〜１０ＫＷ範囲内、バイアス（ｂｉａｓ）は１〜１０ＫＷ範囲内にある。圧力強度が５０〜２００ｍｔｏｒｒ範囲内にある。反応室の天板部、底部及び側壁（Ｔｏｐ／Ｂｏｔｔｏｍ／Ｗａｌｌ）の温度は３０〜８０℃の範囲内にある。

上記実施例により、フォトレジストの所定の領域に山状の縁部のバリを形成でき、当該縁部のバリの突起構造はその後に堆積される構造層を突起部分で破断させ、つまり、縁部のバリ両側の構造層を接続させない。更に行われるフォトレジストの剥離工程において、残りのフォトレジストが剥離されるとともに、フォトレジストに堆積された構造層も除去され、フォトレジスト以外の領域に堆積された構造層だけが残されて構造パターンを形成する。

本発明において、フォトレジストの縁部のバリの形成方法が提案された。フォトレジストに山状の縁部のバリを形成することにより、その後に堆積される構造層を当該縁部のバリの所で破断させ、その後の剥離工程と合わせれば所望の構造パターンを形成できるため、剥離工程の質を効果的に確保できる新規のパターンニング方法である。

実際の使用中、本発明の実施例に係るフォトレジストの縁部のバリの形成方法は剥離工程に応用できるだけではなく、任意の構造パターンの形成に直接に応用することもでき、幅広い応用が可能である。本発明の実施例に係る構造パターンの形成方法は具体的にフォトレジストを塗布するステップと、フォトレジストに山状の縁部のバリを形成するステップと、構造層を堆積するステップと、剥離工程によって構造パターンを形成するステップとを備える。前記構造パターンはゲート・ラインとゲート電極パターンであってもよく、データ・ライン、ソース電極、ドレイン電極、ＴＦＴチャネル領域パターン、更に画素電極パターンであってもよい。

例えば、ゲート・ラインとゲート電極パターンの形成過程は具体的に以下のようである。基板にフォトレジストを塗布し、本発明に係るフォトレジストの縁部のバリ形成方法によってフォトレジストに山状の縁部のバリを形成する。ゲート・ラインとゲート電極パターンが形成される領域にはフォトレジストがなく、フォトレジストが残された領域の縁部は山状の縁部のバリである。その後、ゲート金属薄膜を堆積し、剥離工程によってフォトレジストを除去するとともに、フォトレジストの上のゲート金属薄膜も除去され、基板にゲート・ラインとゲート電極パターンを形成する。また、例えば、データ・ライン、ソース電極、ドレイン電極、ＴＦＴチャネル領域パターンの形成過程は具体的に以下のようである。ゲート・ラインとゲート電極パターンが形成され、ゲート絶縁層、半導体層、ドープ半導体層が順次堆積された基板にフォトレジストを塗布し、本発明に係るフォトレジストの縁部のバリの形成方法によってフォトレジストに山状の縁部のバリを形成し、データ・ライン、ソース電極、ドレイン電極、ＴＦＴチャネル領域パターンが形成される領域にはフォトレジストがなく、フォトレジストが残された領域の縁部は山状の縁部のバリである。その後、ソース・ドレイン金属薄膜を堆積し、剥離工程によってフォトレジストを除去するとともに、フォトレジストの上のソース・ドレイン金属薄膜も除去され、基板にデータ・ライン、ソース電極、ドレイン電極、ＴＦＴチャネル領域パターンを形成する。更に、例えば、画素電極パターンの形成過程は具体的に以下のようである。ゲート電極、ソース電極、ドレイン電極、パッシベーション層が形成された基板にフォトレジストを塗布し、本発明に係るフォトレジストの縁部のバリの形成方法によってフォトレジストに山状の縁部のバリを形成し、画素電極パターンが形成される領域にはフォトレジストがなく、フォトレジストが残された領域の縁部は山状の縁部のバリである。その後、透明導電薄膜を堆積し、剥離工程によってフォトレジストを除去するとともに、フォトレジストの上の透明導電薄膜も除去され、基板に画素電極パターンを形成する。また、パッシベーション層のビアーホールパターンの形成について、本発明に係る構造パターンの形成方法を採用してもよいが、ここではその説明を省略する。

本発明の実施例におけるＴＦＴ−ＬＣＤアレイ基板の製造方法は以下のステップを備える。

ステップ１：基板にゲート・ラインとゲート電極パターンを形成する。

ステップ２：上記ステップ１を経た基板にデータ・ラインと、ソース電極と、ドレイン電極と、ＴＦＴチャネル領域パターンとを形成し、フォトレジストを残し、パッシべーション層を堆積し、剥離工程によってフォトレジスト及びその上のパッシべーション層を除去する。

ステップ３：ステップ２を経た基板にフォトレジストを塗布し、フォトレジストに山状の縁部のバリを形成し、透明導電薄膜を堆積し、剥離工程によってドレイン電極と直接に接続する画素電極パターンを形成する。

本発明に係るＴＦＴ−ＬＣＤアレイ基板製造方法の第１の実施例は以下のステップを備える。

ステップ１１：基板にゲート金属薄膜を堆積し、通常マスクで第１回のパターンニング工程によってゲート・ラインと、ゲート電極パターンとを形成する。

ステップ１２：ステップ１１を経た基板にゲート絶縁層、半導体層、ドープ半導体層、ソース・ドレイン金属薄膜を順次堆積し、ハーフトーン・マスク又はグレートーン・マスクで第２回のパターンニング工程によってデータ・ラインと、ソース電極と、ドレイン電極と、ＴＦＴチャネル領域パターンとを形成する。その後、ソース電極と、ドレイン電極と、データ・ラインの上のフォトレジストを残し、基板にＴＦＴチャネル領域を被覆するパッシべーション層を堆積し、剥離工程によってフォトレジストを除去するとともに、フォトレジストに付着しているパッシべーション層を除去し、ソース電極と、ドレイン電極と、データ・ラインとを露出する。

ステップ１３：ステップ１２を経た基板にフォトレジストを塗布し、フォトレジストに山状の縁部のバリを形成し、透明導電薄膜を堆積し、透明導電薄膜を縁部のバリの所で破断させ、剥離工程によってフォトレジストを除去するとともに、フォトレジストに付着している透明導電薄膜を除去し、ドレイン電極と直接に接続する画素電極を形成する。

図７〜図１２は本発明に係るＴＦＴ−ＬＣＤアレイ基板製造方法の第１の実施例の概略図であり、それによって製造されるＴＦＴ−ＬＣＤアレイ基板は例えばＮＴモードである。以下の説明において、本発明によるパターンニング工程は、フォトレジストの塗布工程と、フォトレジストの露光、現像工程と、下層のエッチング工程と、フォトレジストの剥離工程などを備え、前記フォトレジストについてはポジティブ・フォトレジストを例とする。

図７は本発明に係るＴＦＴ−ＬＣＤアレイ基板製造方法の第１の実施例において、第１回のパターンニング工程を経た後の平面図であり、図８は図７のＡ−Ａ方向の断面図である。図７、図８に示すように、磁気制御スパッタリング法、熱蒸発又は他の造膜方法により、基板１（例えばガラス基板或いは石英基板）にゲート金属薄膜を堆積する。ゲート金属薄膜の材料はＭｏ、Ａｌ、ＭｏとＮｄの合金、Ｗ、Ｃｒ、Ｃｕなどの金属単層膜又は上記金属からなる多層薄膜であってもよい。通常マスクで第１回のパターンニング工程によってゲート金属薄膜に対してパターンニングを行い、基板にゲート・ライン１１とゲート電極２パターンを形成する。

図９は本発明に係るＴＦＴ−ＬＣＤアレイ基板製造方法の第１の実施例において、第２回のパターンニング工程を経た後の平面図である。上記パターンを形成した基板に、まず化学気相蒸着法又は他の造膜方法により、ゲート絶縁膜３と、半導体層４と、ドープ半導体層（オーム接触層）５とを順次堆積し、半導体層４とドープ半導体層５とは活性層を構成する。次に、磁気制御スパッタリング法、熱蒸発又は他の造膜方法により、ソース・ドレイン金属薄膜を堆積する。ソース・ドレイン金属薄膜の材料はＭｏ、Ａｌ、ＭｏとＮｄの合金、Ｗ、Ｃｒ、Ｃｕなどの金属単層膜又は上記金属からなる多層薄膜であってもよい。図１０は本発明に係るＴＦＴ−ＬＣＤアレイ基板製造方法の第１の実施例の第２回のパターンニング工程において、データ・ラインと、ソース電極と、ドレイン電極と、ＴＦＴチャネル領域パターンを形成した後の概略図であり、図９のＢ−Ｂ方向の断面図である。

ハーフトーン・マスク又はグレートーン・マスクで第２回のパターンニング工程によって半導体層と、ドープ半導体層と、ソース・ドレイン金属薄膜とに対してパターンニングを行い、基板にデータ・ライン１２と、ソース電極６と、ドレイン電極７と、ＴＦＴチャネル領域パターンとを形成する。ゲート電極２に活性層パターンが形成されており、前記ソース電極６とドレイン電極７間のドープ半導体層は完全にエッチングされ、半導体層が露出され、他の領域でゲート絶縁層３が露出される。その時、図９、図１０に示すように、ソース電極６と、ドレイン電極７と、データ・ライン１２とにフォトレジスト１０が残されている。前記ハーフトーン・マスク又はグレートーン・マスクでデータ・ラインと、ソース電極と、ドレイン電極と、ＴＦＴチャネル領域パターンとを形成する工程は既に現在の４回マスキング（４ ｍａｓｋｉｎｇ）工程で幅広く応用されているため、ここで説明を省略する。

図１１は本発明に係るＴＦＴ−ＬＣＤアレイ基板製造方法の第１の実施例の第２回のパターンニング工程において、パッシべーション層を堆積した後の概略図であり、図９のＢ−Ｂ方向の断面図である。図１１に示すように、ソース電極６と、ドレイン電極７と、データ・ライン１２とにおけるフォトレジスト１０を残し、剥離せず、化学気相蒸着法又は他の造膜方法によってＴＦＴチャネル領域を被覆するパッシべーション層８を直接に堆積する。

図１２は本発明に係るＴＦＴ−ＬＣＤアレイ基板製造方法の第１の実施例の第２回のパターンニング工程において、フォトレジストを剥離した後の概略図であり、図９のＢ−Ｂ方向の断面図である。図１２に示すように、剥離工程によってフォトレジストを除去するとともに、フォトレジストに付着しているパッシべーション層を除去し、ソース電極と、ドレイン電極と、データ・ラインとを露出する。また、その後の剥離工程においてフォトレジストに付着しているパッシべーション層を除去することによりよく寄与できるように、パッシべーション層を堆積する前に、本発明に係るフォトレジストの縁部のバリ形成方法によってフォトレジストに形成された縁部のバリを採用してもよい。

図１３は本発明に係るＴＦＴ−ＬＣＤアレイ基板製造方法の第１の実施例において、第３回のパターンニング工程を経た後の平面図であり、図１４は図１３のＣ−Ｃ方向の断面図である。上記パターンが形成された基板に厚さが１．８μｍ〜２．２μｍであるフォトレジストを塗布する。望ましい厚さは２μｍである。ハーフトーン・マスク又はグレートーン・マスクで露光を行い、フォトレジストの縁部のバリ領域に対応する未露光領域である第１の露光領域（フォトレジスト第１の厚さ領域）と、画素電極がない領域に対応する少量露光領域である第２の露光領域（フォトレジスト第２の厚さ領域）と、画素電極の所在領域に対応する大量露光領域である第３の露光領域（フォトレジスト第３の厚さ領域）とをフォトレジストに形成する。ハーフトーン・マスク又はグレートーン・マスクに関しては、未露光の第１の露光領域はハーフトーン・マスク又はグレートーン・マスクの不透明領域に対応し、当該領域の光透過率は０％であり、少量露光の第２の露光領域はハーフトーン・マスク又はグレートーン・マスクの少量光透過領域に対応し、当該領域の光透過率は１０％〜４０％であり、大量露光の第３の露光領域はハーフトーン・マスク又はグレートーン・マスクの大量光透過領域に対応し、当該領域の光透過率は６０％〜９０％である。ハーフトーン・マスク又はグレートーン・マスクでの露光によって３つの露光領域が形成された後、現像処理により、第１の露光領域のフォトレジストの厚さが最も厚く、その厚さは依然として１．８μｍ〜２．２μｍであり、２μｍが望ましく、第２の露光領域のフォトレジストの厚さは薄くなり、その厚さは１．３μｍ〜１．６μｍであり、１．５μｍが望ましく、第３の露光領域のフォトレジストの厚さが最も薄く、その厚さは０．４μｍ〜０．６μｍであり、０．５μｍが望ましい。その後、アッシング工程により、第１の露光領域のフォトレジストに山状の縁部のバリを形成し、第２の露光領域に厚さが０．９μｍ〜１．１μｍであり、望ましい厚さが１μｍであるフォトレジストを残し、第３の露光領域のフォトレジストを完全に除去する。前記形成されたフォトレジスト・パターンに厚さが３００Å〜５００Åである透明導電膜を堆積する。透明導電膜の材料はＩＴＯ、ＩＺＯ又は他の透明電極材料であってもよく、その厚さについて、４００Åが望ましい。縁部のバリの突起作用により、フォトレジストの縁部のバリに堆積された透明導電薄膜は突起部分で破断され、つまり、両側の透明導電薄膜を接続させない。図１３、図１４に示すように、最後に、剥離工程によってフォトレジストを除去するとともに、フォトレジストに付着している透明導電薄膜も薬液によって除去され、基板に画素電極１３パターンを形成し、画素電極１３はドレイン電極８に直接に接続する。

本実施例の第３回のパターンニング工程におけるフォトレジストの縁部のバリの形成方法について、図１〜図３に示された実施例の技術案が採用されたが、実際の使用において、本実施例のフォトレジストの縁部のバリの形成方法について、図４〜図６ａに示された実施例の技術案を採用してもよく、ここでその説明を省略する。更に、実際の必要により、本実施例の第１回のパターンニング工程又は第２回のパターンニング工程において、本発明に係るフォトレジストの縁部のバリ形成方法の第１の実施例又は第２の実施例の技術案を採用してもよい。

本発明に係るＴＦＴ−ＬＣＤアレイ基板製造方法の第２の実施例は以下のステップを備える。

ステップ２１：基板に透明導電薄膜と、ゲート金属薄膜とを順次堆積し、ハーフトーン・マスク又はグレートーン・マスクで第１回のパターンニング工程により、ゲート・ラインと、ゲート電極パターンと、透明共通電極パターンとを形成する。

ステップ２２、ステップ２１を経た基板にゲート絶縁層と、半導体層と、ドープ半導体層と、ソース・ドレイン金属薄膜とを順次堆積し、ハーフトーン・マスク又はグレートーン・マスクで第２回のパターンニング工程により、データ・ラインと、ソース電極と、ドレイン電極と、ＴＦＴチャネル領域パターンとを形成する。その後、ソース電極と、ドレイン電極と、データ・ラインとにおけるフォトレジストを残し、基板にＴＦＴチャネル領域を被覆するパッシべーション層を堆積し、剥離工程によってフォトレジストを除去するとともに、フォトレジストに付着しているパッシべーション層を除去し、ソース電極と、ドレイン電極と、データ・ラインを露出する。

ステップ２３：テップ２２を経た基板にフォトレジストを塗布し、フォトレジストに山状の縁部のバリを形成し、透明導電薄膜を堆積して縁部のバリの所で破断させ、剥離工程によってフォトレジストを除去するとともに、フォトレジストに付着している透明導電薄膜も除去され、ドレイン電極に直接に接続する画素電極を形成する。

図１５〜図２２は本発明に係るＴＦＴ−ＬＣＤアレイ基板製造方法の第２の実施例の概略図であり、製造されるＴＦＴ−ＬＣＤアレイ基板は例えばＦＦＳモードである。当該実施例において、ポジティブ・フォトレジストを例とする。

図１５は本発明に係るＴＦＴ−ＬＣＤアレイ基板製造方法の第２の実施例の第１回のパターンニング工程において、透明導電薄膜とゲート金属薄膜堆積した後の概略図である。図１５に示すように、まず、基板１（例えばガラス基板或いは石英基板）に透明導電薄膜２１とゲート金属薄膜２２とを堆積する。透明導電膜の材料はＩＴＯ、ＩＺＯ又は他の透明電極材料であってもよく、ゲート金属薄膜の材料はＭｏ、Ａｌ、ＭｏとＮｄの合金、Ｗ、Ｃｒ、Ｃｕなどの金属単層膜又は上記金属からなる多層薄膜であってもよい。図１６は本発明に係るＴＦＴ−ＬＣＤアレイ基板製造方法の第２の実施例の第１回のパターンニング工程において、マスキング、露光、現像した後の概略図である。図１６に示すように、基板１にフォトレジスト１０を塗布し、ハーフトーン・マスク又はグレートーン・マスクによって露光を行い、フォトレジストにゲート電極領域に対応する未露光領域である第１の露光領域と、透明共通電極領域に対応する部分的露光領域である第２の露光領域と、ゲート・ライン、ゲート電極、透明共通電極以外の領域に対応する完全露光領域である第３の露光領域とを形成する。現像処理により、各領域のフォトレジストの厚さは変化し、未露光の第１の露光領域のフォトレジストの厚さが最も厚く、部分的露光の第２の露光領域のフォトレジストの厚さは薄くなり、完全露光の第３の露光領域のフォトレジストが完全に除去される。図１７は本発明に係るＴＦＴ−ＬＣＤアレイ基板製造方法の第２の実施例の第１回のパターンニング工程において、第１回のエッチングした後の概略図である。図１７に示すように、第１回のエッチングにより、フォトレジストに被覆されていない領域における透明導電薄膜２１とゲート金属薄膜２２をエッチングする。

図１８は本発明に係るＴＦＴ−ＬＣＤアレイ基板製造方法の第２の実施例の第１回のパターンニング工程において、アッシング工程を経た後の概略図である。図１８に示すようにアッシングにより、部分的露光領域におけるフォトレジストは完全に除去される。図１９は本発明に係るＴＦＴ−ＬＣＤアレイ基板製造方法の第２の実施例の第１回のパターンニング工程において、第２回のエッチングした後の概略図である。図１９に示すように、第２回のエッチングにより、フォトレジストに被覆されていないゲート金属薄膜２２をエッチングし、透明共通電極９パターンを形成する。

図２０は本発明に係るＴＦＴ−ＬＣＤアレイ基板製造方法の第２の実施例の第１回のパターンニング工程において、剥離工程を経た後の概略図である。図２０に示すように、最後に剥離工程により、残されたフォトレジストを除去し、透明導電薄膜の上に位置するゲート・ラインとゲート電極２パターンを形成する。

図２１は本発明に係るＴＦＴ−ＬＣＤアレイ基板製造方法の第２の実施例において、第２回のパターンニング工程を経た後の概略図である。図１２に示すように、上記パターンが形成された基板に、ゲート絶縁膜３と、半導体層４と、ドープ半導体層（オーム接触層）５と、ソース・ドレイン金属薄膜とを順次堆積し、ハーフトーン・マスク又はグレートーン・マスクで第２回のパターンニング工程により、半導体層と、ドープ半導体層と、ソース・ドレイン金属薄膜に対してパターンニングを行い、基板にデータ・ラインと、ソース電極６と、ドレイン電極７と、ＴＦＴチャネル領域パターンとを形成する。ゲート電極２に活性層パターンが形成されており、前記ソース電極６とドレイン電極７間のドープ半導体層は完全にエッチングされ、半導体層が露出され、他の領域でゲート絶縁層３が露出される。図２１に示すように、ソース電極６と、ドレイン電極７と、データ・ラインとにおけるフォトレジストを残し、剥離せず、化学気相蒸着法又は他の造膜方法によってＴＦＴチャネル領域を被覆するパッシべーション層８を直接に堆積し、剥離工程によってフォトレジストを除去するとともに、フォトレジストに付着しているパッシべーション層を除去し、ソース電極と、ドレイン電極と、データ・ラインとを露出する。また、その後の剥離工程においてフォトレジストに付着しているパッシべーション層を除去することによりよく寄与できるように、パッシべーション層を堆積する前に、本発明に係るフォトレジストの縁部のバリ形成方法によってフォトレジストに形成された縁部のバリを採用してもよい。

図２２は本発明に係るＴＦＴ−ＬＣＤアレイ基板製造方法の第２の実施例において、第３回のパターンニング工程を経た後の概略図である。図２２に示すように、フォトレジストを塗布することにより、フォトレジストの縁部のバリを形成し、フォトレジスト・パターンに透明導電薄膜を堆積し、縁部のバリの突起作用により、フォトレジストの縁部のバリに堆積された透明導電薄膜は突起部分で破断され、剥離工程によってフォトレジストを除去するとともに、フォトレジストに付着している透明導電薄膜も薬液によって除去され、基板にドレイン電極８に直接に接続する画素電極１３パターンを形成する。本実施例の第２回のパターンニング工程と前記第１の実施例における第２回のパターンニング工程とは同じであり、第３回のパターンニング工程と前記第１の実施例における第３回のパターンニング工程とは同じであるため、その説明を省略する。

図２３〜２５は本発明に係るＴＦＴ−ＬＣＤアレイ基板製造方法における剥離効果の概略図である。本発明に係るＴＦＴ−ＬＣＤアレイ基板製造方法の技術案の第３回のパターンニング工程による画素電極パターンの形成において、アッシング工程におけるプラズマ・エッチング過程は剥離工程を更によりよく実現させることができる。具体的に、図２３に示すように、縁部のバリを有するフォトレジストを形成する過程において、フォトレジストの縁部のバリはプラズマを消耗するため、アッシング工程におけるプラズマ・エッチングにより、縁部のバリ下部のアンダーライン・レイア（ｕｎｄｅｒｌｉｎｅ ｌａｙｅｒ）１５を凸凹構造に形成する。図２４に示すように、その後に行われる透明導電薄膜２１の堆積において、凸凹構造の作用により、透明導電薄膜は凸凹の所で破断され、こうして、フォトレジスト剥離液の浸透に寄与できるとともに、フォトレジスト及びそれにおける透明導電薄膜の剥離にも寄与でき、剥離工程の質を保証した。

本発明において、ＴＦＴ−ＬＣＤアレイ基板製造方法が提案された。まず第１回のパターンニング工程によってゲート・ラインとゲート電極パターンを形成する。次に、ハーフトーン・マスク又はグレートーン・マスクで第２回のパターンニング工程によってデータ・ラインと、ソース電極と、ドレイン電極と、ＴＦＴチャネル領域パターンとを形成し、フォトレジストを剥離せず、パッシべーション層を堆積した後、剥離工程によってフォトレジストを除去する。最後に、ハーフトーン・マスク又はグレートーン・マスク又は通常マスクによってフォトレジストの縁部のバリを形成し、縁部のバリが透明導電薄膜を破断させる機能により、完全な画素電極を形成する。本発明において第３回のパターンニング工程によってフォトレジストの縁部のバリを形成し、堆積された透明導電薄膜を縁部のバリの所で破断させるのは、フォトレジスト剥離液の浸透に寄与できるとともに、フォトレジスト及びそれにおける透明導電薄膜の剥離にも寄与でき、剥離工程の質を効果的に保証し、製造工程が簡単で、信頼性が高く、実際の生産で実現しやすく、応用に大きな潜在力がある。また、本発明に係る画素電極はドレイン電極に直接に接続して電気的接続を強化させるとともに、対応の電極を被覆して回路を効果的に保護し、良品率を向上させる。

図１３、図１４に示すように、本発明においてＴＦＴ−ＬＣＤアレイ基板が更に提案された。ＴＦＴ−ＬＣＤアレイ基板は基板１に形成されたゲート・ライン１１とデータ・ライン１２とを備え、相互絶縁であり、且つ直交するゲート・ライン１１とデータ・ライン１２はいくつかの画素領域を限定し、更にその交差部に薄膜トランジスタを形成し、画素領域に画素電極１３が形成され、薄膜トランジスタは基板１に形成されたゲート電極２と、ゲート電極２の上に位置して基板全体を被覆するゲート絶縁層３と、ゲート絶縁層３に形成されてゲート電極２の上に位置する半導体層４及びドープ半導体層５と、ドープ半導体層５の上に位置するソース電極６及びドレイン電極７と、データ・ライン１２、ソース電極６、ドレイン電極７以外の領域に形成されたパッシべーション層８とを備え、前記ソース電極６とドレイン電極７間の領域はＴＦＴチャネル領域であり、前記パッシべーション層８の所在領域はソース電極６、ドレイン電極７、データ・ライン１２の表面を含まず、画素電極１３とドレイン電極７とは直接に接続する。また、ゲート電極２とゲート・ライン１１とは接続し、ソース電極６とデータ・ライン１２とは接続し、本発明に係るＴＮモードのＴＦＴ−ＬＣＤアレイ基板を形成する。

上記技術案に基づき、基板１に形成された透明共通電極９を更に備えることもでき、それと同時に、ゲート電極２とゲート・ライン１１の下方に透明導電薄膜が形成されており、本発明に係るＦＦＳモードのＴＦＴ−ＬＣＤアレイ基板を形成する。

本発明に係る２種モードのＴＦＴ−ＬＣＤアレイ基板は、それぞれ本発明に係るＴＦＴ−ＬＣＤアレイ基板製造方法の第１の実施例と第２の実施例によって形成されるものであり、その具体的な構成について既に詳しく説明したため、ここでその説明を省略する。

上記実施例は本発明の技術案を説明するものであり、限定するものではない。最良な実施形態を参照して本発明を詳細に説明したが、当業者にとって、必要に応じて異なる材料や設備などをもって本発明を実現できる。即ち、その精神を逸脱しない範囲内において種々の形態で実施しうるものである。

１ 基板
２ ゲート・ライン
３ ゲート絶縁層
４ 半導体層
５ ドープ半導体層
６ ソース電極
７ ドレイン電極
８ パッシべーション層
９ 透明共通電極
１０ フォトレジスト
１１ ゲート・ライン
１２ データ・ライン
１３ 画素電極
１５ アンダーライン・レイア（ｕｎｄｅｒｌｉｎｅ ｌａｙｅｒ）
２１ 透明導電薄膜
２２ ゲート金属薄膜

Claims (17)

1. フォトレジストの縁部のバリの形成方法であって、
   アンダーライン・レイア（ｕｎｄｅｒｌｉｎｅ ｌａｙｅｒ）にフォトレジストを塗布するステップ１００と、
   マスクによる露光及び現像処理により、その後に堆積される構造層を破断させるバリをフォトレジストに形成するステップ２００と、
   を備えることを特徴とするフォトレジストの縁部のバリの形成方法。
2. 前記ステップ１００には、アンダーライン・レイア（ｕｎｄｅｒｌｉｎｅ ｌａｙｅｒ）に厚さが１．８μｍ〜２．２μｍであるフォトレジストを塗布することを備えることを特徴とする請求項１に記載のフォトレジストの縁部のバリの形成方法。
3. 前記ステップ２００には、ハーフトーン・マスク又はグレートーン・マスクにより露光と現像処理を行い、フォトレジストの縁部のバリが形成される領域に対応するリッジ状の第１の厚さ領域と、構造パターンが形成されない領域に対応する第２の厚さ領域と、構造パターンが形成される領域に対応する第３の厚さ領域とをフォトレジストに形成するステップ２１１と、
   アッシング工程により、第１の厚さ領域のフォトレジストに山状の縁部のバリを形成し、第２の厚さ領域のフォトレジストを残し、第３の厚さ領域のフォトレジストを完全に除去するステップ２１２と、
   を備えることを特徴とする請求項１又は請求項２に記載のフォトレジストの縁部のバリの形成方法。
4. 前記第１の厚さ領域はハーフトーン・マスク又はグレートーン・マスクの光透過率が０％である領域に対応し、前記第２の厚さ領域はハーフトーン・マスク又はグレートーン・マスクの光透過率が１０％〜４０％である領域に対応し、前記第３の厚さ領域はハーフトーン・マスク又はグレートーン・マスクの光透過率が６０％〜９０％である領域に対応することを特徴とする請求項３に記載のフォトレジストの縁部のバリの形成方法。
5. 前記ステップ２１１には、ハーフトーン・マスク又はグレートーン・マスクによりフォトレジストに対して露光と現像処理を行い、フォトレジストの縁部のバリが形成される領域に対応するリッジ状の、厚さが１．８μｍ〜２．２μｍである第１の厚さ領域と、構造パターンが形成されない領域に対応する、厚さが１．３μｍ〜１．６μｍである第２の厚さ領域と、構造パターン領域が形成される領域に対応する、厚さが０．４μｍ〜０．６μｍである第３の厚さ領域とをフォトレジストに形成することを備えることを特徴とする請求項３に記載のフォトレジストの縁部のバリの形成方法。
6. 前記ステップ２１２には、アッシング工程により、第１の厚さ領域のフォトレジストに山状の縁部のバリを形成し、第２の厚さ領域の厚さが０．９μｍ〜１．１μｍであるフォトレジストを残し、第３の厚さ領域のフォトレジストを完全に除去することを備えることを特徴とする請求項３に記載のフォトレジストの縁部のバリの形成方法。
7. 前記ステップ２００には、通常マスクで露光と現像処理を行い、構造パターンが形成されない領域に対応する完全保留領域と、フォトレジストが完全に除去され、構造パターンが形成される領域に対応する完全除去領域とをフォトレジストに形成するステップ２２１と、
   二周波プラズマ体モードで前記フォトレジストに対してドライエッチングを行い、前記フォトレジストの中間部分に対するエッチングのスピードを速くさせ、両側の縁部に対するエッチングのスピードを遅くさせ、前記フォトレジストの縁部に山状の縁部のバリを形成するステップ２２２と、
   を備えることを特徴とする請求項１又は請求項２に記載のフォトレジストの縁部のバリの形成方法。
8. 請求項１〜７のいずれか１項に記載のフォトレジストの縁部のバリの形成方法により、縁部のバリを有するフォトレジストを基板に形成するステップと、
   当該基板に構造層を堆積するステップと、
   剥離工程により、フォトレジスト層及びそれに形成された構造層を剥離して構造パターンを形成するステップと、を備えることを特徴とする構造パターンの形成方法。
9. 前記構造パターンはゲート・ラインと、ゲート電極パターンであることを特徴とする請求項８に記載の構造パターンの形成方法。
10. 前記構造パターンはデータ・ラインと、ソース電極と、ドレイン電極と、ＴＦＴチャネル領域パターンであることを特徴とする請求項８に記載の構造パターンの形成方法。
11. 前記構造パターンは画素電極パターンであることを特徴とする請求項８に記載の構造パターンの形成方法。
12. 基板にゲート・ラインとゲート電極パターンを形成するステップ１と、
    フォトリソグラフィ工程により、ステップ１を経た基板にデータ・ラインと、ソース電極と、ドレイン電極と、ＴＦＴチャネル領域パターンとを形成し、フォトリソグラフィ工程の中のフォトレジストを残し、当該基板にパッシべーション層を堆積し、剥離工程によりフォトレジスト及びその上のパッシべーション層を除去するステップ２と、
    ステップ２を経た基板にフォトレジストを塗布し、請求項１〜７のいずれかに記載のフォトレジストの縁部のバリの形成方法により、当該フォトレジストに山状の縁部のバリを形成し、当該基板に透明導電薄膜を堆積し、剥離工程によりフォトレジスト及びその上の透明導電薄膜を剥離し、ドレイン電極に直接に接続する画素電極を形成するステップ３と、を備えることを特徴とするアレイ基板の製造方法。
13. 前記ステップ１には、基板にゲート金属薄膜を堆積し、通常マスクで第１回のパターンニング工程によってゲート・ラインとゲート電極パターンを形成することを備えることを特徴とする請求項１２に記載のアレイ基板の製造方法。
14. 前記ステップ１には、基板に透明導電薄膜とゲート金属薄膜を堆積し、ハーフトーン・マスク又はグレートーン・マスクで第１回のパターンニング工程によってゲート・ラインと、ゲート電極と、透明共通電極パターンを形成することを備えることを特徴とする請求項１２に記載のアレイ基板の製造方法。
15. 前記ステップ２には、ステップ１を経た基板にゲート絶縁層と、半導体層と、ドープ半導体層と、ソース・ドレイン金属薄膜とを順次堆積し、ハーフトーン・マスク又はグレートーン・マスクで第２回のパターンニング工程によってデータ・ラインと、ソース電極と、ドレイン電極と、ＴＦＴチャネル領域パターンとを形成し、その後、ソース電極と、ドレイン電極と、データ・ラインとにおけるフォトレジストを残し、基板にＴＦＴチャネル領域を被覆するパッシべーション層を堆積し、剥離工程によってフォトレジストを除去するとともに、フォトレジストに付着しているパッシべーション層を除去し、ソース電極と、ドレイン電極と、データ・ラインとを露出することを備えることを特徴とする請求項１２〜１４のいずれかに記載のアレイ基板の製造方法。
16. アレイ基板であって、
    ゲート・ラインと、
    データ・ラインと、
    ゲート・ラインとデータ・ラインにより限定された画素領域内に配置された画素電極と、
    ゲート・ラインとデータ・ラインの交差部に形成された薄膜トランジスタと、を備え、
    前記薄膜トランジスタは、基板に形成されたゲート電極と、ゲート電極の上に位置して基板全体を被覆するゲート絶縁層と、ゲート絶縁層に形成されてゲート電極の上に位置する半導体層及びドープ半導体層と、ドープ半導体層の上に位置するソース電極及びドレイン電極と、データ・ライン、ソース電極、ドレイン電極以外の領域に形成されたパッシべーション層とを備え、前記ソース電極とドレイン電極間の領域は薄膜トランジスタのチャネル領域であり、前記画素電極はドレイン電極に直接に接続することを特徴とするアレイ基板。
17. 前記基板に透明共通電極が更に形成され、ゲート電極とゲート・ラインの下方に透明導電薄膜が形成されたことを特徴とする請求項１６に記載のアレイ基板。