JP2010098157A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】ゲートラストプロセスで作製するトランジスタにおいて、活性領域と素子分離領域の高さばらつきのためゲートのポリシリコンを抜くことができないことにより、ゲートの抵抗にばらつきが生じるのを防ぐことを目的とする。
【解決手段】本発明に係る半導体装置の製造方法は、第１のゲート部３０及び第２のゲート部３１の上面が共に露出するように、酸化膜１６、ＰＭＤ１９、及び第１のゲート部３０又は第２のゲート部３１の一部を研磨除去する工程、露出された部分より、ポリシリコン１２を抜く工程、第１のゲート部３０及び第２のゲート部３１を覆うメタルを形成する工程を備える。また、第１のゲート部３０及び第２のゲート部３１の上面が共に露出するようにメタルを研磨除去し、第１のゲート部３０と第２のゲート部３１で厚みの異なるメタルを残す工程を備えて構成される。
【選択図】図６
【解決手段】本発明に係る半導体装置の製造方法は、第１のゲート部３０及び第２のゲート部３１の上面が共に露出するように、酸化膜１６、ＰＭＤ１９、及び第１のゲート部３０又は第２のゲート部３１の一部を研磨除去する工程、露出された部分より、ポリシリコン１２を抜く工程、第１のゲート部３０及び第２のゲート部３１を覆うメタルを形成する工程を備える。また、第１のゲート部３０及び第２のゲート部３１の上面が共に露出するようにメタルを研磨除去し、第１のゲート部３０と第２のゲート部３１で厚みの異なるメタルを残す工程を備えて構成される。
【選択図】図６
Description
本発明は、半導体装置の製造方法に関する。
従来技術として、ダミーゲートをマスクとしてあらかじめ拡散層や配線を作成し、ダミーゲートを除去してメタルゲートを生成するゲートラストと呼ばれる方法がある。ゲートラストプロセスにおいては、ソース／ドレインを先に形成するためにゲートへの熱負荷が小さく、ゲートメタル材料の自由度が高い。
特許文献１には、ダマシーン工程を適用したゲート製造方法について、フィールド領域と活性領域の段差による、均一でない厚さのポリワードラインが形成される問題について、高選択比を有するＣＭＰ用スラリを用いて表面が波形をなすように研磨する方法が示されている。
特許文献２には、フルシリサイド化されたゲート電極を有する半導体装置の製造方法において、活性領域と素子分離領域との段差による影響を受けることなく、活性領域上と素子分離領域上とに形成されたそれぞれのゲート電極形成膜及びゲート配線形成膜の露出を精度良く行う方法が示されている。
しかしながら、ゲートラストプロセスで作製するトランジスタにおいて、ポリシリコンを抜くため、層間絶縁膜（ＰＭＤ）１９をデポした後に図１７のようにＣＭＰを行うが、このＣＭＰの終点はそのゲートの高さで決まるため、活性領域１０と素子分離領域１１の高さがばらつきによって異なる場合、活性領域１０上と素子分離領域１１上とにゲートがあると、図１８のようにゲートのポリシリコンを抜くことができない可能性がある。最終的な構造としては、素子分離領域１１が低いと図１９のように素子分離領域１１上のゲートはポリシリコン１２となり、活性領域１０上はメタル２２となってしまう。逆に素子分離領域１１が高いと、素子分離領域１１上のゲートがメタルとなり、活性領域１０上はポリシリコンとなってしまう。このため、ゲートの抵抗がレイアウトによって変わってしまい、抵抗のばらつきが生じる問題があった。
特許文献１は、ゲートの頭を出すために層間膜がうねった構成になっており、メタルの露光やエッチングが困難になる問題がある。また、特許文献２は、ゲートラストに関するものではない。
本発明は、上記の問題を解決するためになされたもので、ゲートラストプロセスで作製するトランジスタにおいて、活性領域と素子分離領域の高さばらつきのためゲートのポリシリコンを抜くことができないことにより、ゲートの抵抗にばらつきが生じるのを防ぐことを目的とする。
本発明の一実施形態に係る半導体装置の製造方法は、半導体基板に活性領域と前記活性領域を囲み前記活性領域に対して上面高さが異なる素子分離領域とを形成する工程、活性領域の上に第１のポリシリコン膜を有する第１のゲート部を形成すると共に、素子分離領域の上に第１のゲート部と上面高さが異なる第２のポリシリコン膜を有する第２のゲート部を形成する工程を備える。その後、第１のゲート部及び第２のゲート部を覆う絶縁膜を形成する工程、第１のゲート部及び第２のゲート部の上面が共に露出するように、絶縁膜及び第１のゲート部又は第２のゲート部の一部を研磨除去する工程、露出された部分より、第１のポリシリコン膜及び第２のポリシリコン膜を抜く工程、第１のゲート部及び第２のゲート部を覆うメタルを形成する工程を備える。その後、第１のゲート部及び第２のゲート部の上面が共に露出するようにメタルを研磨除去し、第１のゲート部と第２のゲート部で厚みの異なるメタルを残す工程を備えて構成される。
本発明の一実施形態に係る半導体装置の製造方法は、活性領域上の第１のゲート部と、活性領域に対して上面高さが異なる素子分離領域上の第２のゲート部の上面が共に露出するように、第１のゲート部又は第２のゲート部の一部を研磨除去する。そのため、両領域のポリシリコン膜を抜くことができ、第１のゲート部と第２のゲート部で厚みの異なるメタルを残すことが可能である。従って、ゲートの抵抗がレイアウトによって変わる問題を解決することができ、また研磨後の表面は平坦なため、メタルの露光やエッチングが容易である。
以下、この発明をその実施の形態を示す図面に基づいて具体的に説明する。
＜実施の形態１＞
（構成）
図１に、本実施の形態に係るＮＭＯＳトランジスタの断面図を示す。この図では、半導体基板に活性領域１０と活性領域１０を囲み活性領域１０に対して上面高さが異なる素子分離領域１１が形成されている。
（構成）
図１に、本実施の形態に係るＮＭＯＳトランジスタの断面図を示す。この図では、半導体基板に活性領域１０と活性領域１０を囲み活性領域１０に対して上面高さが異なる素子分離領域１１が形成されている。
活性領域１０の表面にはゲート絶縁膜２５を介してＴｉＮ層１３が形成され、ＴｉＮ層１３の上部にはＴｉ、ＴｉＮ等による仕事関数調整用の調整膜２１が形成され、調整膜２１の上部にはメタル層２２が形成される。上述したＴｉＮ層１３、調整膜２１、メタル層２２によりゲート電極が形成され、ゲート電極の側面を覆うように下側サイドウォール１４、上側サイドウォール１５が形成される。調整膜２１は、メタル層２２および下側サイドウォール１４の間にも形成される。
ゲート電極を挟む活性領域１０の主面にはＬＤＤ領域１７、ＬＤＤ領域１７の外側にはｎ型のソース／ドレイン領域１８が形成され、ｎＭＯＳトランジスタが形成される。分離領域１１の表面においても、上述したＬＤＤ領域１７およびソース／ドレイン領域１８以外については、同様にｎＭＯＳトランジスタが形成される。ただし、素子分離領域１１上のＮＭＯＳトランジスタのゲート、サイドウォールの高さは、活性領域１０上のものと比べて高くなっている。
上側サイドウォール１５の側面、活性領域１０上および素子分離領域１１上には酸化膜１６が形成され、酸化膜１６の上部にはＰＭＤ１９が形成される。さらに全体を覆うようにＰＭＤ２３が形成される。ＬＤＤ領域１７の上面には、ＰＭＤ１９，２３を貫通するコンタクト２４が形成される。
なお、図１には図示していないが、ＰＭＯＳトランジスタ側についても、ＮＭＯＳトランジスタ側と同様にゲート絶縁膜を介して形成されたゲート電極、サイドウォール、ＬＤＤ領域、ソース／ドレイン領域が形成され、ｐＭＯＳトランジスタが形成される。
（製法）
次に、図２〜図１５を用いて、本実施の形態に係る半導体装置の製法について説明する。図２〜図７は、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタについて併用した図である。
（製法）
次に、図２〜図１５を用いて、本実施の形態に係る半導体装置の製法について説明する。図２〜図７は、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタについて併用した図である。
図２に示すように、半導体基板に活性領域１０と活性領域１０を囲み活性領域１０に対して上面高さが異なる素子分離領域１１とを形成する。
半導体基板にウェルを形成し、チャネルドープを行う。Ｎウェル領域については、ボロンを加速電圧が数十ｋｅＶ、ドーズ量が数ｅ１３ｃｍ-2で印加し、Ｐウェル領域については、リンを数百ｋｅＶ、ドーズ量が数ｅ１３ｃｍ-2で印加する。
次に、図３に示すように、ゲート酸化を行いＳｉＯ2／ＨｆＳｉＯ2からなる酸化膜２５を形成し、その後ＴｉＮ層１３、ポリシリコン１２を成膜し、ゲートをパターニングする。酸化膜２５はＳｉＯＮ／ＨｆＳｉＯＮでもよい。すなわち、活性領域１０の上にポリシリコン１２（第１のポリシリコン膜）を有する第１のゲート部３０を形成すると共に、素子分離領域１１の上にポリシリコン１２（第２のポリシリコン膜）を有する第２のゲート部３１を形成する。さらにオフセットスペーサを形成した後、ＰＭＯＳトランジスタ領域のみ、炭素を加速電圧が数ｋｅＶ〜数十ｋｅＶ、ドーズ量が数ｅ１４〜１５ｃｍ-2で注入する。
その後、図４に示すようにソースドレイン注入を行い、ソース／ドレイン領域１８を形成する。ｎＭＯＳでは砒素を加速電圧が数十ｋｅＶ、ドーズ量が数ｅ１５ｃｍ-2、ｐＭＯＳではボロンを加速電圧が数ｋｅＶ、ドーズ量が数ｅ１５ｃｍ-2で注入を行う。さらに、ＬＤＤ注入を行いＬＤＤ領域１７を形成する。（ｎＭＯＳ：砒素 加速電圧は数ｋｅＶ、ドーズ量は数ｅ１４〜１５ｃｍ-2、ｐＭＯＳ：ボロン 加速電圧は数百ｅＶ、ドーズ量は数ｅ１４〜１５ｃｍ-2）。ＬＤＤ注入が終わった後、下側サイドウォール１４、上側サイドウォール１５からなる、サイドウォールを形成する。
次いで、図５に示すように、ＳｉＮ１６を数ｎｍ、ＰＭＤ１９を数百ｎｍデポする。すなわち、第１のゲート部３０及び第２のゲート部３１を覆う絶縁膜を形成する。その後、図６に示すようにＣＭＰを行い、さらに図７に示すようにポリシリコン１２をウェットエッチングで除去する。すなわち、第１のゲート部３０及び第２のゲート部３１の上面が共に露出するように、絶縁膜及び第１のゲート部３０の一部を研磨除去し、露出された部分より、ポリシリコン１２（第１のポリシリコン膜及び第２のポリシリコン膜）を抜く。
図８〜図１０は、その後のＮＭＯＳトランジスタにおける製造工程を示す。まず、ＰＭＯＳ用仕事関数調整メタル材料２０をデポする。すなわち、第１のゲート部３０及び第２のゲート部３１を覆うメタル２０を形成する。Ｔａ、Ｔａｎなどを用いる。
その後、ＰＭＯＳトランジスタ領域にレジストを形成し、図９に示すようにＮＭＯＳトランジスタ領域のＰＭＯＳ用仕事関数調整メタル材料２０を除去する。さらに、図１０に示すようにＮＭＯＳ用仕事関数調整メタル２１を成膜する。Ｔｉ、ＴｉＮ等をデポする。
この時点で、ＰＭＯＳトランジスタ領域では図１１に示すような構成になる。図１２〜図１５は、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタについて併用した図である。その後、図１２に示すように、ＡＬ、またはＷなどのメタル２２をデポする。その後メタル２２のＣＭＰを行い、図１３に示す構成となる。すなわち、第１のゲート部３０及び第２のゲート部３１の上面が共に露出するようにメタル２２を研磨除去し、図１３に示すように第１のゲート部３０と第２のゲート部３１で厚みの異なるメタル２２を残す。
その後、図１４に示すように全体を覆うようにＰＭＤ２３をデポし、さらに図１５に示すようにＬＤＤ１７上にコンタクト２４を形成する。
（効果）
図６に示すように、活性領域１０上の第１のゲート部３０と、活性領域１０に対して上面高さが異なる素子分離領域１１上の第２のゲート部３１の上面が共に露出するように、第１のゲート部３０の一部を研磨除去する。そのため、両領域のポリシリコン膜１２を抜くことができ、第１のゲート部３０と第２のゲート部３１で厚みの異なるメタル２２を残すことが可能である。従って、ゲートの抵抗がレイアウトによって変わる問題を解決することができ、また図６に示すように研磨後の表面は平坦なため、メタル２２の露光やエッチングが容易である。
図６に示すように、活性領域１０上の第１のゲート部３０と、活性領域１０に対して上面高さが異なる素子分離領域１１上の第２のゲート部３１の上面が共に露出するように、第１のゲート部３０の一部を研磨除去する。そのため、両領域のポリシリコン膜１２を抜くことができ、第１のゲート部３０と第２のゲート部３１で厚みの異なるメタル２２を残すことが可能である。従って、ゲートの抵抗がレイアウトによって変わる問題を解決することができ、また図６に示すように研磨後の表面は平坦なため、メタル２２の露光やエッチングが容易である。
＜実施の形態２＞
（構成）
図１６に、本実施の形態に係るＮＭＯＳトランジスタの断面図を示す。この図では、実施の形態１で示した図１５と比較して、下側サイドウォール１４、上側サイドウォール１５，（以降、下側サイドウォール１４と上側サイドウォール１５を合わせて、サイドウォール１４，１５とする。）の高さが低く形成されている。その他の構成は実施の形態１と同様であるので、ここでの詳細な説明は省略する。
（構成）
図１６に、本実施の形態に係るＮＭＯＳトランジスタの断面図を示す。この図では、実施の形態１で示した図１５と比較して、下側サイドウォール１４、上側サイドウォール１５，（以降、下側サイドウォール１４と上側サイドウォール１５を合わせて、サイドウォール１４，１５とする。）の高さが低く形成されている。その他の構成は実施の形態１と同様であるので、ここでの詳細な説明は省略する。
（製法）
本実施の形態においては、実施の形態の図４で示した工程において、サイドウォール１４，１５は、ゲート厚よりも低い状態で形成される。その後は、実施の形態１の図５〜図７に示したように、サイドウォール１４，１５およびゲートを覆うようにＳｉＮ１６を数ｎｍ、ＰＭＤ１９を数百ｎｍデポし、どちらもポリシリコン１２が露出されるまでＣＭＰを行い、ポリシリコン１２をウェットエッチングで抜く。
本実施の形態においては、実施の形態の図４で示した工程において、サイドウォール１４，１５は、ゲート厚よりも低い状態で形成される。その後は、実施の形態１の図５〜図７に示したように、サイドウォール１４，１５およびゲートを覆うようにＳｉＮ１６を数ｎｍ、ＰＭＤ１９を数百ｎｍデポし、どちらもポリシリコン１２が露出されるまでＣＭＰを行い、ポリシリコン１２をウェットエッチングで抜く。
その他の製法は実施の形態１と同様であるので、ここでの詳細な説明は省略する。
（効果）
実施の形態１と同様に、素子分離領域１１上、活性領域１０上のゲートの高さがそろうようにＣＭＰを行うことで、両領域のポリシリコン１２を抜くことができ、共にメタル２２を埋め込むことが可能である。このため、ゲートの抵抗がレイアウトによって変わる問題を解決することができる。また、本実施の形態においては、絶縁膜及び第１のゲート部３０の一部を研磨除去する際（実施の形態１で示した図５から図６への工程。）、サイドウォール１４，１５がＣＭＰの研磨レートに影響しないため、ＣＭＰの終点判定の精度が高くなる効果がある。
実施の形態１と同様に、素子分離領域１１上、活性領域１０上のゲートの高さがそろうようにＣＭＰを行うことで、両領域のポリシリコン１２を抜くことができ、共にメタル２２を埋め込むことが可能である。このため、ゲートの抵抗がレイアウトによって変わる問題を解決することができる。また、本実施の形態においては、絶縁膜及び第１のゲート部３０の一部を研磨除去する際（実施の形態１で示した図５から図６への工程。）、サイドウォール１４，１５がＣＭＰの研磨レートに影響しないため、ＣＭＰの終点判定の精度が高くなる効果がある。
１０ 活性領域、１１ ＬＤＤ領域、１２ ポリシリコン、１３ ＴｉＮ層、１４ 下側サイドウォール、１５ 上側サイドウォール、１６ 酸化膜、１７ ＬＤＤ領域、１８ ソース／ドレイン領域、１９ ＰＭＤ、２０ ＰＭＯＳ用仕事関数調整メタル材料、２１ ＮＭＯＳ用仕事関数調整メタル、２２ メタル、２３ ＰＭＤ、２４ コンタクト、２５ ゲート絶縁膜、３０ 第１のゲート部、３１ 第２のゲート部。
Claims (1)
- （ａ）半導体基板に活性領域と前記活性領域を囲み前記活性領域に対して上面高さが異なる素子分離領域とを形成する工程と、
（ｂ）前記活性領域の上に第１のポリシリコン膜を有する第１のゲート部を形成すると共に、前記素子分離領域の上に前記第１のゲート部と上面高さが異なる第２のポリシリコン膜を有する第２のゲート部を形成する工程と、
（ｃ）前記第１のゲート部及び前記第２のゲート部を覆う絶縁膜を形成する工程と、
（ｄ）前記第１のゲート部及び前記第２のゲート部の上面が共に露出するように、前記絶縁膜及び前記第１のゲート部又は前記第２のゲート部の一部を研磨除去する工程と、
（ｅ）前記露出された部分より、前記第１のポリシリコン膜及び前記第２のポリシリコン膜を抜く工程と、
（ｆ）前記第１のゲート部及び第２のゲート部を覆うメタルを形成する工程と、
（ｇ）前記第１のゲート部及び前記第２のゲート部の上面が共に露出するように前記メタルを研磨除去し、前記第１のゲート部と前記第２のゲート部で厚みの異なる前記メタルを残す工程と、を備える、
半導体装置の製造方法。
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| A711 | Notification of change in applicant |
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