JP2010096785A - 表示駆動回路及びテスト方法 - Google Patents

Abstract

【課題】容易にテストを実行することができ、コストの増大及びチップ面積の増加を抑制すること。
【解決手段】本発明の一態様に係る表示駆動回路は、複数のドライバ回路６−１〜６−ｚと、複数のドライバ回路６−１〜６−ｚを制御するための表示制御論理回路１５と、外部から入力される映像入力信号と、表示制御論理回路１５の内部ダンプ信号のいずれか一方を選択して、複数のドライバ回路６−１〜６−ｚのそれぞれに供給するための第１のセレクタ１３とを備える。
【選択図】図１

Description

本発明は、表示駆動回路及びテスト方法に関し、特に、テスト回路を有する表示駆動回路及びテスト方法に関する。

近年、液晶テレビ等をはじめとする表示装置分野で低価格化が進んでおり、表示装置に使用される表示駆動制御用ＬＳＩの価格にも影響を与えている。しかし、その一方で、表示駆動制御用ＬＳＩの微細化によりリーク電流などが増大し、テスタでの評価や出荷検査の項目が増えて、テスト時間が長くなっている。この影響で表示駆動制御用ＬＳＩの原価に占めるテストコストが高くなり、テスト時間の短縮が求められている。

そこで、テスト回路を備える表示駆動制御用ＬＳＩが種々提案されている（特許文献１〜４参照）。図６を参照して、特許文献１に記載の従来のテスト回路の構成について説明する。図６は、特許文献１に記載のテスト回路の構成を示す図である。テスト回路であるＡＳＩＣ２０は、セレクタ回路２１、ＲＡＭ２２、内部ロジック回路２３、Ｄ／Ａ変換回路２４、アナログスイッチ２５を備えている。アナログスイッチ２５は、アナログテスト信号と内部信号との切り替えを行う切り替え回路である。

ＡＳＩＣ２０は、テスト時には、ＡＳＩＣ２０の外部入力ピン及び外部出力ピンを介して外部のテスタ（図示省略）に接続される。外部のテスタからＲＡＭ２２のテストに用いるテストパターンとディジタルテスト信号が入力され、Ｄ／Ａ変換回路２４を通してアナログテスト信号が出力される。

ＡＳＩＣ２０の通常動作時には、セレクタ回路２１は、ＲＡＭ２２のデータ入力ピンＤＩｎ〜ＤＩ０に、内部ロジック回路２３の内部信号を転送する。一方、テスト時には、セレクタ回路２１は、ＡＳＩＣ２０の外部入力ピンから入力されたディジタルテスト信号を転送する。このセレクタ回路２１は、通常は内部信号を選択し、セレクト信号が入力されるとディジタル信号を選択する。セレクト信号は、例えば、ＡＳＩＣ２０の外部入力ピンを介して外部のテスタから直接供給される。

Ｄ／Ａ変換回路２４は、ＲＡＭ２２のデータ出力ピンＤＯｎ〜ＤＯ０から出力され、ディジタル信号の入力ピンＢｎ〜Ｂ０に入力されたディジタルテスト信号をアナログテスト信号に変換し、アナログ信号の出力ピンＡＯＵＴより出力する。ＲＡＭ２２でのテスト信号は、"１"か"０"の二値信号よりなる。Ｄ／Ａ変換回路２４によりアナログ変換されたテスト信号は、多値信号よりなるテスト信号となる。

アナログスイッチ２５は、ＡＳＩＣ２０の通常動作時にはＡＳＩＣ２０の例えば１本の外部出力ピンに、内部ロジック回路２３から出力された内部信号を転送する。一方、テスト時には、アナログスイッチ２５は、Ｄ／Ａ変換回路２４から出力されたアナログテスト信号を転送する。アナログスイッチ２５は、通常は内部信号を選択し、セレクタ回路２１に入力されるセレクト信号によりアナログテスト信号を選択するようになっている。

ＲＡＭ２２は、ＡＳＩＣ２０の通常動作時には、そのデータ出力ピンＤＯｎ〜ＤＯ０から内部ロジック回路２３に内部信号を出力する。ＲＡＭ２２において、Ａｍ〜Ａ０はアドレス信号の入力ピン、ＷＥはライトイネーブル信号の入力ピン、およびＣＥはチップイネーブル信号の入力ピンである。なお、ＡＳＩＣ２０の通常動作時には、ＲＡＭ２２は、そのデータ出力ピンＤＯｎ〜ＤＯ０から内部ロジック回路２３に内部信号を出力する。

次に、上記構成のＡＳＩＣ２０のテスト時の動作について説明する。ＡＳＩＣ２０の外部入力ピンおよび外部出力ピンは、外部のテスタに接続される。そして、ＲＡＭ２２のテスト時には、外部のテスタからＲＡＭ２２単体の入力テストパターンよりなるディジタルテスト信号が出力される。そのテスト信号は、ＡＳＩＣ２０の、テスト信号のビット数に対応する数の外部入力ピンを介してＡＳＩＣ２０に入力される。ＡＳＩＣ２０に入力されたディジタルテスト信号は、セレクタ回路２１を介してＲＡＭ２２に転送される。その際セレクタ回路２１は、セレクト信号により内部信号ではなく、テスト信号を選択するようになっている。

ＲＡＭ２２に転送されたディジタルテスト信号は、ＲＡＭ２２のアドレス信号（図示省略）により指定されたアドレスに一旦書き込まれた後、読み出され、Ｄ／Ａ変換回路２４へ転送される。そして、ディジタルテスト信号は、Ｄ／Ａ変換回路２４によりアナログテスト信号に変換される。その後、アナログテスト信号はアナログスイッチ２５へ転送される。アナログスイッチ２５は、セレクト信号により内部信号ではなく、テスト信号を選択して、ＡＳＩＣ２０の例えば１本の外部出力ピンに供給するようになっている。外部のテスタは、ＡＳＩＣ２０から出力されたアナログテスト信号と期待値とを比較し、それによってＲＡＭ２２の良否が判定される。

ＲＡＭ２２のテスト時に、ＲＡＭ２２より二値信号のディジタルテスト信号が出力される。その出力されたテスト信号がＤ／Ａ変換回路２４により多値信号のアナログテスト信号に変換される。そのアナログ変換されたテスト信号がアナログスイッチ２５により内部信号と切り替えられてＡＳＩＣ２０の外部出力ピンより出力される。このため、ＲＡＭ２２のテスト信号を外部のテスタに出力するための外部出力ピンは、例えば１本で足り、少ない外部出力ピン数でもって外部のテスタと接続することができる。
特開２０００−１４７０５７号公報 特開２０００−１９４８０号公報 特開２００４−１２６４３５号公報 特開２００４−３２５９７８号公報

図６に示す従来例では、１本の外部出力ピンに対して、二値信号のディジタルテスト信号を多値信号のアナログテスト信号に変換するために、新たにＤ／Ａ変換回路を設けたり、内部信号とアナログテスト信号を切替えるアナログスイッチを設ける必要がある。このため、チップ面積が大幅に増加してしまう。外部にテスタに接続してテストを開始する際には、内蔵するＤ／Ａ変換回路の特性（例えば、分解能や直線性など）を評価することが一般的である。

また、内部信号に切替えてＤ／Ａ変換回路にデータを送り、Ｄ／Ａ変換回路が出力値を出した時点でテストを行うという一連の工程を複数回繰り返す必要がある。このため、テスト時間が長くなってしまうという問題がある。

本発明の一態様に係る表示駆動回路は、複数のドライバ回路と、前記複数のドライバ回路を制御するための制御回路と、外部から入力される映像入力信号と、前記制御回路の内部動作信号のいずれか一方を選択して、前記複数のドライバ回路のそれぞれに供給するための第１のセレクタとを備えるものである。このように、セレクタを付加するのみの簡易な回路構成で、制御回路の内部動作信号をドライバ回路から取り出すことができ、容易にテストを実行することができる。また、コストの増大及びチップ面積の増加を抑制することができる。

本発明の他の態様に係る表示駆動回路のテスト方法は、複数のドライバ回路と、前記複数のドライバ回路を制御するための制御回路とを備える表示駆動回路のテスト方法であって、通常動作時は、セレクタを介して前記複数のドライバ回路のそれぞれに外部から入力される映像入力信号を供給し、テストモード時は、前記セレクタを介して前記複数のドライバ回路のそれぞれに前記制御回路の内部動作信号を切り替えて供給する。これにより、制御回路の内部動作信号をドライバ回路から取り出すことができ、容易にテストを実行することができる。

本発明によれば、容易にテストを行うことができ、コストの増大及びチップ面積の増加を抑制することができる表示駆動回路及びテスト方法を提供することができる。

実施の形態１．
図１、図２を参照して、本発明の実施の形態１に係る液晶表示駆動制御用ＬＳＩのテスト回路について説明する。図１は、本実施の形態に係るテスト回路を有する液晶表示駆動制御用ＬＳＩの構成を示す図である。図２は、本実施の形態に係る液晶表示駆動制御用ＬＳＩに用いられるドライバ回路の一例を示す図である。本実施の形態に係る液晶表示駆動制御用ＬＳＩは、映像入力信号に応じた階調電圧を出力する通常動作期間と、テストモード期間とを有する。

図１に示すように、本実施の形態に係る液晶表示駆動制御用ＬＳＩは、映像入力信号端子１、テスト信号端子２、クロック信号端子３、水平同期信号端子４、スタート信号端子５、ドライバ回路６−１〜６−ｚ、階調電圧生成回路７、ドライバ出力端子８−１〜８−ｚ、第１のセレクタ１３、シフトレジスタ１４、表示制御論理回路１５、内部データバス配線１７、内部ダンプ信号配線１８、階調電圧配線１９を有している。

映像入力信号端子１は第１のセレクタ１３に接続されている。映像入力信号端子１からは映像入力信号が第１のセレクタ１３に入力される。テスト信号端子２は、第１のセレクタ１３と表示制御論理回路１５とに接続されている。テスト信号端子２からはテスト信号が、第１のセレクタ１３と表示制御論理回路１５とに入力される。テスト信号は、液晶表示駆動制御用ＬＳＩをテストモードに設定するための信号である。本実施の形態では、テスト信号がＨｉｇｈの期間をテストモード期間とし、テスト信号がＬｏｗ期間を通常動作期間とする。

クロック信号端子３は、シフトレジスタ１４と、表示制御論理回路１５とに接続されている。クロック信号端子３からはクロック信号が、表示制御論理回路１５とシフトレジスタ１４とに入力される。水平同期信号端子４は、表示制御論理回路１５、ドライバ回路６−１〜６−ｚにそれぞれ接続されている。水平同期信号端子４からは水平同期信号が、表示制御論理回路１５、ドライバ回路６−１〜６−ｚに入力される。

スタート信号端子５は、表示制御論理回路１５に接続されている。スタート信号端子５からスタート信号が、表示制御論理回路１５に入力される。表示制御論理回路１５からはスタートパルス信号が出力され、シフトレジスタ１４に入力される。スタートパルス信号は、シフトレジスタ１４のシフト動作の起動をかける信号である。

本実施の形態に係るシフトレジスタ１４は、表示制御論理回路１５からのスタートパルス信号がデータとなり、クロック信号によりサンプリング信号ＳＰ１からサンプリング信号ＳＰｚまで順次パルスを出力する動作を行う。シフトレジスタ１４からのサンプリング信号ＳＰ１〜ＳＰｚがそれぞれドライバ回路６−１〜６−ｚに入力される。

階調電圧生成回路７は、階調電圧Ｖ１からＶ２^ｎの２^ｎ個の電圧値を出力する。ドライバ回路６−１から６−ｚには、それぞれ階調電圧生成回路７の２^ｎ個の階調電圧配線１９が接続され、階調電圧が供給されている。また、ドライバ回路６−１から６−ｚには、内部データバス配線１７が接続されている。ドライバ回路６−１、・・・、６−ｚの出力は、ドライバ出力端子８−１、・・・、８−ｚにそれぞれ接続されている。なお、ドライバ回路６−１〜６−ｚのそれぞれの構成については後に詳述する。

第１のセレクタ１３は、テストモード時の内部ダンプ信号と、通常動作時の映像入力信号とを切替えて出力する。なお、内部ダンプ信号は、表示制御論理回路１５の内部論理回路の内部動作信号である。第１のセレクタ１３の一方の入力端子には、映像入力信号端子１が接続され、ｎビット幅の映像入力信号が入力される。また、第１のセレクタ１３の他方の入力端子には、内部ダンプ信号配線１８が接続され、ｎビット幅の内部ダンプ信号が入力される。第１のセレクタ１３の出力端子は、内部データバス配線１７に接続されている。

すなわち、第１のセレクタ１３は、テストモード期間か通常動作期間かに応じて、ｎビット幅の映像入力信号、ｎビット幅の内部ダンプ信号のいずれかをドライバ回路６−１〜６−ｚに出力する。つまり、内部データバス配線１７で伝送される信号は、通常動作時は映像入力信号であるが、テストモード時は内部ダンプ信号に切り替わる。

また、図２に示すように、ドライバ回路６−１〜６−ｚは、それぞれ、駆動回路９、階調選択スイッチ１０、ｎビット幅の第１のｎビットラッチ１１、ｎビット幅の第２のｎビットラッチ１２を有している。

第１のｎビットラッチ１１には、内部データバス配線１７からのｎビット幅のデータが入力される。すなわち、第１のｎビットラッチ１１には、通常動作期間中はｎビット幅の映像入力信号が入力され、テストモード期間中はｎビット幅の内部ダンプ信号が入力される。また、第１のｎビットラッチ１１には、シフトレジスタ１４から、データをラッチするクロックとしてサンプリング信号ＳＰ１〜ＳＰｚがそれぞれ入力される。

第１のｎビットラッチ１１の出力側には第２のｎビットラッチ１２が設けられている。第２のｎビットラッチ１２には、第１のｎビットラッチ１１からの出力が入力される。また、第２のｎビットラッチ１２には、水平同期信号端子４からの水平同期信号がクロックとして入力される。水平同期信号が立ち上がると、ドライバ回路６−１から６−ｚの第１のｎビットラッチ１１に保持されたデータが一括して、第２のｎビットラッチ１２に出力される。

第２のｎビットラッチ１２の出力側には、階調選択スイッチ１０が設けられている。第２のｎビットラッチ１２からの出力と、階調電圧生成回路７からの２^ｎ個の階調電圧とが、階調選択スイッチ１０に入力される。階調選択スイッチ１０の出力は、駆動回路９に入力され、駆動回路９の出力がドライバ出力端子８−１〜８−ｚに出力される。

ここで、図３、図４を参照して、本実施の形態に係る液晶表示駆動制御用ＬＳＩの動作について説明する。図３は、本実施の形態に係る液晶表示駆動制御用ＬＳＩのテスト回路の動作を説明するためのタイミングチャートである。図４は、本実施の形態に係る液晶表示駆動制御用ＬＳＩのテスト回路の動作を説明するためのフローチャートである。

まず、液晶表示駆動制御用ＬＳＩをテストモードに設定する（図４、Ｓ１）。図３に示すように、テスト信号をｔ０のタイミングでＨｉｇｈとする。本実施の形態においては、テスト信号がＨｉｇｈの期間が、テストモード期間である。テストモード期間中は、映像入力信号端子１のｎビット幅の映像入力信号は、Ｌｏｗに固定となる。一方、テスト信号がＬｏｗ期間は、通常動作期間である。通常動作期間中は、入力される映像入力信号に応じた階調電圧が各ドライバ回路６−１〜６−ｚから出力される。

ｔ１のタイミングで、スタート信号端子５のスタート信号はＨｉｇｈとなる。スタートパルス信号は、ｔ１の後のｔ２のタイミングでＨｉｇｈとなり、その後クロック信号の立下りのｔ４のタイミングで、Ｌｏｗとなる。スタートパルス信号は、表示制御論理回路１５からシフトレジスタ１４に出力され、シフト動作が開始される。

本実施の形態に係るシフトレジスタ１４は、表示制御論理回路１５からのスタートパルス信号がデータとなり、クロック信号によりサンプリング信号ＳＰ１からサンプリング信号ＳＰｚまで順次パルスを出力する動作を行う。

表示制御論理回路１５からの内部ダンプ信号は、クロック信号の立ち下がりに同期して"０９９"、"１００"、"１０１"・・・のデータに変化する信号である。内部データバス配線１７で伝送される信号は、通常動作時は映像入力信号であるが、テストモード時はテスト信号のｔ０のタイミングで内部ダンプ信号に切り替わる。従って、テスト信号がＨｉｇｈの間、第１のセレクタ１３から内部データバス配線１７に内部ダンプ信号が出力される。

そして、内部ダンプ信号の取り込みを行う（図４、Ｓ２）。内部ダンプ信号の取り込みとは、図１の内部データバス配線１７のデータをドライバ回路６−１〜６−ｚに保持することであり、図３のドライバ回路６−１〜６−ｚの第２のｎビットラッチ出力の波形が取り込まれたデータの波形である。具体的には、サンプリング信号ＳＰ１は、ｔ３のタイミングで立ち上がり、ｔ５のタイミングで立ち下がる。サンプリング信号ＳＰ１が立ち下がるｔ５のタイミングで、ｎビット幅の内部ダンプ信号が、ドライバ回路６−１の第１のｎビットラッチ１１に保持される。

その後、全内部ダンプ信号の取り込みが終了したか否かを判定する（図４、Ｓ３）。全内部ダンプ信号の取り込みが終了していない場合（図４、Ｓ３ＮＯ）、再度、内部ダンプ信号の取り込みが行われる（図４、Ｓ２）。サンプリング信号ＳＰ１での内部ダンプ信号取り込み後、サンプリング信号ＳＰ２での内部ダンプ信号の取り込みが開始される。具体的には、サンプリング信号ＳＰ２は、ｔ５のタイミングで立ち上がり、ｔ７のタイミングで立ち下がる。サンプリング信号ＳＰ２が立ち下がるｔ７のタイミングで、ｎビット幅の内部ダンプ信号が、ドライバ回路６−２の第１のｎビットラッチ１１に保持される。

このような動作を、サンプリング信号ＳＰｚまで繰り返すことによって、ドライバ回路６−１から６−ｚまでの全ての第１のｎビットラッチ１１にｎビット幅の内部ダンプ信号が保持される。全内部ダンプ信号の取り込みが終了すると（図４、Ｓ３ＹＥＳ）、その後、各ドライバ出力端子８−１〜８−ｚへ出力され、出力電圧値の測定を行う（図４、Ｓ４）具体的には、水平同期信号がｔｘのタイミングで立ち上がり、ドライバ回路６−１から６−ｚの第１のｎビットラッチ１１に保持されたデータが一括して、第２のｎビットラッチ１２に出力される。

階調電圧生成回路７からは、図３に示す階調電圧Ｖ１からＶ２^ｎの２^ｎ個の電圧値が出力される。階調電圧Ｖ１はＨｉｇｈを示し、Ｖ２^ｎはＬｏｗを表す。なお、階調電圧とは、液晶表示駆動制御用ＬＳＩにおける液晶表示装置の輝度を表す電圧値である。階調電圧生成回路７からの２^ｎ個の階調電圧が、階調選択スイッチ１０に入力される。階調選択スイッチ１０は、第２のｎビットラッチ１２からの出力に応じた階調電圧Ｖｏを選択する。そして、選択された階調電圧Ｖｏは、駆動回路９からドライバ出力端子８−１〜８−ｚを通して出力される。

その後、測定した出力電圧値と、あらかじめ設定しておいた基準値の上限、下限とを比較して判定を行う（図４Ｓ５）。そして、測定した出力電圧値が、基準値の上限、下限の範囲外であれば（図４Ｓ５ＮＯ）、不良フラグを立てる（Ｓ６）。一方、測定した出力電圧値が、基準値の上限、下限の範囲内であれば、テストを終了する。

以上説明したように、液晶表示駆動制御用ＬＳＩの表示制御論理回路の内部ダンプ信号をドライバ出力端子８−１〜８−ｚに接続されたドライバ回路６−１〜６−ｚから外部に取り出すため、テスト時に内部ダンプ信号と、通常動作時にドライバ回路６−１〜６−ｚから出力される映像入力信号とを切替える第１のセレクタ１３を付加しただけの回路構成でテスト回路を実現できる。

また、もともと表示データの階調数（例えば、２５６階調（８ｂｉｔ）や１０２４階調（１０ｂｉｔ））に応じた階調選択回路が内蔵されている複数のドライバ回路６−１〜６−ｚに順次内部ダンプ信号をラッチし、全てのラッチが完了した後にあるタイミングでデータ出力を行う一括してテストをすることにより、本発明では１回の判定回数で済む。

従来例では、ＲＡＭに蓄積された内部信号をディジタルテスト信号として、ＲＡＭから読み出しながら、テストを必要な回数繰り返し行っていた。このため、良否判定を行う工程をテスト回数分行う必要があり、判定回数が多く、テスト時間が長くなってしまうという問題があった。しかしながら、本発明では、１回の判定回数で済むことになり、テスト時間を短くすることができる。

実施の形態２．
図５を参照して、本発明の実施の形態２に係る液晶表示駆動制御用ＬＳＩのテスト回路について説明する。図５は、本実施の形態に係るテスト回路を有する液晶表示駆動制御用ＬＳＩの構成を示す図である。本実施の形態では、実施の形態１の構成にさらに、表示制御論理回路１５の内部ダンプ信号を取り出すための第２のセレクタ１６を追加している。なお、図５において図１と同一の構成要素には同一の符号を付し、説明を省略する。

第２のセレクタ１６の入力は、表示制御論理回路１５に接続されており、その出力は、第１のセレクタ１３の入力側に接続されている。本実施の形態では、例えば、ｎビット幅の内部データバス配線１７に対して、表示制御論理回路１５の内部ダンプ信号をｍビット幅とすると、２ｎ＝ｍという関係が成り立つものとする。表示制御論理回路１５は、第１のｎビット幅の内部ダンプ信号１と、第２のｎビット幅の内部ダンプ信号２とを第２のセレクタ１６に出力する。

また、表示制御論理回路１５から出力されるセレクタ信号は、第２のセレクタ１６に入力される。このセレクト信号がＨｉｇｈのときは第１のｎビット幅の内部ダンプ信号１が内部ダンプ信号配線１８に出力され、Ｌｏｗのときは第２の内部ダンプ信号２が内部ダンプ信号配線１８に出力する。

このように、第２のセレクタ１６を追加することにより、取り出すことができる内部ダンプ信号の数を増やすことができる。このため、表示制御論理回路１５内の複数の内部論理回路中の内部ダンプ信号でテストを行うことができ、各内部論理回路の観測性を高くすることができる。

以上説明したように、本発明によれば、表示駆動制御用ＬＳＩに第１のセレクタ１３を追加するのみで、テスト回路を実現することができる。また、複数のドライバ回路を一括してテストを行うことができるため、テスト時間を短縮することができる。さらに、第２のセレクタ１６を追加することにより、内部論理回路に対する観測性を高くすることができる。

実施の形態１に係るテスト回路を有する液晶表示駆動制御用ＬＳＩの構成を示す図である。 実施の形態１に係る液晶表示駆動制御用ＬＳＩに用いられるドライバ回路の構成を示す図である。 実施の形態１に係るテスト回路を有する液晶表示駆動制御用ＬＳＩの動作を説明するためのタイミングチャートである。 実施の形態１に係るテスト回路を有する液晶表示駆動制御用ＬＳＩの動作を説明するためのフローチャートである。 実施の形態２に係るテスト回路を有する液晶表示駆動制御用ＬＳＩの構成を示す図である。 従来のテスト回路の構成を示す図である。

符号の説明

１ 映像入力信号端子
２ テスト信号端子
３ クロック信号端子
４ 水平同期信号端子
５ スタート信号端子
６−１〜６−Ｚ ドライバ回路
７ 階調電圧生成回路
８−１〜８−Ｚ ドライバ出力端子
９ 駆動回路
１０ 階調選択スイッチ
１１ 第１のｎビットラッチ
１２ 第２のｎビットラッチ
１３ 第１のセレクタ
１４ シフトレジスタ
１５ 表示制御論理回路
１６ 第２のセレクタ
１７ 内部データバス配線
１８ 内部ダンプ信号配線
１９ 階調電圧配線

Claims (7)

1. 複数のドライバ回路と、
   前記複数のドライバ回路を制御するための制御回路と、
   外部から入力される映像入力信号と、前記制御回路の内部動作信号のいずれか一方を選択して、前記複数のドライバ回路のそれぞれに供給するための第１のセレクタと、
   を備える表示駆動回路。
2. 前記セレクタは、通常動作時は、前記複数のドライバ回路のそれぞれに前記映像入力信号を供給し、テストモード時は、前記複数のドライバ回路のそれぞれに前記制御回路からの内部信号を供給する請求項１に記載の表示駆動回路。
3. 前記複数のドライバ回路は、それぞれラッチ回路を備え、
   テストモード時において、前記複数のドライバ回路のラッチ回路はそれぞれ、前記内部動作信号を順次保持して、一括して出力する請求項１又は２に記載の表示駆動回路。
4. 前記内部動作信号の一部を前記セレクタに出力するための第２セレクタをさらに備える請求項１〜３のいずれか１項に記載の表示駆動回路。
5. 複数のドライバ回路と、前記複数のドライバ回路を制御するための制御回路とを備える表示駆動回路のテスト方法であって、
   通常動作時は、セレクタを介して前記複数のドライバ回路のそれぞれに外部から入力される映像入力信号を供給し、テストモード時は、前記セレクタを介して前記複数のドライバ回路のそれぞれに前記制御回路の内部動作信号を切り替えて供給するテスト方法。
6. テストモード時において、前記複数のドライバ回路にそれぞれ設けられたラッチ回路に、前記内部動作信号を順次保持して、一括して出力する請求項５に記載のテスト方法。
7. 前記内部動作信号の一部を前記セレクタに出力する請求項５又は６に記載のテスト方法。

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