JP2010078490A - Semiconductor device - Google Patents
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Abstract
Description
半導体装置に関し、特に、異なる電源制御が行われる回路ブロック群の間に設けられる信号分離回路部を具備した半導体装置に関する。 The present invention relates to a semiconductor device, and more particularly, to a semiconductor device including a signal separation circuit unit provided between circuit block groups in which different power supply controls are performed.
近年、半導体装置の省電力化のために、チップ上の回路ブロック群を複数のグループに分け、グループごとに電源のオンオフ制御を行うことが知られている（たとえば、特許文献１参照。）。 In recent years, it has been known to divide a circuit block group on a chip into a plurality of groups and perform power on / off control for each group in order to save power in a semiconductor device (see, for example, Patent Document 1).
このような異なる電源制御が行われるグループ間には、電源がオフの回路ブロックから電源がオンの回路ブロックに不定な信号が伝達されることを防止するために、信号分離回路部（以下アイソレータという）が設けられる。 In order to prevent an indefinite signal from being transmitted from a circuit block that is powered off to a circuit block that is powered on between groups where such different power control is performed, a signal separation circuit unit (hereinafter referred to as an isolator) is used. ) Is provided.
図３は、従来のアイソレータの一例の回路を示す図である。
回路ブロック７０，７１，７２，７３と、回路ブロック８０，８１，８２，８３がそれぞれ同一の電源のオンオフ制御が行われるグループである。
FIG. 3 is a diagram showing a circuit of an example of a conventional isolator.
The circuit blocks 70, 71, 72, and 73 and the
回路ブロック７０〜７３と、回路ブロック８０〜８３の間には、アイソレータ９０，９１，９２，９３が設けられている。
アイソレータ９０〜９３は、回路ブロック７０〜７３の電源がオフで、回路ブロック８０〜８３の電源がオンの場合に、各回路ブロック８０〜８３へ固定値を入力する。
The
図３の例では、アイソレータ９０，９２は、ＡＮＤ回路であり、アイソレータ９１，９３は、一方の入力端子にインバータ回路を接続したＯＲ回路としている。
アイソレータ９０のＡＮＤ回路の一方の入力端子には、回路ブロック７０からの出力信号が入力され、アイソレータ９２のＡＮＤ回路の一方の入力端子には、回路ブロック７２からの出力信号が入力される。これらのＡＮＤ回路の他方の入力端子には、分離信号が入力される。アイソレータ９０のＡＮＤ回路の出力信号は、回路ブロック８０に入力され、アイソレータ９２のＡＮＤ回路の出力信号は、回路ブロック８２に入力される。
In the example of FIG. 3, the
The output signal from the
また、アイソレータ９３のＯＲ回路の一方の入力端子には、回路ブロック７１からの出力信号が入力され、アイソレータ９３のＯＲ回路の一方の入力端子には、回路ブロック７３からの出力信号が入力される。これらのＯＲ回路の他方の入力端子には、インバータ回路を介して分離信号が入力される。アイソレータ９１のＯＲ回路の出力信号は、回路ブロック８１に入力され、アイソレータ９３のＯＲ回路の出力信号は、回路ブロック８３に入力される。
The output signal from the
このようなアイソレータ９０〜９３では、回路ブロック７０〜７３の電源がオフで、回路ブロック８０〜８３の電源がオンの場合、“０”の分離信号を入力して、各回路ブロック８０〜８３へ固定値を出力する。
In
図３のような回路構成のアイソレータ９０〜９３の場合、回路ブロック７０〜７３からの不定な信号にかかわらず、回路ブロック８０，８２への入力を“０”に固定し、回路ブロック８１，８３の入力を“１”に固定する。
In the case of the
ところで、回路ブロック７０〜７３と回路ブロック８０〜８３の分離時に“０”とする分離信号が、“１”に固定してしまう故障（１縮退故障）が発生した場合などには、回路ブロック８０〜８３へ正しい固定値を入力できなくなってしまう。
By the way, when a failure (1 stuck-at failure) occurs in which the separation signal that is set to “0” when separating the
そのため、半導体装置の試験時に、分離信号やアイソレータ９０〜９３の出力信号を検査して、回路ブロック８０〜８３への入力が正しい値に固定できているかを検査する必要がある。
Therefore, when testing the semiconductor device, it is necessary to inspect the separation signals and the output signals of the
なお、縮退故障を検出する手法としては、余分の外部端子を設けずに、トライステート出力バッファの縮退故障検出を行う手法が知られている（たとえば、特許文献２参照。）。
アイソレータの故障検出を行う場合、各アイソレータの出力信号が入力される回路ブロック群によって出力信号が変化してしまい、正しく観測できない場合がある。そのため、アイソレータの入力端子や、各アイソレータの出力端子を外部端子に接続して、各アイソレータへ入力する分離信号や各アイソレータから出力される出力信号を観測する必要がある。 When detecting a failure of an isolator, the output signal may vary depending on the circuit block group to which the output signal of each isolator is input, and may not be observed correctly. Therefore, it is necessary to connect the input terminal of the isolator and the output terminal of each isolator to an external terminal and observe the separation signal input to each isolator and the output signal output from each isolator.
もしくは、アイソレータの分離信号が入力される入力端子と、各アイソレータの出力端子とに、観測用のフリップフロップを接続して、これらの信号を観測する必要がある。
そのため、外部端子のピン数の増加や、回路規模の増大につながるという問題があった。
Alternatively, it is necessary to observe these signals by connecting an observation flip-flop to the input terminal to which the isolation signal of the isolator is input and the output terminal of each isolator.
For this reason, there are problems that the number of pins of the external terminal is increased and the circuit scale is increased.
上記の点を鑑みて、本発明者は、簡単な回路でアイソレータにおける故障を検出できる半導体装置を提供することを目的とする。 In view of the above points, the present inventor aims to provide a semiconductor device capable of detecting a failure in an isolator with a simple circuit.
上記目的を達成するために、以下のような半導体装置が提供される。この半導体装置は、異なる電源制御が行われる第１の回路ブロック群と第２の回路ブロック群と、前記第１の回路ブロック群と前記第２の回路ブロック群の各回路ブロック間に接続され、前記第１の回路ブロック群と前記第２の回路ブロック群とを分離する旨の分離信号が入力された場合、前記第２の回路ブロック群の前記各回路ブロックへ固定値を出力する複数段の信号分離回路部と、を有し、各段の前記信号分離回路部は、前記分離信号または自身の出力信号が正常な信号か否かを検出して、正常の場合には前記分離信号を後段に出力し、異常の場合には故障が発生した旨を示す故障判定信号を後段に出力し、前段から当該故障判定信号が入力された場合、自身の前記出力信号にかかわらず、当該故障判定信号を後段に出力する。 In order to achieve the above object, the following semiconductor device is provided. This semiconductor device is connected between each circuit block of the first circuit block group and the second circuit block group, and the first circuit block group and the second circuit block group, which are subjected to different power control, When a separation signal for separating the first circuit block group and the second circuit block group is input, a plurality of stages for outputting a fixed value to each circuit block of the second circuit block group A signal separation circuit unit, and the signal separation circuit unit at each stage detects whether the separation signal or its own output signal is a normal signal, and if the signal is normal, In the case of abnormality, a failure determination signal indicating that a failure has occurred is output to the subsequent stage, and when the failure determination signal is input from the previous stage, the failure determination signal regardless of the output signal of itself Is output to the subsequent stage.
簡単な回路で、異なる電源制御が行われる第１の回路ブロック群と第２の回路ブロック群とを分離する信号分離回路部の故障を検出できる。 With a simple circuit, it is possible to detect a failure in the signal separation circuit unit that separates the first circuit block group and the second circuit block group in which different power supply controls are performed.
以下、本実施の形態を図面を参照して詳細に説明する。
図１は、第１の実施の形態の半導体装置の構成を示す図である。
第１の実施の形態の半導体装置１０ａは、電源制御回路１１により、異なる電源制御が行われる回路ブロック群１２，１３を有している。図１の例では、各回路ブロック群１２，１３は、４つの回路ブロック１２−１，１２−２，１２−３，１２−４、回路ブロック１３−１，１３−２，１３−３，１３−４を有している。
Hereinafter, the present embodiment will be described in detail with reference to the drawings.
FIG. 1 is a diagram illustrating a configuration of the semiconductor device according to the first embodiment.
The
回路ブロック１２−１〜１２−４と、回路ブロック１３−１〜１３−４の間には、アイソレータ１４−１，１４−２，１４−３，１４−４が接続されている。
なお、アイソレータ１４−１〜１４−４は、４つに限定されず、回路ブロック１２−１〜１２−４と、回路ブロック１３−１〜１３−４の数に応じて複数設けられる。
Isolators 14-1, 14-2, 14-3, and 14-4 are connected between the circuit blocks 12-1 to 12-4 and the circuit blocks 13-1 to 13-4.
The number of isolators 14-1 to 14-4 is not limited to four, and a plurality of isolators are provided according to the number of circuit blocks 12-1 to 12-4 and circuit blocks 13-1 to 13-4.
アイソレータ１４−１〜１４−４には、回路ブロック１２−１〜１２−４の電源がオフで、回路ブロック１３−１〜１３−４の電源がオンの場合に、信号分離制御回路１５ａから回路ブロック群１２，１３を分離する旨の分離信号が入力される。これにより、アイソレータ１４−１〜１４−４は、回路ブロック１２−１〜１２−４の出力信号にかかわらず、回路ブロック１３−１〜１３−４へ固定値を出力する。
The isolators 14-1 to 14-4 include circuits from the signal
また、アイソレータ１４−１〜１４−４は故障を検出する機能を有し、各段のアイソレータ１４−１〜１４−３は、後段のアイソレータ１４−２〜１４−４に故障判定信号を出力する。この故障判定信号は、正常時は分離信号と同じ論理値であり、後段のアイソレータ１４−２〜１４−４では、分離信号として機能する。故障発生時には、分離信号とは反対の論理レベルの信号となる。最後段のアイソレータ１４−４から出力された故障判定信号は、クロック信号ＣＫ（たとえば、内部クロック信号）に応じてフリップフロップ１６に取り込まれ、外部端子ＯＵＴから出力される。
Further, the isolators 14-1 to 14-4 have a function of detecting a failure, and the isolators 14-1 to 14-3 at each stage output a failure determination signal to the subsequent isolators 14-2 to 14-4. . The failure determination signal has the same logical value as that of the separation signal when normal, and functions as a separation signal in the subsequent isolators 14-2 to 14-4. When a failure occurs, the signal has a logic level opposite to that of the isolation signal. The failure determination signal output from the last isolator 14-4 is taken into the flip-
第１の実施の形態の半導体装置１０ａでは、信号分離制御回路１５ａから出力される分離信号が“０”のとき、回路ブロック群１２，１３を分離する。
この場合、アイソレータ１４−１〜１４−４は、たとえば、以下のように構成される。
In the
In this case, the isolators 14-1 to 14-4 are configured as follows, for example.
初段のアイソレータ１４−１は、回路ブロック群１２，１３を分離する際、正常の場合、固定値として“０”を出力する回路である。アイソレータ１４−１は、一方の入力端子に回路ブロック１２−１からの出力信号を入力し、他方の入力端子に分離信号を入力するＡＮＤ回路２０を有している。また、分離信号を一方の入力端子に入力し、他方の入力端子にＡＮＤ回路２０の出力信号を入力するＯＲ回路２１を有している。ＡＮＤ回路２０の出力信号がアイソレータ１４−１の出力となり、回路ブロック１３−１に入力される。また、ＯＲ回路２１の出力信号が、後段のアイソレータ１４−２に入力される。
The first-stage isolator 14-1 is a circuit that outputs “0” as a fixed value in the normal state when the
アイソレータ１４−２は、回路ブロック群１２，１３を分離する際、正常の場合、固定値として“１”を出力する回路である。アイソレータ１４−２は、一方の入力端子に回路ブロック１２−２からの出力信号を入力し、他方の入力端子に、インバータ２２を介して前段のアイソレータ１４−１のＯＲ回路２１の出力信号を入力するＯＲ回路２３を有している。また、一方の入力端子に、前段のアイソレータ１４−１のＯＲ回路２１の出力信号を入力し、他方の入力端子に、ＯＲ回路２３の出力信号を、インバータ２４を介して入力するＯＲ回路２５を有している。ＯＲ回路２３の出力信号がアイソレータ１４−２の出力となり、回路ブロック１３−２に入力される。また、ＯＲ回路２５の出力信号が、後段のアイソレータ１４−３に入力される。
The isolator 14-2 is a circuit that outputs “1” as a fixed value in the normal state when the
アイソレータ１４−３は、回路ブロック群１２，１３を分離する際に、正常の場合、固定値として“０”を出力する回路である。アイソレータ１４−３は、一方の入力端子に回路ブロック１２−３からの出力信号を入力し、他方の入力端子に、前段のアイソレータ１４−２のＯＲ回路２５の出力信号を入力するＡＮＤ回路２６を有している。また、一方の入力端子に、前段のアイソレータ１４−２のＯＲ回路２５の出力信号を入力し、他方の入力端子に、ＡＮＤ回路２６の出力信号を入力するＯＲ回路２７を有している。ＡＮＤ回路２６の出力信号がアイソレータ１４−３の出力となり、回路ブロック１３−３に入力される。また、ＯＲ回路２７の出力信号が、後段のアイソレータ１４−４に入力される。
The isolator 14-3 is a circuit that outputs “0” as a fixed value in the normal state when the
最後段のアイソレータ１４−４は、回路ブロック群１２，１３を分離する際に、正常の場合、固定値として“１”を出力する回路である。アイソレータ１４−４は、一方の入力端子に回路ブロック１２−４からの出力信号を入力し、他方の入力端子に、インバータ２８を介して前段のアイソレータ１４−３のＯＲ回路２７の出力信号を入力するＯＲ回路２９を有している。また、一方の入力端子に、前段のアイソレータ１４−３のＯＲ回路２７の出力信号を入力し、他方の入力端子に、ＯＲ回路２９の出力信号を、インバータ３０を介して入力するＯＲ回路３１を有している。ＯＲ回路２９の出力信号がアイソレータ１４−４の出力となり、回路ブロック１３−４に入力される。また、ＯＲ回路３１の出力信号が、故障判定信号として出力される。
The last isolator 14-4 is a circuit that outputs “1” as a fixed value in the normal state when the
なお、回路ブロック群１２，１３を分離する際、固定値を“０”とするアイソレータ１４−１，１４−３を配置するか、“１”とするアイソレータ１４−２，１４−４を配置するかは、回路ブロック群１３の回路ブロック１３−１〜１３−４の要求にしたがって決定される。
When the
以下、第１の半導体装置１０ａの動作を説明する。
電源制御回路１１によって、回路ブロック群１２の電源がオフ、回路ブロック群１３の電源がオンで、回路ブロック群１２，１３を分離する必要がある場合、信号分離制御回路１５ａは、分離信号を“０”とする。正常の場合、アイソレータ１４−１は、ＡＮＤ回路２０の出力信号が常に“０”となるため、固定値“０”を回路ブロック１３−１に出力する。
Hereinafter, the operation of the
When the power
このとき、アイソレータ１４−１のＯＲ回路２１の出力信号は、分離信号と同じ“０”であるので、後段のアイソレータ１４−２でも分離信号として機能する。すなわち、アイソレータ１４−２では、ＯＲ回路２３の出力信号が常に“１”となり、固定値“１”を回路ブロック１３−２に出力する。また、アイソレータ１４−２のＯＲ回路２５も分離信号と同じ“０”を後段に出力する。
At this time, since the output signal of the
これにより、アイソレータ１４−３は、ＡＮＤ回路２６の出力信号が常に“０”となるため、固定値“０”を回路ブロック１３−３に出力する。同様にアイソレータ１４−３のＯＲ回路２７も分離信号と同じ“０”を後段に出力する。
Thereby, since the output signal of the AND
アイソレータ１４−４は、ＯＲ回路２９の出力信号が常に“１”となり、固定値“１”を回路ブロック１３−４に出力する。アイソレータ１４−４のＯＲ回路３１は、分離信号と同じ“０”を故障判定信号として出力する。
In the isolator 14-4, the output signal of the
フリップフロップ１６は、クロック信号ＣＫに同期して故障判定信号を取り込み、外部端子ＯＵＴから、アイソレータ１４−１〜１４−４は正常に機能している旨を示す故障判定結果“０”を出力する。
The flip-
以上のように固定値や分離信号が正常の場合には、後段のアイソレータ１４−２〜１４−４に出力される出力信号（故障判定信号）は、分離信号と同じ“０”となり、アイソレータ１４−２〜１４−４においても分離信号として機能する。 As described above, when the fixed value and the separation signal are normal, the output signal (failure determination signal) output to the subsequent isolators 14-2 to 14-4 becomes “0”, which is the same as the separation signal, and the isolator 14 It also functions as a separation signal in −2 to 14-4.
次に、たとえば、分離信号に異常が生じ、アイソレータ１４−１のＡＮＤ回路２０の一方の入力端子が“１”に固定されてしまっている場合（１縮退故障）についての半導体装置１０ａの動作を説明する。
Next, for example, the operation of the
このとき、アイソレータ１４−１のＯＲ回路２１は、ＡＮＤ回路２０の出力信号にかかわらず、故障が発生したことを示す故障判定信号“１”を出力する。これにより、後段のアイソレータ１４−２〜１４−４においても、ＯＲ回路２５，２７，３１の出力は、ＯＲ回路２３、ＡＮＤ回路２６、ＯＲ回路２９の出力信号にかかわらず、“１”を出力する。
At this time, the
したがって、故障判定信号として“１”がフリップフロップ１６に取り込まれ、外部端子ＯＵＴからは、故障が発生したことを示す“１”が出力される。
上記では、アイソレータ１４−１にて分離信号の異常を検出された場合について説明したが、後段のアイソレータ１４−２〜１４−４にて検出された場合でも同様である。たとえば、アイソレータ１４−２のインバータ２２の入力端子が“１”に固定されてしまった場合、ＯＲ回路２５の出力は、ＯＲ回路２３の出力信号にかかわらず“１”となる。そして、後段のアイソレータ１４−３，１４−４のＯＲ回路２７，３１からも“１”が出力され、故障が発生したことが検出される。
Accordingly, “1” is taken into the flip-
In the above description, the case where the isolation signal abnormality is detected by the isolator 14-1 has been described, but the same applies to the case where detection is performed by the subsequent isolators 14-2 to 14-4. For example, when the input terminal of the
次に、分離信号は正常だが、アイソレータ１４−１〜１４−４から出力される固定値に異常がある場合についての半導体装置１０ａの動作を説明する。たとえば、アイソレータ１４−２のＯＲ回路２３の出力端子が“０”に固定される故障が発生した場合（０縮退故障）、インバータ２４で反転されて、ＯＲ回路２５の一方の入力端子は“１”で固定される。これによって、ＯＲ回路２５は故障が発生したことを示す故障判定信号“１”を出力する。後段のアイソレータ１４−３のＯＲ回路２７は、ＡＮＤ回路２６の出力信号にかかわらず故障判定信号“１”を出力し、最後段のアイソレータ１４−４のＯＲ回路３１も同様に、故障判定信号“１”を出力する。これによって、故障が検出される。
Next, the operation of the
たとえば、アイソレータ１４−３のＡＮＤ回路２６の出力端子が“１”に固定される故障が発生した場合も同様に、ＯＲ回路２７の一方の入力端子が“１”で固定されるので、ＯＲ回路２７は、故障が発生したことを示す故障判定信号“１”を出力する。これにより、後段のアイソレータ１４−４でもＯＲ回路３１から故障判定信号“１”が出力され、故障が検出される。
For example, when a failure occurs in which the output terminal of the AND
このように、第１の実施の形態の半導体装置１０ａでは、分離信号またはアイソレータ１４−１〜１４−４から出力される固定値に異常がある場合に、簡単に検出できる。また、アイソレータ１４−１〜１４−４のいずれか１つでも故障が発生した場合、故障判定信号が“１”となり、故障を検出できるようにしたので、観測用のフリップフロップ１６が１つで済む。これにより、小面積の簡単な回路で故障を検出することができる。
Thus, in the
なお、電源制御回路１１によって、回路ブロック群１２，１３を両方電源オンの状態とした場合、信号分離制御回路１５ａは、分離信号を“１”とする。このとき、アイソレータ１４−１〜１４−４はスルーとなり、回路ブロック１２−１〜１２−４の出力信号が、回路ブロック１３−１〜１３−４に入力される。この場合も、分離信号が“０”で固定される故障を検出することができる。分離信号が“０”の場合、アイソレータ１４−１〜１４−４のＯＲ回路２１，２５，２７，３１の両方の入力端子には、“０”が入力されるため、最後段のアイソレータ１４−４からは、“０”の故障判定信号が出力される。これによって、スルー状態の場合の分離信号の異常を検出することができる。
When the
次に、第２の実施の形態の半導体装置を説明する。
図２は、第２の実施の形態の半導体装置の構成を示す図である。
第１の実施の形態の半導体装置１０ａと同様の構成要素については同一符号とする。
Next, a semiconductor device according to a second embodiment will be described.
FIG. 2 is a diagram illustrating a configuration of the semiconductor device according to the second embodiment.
The same components as those of the
第２の実施の形態の半導体装置１０ｂは、信号分離制御回路１５ｂから出力される分離信号が“１”の場合に、異なる電源制御が行われる回路ブロック群１２，１３を分離する。
The
図２の例では、第１の実施の形態の半導体装置１０ａと同様に、回路ブロック群１２，１３を分離する際に、回路ブロック１３−１，１３−３に“０”、回路ブロック１３−２，１３−４に“１”の固定値を入力する。
In the example of FIG. 2, when the
分離信号が“１”の場合に、上記の固定値を出力するアイソレータ１４−５，１４−６，１４−７，１４−８は以下のような構成である。
初段のアイソレータ１４−５は、一方の入力端子に回路ブロック１２−１からの出力信号を入力し、他方の入力端子にインバータ４０を介して分離信号を入力するＡＮＤ回路４１を有している。また、分離信号を一方の入力端子に入力し、他方の入力端子にインバータ４２を介してＡＮＤ回路４１の出力信号を入力するＡＮＤ回路４３を有している。ＡＮＤ回路４１の出力信号がアイソレータ１４−５の出力となり、回路ブロック１３−１に入力される。また、ＯＲ回路４３の出力信号が、後段のアイソレータ１４−６に入力される。
When the separation signal is “1”, the isolators 14-5, 14-6, 14-7, and 14-8 that output the above fixed values have the following configurations.
The first-stage isolator 14-5 has an AND circuit 41 that inputs an output signal from the circuit block 12-1 to one input terminal and inputs a separation signal to the other input terminal via an
アイソレータ１４−６は、一方の入力端子に回路ブロック１２−２からの出力信号を入力し、他方の入力端子に、前段のアイソレータ１４−５のＡＮＤ回路の出力信号を入力するＯＲ回路４４を有している。また、一方の入力端子に、前段のアイソレータ１４−５のＡＮＤ回路４３の出力信号を入力し、他方の入力端子に、ＯＲ回路４４の出力信号を入力するＡＮＤ回路４５を有している。ＯＲ回路４４の出力信号がアイソレータ１４−６の出力となり、回路ブロック１３−２に入力される。また、ＡＮＤ回路４５の出力信号が、後段のアイソレータ１４−７に入力される。
The isolator 14-6 has an
アイソレータ１４−７は、一方の入力端子に回路ブロック１２−３からの出力信号を入力し、他方の入力端子に、インバータ４６を介して前段のアイソレータ１４−６のＯＲ回路４５の出力信号を入力するＡＮＤ回路４７を有している。また、一方の入力端子に、前段のアイソレータ１４−６のＡＮＤ回路４５の出力信号を入力し、他方の入力端子に、インバータ４８を介してＡＮＤ回路４７の出力信号を入力するＡＮＤ回路４９を有している。ＡＮＤ回路４７の出力信号がアイソレータ１４−７の出力となり、回路ブロック１３−３に入力される。また、ＡＮＤ回路４９の出力信号が、後段のアイソレータ１４−８に入力される。
The isolator 14-7 inputs the output signal from the circuit block 12-3 to one input terminal, and inputs the output signal of the
最後段のアイソレータ１４−８は、一方の入力端子に回路ブロック１２−４からの出力信号を入力し、他方の入力端子に、前段のアイソレータ１４−７のＡＮＤ回路４９の出力信号を入力するＯＲ回路５０を有している。また、一方の入力端子に、前段のアイソレータ１４−７のＡＮＤ回路４９の出力信号を入力し、他方の入力端子に、ＯＲ回路５０の出力信号を入力するＡＮＤ回路５１を有している。ＯＲ回路５０の出力信号がアイソレータ１４−８の出力となり、回路ブロック１３−４に入力される。また、ＡＮＤ回路５１の出力信号が、故障判定信号として出力される。
The final-stage isolator 14-8 inputs an output signal from the circuit block 12-4 to one input terminal, and inputs the output signal of the AND
以下、第２の半導体装置１０ｂの動作を説明する。
電源制御回路１１によって、回路ブロック群１２の電源がオフ、回路ブロック群１３の電源がオンで、回路ブロック群１２，１３を分離する必要がある場合、信号分離制御回路１５ｂは、分離信号を“１”とする。正常の場合、アイソレータ１４−５は、ＡＮＤ回路４１の出力信号が常に“０”となるため、固定値“０”を回路ブロック１３−１に出力する。
Hereinafter, the operation of the
When the power
このとき、アイソレータ１４−５のＡＮＤ回路４３の出力信号は、分離信号と同じ“１”であるので、後段のアイソレータ１４−６でも分離信号として機能する。すなわち、アイソレータ１４−６では、ＯＲ回路４４の出力信号が常に“１”となり、固定値“１”を回路ブロック１３−２に出力する。また、アイソレータ１４−６のＡＮＤ回路４５も分離信号と同じ“１”を後段に出力する。
At this time, since the output signal of the AND
これにより、アイソレータ１４−７は、ＡＮＤ回路４７の出力信号が常に“０”となるため、固定値“０”を回路ブロック１３−３に出力する。また、同様にアイソレータ１４−７のＡＮＤ回路４９も分離信号と同じ“１”を後段に出力する。
Accordingly, the isolator 14-7 outputs a fixed value “0” to the circuit block 13-3 because the output signal of the AND
アイソレータ１４−８は、ＯＲ回路５０の出力信号が常に“１”となり、固定値“１”を回路ブロック１３−４に出力する。アイソレータ１４−８のＡＮＤ回路５１は、分離信号と同じ“１”を故障判定信号として出力する。
In the isolator 14-8, the output signal of the
フリップフロップ１６は、クロック信号ＣＫに同期して故障判定信号を取り込み、外部端子ＯＵＴから、アイソレータ１４−５〜１４−８は正常に機能している旨を示す故障判定結果“１”を出力する。
The flip-
以上のように固定値や分離信号が正常の場合には、後段のアイソレータ１４−６〜１４−８に出力される出力信号（故障判定信号）は、分離信号と同じ論理値“１”となり、アイソレータ１４−６〜１４−８においても分離信号として機能する。 As described above, when the fixed value or the separation signal is normal, the output signal (failure determination signal) output to the subsequent isolators 14-6 to 14-8 has the same logical value “1” as the separation signal, The isolators 14-6 to 14-8 also function as separation signals.
次に、たとえば、分離信号に異常が生じ、アイソレータ１４−５のインバータ４０の入力端子が“０”に固定されてしまっている場合（０縮退故障）についての半導体装置１０ｂの動作を説明する。
Next, for example, the operation of the
このとき、アイソレータ１４−５のＡＮＤ回路４３は、ＡＮＤ回路４１の出力信号にかかわらず、故障が発生したことを示す故障判定信号“０”を出力する。これにより、後段のアイソレータ１４−６〜１４−８においても、ＡＮＤ回路４５，４９，５１の出力は、ＯＲ回路４４、ＡＮＤ回路４７、ＯＲ回路５０の出力信号にかかわらず、“０”を出力する。
At this time, the AND
したがって、外部端子ＯＵＴからは、故障が発生したことを示す“０”が出力される。
アイソレータ１４−６〜１４−８にて分離信号の異常を検出された場合についても同様である。
Therefore, “0” indicating that a failure has occurred is output from the external terminal OUT.
The same applies to the case where an abnormality of the separation signal is detected by the isolators 14-6 to 14-8.
次に、分離信号は正常だが、アイソレータ１４−５〜１４−８から出力される固定値に異常がある場合についての半導体装置１０ｂの動作を説明する。たとえば、アイソレータ１４−６のＯＲ回路４４の出力端子が“０”に固定される故障が発生した場合（０縮退故障）、ＡＮＤ回路４５の一方の入力端子は“０”で固定される。これによって、ＡＮＤ回路４５は故障が発生したことを示す故障判定信号“０”を出力する。後段のアイソレータ１４−７のＡＮＤ回路４９は、ＡＮＤ回路４７の出力信号にかかわらず故障判定信号“０”を出力し、最後段のアイソレータ１４−８のＡＮＤ回路５１も同様に、故障判定信号“０”を出力する。これによって、故障が検出される。
Next, the operation of the
アイソレータ１４−５，１４−７，１４−８の固定値が異常の場合にも同様に、最後段のアイソレータ１４−８から故障判定信号“０”が出力され、故障が検出される。
このように、分離信号が“１”のときに回路ブロック群１２，１３を分離させる第２の実施の形態の半導体装置１０ｂでも、第１の実施の形態の半導体装置１０ａと同様の効果を得ることができる。
Similarly, when the fixed values of the isolators 14-5, 14-7, and 14-8 are abnormal, the failure determination signal “0” is output from the last isolator 14-8, and the failure is detected.
As described above, the
なお、電源制御回路１１によって、回路ブロック群１２，１３を電源オンの状態とした場合、信号分離制御回路１５ｂは、分離信号を“０”とする。このとき、アイソレータ１４−５〜１４−８はスルーとなり、回路ブロック１２−１〜１２−４の出力信号が、回路ブロック１３−１〜１３−４に入力される。
When the
ところで、以上説明した第１及び第２の実施の形態の半導体装置１０ａ，１０ｂでは、観測用のフリップフロップ１６を用いたが、最後段のアイソレータ１４−４，１４−８からの故障判定信号を直接外部端子ＯＵＴから出力し、外部で観測可能なようにしてもよい。１つの外部端子ＯＵＴで、故障が発生したか否かが検出可能であり、端子数の増加を招かない。
By the way, in the
また、分離信号を出力する信号分離制御回路１５ａ，１５ｂは、たとえば、回路ブロック群１２に属し、電源オフ時に“０”または“１”のいずれかを出力する回路としてもよい。たとえば、電源オフ時に“０”を出力する場合には、第１の実施の形態の半導体装置１０ａのようなアイソレータ１４−１〜１４−４を用いる。また、電源オフ時に“１”を出力する場合には、第２の実施の形態の半導体装置１０ｂのようなアイソレータ１４−５〜１４−８を用いる。
The signal
ただし、回路ブロック群１２，１３とは独自に電源をオンオフできる信号分離制御回路１５ａ，１５ｂを用いることで、回路ブロック群１２の電源がオフの状態でも分離信号を可変することができる。そして、“０”、“１”両方の分離信号を、たとえば、試験時に、ＡＴＰＧ（Automatic Test Pattern Generator）で発生できる。
However, by using the signal
また、分離信号を外部端子から入力するようにしてもよい。
以上、複数の実施の形態に基づき、本件の半導体装置について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。
Further, the separation signal may be input from an external terminal.
As mentioned above, although the semiconductor device of this case has been described based on a plurality of embodiments, these are merely examples and are not limited to the above description.
１０ａ 半導体装置
１１ 電源制御回路
１２，１３ 回路ブロック群
１２−１〜１２−４，１３−１〜１３−４ 回路ブロック
１４−１〜１４−４ アイソレータ
１５ａ 信号分離制御回路
１６ フリップフロップ
２０，２６ ＡＮＤ回路
２１，２３，２５，２７，２９，３１ ＯＲ回路
２２，２４，２８，３０ インバータ
DESCRIPTION OF
Claims (5)
前記第１の回路ブロック群と前記第２の回路ブロック群の各回路ブロック間に接続され、前記第１の回路ブロック群と前記第２の回路ブロック群とを分離する旨の分離信号が入力された場合、前記第２の回路ブロック群の前記各回路ブロックへ固定値を出力する複数段の信号分離回路部と、を有し、
各段の前記信号分離回路部は、前記分離信号または自身の出力信号が正常な信号か否かを検出して、正常の場合には前記分離信号を後段に出力し、異常の場合には故障が発生した旨を示す故障判定信号を後段に出力し、前段から当該故障判定信号が入力された場合、自身の前記出力信号にかかわらず、当該故障判定信号を後段に出力することを特徴とする半導体装置。 A first circuit block group and a second circuit block group in which different power supply control is performed;
A separation signal connected to each circuit block of the first circuit block group and the second circuit block group is input to separate the first circuit block group and the second circuit block group. A plurality of stages of signal separation circuit units for outputting a fixed value to each circuit block of the second circuit block group,
The signal separation circuit unit at each stage detects whether the separation signal or its own output signal is a normal signal, and outputs the separation signal to the subsequent stage when it is normal, and malfunctions when it is abnormal A failure determination signal indicating that a failure has occurred is output to the subsequent stage, and when the failure determination signal is input from the previous stage, the failure determination signal is output to the subsequent stage regardless of the output signal of itself. Semiconductor device.
前記信号分離制御回路は、前記第１の回路ブロック群または前記第２の回路ブロック群とは異なる電源制御が行われることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。 A signal separation control circuit for outputting the separation signal;
5. The semiconductor device according to claim 1, wherein the signal separation control circuit performs power supply control different from that of the first circuit block group or the second circuit block group. 6. .
Priority Applications (1)
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| JP2019518935A (en) * | 2016-11-25 | 2019-07-04 | エルジー・ケム・リミテッド | Insulation element diagnostic system in BMS |
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