JP2010062532A - 低減されたｓｅｃｃｏ欠陥密度を有するセミコンダクタ・オン・インシュレータ基板を製造する方法。 - Google Patents

Abstract

【課題】本発明は、セミコンダクタ・オン・インシュレータ基板を製造する方法に関する。
【解決手段】特に、シリコン・オン・インシュレータ基板は、ソース基板、好ましくは単結晶ソース基板を備えるステップと、原子種を注入することによって、ソース基板の内部に所定の分割領域を備えるステップと、好ましくは結合することによって、ソース基板をハンドル基板に取り付けるステップと、所定の分割領域でソース基板の残余をソース・ハンドル化合物から分離して、それによってソース基板の素子層をハンドル基板上に移動するステップと、素子層を薄層化するステップとを備える。１００defects／ｃｍ²未満の低減されたＳＥＣＣＯ欠陥密度を有するセミコンダクタ・オン・インシュレータ基板を獲得するために、注入することは、２．３×１０¹⁶atoms／ｃｍ²未満の分量で実行され、薄層化するステップは、９２５℃未満の温度で酸化するステップを含む。
【選択図】図２Ｂ

Description

本発明はセミコンダクタ・オン・インシュレータ（ＳｅＯＩ）基板を製造する方法に関し、より詳細には、ソース基板を提供するステップと、ソース基板の内部に所定の分割領域を備えるステップと、好ましくは結合することによって、ソース基板をハンドル基板に取り付けるステップと、所定の分割領域でソース基板の残余をソース・ハンドル化合物から分離して、それによってソース基板の素子層をハンドル基板上に移動するステップと、素子層を薄層化するステップとを備えるシリコン・オン・インシュレータ（ＳＯＩ）基板を製造する方法に関する。

言及したシリコン・オン・インシュレータ基板などのそのようなセミコンダクタ・オン・インシュレータ基板は、ある量の様々な欠陥、例えば結晶欠陥、点欠陥、金属汚染などを示す。ある特定のタイプの欠陥は、ＳＥＣＣＯ欠陥と呼ばれる。過去に、その数が典型的なＳＯＩ応用、例えば論理回路などのために十分に少ないとき、これらの欠陥は、重大とみなされなかった。しかしながら、例えばメモリデバイス、ＳｅＯＩ基板などのＳＯＩ技術のために挙がってくる新たな応用は、１００defects／ｃｍ²未満のＳＥＣＣＯ欠陥レベルを備える必要がある一方で、今まで、この値は約五倍高い要因であった。

図１は、ＳＯＩ構造内のＳＥＣＣＯ欠陥を判定する標準的なプロセスを示し、非特許文献１に説明される。

ＳＥＣＣＯ欠陥の集中は、ＳＥＣＣＯタイプの溶液によってそれらを表示することによって判定することができ、その構成は上述した文献から周知である。

例えば厚さ２０００Åを有する素子層３と、シリコンウエハ７上で、例えば厚さ４０００Åを有する酸化シリコン層５とを備えるＳＯＩ基板１から開始する、ＳＥＣＣＯタイプの溶液によって欠陥を表示する標準的な技術は、数十秒間、例えば素子層３から１０００−２０００Åのシリコンをエッチングするために、及び酸化シリコン層５上に開く欠陥９の位置に応じて穴１１までの素材内の結晶欠陥９でこの素子層３をより素早く選択的にエッチングするために、ＳＥＣＣＯタイプの溶液内に、数十秒間、例えば１０秒から２５秒の間、基板を浸すことから成る段階Ａを備える。

段階Ａの期間は除去される厚さに依存し、全てのＳＥＣＣＯ欠陥を特定することができるようでなければならない。経験則から言えば、素子層の厚さの少なくとも半分が除去されるが、より厚い層に関して、これは例えば、１０００から２０００Åの間の厚さを有する素子層として考えても、３００又は５００Åを残すようなより多いものであろう。一方で、非常に薄い素子層に関して（８００Å又は５００Å未満）、ＳＥＣＣＯ欠陥が前に暴露されるため、すなわち、その厚さをエッチングして除去する前にもかかわらず、ＳＥＣＣＯ欠陥が素子層に侵入するので、その厚さの半分未満を除去するのに十分であろう。

段階Ｂは、誘電体層５内に穴を拡大することによって、前の段階において作られた穴１１をエッチングするためにフッ化水素酸の溶液内に基板１を浸すことから成る。

この処理の後、残存している穴１１が十分に大きくなり、その結果、顕微鏡下で計測することができる。ある残存している素子層３の厚さで、欠陥密度は安定化し、この厚さから開始して、元々の層における全ての欠陥が可視化されたことを示す上限値に達することは明らかである。標準的なセミコンダクタ・オン・インシュレータ基板の場合において、安定化は、残存している素子層３の厚さが５００Å付近又は最新では３００Å付近で達成される。実際、ＳＥＣＣＯ欠陥領域内の素子層３は、ＳＥＣＣＯ欠陥のない領域内の普通の素子層の約２倍早くエッチングすることは明らかである。

米国特許出願公開第２００５／０２０８３２２号明細書 米国特許出願公開第２００５／００２６３２６号明細書

L.F.Giles, A.Nejim, P.L.F.Hemment, Vacuum 43, 297(1992)又は同著者によるMaterial Chemistry and physics 35(1993) 129-133

特許文献１は欠陥の除去を扱うセミコンダクタ・オン・インシュレータ基板を製造する方法を開示する。提案されたプロセスは、ＳｍａｒｔＣｕｔ（商標）タイプのプロセスであり、それは半導体素子層をソース基板からハンドル基板上に移動して欠陥の数を減らす追加のステップを備える。これらの追加のステップは、除去される素子層の部分を酸化物に変換する犠牲的な酸化段階を備え、研磨段階に続く。このステップを用いて、表面領域の欠陥を除去することができる。しかしながら、研磨段階は更なる欠陥を生じ、その後、半導体素子層の表面部分を酸化する第２の犠牲的な酸化段階によって除去され、酸化部分を除去する。この方法を用いて、約５００defects／ｃｍ²の欠陥の範囲内のＳＥＣＣＯ欠陥を達成することができる。しかしながら、この方法は、追加のプロセスステップが必要であり、さらに、１００defects／ｃｍ²未満の欠陥レベルを達成することができないことに不利である。

研磨ステップを含まない他のＳＯＩ製造プロセスが提案された。特許文献２は高頻度の粗度（high frequency roughness）を最小化する温度処理を提案し、その結果、化学機械研磨が必要なくなった。このタイプのプロセスは、特に、「安定化酸化アニーリング（stabilization oxidation anneal）」として周知のシリコン酸化物の層によって保護されている素子層を有するシリコン・オン・インシュレータ基板の高温アニーリングを含む。しかしながら、このタイプの長くて高温のアニーリングは、例えば滑り線のような他のタイプの欠陥を発生する可能性がある。さらに、これらの種類のアニーリングステップは、高温を維持することができる加熱炉を必要とし、それは一般的に比較的高価で、汚染の観点から制御することが難しい。

これらの周知のプロセスは、いまだに１００defects／ｃｍ²より良いＳＥＣＣＯ欠陥密度をもたらさず、１０００Å未満の素子層に関して、説明された方法は満足な結果をもたらさない。それらから開始して、この発明の目的は、１００defects／ｃｍ²未満のＳＥＣＣＯ欠陥密度が利用可能であり、比較的薄い素子層に適用することができるセミコンダクタ・オン・インシュレータウエハ製造方法を提供することである。

本目的は、請求項１にかかる方法を用いて達成される。従って、本方法は、ソース基板を提供するステップと、ソース基板の内部の所定の分割領域を備えるステップと、好ましくは結合することによって、ソース基板をハンドル基板に取り付けるステップと、所定の分割領域でソース基板の残余をソース・ハンドル化合物から分離して、それによってソース基板の素子層をハンドル基板上に移動するステップと、素子層を薄層化するステップとを備える。本方法は、２．３×１０¹⁶atoms／ｃｍ²未満の分量で原子種を注入することによって所定の分割領域を備え、薄層化するステップは９２５℃未満、例えば８５０℃及び９２５℃の間、優先的には８５０℃及び８７５℃の間の温度で実行される。

プロセスパラメータの各々の一つは、以前から個別に周知であったが、特に１０００Å未満の最後の素子層の厚さに関して、１００defects／ｃｍ²未満又は５０defects／ｃｍ²未満のＳＥＣＣＯ欠陥において驚くほど大きな低減をもたらすプロセスパラメータの特別の組み合わせであることは明らかである。

特許請求の範囲化された温度条件において、スループット（throughput）及びＳＥＣＣＯ欠陥密度の間で良いバランスを達成することができる。更なるＳＥＣＣＯ欠陥密度の低減に興味がある場合、好ましい温度範囲は９００℃未満で、より詳細には８５０℃未満である。

好ましくは、本方法は、薄層化するステップの前及び／又は後に熱処理するステップを備えることができる。さらにより好ましくは、少なくとも３０秒間の高速熱アニーリング（ＲＴＡ）ステップとすることができ、特に３０秒から９０秒の間であり、より詳細には少なくとも１２００℃で４５秒から７５秒の間であり、特に約１２５０℃である。そのような高速熱アニーリングステップは、表面粗度の低減をもたらすだけでなく、ＳＥＣＣＯ欠陥に関する相乗効果が上記で言及したプロセスパラメータと組み合わせて観察されるということがさらに観察され、その結果、ＳＥＣＣＯ欠陥の数をさらにより低減することができる。

変形によると、熱処理するステップは、１０００−１２００℃の温度範囲で少なくとも１０分の炉アニーリングとすることができる。そのような熱処理するステップを用いて、表面粗度を低減することができるだけでなく、さらに、ＳＥＣＣＯ欠陥密度を最適化することもできる。

有利には、熱処理するステップは、非酸化雰囲気下、特にアルゴン下で実行することができる。この雰囲気下では、表面粗度及びＳＥＣＣＯ欠陥の更なる最適化が観察される。

有利な実施形態によると、熱処理するステップは、２回又は３回以上の連続的な高速熱処理するステップを含むことができる。より良いアニーリングの結果は、一つの長い駆動と比べ、複数の短いＲＴＡ稼動を実行することによって得られる。

有利には、所定の分割領域は、１．４×１０¹⁶atoms／ｃｍ²又はそれ未満の分量でヘリウムイオン及び水素イオンを用いることによって達成され、より詳細には、各々、１．２×１０¹⁶atoms／ｃｍ²から１．４×１０¹⁶atoms／ｃｍ²の範囲内であり、もしくは０．９×１０¹⁶atoms／ｃｍ²又はそれ未満であり、より詳細には０．７×１０¹⁶から０．９×１０¹⁶atoms／ｃｍ²で達成されることができる。特に、２つの異なるタイプのイオンの組み合わせは、ＳＥＣＣＯ欠陥を低減する役割を果たす。

好ましい実施形態によると、注入することは、ヘリウムに関して４９ｋｅＶ又はそれ未満のエネルギーで実行することができる。イオン、特にヘリウムイオンのエネルギーを４９ｋｅＶ又はそれ未満に減らすことは、ＳＥＣＣＯ欠陥密度の更なる低減を明らかにした。

好ましくは薄層化するステップは、少なくとも第１及び第２の薄層化するステップを含むことができる。薄層化するステップを２以上の区分のステップに分割することは、熱酸化及びデスオキシデーション（des-oxidation）による薄層化の場合、一回だけの薄層化するステップを有するものと比べてＳＥＣＣＯ欠陥の量に関してよりよい結果を示す。高速熱アニーリング（ＲＴＡ）ステップが両方の薄層化するステップの間で実行されたとき、この結果をさらにより改善することができる。

好ましくは、熱処理は、各々、第１及び第２の薄層化するステップの後に実行することができる。また、表面粗度の値が最適化されるだけでなく、同時に、薄層化するステップと熱処理するステップとを組み合わせることによってＳＥＣＣＯ欠陥を低減することができる。

好ましくは、薄層化するステップは、素子層を酸化するステップを含むことができる。このコンテキストにおける薄層化するステップは、酸化により、移動された素子層の一部を消費することによってこのように達成される。最新のプロセスにおいて、除去するステップは、酸化された領域を適当なプロセス、例えばエッチングで除去するように実行される。

好ましくは、素子層の厚さの低減量は、第１の薄層化するステップに関するよりも第２の薄層化するステップに関する方を大きくすることができる。そうすることによって、特に高速熱アニーリングステップが両方の薄層化するステップの間で実行されたときに、ＳＥＣＣＯ欠陥密度がさらに低減することは明らかである。

変形によると、薄層化するステップは、少なくとも１回のウェットエッチング、ドライエッチング及びＨＣｌ及びＨの下でのエッチングによって達成することができる。ウェットエッチングは典型的に室温で実行される一方で、ドライエッチング及びＨＣｌ及びＨの下でのエッチングは９２５℃未満、例えば９００℃及び９２５℃の間の温度で実行される。ここで、本プロセスはこのように、むしろ低い温度で実行することができる。

好ましくは、素子層は、１０００Å又は薄層化するステップの後より薄い厚さを有することができる。すでに上記で説明したように、従来技術のプロセスは、１０００Åの薄い又は薄層化された素子層に関して十分に低いＳＥＣＣＯ欠陥密度をもたらさず、一方で異なるプロセスパラメータの有利な組み合わせは、１０００Å以下の非常に薄い素子層において低減したＳＥＣＣＯ欠陥ももたらす。

本発明の目的はまた、特に、上記で説明された方法の一つによって製造されるシリコン・オン・インシュレータウエハを用いて達成される。

本発明は、添付の図面に関連してより詳細に説明されるであろう。
ＳＥＣＣＯ欠陥を判定する周知のプロセスを示す図である。 低減されたＳＥＣＣＯ欠陥密度を有するセミコンダクタ・オン・インシュレータ基板を製造する本発明の方法の一実施形態を示す図である。 低減されたＳＥＣＣＯ欠陥密度を有するセミコンダクタ・オン・インシュレータ基板を製造する本発明の方法の一実施形態を示す図である。 低減されたＳＥＣＣＯ欠陥密度を有するセミコンダクタ・オン・インシュレータ基板を製造する本発明の方法の一実施形態を示す図である。 低減されたＳＥＣＣＯ欠陥密度を有するセミコンダクタ・オン・インシュレータ基板を製造する本発明の方法の一実施形態を示す図である。 低減されたＳＥＣＣＯ欠陥密度を有するセミコンダクタ・オン・インシュレータ基板を製造する本発明の方法の一実施形態を示す図である。 低減されたＳＥＣＣＯ欠陥密度を有するセミコンダクタ・オン・インシュレータ基板を製造する本発明の方法の一実施形態を示す図である。 低減されたＳＥＣＣＯ欠陥密度を有するセミコンダクタ・オン・インシュレータ基板を製造する本発明の方法の一実施形態を示す図である。 低減されたＳＥＣＣＯ欠陥密度を有するセミコンダクタ・オン・インシュレータ基板を製造する本発明の方法の一実施形態を示す図である。

図２Ａはソース基板２１、ここではシリコンウエハ、例えば３００ｍｍのシリコンウエハを図示し、そのシリコンウエハは、シリコン基盤２３と、シリコン酸化物層２５を備える。シリコン酸化層２３は、純粋なシリコン酸化物であるが、堆積された又は人為的に成長されたシリコン酸化物層もしくは任意の他の適当な誘電体層とすることもできる。

本発明によると、原子種は、ここではヘリウムイオン及び水素イオンの混合物であり、２．３×１０¹⁶atoms／ｃｍ²を超えない分量で注入される。本発明の有利な変形によると、ヘリウムイオンは１．４×１０¹⁶atoms／ｃｍ²の分量で注入され、水素イオンは０．９×１０¹⁶atoms／ｃｍ²の分量で注入される。イオンのエネルギーは、この実施形態によると、ヘリウムに関しては４９ｋｅＶであり、水素に関しては３２ｋｅＶである。これは、約２４５０Åの注入深さをもたらす。イオンの注入は、図２Ｂにおける一連の矢印によって示され、ソース基板２１の内部の所定の分割領域２７の形成をもたらす。ここで、シリコン基盤２３の内部は基本的にソース基板２１の主面に平行である。

次に、図２Ｃに図示された、ソース基板２１が、好ましくは酸化物層２３を介して、この例において誘電体層を有する又は有しない３００ｍｍものシリコンウエハのハンドル基板２９と結合することによって取り付けられ、ソース−ハンドル化合物を形成する。シリコンウエハの代わりに、任意の他の適当なハンドル基板２９を用いることができる。

熱エネルギー又は力学的エネルギーを供給することによって、所定の分割領域２７（図２Ｃ）がさらに弱まり、ハンドル基板１９上へ誘電体層２３とともに、図２Ｄに図示されるように、順々にソース基板２１の残余３１の完全な分離及び素子層３３の移動をもたらす。移動された層は、約２４５０Åの厚さを有しており、中間ウエハ生成物に相当する。製造プロセスの薄膜化するステップ後に、最後の素子層はより薄くなり、例えば１０００もしくは８００Å又はそれ未満である。

本発明による、次のプロセスのステップは、犠牲的な酸化から成る。犠牲的な酸化は、９２５℃未満の温度で実行され、特に８５０℃から９２５℃で、より詳細には８５０℃から８７５℃である。このステップの目的は、素子層３３の移動されたシリコンの一部を酸化シリコン層３５に変換することによって素子層の厚さを低減することである。したがって、そうすることによって、移動された素子層３７のシリコン部分が薄くなる（図２Ｅを参照）。典型的に、素子層３３の８００Åは、このステップの間に変換される。スループットが二次的な役割を果たす場合において、９００℃未満で、特に８５０℃未満でそのプロセスを実行することさえ可能である。

犠牲的な酸化の代わりに又は加えて、ＨＣｌ及びＨ雰囲気化でエッチングするステップを実行して、素子層を部分的に除去することも可能である。

次に、高速熱アニーリングステップが実行され、粗度を低減する役割を果たす。この実施形態によると、高速熱アニーリングステップは少なくとも１２００℃の温度で実行され、特に少なくとも３０秒間で約１２５０℃であり、好ましくは３０−９０秒間であり、より詳細には４５−７５秒間である。

次のステップとして、酸化層３５が、例えばＨＦ溶液を用いるエッチングのような基本的なプロセスによって除去される。これは、構造が基板２９、移動された酸化層２３及び薄層化された素子層２７を備える、図２Ｆに図示されるような状況をもたらす。

次に、第２の酸化するステップが酸化によって実行され、酸化層３９に変わるすでに薄層化された素子層３７の部分的な消耗をもたらす。その結果、残った薄層化された素子層４１は、ここで１０００Å又はそれ未満の厚さを有する。また、この参加するステップは９２５℃未満で実行される。

次に、再び、高速アニーリングステップが１２００℃で実行され、特に少なくとも３０秒間で１２５０℃であり、特に３０−９０秒間であり、より詳細には４５−７５秒間であり、好ましくはアルゴン雰囲気下及び／又はヘリウム雰囲気下及び／又は水素雰囲気下で実行される。最後に、追加の除去するステップが実行され、酸化層３９を除去し、図２Ｈに図示されるように、誘電体層２３及び基板２９上に薄層化された素子層４１を備える最終的な構造を達成する。

説明された実施形態にかかる発明の方法は、相乗効果を生じ、ＳＥＣＣＯ欠陥の重要な低減をもたらし、すなわちＳＥＣＣＯ欠陥密度が１００defects／ｃｍ²未満又は５０defect／ｃｍ²未満にすらするように、各々のプロセスのステップを最適化するという利点を有する。この最適化は、移動された層の厚さを低減するときに、低いイオン注入密度の選択及び低い酸化温度の選択をすることにより達成される。加えて、高速熱アニーリングステップの特別なプロセスパラメータも、ＳＥＣＣＯ欠陥密度の低減をもたらす。さらに、薄層化するステップを分割して２つの異なるステップにすることは、ＳＥＣＣＯ欠陥を低く保つことにさらに役立つ。プロセスパラメータの混合はさらに、１０００Å未満の素子層に、言及した低ＳＥＣＣＯ欠陥密度をもたらすことができるようにする。

発明の概念から逸脱せずに、第１の実施形態にかかる発明を以下の変形の下で実行することができる。まず第１に、各々の酸化後の１つのＲＴＡステップを実行するだけの代わりに、連続的に少なくとも２回又は３回以上のＲＴＡを実行することがさらに有益である。他の実施形態によると、熱処理するステップは、アルゴン雰囲気において、１０００−１２００℃内の温度範囲で実行される少なくとも１０分の炉アニーリングとすることもできる。更なる変形によると、薄層化するステップのような酸化を、ウェットエッチング、ドライエッチング又はＨＣｌ及びＨ下でのエッチングによって置換することができる。

この第１の実施形態又は任意の変形を単独で又は組み合わせて実行することによって、１００defects／ｃｍ²未満のＳＥＣＣＯ欠陥密度、特に５０defects／ｃｍ²未満のＳＥＣＣＯ欠陥密度が作られ、低量のＳＥＣＣＯ欠陥は、例えば３００ｍｍのウエハに基づく大きな直径の基板にさえも観察された。したがって、メモリデバイス用にこの種の基板を用いることも可能になる。

Claims (19)

1. セミコンダクタ・オン・インシュレータ基板、特にシリコン・オン・インシュレータ基板を製造する方法であって、
   ソース基板、好ましくは単結晶ソース基板を備えるステップと、
   前記ソース基板の内部に所定の分割領域を備えるステップと、
   ソース・ハンドル化合物を形成するために、好ましくは結合することによって、前記ソース基板をハンドル基板に取り付けるステップと、
   前記所定の分割領域で前記ソース基板の残余を前記ソース・ハンドル化合物から分離して、それによって前記ソース基板の素子層を前記ハンドル基板上に移動するステップと、
   前記素子層を薄層化するステップとを備え、
   前記所定の分割領域は、２．３×１０¹⁶atoms／ｃｍ²未満の分量で原子種を注入することによって備えられ、
   前記薄層化するステップは、９２５℃未満で実行され、特に８５０℃から９２５℃の間、より詳細には８５０℃から８７５℃の間で実行され、１００defects／ｃｍ²未満のＳＥＣＣＯ欠陥密度、特に５０defects／ｃｍ²未満のＳＥＣＣＯ欠陥密度が達成されることを特徴とする方法。
2. 前記薄層化するステップの前及び／又は後に熱処理するステップをさらに含むことを特徴とする請求項１に記載の方法。
3. 前記熱処理するステップは、少なくとも３０秒間、好ましくは３０−９０秒間、より詳細には４５−７５秒間、高速熱処理するステップであることを特徴とする請求項２に記載の方法。
4. 前記高速熱処理するステップは、少なくとも１２００℃、特に１２５０℃の温度で実行されることを特徴とする請求項３に記載の方法。
5. 前記熱処理するステップは、少なくとも１０秒間の炉アニーリングであることを特徴とする請求項２に記載の方法。
6. 温度は、１０００℃から１２００℃の範囲内であることを特徴とする請求項５に記載の方法。
7. 前記熱処理するステップは、非酸化雰囲気下、特にＡｒ及び／又はＨ雰囲気下で実行されることを特徴とする請求項２から６に記載の方法。
8. 前記熱処理するステップは、２回又は３回以上の連続的な高速熱処理するステップを含むことを特徴とする請求項２から７に記載の方法。
9. 前記所定の分割領域を備えることは、１．４×１０¹⁶atoms／ｃｍ²又はそれ未満、特に１．２×１０¹⁶atoms／ｃｍ²から１．４×１０¹⁶atoms／ｃｍ²の範囲内、より詳細には１．３×１０¹⁶atoms／ｃｍ²から１．４×１０¹⁶atoms／ｃｍ²の範囲内の分量でＨｅ及び／又はＨイオンを用いて達成され、もしくは０．９×１０¹⁶atoms／ｃｍ²又はそれ未満、特に０．７×１０¹⁶atoms／ｃｍ²から０．９×１０¹⁶atoms／ｃｍ²の範囲内、より詳細には０．８×１０¹⁶atoms／ｃｍ²から０．９×１０¹⁶atoms／ｃｍ²の範囲内の分量でＨｅ及び／又はＨイオンを用いて達成されることを特徴とする請求項１から８に記載の方法。
10. 前記注入することは、４９ｅＶ又はそれ未満のエネルギーで実行されることを特徴とする請求項１から９に記載の方法。
11. 前記薄層化するステップは、少なくとも第１の薄層化するステップ及び第２の薄層化するステップを含むことを特徴とする請求項１から１０に記載の方法。
12. 熱処理が、各々、前記第１の薄層化するステップの後及び前記第２の薄層化するステップの後に実行されることを特徴とする請求項１１に記載の方法。
13. 高速熱処理するステップが、前記第１の薄層化するステップ及び第２の薄層化するステップの間に実行されることを特徴とする請求項１１又は１２に記載の方法。
14. 前記素子層の厚さの低減量は、前記第１の薄層化するステップに関するよりも前記第２の薄層化するステップに関する方が大きいことを特徴とする請求項１１から１３に記載の方法。
15. 前記薄層化するステップは、前記素子層の酸化を含むことを特徴とする請求項１から４に記載の方法。
16. 前記薄層化するステップは、少なくともウェットエッチング、ドライエッチング及びＨＣｌ並びにＨの下でのエッチングのうちの１つによって達成されることを特徴とする請求項１から４に記載の方法。
17. 前記素子層は、前記薄層化するステップの後に、１０００Å未満、特に８００Å未満の厚さを有することを特徴とする請求項１から６に記載の方法。
18. 前記ソース基板及び前記ハンドル基板は、３００ｍｍの基板であることを特徴とする請求項１から７に記載の方法。
19. シリコン・オン・インシュレータウエハ、特に請求項１から８のうちの１つによって製造されたシリコン・オン・インシュレータウエハは、素子層と、絶縁層と、ハンドル基板とを備え、
    前記素子層は、１００defects／ｃｍ²未満、特に５０defects／ｃｍ²未満のＳＥＣＣＯ欠陥密度を示すことを特徴とするシリコン・オン・インシュレータウエハ。

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