JP2005079215A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】 自然酸化膜を還元除去できる低温化可能な工程を有する半導体装置の製造方法を提供する。
【解決手段】 半導体装置の製造方法は、（ａ）少なくともシリコン表面層を有する基板を準備する工程と、（ｂ）前記シリコン層の表面に厚さ０．１ｎｍ〜０．５ｎｍの自然酸化膜を形成する工程と、（ｃ）前記厚さ０．１ｎｍ〜０．５ｎｍの自然酸化膜を水素アニール処理により、還元除去する工程と、（ｄ）前記工程(ｃ）に続いて、前記シリコン表面層の表面にゲート絶縁膜を形成する工程と、を有する。
【選択図】 図３

Description

本発明は半導体装置の製造方法に関し、特に自然酸化膜の除去工程を含む半導体装置の製造方法に関する。なお、「自然酸化膜」は、化学酸化膜を含む低密度、不完全な酸化膜を指す概念とする。

半導体集積回路装置の微細化は、さらに進められている。ゲート長が９０ｎｍ以下となると、ゲート絶縁膜の厚さは１．５ｎｍ以下が要求されるようになる。シリコン基板には、大気中の酸化や化学薬剤処理、純水洗浄による酸化で低密度の自然酸化膜が形成される。自然酸化膜は、結晶性に優れた熱酸化膜と較べて、結晶性が不完全で、低密度であり、絶縁層としての特性が低い。

自然酸化膜を残したままゲート絶縁膜を形成すると、リーク電流の大きいゲート絶縁膜が形成される。リーク電流の大きいゲート絶縁膜も目的によっては有用であるが、電力消費の小さい半導体集積回路の作成には不適である。自然酸化膜は、その経歴によって膜厚が変化する。ゲート絶縁膜を形成する場合、直前の化学処理により、自然酸化膜の膜厚は変化する。極薄のゲート絶縁膜を形成する時、自然酸化膜の制御は、ゲート絶縁膜の厚さ制御、特性制御上重要である。

ＭＯＳトランジスタの飽和電流は、チャネル領域表面の状態、マイクロラフネス、にも依存する。マイクロラフネスが大きいと、キャリアの輸送が妨げられ、飽和ドレイン電流が低下する。

特性の優れたゲート絶縁膜を形成するための方法が種々報告されている。

特許第３２９６２６８号（特開平１１−１３５５０８号）公報は、重金属を基板内部に拡散させる水素雰囲気中熱処理を開示する。１０５０℃以上での水素雰囲気中熱処理は基板表面の自然酸化膜を還元除去して基板表面をむき出しにし、マイクロラフネスを生じさせるので、８００℃〜１０５０℃で水素雰囲気中熱処理を行ない、重金属を基板内部に拡散させることを提案する。その後、酸化性雰囲気中でゲート酸化膜を形成する。

特開２００２−１８４７７４号公報は、自然酸化膜を有するシリコンウエハを水素雰囲気中で熱処理して良質な膜に改質し、必要に応じてさらに酸化膜を追加形成してゲート絶縁膜を形成することを提案する。

特開２０００−９１３４２号公報は、自然酸化膜をＨＦ水溶液で除去し、その後自然酸化膜を除去したウエハを水素を含む雰囲気中で従来より低温の９５０℃〜１１５０℃で熱処理することにより、ウエハ表面のマイクロラフネスを小さくし、特性を改善することを提案する。

高性能な半導体装置を提供するウエハとしてＳＯＩ（silicon on insulator）ウエハが知られている。絶縁層の上に配置されたシリコン（ＳＯＩ）層を用いることにより、バルクシリコン基板では得られない利点が得られる。

絶縁膜上のシリコン層にソース／ドレインの浅いエクステンションとその両側の深い高濃度ソース／ドレイン領域を形成し、高濃度ソース／ドレイン領域の底面を絶縁層に到達または近接させた一部空乏（ＰＤ）型ＭＯＳトランジスタは、ソース／ドレインの寄生容量を低減化でき、高速動作を促進する。

絶縁膜上のシリコン層を薄くして絶縁膜上の薄いシリコン層にソース／ドレインのエクステンションを形成し、必要に応じてその外側の絶縁層は除去し、低抵抗ソース／ドレイン領域を形成した完全空乏（ＦＤ）型ＭＯＳトランジスタは、ナローチャネルのパンチスルー防止を容易にし、ＭＯＳトランジスタを微細化して高機能化することを容易にする。

特開平１０−０４１２４１号公報は、ＳＩＭＯＸ型ＳＯＩウエハの水素雰囲気中熱処理を１０００℃付近で行なうと膜質向上が不十分であり、高温で行うと埋込酸化膜の特性が悪くなると指摘し、不活性ガス雰囲気中高温での熱処理と、格子間酸素の還元反応を起こす温度以上、埋込酸化膜の還元反応を起こす温度より低い温度での水素雰囲気中熱処理、または水素プラズマ処理を行なうことを提案する。

特開平２−５６９５２号公報は、ＳＯＩウエハの埋め込み絶縁膜として、Ｓｉ基板上にエピタキシャルに成長した単結晶ＣａＦ_２膜を用いることを提案する。表面モホロジ、絶縁耐圧に優れた単結晶ＣａＦ_２膜の上に、さらにＳｉ層をエピタキシャルに成長する。

特開平６−９７４０１号公報は、ＳＯＩウエハの埋め込み絶縁膜として、ＣａＦ_２膜，Ｃａ_ｘＳｒ_１−ｘＦ_２膜等の弗化物層を用い、弗化物層の上にＧａＡｓ層をエピタキシャルに成長し、発光ダイオードなどを形成する方法を提案する。

単結晶Ｓｉ層に引張り応力を与えて歪ませた歪Ｓｉ層は、キャリアの移動度を大幅に向上させる。ＳＯＩウエハと歪Ｓｉ層とを組み合わせると、両者の利点により半導体素子の特性をさらに向上させることができる。（例えば下記非特許文献１、２）。

特許第３２９６２６８号公報 特開２００２−１８４７７４号公報 特開２０００−９１３４２号公報 特開平１０−０４１２４１号公報 特開平２−５６９５２号公報 特開平６−９７４０１号公報 T. Mizuno et al., ２００２ Symposium on VLSI Technologies T. A. Langdo et al., ２００２ IEEE International SOI Conference

本発明の目的は、自然酸化膜を還元除去できる低温化可能な工程を有する半導体装置の製造方法を提供することである。

本発明の1観点によれば、（ａ）少なくともシリコン表面層を有する基板を準備する工程と、（ｂ）前記シリコン層の表面に厚さ０．１ｎｍ〜０．５ｎｍの自然酸化膜を形成する工程と、（ｃ）前記厚さ０．１ｎｍ〜０．５ｎｍの自然酸化膜を水素アニール処理により、還元除去する工程と、（ｄ）前記工程(ｃ）に続いて、前記シリコン表面層の表面にゲート絶縁膜を形成する工程と、を有する半導体装置の製造方法が提供される。

自然酸化膜の厚さを制限することにより、低温化した水素アニール処理によっても自然酸化膜を還元除去できる。

以下、図面を参照して本発明の実施例を説明する。本発明者等の１人、堀は、先に、ゲート絶縁膜形成前に、水素等の還元性雰囲気中で半導体基板を加熱することにより、自然酸化膜を還元、除去し、引き続きゲート絶縁膜を形成する方法を提案した（特願２００２‐２４９２０５号）。自然酸化膜を還元除去する好適な条件は、Ｈ_２雰囲気圧力１００ｔｏｒｒ以下、加熱温度９００℃〜１０５０℃であった。今回、ＳＯＩ基板を用い、自然酸化膜を還元、除去すると共に、表面のマイクロラフネスを向上する条件を求めた。

図１Ａ〜１Ｆは、サンプルの作成手順を概略的に示す。

図１Ａに示すように、支持基板であるシリコン基板２６の上に、厚さ約２００ｎｍの埋め込み酸化シリコン層２５、その上に複数種類の厚さを有する単結晶シリコン（ＳＯＩ）層２０を有する複数種類のＳＯＩ基板を準備した。ＳＯＩ層２０の厚さは、３０ｎｍ、５０ｎｍ、８６ｎｍとした。

ＳＯＩ層２０の表面に、熱酸化等によりバッファ酸化膜５１を形成し、その上に化学機械研磨（ＣＭＰ）時のストッパとして機能する窒化シリコン層５２を成膜した。バッファ酸化膜５１を熱酸化で形成する場合、ＳＯＩ層２０の厚さは減少する。

図１Ｂに示すように、レジストマスクを用いて窒化シリコン層５２、酸化シリコン層５１、ＳＯＩ層２０を貫通し、さらに埋め込み酸化シリコン層２５に一部入り込む素子分離用トレンチ５３をエッチングする。その後、レジストマスクは除去する。素子分離用トレンチ５３を形成した基板上に酸化シリコン層５４をＣＶＤ等により堆積し、素子分離用トレンチ５３を埋め込む。

図１Ｃに示すように、化学機械研磨（ＣＭＰ）を用いることにより、窒化シリコン層５２上の酸化シリコン層５４を研磨、除去する。ＣＭＰにおいて、窒化シリコン層５２がストッパとして機能する。素子分離用トレンチ５３内にのみ酸化シリコン層５４が残る。このようにして、シャロートレンチアイソレーション（ＳＴＩ）５４が形成される。

図１Ｄに示すように、ＣＭＰ用ストッパとして用いた窒化シリコン層５２を熱燐酸等によって除去し、さらにバッファ用酸化シリコン層５１を希フッ酸等によって除去する。シャロートレンチアイソレーション（ＳＴＩ）５４も若干エッチされる。

図１Ｅに示すように、ＳＯＩ層２０表面に犠牲酸化シリコン膜２０ｘを熱酸化等により形成し、所望のイオン注入を行い、ＳＯＩ層２０内にＭＯＳトランジスタを形成するのに適した不純物濃度分布を形成する。その後犠牲酸化シリコン層２０ｘは除去する。犠牲酸化等により、ＳＯＩ層２０の厚さは減少する。

図１Ｆに示すように、ＳＯＩ層２０表面を熱酸化し、酸化シリコンのゲート絶縁膜５５を形成する。ゲート絶縁膜５５の上に多結晶シリコン層５６を堆積する。多結晶シリコン層５６、ゲート絶縁膜５５をレジストパターンをマスクとしてエッチングし、絶縁ゲート電極を形成する。ゲート酸化等により、ＳＯＩ層２０の厚さは減少する。

薄いゲート絶縁膜を形成する際、ＳＯＩ層２０表面の自然酸化膜を残しておくと、自然酸化膜を含んだゲート絶縁膜が形成され、ゲート絶縁膜の品質が低下する。絶縁特性の優れたゲート絶縁膜を形成するためには、ＳＯＩ層表面の自然酸化膜は除去することが望まれる。

図１Ｆに示す工程において、ゲート絶縁膜５５を形成する前に、ＳＯＩ層２０表面に存在する自然酸化膜を水素雰囲気中のアニールで除去しようとした。ところが、ＳＯＩ層２０の厚さとＨ_２雰囲気中のアニール温度によって、ＳＯＩ層の凝集が生じた。

図２は、厚さ３０ｎｍ、５０ｎｍ、８６ｎｍのＳＯＩ層を用いたＳＯＩウエハに、Ｈ_２雰囲気中アニールを８８０℃、９３０℃、９８０℃、９８５℃、１０００℃で行なった場合の基板表面の状態を、アニールを行なわなかった比較例ＮＯＮの基板表面の状態と共に示す写真である。Ｈ_２雰囲気圧力は２０ｔｏｒｒ、処理時間は１０ｓｅｃとした。ＳＴＩで画定されたＳＯＩ層が示されている。

Ｈ_２雰囲気中アニールを行わなかったＮＯＮのサンプルにおいては、すべてＳＯＩ層のＳＴＩからの分離は生じていない。ＳＯＩ層の凝集は生じていないと考えられる。

厚さ３０ｎｍのＳＯＩ層を有するサンプルにおいて、８８０℃のＨ_２雰囲気中アニール温度ではＳＯＩ層の凝集は生じていないと考えられる。Ｈ_２雰囲気中アニール温度を９３０℃とすると、ＳＯＩ層に凝集が生じ、ＳＴＩ層から離れる部分が生じている。Ｈ_２雰囲気中アニール温度を９８０℃とすると、ＳＯＩ層はＳＴＩ層から完全に離れ、楕円状に凝集している。Ｈ_２雰囲気中アニール温度を１０００℃とした場合は、ＳＯＩ層がアイランド状にシュリンクしている。

すなわち、３０ｎｍのＳＯＩ層に対し、９３０℃以上の温度でＨ_２雰囲気中アニールを行うと、ＳＯＩ層に凝集が生じる。９３０℃のＨ_２雰囲気中アニールで生じるＳＯＩ層の凝集は程度が軽く、８８０℃と９３０℃のＨ_２雰囲気中アニールの結果から、９０５℃以下、より好ましくは９００℃以下でＨ_２雰囲気中アニールを行えば、ＳＯＩ層の凝集は、ほぼ生じず、生じたとしても無視できる程度か、容認できる程度であろう。

厚さ５０ｎｍのＳＯＩ層においては、９００℃、９８５℃のＨ_２雰囲気中アニールではＳＯＩ層とＳＴＩ層の分離は生じていない。しかし、Ｈ_２雰囲気中アニール温度を１０００℃とすると、ＳＯＩ層は楕円状に凝集している。

厚さ８６ｎｍのＳＯＩ層の場合も、９８５℃までのＨ_２雰囲気中アニールでは、ＳＯＩ層とＳＴＩ層の分離は生じていないが、１０００℃にＨ_２雰囲気中アニール温度を上昇させると、ＳＯＩ層がシュリンクし始めているのが観察される。

厚さ５０ｎｍ、８６ｎｍの場合、Ｈ_２雰囲気中アニール温度を１０００℃以上とすると、ＳＯＩ層の凝集が生じてしまう。Ｈ_２雰囲気中アニール温度を９９０℃以下とすれば、ＳＯＩ層の凝集は、ほぼ生じず、生じたとしても無視できる程度か、容認できる程度であろう。厚さ３０ｎｍを越え、厚さ１００ｎｍ以下のＳＯＩ層をＨ_２雰囲気中アニールする場合は、熱処理温度は９９０℃以下にすることが望まれる。

なお、ここで述べたＳＯＩ層の厚さは初期厚さである。実際には酸化膜等として消費する厚さ等がある。初期厚さ３０ｎｍのＳＯＩ層はゲート電極形成後においては厚さ１３ｎｍ程度、初期厚さ５０ｎｍのＳＯＩ層はゲート電極形成後においては厚さ３３ｎｍ程度、初期厚さ８６ｎｍのＳＯＩ層はゲート電極形成後においては厚さ約６８ｎｍにまで厚さが減少している。

上述の実験結果から、初期厚さ３０ｎｍ以下のＳＯＩ層を用いる場合、水素雰囲気中熱処理温度は９０５℃以下、より好ましくは９００℃以下にすることが望まれる。初期厚さ３０ｎｍを越え、初期厚さ１００ｎｍ以下のＳＯＩ層を用いる場合、水素雰囲気中熱処理温度は９９０℃以下にすることが望まれる。

他の熱処理においても、これらの温度が目安となるであろう。このように熱処理温度を低温化することにより、ＳＯＩ層の凝集を防止することが可能となる。特に、初期厚さ３０ｎｍ以下のＳＯＩ層を水素雰囲気中で熱処理する場合、熱処理温度を低温化することが望まれる。

ゲート絶縁膜成膜前には、金属不純物除去、パーティクル除去、及び酸化膜除去等の目的で薬液によるウエハのウェット洗浄が種々行われる。金属除去には一般的にＳＣ２（塩酸：過酸化水素:水）やＰＯＳ（硫酸：過酸化水素）、パーティクル除去にはＳＣ１（アンモニア：過酸化水素：水）、酸化膜除去には希釈ＨＦ水溶液（弗酸:水）等が用いられる。これらの薬液中にウエハを浸したり、薬液を吹き付けることで薬液処理が行われる。薬液処理後、純水洗浄が行なわれる。

これらの薬液処理はＨＦを除いては、Ｓｉ表面を酸化させる処理であり、過酸化水素の比率などにもよるが、その後の水洗処理も入れると、１ｎｍを超えて自然酸化膜が形成される場合もある。

今回、パーティクル除去、金属除去の処理を先に行い、その後自然酸化膜除去のＨＦ水溶液処理を行った。発明者等は、ＨＦを純水で超希釈状態に希釈し、酸化膜に対するエッチングレートを十分に低下させた酸化膜除去処理を実現した。ＨＦ＝１に対して、Ｈ_２Ｏ＝２００以上で希釈した水溶液を超希釈水溶液と呼ぶことにする。ＨＦ：Ｈ_２Ｏ＝１：７００の超希釈ＨＦ水溶液は、酸化膜に対するエッチングレートが約０．１ｎｍ／ｍｉｎとなった。後述のように、酸化膜に対して均一なエッチングを行うことも可能となった。

この超希釈水溶液を用いると、０．２５ｎｍ〜０．５ｎｍ程度の微量の酸化膜エッチングも１０％以下の精度で調整できる。２種類以上の厚さを有する酸化シリコン膜を形成する場合にも、十分に厚さの制御を行なうことが可能である。さらに、この超希釈ＨＦ水溶液処理を５分間行い、続いて水洗、乾燥を行なうことで、０．５ｎｍ以下の自然酸化膜を実現できた。

図３Ａ〜３Ｆを参照して、第１の実施例による半導体装置の製造方法を説明する。

図３Ａに示すように、シリコン基板１０の表面に、素子分離用トレンチを形成し、酸化シリコン等を埋め込んでＳＴＩによる素子分離領域１１を形成する。素子分離領域１１により、複数の活性領域ＡＲ１，ＡＲ２が画定されている。

図３Ｂに示すように、素子分離領域１１で画定された活性領域ＡＲ１，ＡＲ２表面に、第１の酸化シリコン層１２を熱酸化により形成する。たとえば、８００℃の水蒸気（ウェット）酸化により、活性領域表面に３．３Ｖの駆動電圧に対応する厚さ約７ｎｍの酸化シリコン膜に、エッチングする厚さ０．５ｎｍを加算した厚さ約７．５ｎｍの酸化シリコン膜１２を形成する。

図３Ｃに示すように、活性領域ＡＲ２を露出するレジストマスク１４を形成し、露出された活性領域ＡＲ２の酸化シリコン層１２を希釈フッ酸水溶液１５で除去する。他の活性領域はレジストマスク１４で覆われているので、この酸化膜エッチングは、従来同様の、たとえば２％の希釈ＨＦ水溶液で行なえばよい。その後、純水で洗浄し、レジストマスク１４を除去する。この工程を超希釈ＨＦ水溶液で行なってもよいが、処理時間が長くなる。

図３Ｄに示すように、必要に応じた薬品処理を行った後、ＨＦ：Ｈ_２Ｏ＝１：７００の超希釈フッ酸水溶液１６で５分間処理する。続いて、水洗、乾燥処理を行なう。酸化シリコン膜１２は、５分間の超希釈ＨＦ水溶液処理により、厚さ約０．５ｎｍ分エッチングされ、厚さ約７ｎｍとなる。酸化シリコン層１２を除去された活性領域表面には、厚さ約０．５ｎｍの自然酸化膜１７が形成される。さらに条件を探求することにより、厚さ０．５ｎｍ以下の自然酸化膜を形成できるであろう。ただし、厚さ０．１ｎｍより薄くすることは困難であろう。

図３Ｅに示すように、薄い自然酸化膜１７が形成されたウエハに対し、２０ｔｏｒｒの水素ガス１００％雰囲気１８中で９００℃で１０秒間、水素雰囲気熱処理を行なう。厚さ約０．５ｎｍの自然酸化膜１７は、水素雰囲気中熱処理により還元除去される。

図３Ｆに示すように、自然酸化膜１７を除去した活性領域表面に乾燥（ドライ）酸素雰囲気中で厚さ１．５ｎｍ以下の、例えば厚さ約１．２ｎｍの、相対的に薄いゲート絶縁膜１９の形成を行なう。相対的に厚い酸化シリコン膜１２も若干成長する。

酸化シリコン膜の形成をドライ熱酸化で行った後、窒化性雰囲気、例えばＮ_２Ｏ、ＮＯ等のガス雰囲気中で窒化処理を行なう。特に相対的に薄い酸化シリコン膜中において、導入された窒素がマイグレートし、基板との界面近傍に酸化窒化シリコン膜又は窒化シリコン膜を形成する。窒素導入方法としては他に、活性窒素を用いて絶縁層中または表面側に導入する方法もある。相対的に薄いゲート絶縁膜に窒素を導入するのは、ゲート電極中の不純物の影響を防止するためであるが、他の手段を採用し、窒素導入を省略することもできる。

その後、多結晶シリコン層を例えば厚さ約１５０ｎｍ成膜し、所望のゲート電極幅でパターニングする。ゲート電極をマスクとし、エクステンション領域のイオン注入を行なう。サイドウォールスペーサを形成した後、再び不純物イオン注入を行い、高濃度ソース／ドレイン領域を作成する。その後、ゲート電極を層間絶縁膜で覆う。ゲート、ソース、ドレインに対しそれぞれ引き出し電極を形成する。

このようにして、厚さの異なる２種類のゲート絶縁膜を有する半導体装置を形成することができる。なお、以上の説明においては、２種類のゲート絶縁膜を有する半導体装置を形成したが、３種類のゲート絶縁膜を有する半導体装置を形成することもできる。

上述の実施例の効果を確認するため、先ず、超希釈ＨＦ水溶液によるエッチングで酸化シリコン膜の局所的過剰エッチングが生じるか否かを調べた。図３Ｂに示す１回目の酸化処理で厚さ７．７ｎｍの酸化シリコン膜を熱酸化で形成し、続いて、図３Ｄに示す超希釈ＨＦ水溶液によるウェット処理で０．５ｎｍ分の酸化膜エッチングを行い、続いて図３Ｆに示す２回目の酸化処理でベアＳｉ面上で厚さ１．８ｎｍの酸化シリコンを形成するのに対応する処理を行なった。

比較のため、超希釈ＨＦ水溶液の処理を行わないサンプルも形成した。始めに図３Ｂに示す酸化処理により厚さ７．２ｎｍの厚い酸化シリコン膜１２を形成し、続いてベアＳｉ表面上で厚さ１．８ｎｍの酸化シリコン膜を形成するのに相当する図３Ｆに示す２回目の酸化処理を行なった。２回目の酸化処理によっては膜厚増加はほとんど生じなかった。

図４Ａ、４Ｂは、これらのサンプルのゲート絶縁膜の絶縁耐圧を測定した測定結果を示す。横軸は印加電圧を単位Ｖで示し、縦軸はリーク電流を単位Ａ、対数目盛で示す。

図４Ａは、比較例の測定結果を示す。酸化膜のエッチングは行っていないので、絶縁不良は生じていない。良好な絶縁耐圧特性が示されている。

図４Ｂは、試験例のゲート酸化膜の耐圧試験の結果を示すグラフである。一旦形成した酸化シリコン膜に、ＨＦ水溶液でエッチングを行なっているので、従来のエッチングであれば、局所的にエッチングが促進され、ピンホール的に膜厚が減少した領域が生じ、絶縁耐圧の劣化、信頼性の劣化を生じ得る。図に示すグラフは、初期不良もＢモード不良も示していない。図４Ａのゲート絶縁膜同様耐圧に優れていることが分る。超希釈フッ酸水溶液のエッチングにより、エッチピット等ゲート絶縁膜の信頼性を損なう現象は生じていないことが分かる。

なお、酸化膜厚は、Rudolph社製のエリプソメータ、Matrix Ｓ２００Ｓ（使用波長：６３３ｎｍ単波長）を用い、屈折率を１．４６２として測定した。エリプソメータでの膜厚測定は、他の測定方法に較べると再現性に優れているが、１ｎｍ以下の膜厚測定では、その再現性は０．０２ｎｍ程度の幅を持つ。同一機種のエリプソメータでも、測定器間差は０．０２ｎｍを超える程度存在することが一般的である。エリプソメータでも機種が異なると、膜厚測定結果が異なることがある。ＫＬＡ社の６３３ｎｍの単波長を用いたエリプソメータによる測定値は０．２ｎｍ厚い測定結果を示した。

次に、薬液によるウエット洗浄で、最終的に形成される自然酸化膜厚を１ｎｍ以下で３種類準備した。これら３種類の膜厚を有する自然酸化膜に対し、急速昇降温度熱処理（rapid thermal anneal）装置において、図３Ｅに示す水素雰囲気中熱処理を２０ｔｏｒｒの１００％水素雰囲気において１０秒間、複数種類の温度において行い、熱処理後の酸化膜厚を測定した。

なお、酸化膜厚の測定は、熱処理後に大気雰囲気で行なった。このため、水素雰囲気中熱処理中に自然酸化膜が完全に還元除去されていても、測定までの間に自然酸化膜の成長が生じてしまい、酸化膜厚として０と測定されることはない。今回は、膜厚測定器の測定値として０．１５ｎｍ以下を得たサンプルは、水素雰囲気中熱処理中に酸化シリコン膜が完全に還元除去されたと想定した。

図５は、測定結果を示すグラフである。横軸は水素アニール温度を単位℃で示し、縦軸は自然酸化膜厚を単位ｎｍで示す。横軸中処理無しは、水素アニール処理を行なう前の酸化膜厚を示す。水素雰囲気中熱処理前に作成した自然酸化膜の膜厚は、約０．７３ｎｍ、約０．５１ｎｍ、約０．３７ｎｍの３種類である。これら３種類の膜厚の自然酸化膜に対し、水素アニール処理を８５０℃〜１０００℃の範囲で行った。

初期膜厚０．７３ｎｍの自然酸化膜は、９００℃、９５０℃の水素アニール処理を行ってもかなりの厚さが残り、自然酸化膜を除去するためには、約９８０℃以上の処理温度が必要であることが示されている。

初期膜厚０．３７ｎｍの自然酸化膜は、８５０℃の水素アニール処理によりほぼその全膜厚が除去されると判断され、８８０℃、８９０℃、９００℃に水素アニール処理の温度を上昇させると、より確実に自然酸化膜が除去されていると考えられる。

初期膜厚０．５１ｎｍの自然酸化膜は、９００℃の水素アニール処理によりほぼ除去されるようであり、約９８０℃、約１０００℃の水素アニール処理によれば、完全に除去されていると考えられる。

約９８０℃、約１０００℃の処理温度となると、初期膜厚にかかわらず自然酸化膜はほぼ完全に除去されると考察される。

図５に示す測定結果は、初期自然酸化膜厚によって、水素アニール処理で自然酸化膜を還元除去できる温度が異なることを示している。初期膜厚が厚い場合、約９８０℃以上の高温としなければ、自然酸化膜を完全に除去することは困難となり得る。初期膜厚を約０．５ｎｍ以下とすれば、９００℃以下の水素アニール処理によっても自然酸化膜をほぼ完全に除去することが可能と考察される。初期膜厚を、０．４ｎｍ以下とすれば、水素アニール温度が約８５０℃以上であれば、自然酸化膜をほぼ完全に除去できると考察される。

これらの結果から、約９００℃、より詳細には９０５℃以下の水素雰囲気中熱処理によって自然酸化膜を完全に除去しようとする場合は、自然酸化膜厚は０．５ｎｍ以下とすることが望ましいことが分かる。なお、ウェット洗浄を行う限り、０．１ｎｍ以上の厚さを有する自然酸化膜は生じるであろう。

次ぎに、水素雰囲気中熱処理によって還元除去される自然酸化膜厚が、処理温度、処理圧力によってどのように変化をするかを調べた。

図６Ａは、初期自然酸化膜厚が０．８４２ｎｍの場合を示し、図６Ｂは、初期自然酸化膜厚が０．４２６ｎｍである場合を示す。図中横軸は処理圧力を単位ｔｏｒｒ、対数スケールで示し、縦軸は自然酸化膜厚を単位ｎｍ、リニアスケールで示す。

図６Ａにおいて、初期酸化膜厚は×印で示されている。この自然酸化膜に対し、１０００℃、９８０℃、９５０℃、９３０℃、８８０℃における水素雰囲気中アニールを行なった。水素雰囲気中アニール処理の処理圧力を変化させた時の残存酸化膜厚の変化が示されている。１０００℃の処理温度においては、処理圧力によらず自然酸化膜がほぼ完全に還元除去されていることが示されている。処理温度を９８０℃に低下させても、処理圧力によらず酸化膜厚はほぼ完全に除去されていると考えられる。

処理温度を９５０℃まで降温させると、処理圧力が低下するに従って残存酸化膜厚が低下する特性が示されている。酸化膜をほぼ完全に除去するためには１０ｔｏｒｒ以下の低処理圧力が望ましい。

処理温度が９３０℃まで降温すると、処理圧力の低下と共に残存酸化膜厚が低下する特性は同様であるが、残存する酸化膜厚が厚く、酸化膜を完全に除去することは困難となる。処理温度が８８０℃まで降温すると、処理圧力による変化はほとんど見られない。すなわち、酸化膜はＨ_２中熱処理により１部除去されるが、かなりの部分が残存し、処理圧力を変化させても残存する酸化膜厚の変化はわずかである。

図６Ｂは、初期酸化膜が０．４２６ｎｍの場合を示す。処理温度は、９３０℃、８８０℃とした。処理圧力を５ｔｏｒｒ、１０ｔｏｒｒ、２０ｔｏｒｒと変化させたが、Ｈ_２雰囲気中熱処理後の残存酸化膜厚はほぼ０であり、処理温度、処理圧力による変化は観察されていない。処理前の自然酸化膜厚を０．５ｎｍ以下とし、処理圧力を２０ｔｏｒｒ以下とすれば、水素雰囲気中熱処理温度を９００℃以下としても、十分効果のある自然酸化膜の還元除去が可能であることが示されている。

図５、図６Ａ、６Ｂに示す測定結果を考察すると、初期自然酸化膜を０．５ｎｍ以下とすれば、８６０℃以上の水素雰囲気中熱処理により、自然酸化膜をほぼ完全に除去することが可能であろうと推察される。水素雰囲気中熱処理の温度を９００℃以下に制限しても、約４０℃の熱処理温度の余裕がある。なお、図３Ａ〜３Ｆに示す第１の実施例において、相対的に薄いゲート絶縁膜を形成するには、水素雰囲気中アニール処理に引き続き、同一処理室内で、又は半導体ウエハを大気に触れさせることなく絶縁膜形成処理チャンバーへ搬入し、次の絶縁膜成膜を行なうことが最終的絶縁膜厚の安定性を確保するために好ましいであろう。

半導体装置の性能を支配するキャリアの移動度は、基板表面のマイクロラフネスにも依存する。初期自然酸化膜厚がマイクロラフネスに与える影響を調べた。先ず、初期自然酸化膜厚の異なるサンプルを準備し、これらの自然酸化膜を水素雰囲気中アニール処理で還元除去した。得られたＳｉ表面に絶縁層を形成し、これらのサンプルの表面を原子間力顕微鏡（ＡＦＭ）で観察し、表面荒さのパラメータであるＲＭＳで評価を行った。以下、実験手順を説明する。

図７Ａに示すように、自然酸化膜１７を有するシリコン基板１０を準備する。自然酸化膜１２は、ウェット処理により厚さ０．８ｎｍ、１．１ｎｍ、１．２ｎｍ、１．３ｎｍのものを準備した。

図７Ｂにしめすように、これらの自然酸化膜を還元除去できる、温度１０００℃、雰囲気圧力２０ｔｏｒｒ、処理時間１０ｓｅｃの水素雰囲気中アニール処理を行った。

図７Ｃに示すように、一部のサンプルに対しては、さらに、マイグレーションを促進し、マイクロラフネスを改善するよう、Ｈｅ雰囲気中のアニール処理を行なった。Ｈｅアニール処理も、１０００℃、雰囲気圧力２０ｔｏｒｒ、処理時間１０ｓｅｃで行った。

図７Ｄに示すように、水素雰囲気中熱処理（またはさらに行うＨｅ雰囲気中熱処理）に続いて、大気に触れさせることなく、０．８５ｎｍの酸化膜１９を成膜した。

図７Ｅに示すように、酸化膜１９形成後、ＮＯガスによる窒化処理を行った。最終的に厚さ１．１ｎｍの絶縁膜をえた。

図７Ｆは、初期自然酸化膜厚に対して、最終的に得られたマイクロラフネスの測定結果を示すグラフである。横軸は、初期自然酸化膜厚を単位ｎｍ、リニアスケールで示し、縦軸はＲＭＳを単位ｎｍ、対数スケールで示す。水素アニール後の測定結果を△印で示し、水素アニールに続きＨｅアニールを行った後の測定結果を◇印で示す。初期酸化膜厚が１．２ｎｍ以下の場合、初期酸化膜厚にほぼ比例して、ＲＭＳが変化していることが観察される。初期酸化膜厚が約１．３ｎｍ以上の場合、ＲＭＳは急激に増大している。

図７Ｆに示す結果からは、マイクロラフネスを改良するためには、初期酸化膜厚を約１．２ｎｍ以下とすることが望ましく、初期酸化膜厚が薄いほどマイクロラフネスも小さくなると判断される。

マイクロラフネスも、初期自然酸化膜厚の影響を強く受けていることが分かる。なお、ゲート絶縁膜として窒化酸化膜を成膜を成膜したが、窒素を含まない酸化膜であっても同様の結果が得られるものと考察される。又、一般にハイｋ材料と言われるＨｆや、Ｚｒ、Ａｌ等を含む金属酸化膜を用いることも可能である。

以下、ＳＯＩ基板を用いた実施例１の変形例による半導体装置の製造方法を説明する。

図８Ａに示すように、支持基板であるシリコン基板２６の上に酸化シリコンの埋め込み絶縁層２５、単結晶シリコン（ＳＯＩ）層２０を備えたＳＯＩ基板の表面に、素子分離用トレンチを形成し、酸化シリコン等を埋め込んでＳＴＩ素子分離領域２１を形成する。素子分離領域２１により、活性領域ＡＲ１、ＡＲ２が画定されている。

図８Ｂに示すように、８００℃の水蒸気（ウェット）酸化により、ＳＯＩ層２０表面に厚さ約７．５ｎｍの相対的に厚い酸化シリコン層のゲート絶縁膜２２を形成する。

図８Ｃに示すように、基板表面にレジスト層を形成し、露光現像して活性領域ＡＲ２を開口するレジストパターン２４を作成する。レジストパターン２４をマスクとし、活性領域ＡＲ２上の酸化シリコン膜２２をフッ酸水溶液により除去する。

図８Ｄに示すように、薬液によりレジストパターン２４を除去する。さらに、ＳＣ１、ＳＣ２等の薬液処理を行う。最後に上述の超希釈ＨＦ水溶液２７により５分間のウェット処理を行い、活性領域ＡＲ２表面上に、０．５ｎｍ以下の厚さの自然酸化膜２８を形成する。活性領域ＡＲ１上の酸化シリコン膜は、０．５ｎｍエッチされて、厚さ７ｎｍとなる。

図８Ｅに示すように、２０ｔｏｒｒの水素ガス１００％雰囲気２９中でＳＯＩ層２０を９００℃で１０秒間加熱し、水素雰囲気中熱処理を行なう。この水素雰囲気中熱処理により、活性領域ＡＲ２上の厚さ０．５ｎｍ以下の自然酸化膜２８は除去される。

図８Ｆに示すように、水素雰囲気中熱処理を行った処理室と同一の処理室内、又は真空を破らずに基板を搬送できる処理室内において乾燥（ドライ）酸素雰囲気中で相対的に薄いゲート絶縁膜３１の形成を行なう。酸化シリコン膜の形成をドライ熱酸化で行った後、窒化性雰囲気、例えばＮ_２Ｏ、ＮＯ等のガス雰囲気中で窒化処理を行なう。

導入された窒素が、酸化シリコン膜３１をマイグレートし、ＳＯＩ層２０との界面近傍に酸化窒化シリコン膜又は窒化シリコン膜を形成する。このようにして、活性領域ＡＲ２に厚さ約１．２ｎｍの相対的に薄いゲート絶縁膜を形成する。相対的に薄いゲート絶縁膜に窒素を導入するのは、ゲート電極中の不純物の影響を防止するためであるが、他の手段を採用し、窒素導入を省略することもできる。

図８Ｇに示すように、多結晶シリコン層３３を厚さ約１５０ｎｍ成膜し、所望のゲート電極幅でパターニングする。ゲート電極をマスクとし、エクステンション領域３４のイオン注入を行なう。サイドウォールスペーサ３５を形成した後、再び不純物イオン注入を行い、深い高濃度ソース／ドレイン領域３６を作成する。

深いソース・ドレイン領域の底面を埋め込み絶縁層に到達させるか近接させることにより、絶縁分離を実現し、寄生容量を低減できる。その後、ゲート電極を層間絶縁膜３８で覆う。なお、ゲート、ソース、ドレインに対しそれぞれ引き出し電極Ｇ、Ｓ、Ｄを形成する。

このようにして、厚さの異なる２種類のゲート絶縁膜を有するＳＯＩ型半導体装置を形成することができる。

なお、以上の説明においては、２種類のゲート絶縁膜を有する半導体装置を形成したが、３種類のゲート絶縁膜を有する半導体装置を形成することもできる。この場合は、図８Ａ〜８Ｆに示す工程により、厚いゲート絶縁膜と中位の厚さのゲート絶縁膜を形成し、図８Ｃ〜８Ｆに示す工程を繰り返し、さらに薄いゲート絶縁膜３２を形成する。

図８Ｈに示すように、このようにして３種類のゲート絶縁膜を形成した後、ゲート電極、エクステンション領域、側壁酸化膜、ソース／ドレイン領域、層間絶縁膜の形成を行う。

ゲート絶縁膜の一部を除去する工程において、レジスト除去およびそれに引き続く表面処理の薬液処理を行うが、薬液処理の最後に超希釈ＨＦ水溶液の洗浄を行い、純水洗浄、乾燥を行うことにより、自然酸化膜の厚さを０．５ｎｍ以下とし、水素雰囲気熱処理の温度を９００℃以下とすることを可能とする。さらに、水素雰囲気熱処理により、基板表面が平坦化され、ゲート耐圧の向上を図ることができる。

なお、始めに形成するゲート絶縁膜の成膜前に、同様の水素雰囲気熱処理を行なってもよい。なお、水素雰囲気熱処理の条件は、残存させるゲート絶縁膜に大きな影響を与えない範囲内で選択することができる。水素雰囲気の代りに、水素を含む雰囲気を用いてもよい。例えば、窒素やアルゴン等のガスで水素を希釈した雰囲気を用いてもよい。

最も薄いゲート絶縁膜を、熱酸化による酸化シリコン膜で形成し、この酸化シリコン膜に窒素を導入することにより形成したが、プラズマ酸化やラジカル酸化による酸化膜を用いることも可能であろう。又、窒素を含まない酸化膜を用いることも可能であろう。

以上、部分空乏化ＳＯＩトランジスタを形成する場合を説明したが、完全空乏化ＳＯＩトランジスタを形成することもできる。

図９Ａ〜９Ｄは、完全空乏化ＳＯＩトランジスタを形成する変形例を示す。

図９Ａに示すように、シリコンの支持基板２６上に、埋め込み絶縁層２５、ＳＯＩシリコン層２０を有するＳＯＩウエハを準備する。ＳＯＩ層は、例えば最終的な厚さが５ｎｍとなるように選択する。ＳＯＩ層２０、埋め込み絶縁層２５を貫通し、支持基板２６に入り込むＳＴＩ素子分離領域２１を形成する。

図９Ｂに示すように、ｐ型不純物をイオン注入し、支持基板２６内にｐ型ウェル３０を形成する。その後、ＳＯＩ層２０上にゲート絶縁膜３１、多結晶シリコンのゲート電極３３、酸化シリコン等の絶縁カバー層３９を積層し、パターニングする。ゲート電極構造が形成される。

ゲート電極構造をマスクとしてｎ型不純物をイオン注入して、ソース／ドレインのエクステンション３４を形成する。エクステンション３４間のＳＯＩ層２０は電気的に孤立し、動作時には完全に空乏化する状態となる。酸化シリコンなどの絶縁層を堆積し、異方性エッチングしてゲート電極構造側壁上にサイドウォールスペーサ３５を形成する。サイドウォールスペーサ３５両側には、ＳＯＩ層２０が露出する。

図９Ｃに示すように、ゲート電極構造とサイドウォールスペーサをマスクとして、ＳＯＩ層２０、埋め込み絶縁層２５をエッチングする。シリコン支持基板２６の表面が露出する。
図９Ｄに示すように、シリコン表面上にシリコン層をエピタキシャル成長する。ｎ型不純物をイオン注入して深いソース・ドレイン領域５０を形成する。さらに、カバー層３９を除去し、シリサイド化を行って、ゲート電極３３、深いソース・ドレイン領域５０表面にシリサイド層を形成してもよい。

完全空乏化ＳＯＩトランジスタは、埋め込み絶縁層によってエクステンションの深さが規制されるため、パンチスルーを防止した微細化トランジスタを実現しやすい。

なお、半導体素子を形成するシリコン層に、引張り応力を導入することにより、キャリア移動度を向上させることができる。このような引張り応力を内臓した歪みＳｉ層を形成するために、Ｓｉの格子定数よりも大きな格子定数を有する下地基板上にＳｉ層をエピタキシャルに形成する技術を利用することができる。

Ｓｉは格子定数約５．４３Ａのダイヤモンド結晶であり、Ｇｅは格子定数約５．６６のダイヤモンド結晶であり、Ｓｉ−Ｇｅは混晶を形成できる。Ｓｉ−Ｇｅ混晶のＧｅ組成を増加させると格子定数は次第に増大する。ＣａＦ_２は格子定数５．４６Ａの立方晶系であり、Ｓｉ単結晶上、又はＳｉ−Ｇｅ混晶上にエピタキシャルに成長することができる。Ｓｉ−Ｇｅ混晶を用い、格子定数を一旦増大させた上にＳｉ層をエピタキシャルに成長すると、引張り歪みを内蔵したＳｉ層を形成することができる。格子定数が変化するＳｉ−Ｇｅ混晶にＣａＦ_２層を挿入するとＳＯＩ型歪Ｓｉ層を実現できる。

図１０Ａ〜１０Ｈは本発明の第２の実施例を示す。

図１０Ａは、Ｓｉ−Ｇｅ混晶の格子定数を示すグラフである。横軸は、Ｓｉ原子数に対するＧｅ原子数の比を％で示す。縦軸は格子定数を単位Ａで示す。Ｓｉ−Ｇｅ混晶のＧｅ濃度が増大するにつれ、格子定数はほぼリニアに増大する。ＣａＦ_２は、格子定数約５．４６Ａであり、Ｇｅ濃度約１３〜１７％のＳｉＧｅ混晶の格子定数に相当する。

図１０Ｂに示すように、（１００）面のシリコンウエハ４１を化学気相堆積（ＣＶＤ）チャンバ内のサセプタに載置し、シリコンウエハ４１の温度を約６００℃〜７００℃に安定化する。ＳｉＨ_４ガスとＧｅＨ_４ガスとＨ_２ガスとを所定混合率で混合した混合ガスを２０００ｓｃｃｍの流量でチャンバ内に供給し、シリコンウエハ４１上にＳｉ−Ｇｅ混晶層４２ａをエピタキシャルに成長させる。

ＧｅＨ_４のＳｉＨ_４に対する流量比を成膜中に変化させる。初めは、Ｇｅ濃度の極めて低いＳｉ−Ｇｅ混晶がＳｉウエハ上に成長し、ほぼ格子整合する。混合ガス中のＧｅ濃度の増加によりエピタキシャル層のＧｅ濃度が下面から上面に向うほど高くなる第１の組成傾斜Ｓｉ−Ｇｅ層４２ａがシリコンウエハ４１上にエピタキシャルに成長する。この第１の組成傾斜Ｓｉ−Ｇｅ層４２ａの厚さは例えば１μｍ〜３μｍとする。

図１０Ｃに示すように、第１の組成傾斜Ｓｉ−Ｇｅ層４２の上面におけるＧｅの濃度（Ｇｅ／Ｓｉ）×１００が約１３％〜１７％になったところでＧｅ濃度を固定し、さらに成膜を続ける。第１の組成傾斜Ｓｉ−Ｇｅ層４２ａの上に、Ｇｅの組成が膜厚方向に変化しない第１の組成一定Ｓｉ−Ｇｅ層４２ｂがエピタキシャルに成長する。第１の組成一定Ｓｉ−Ｇｅ層４２ｂの厚さは例えば１μｍ〜３μｍ程度にする。

図１０Ｄに示すように、シリコンウエハ４１をＣＶＤチャンバから取り出し、クヌードセンセルを備えたＭＢＥチャンバ内に移す。ＭＢＥチャンバ内において、シリコンウエハの温度を約６００℃〜９００℃に安定化させる。クヌードセンセル内に充填したＣａＦ_２を１８００℃程度に加熱し、ＣａＦ_２分子線を生成し、Ｓｉ−Ｇｅ層４２の表面上に照射する。１原子層〜３原子層／分程度の成膜レートで、単結晶ＣａＦ_２層４３をＳｉ−Ｇｅ層上にエピタキシャルに成長する。ＣａＦ_２層４３の厚さが１０ｎｍ〜１０００ｎｍになった時成膜を止める。このようにして、単結晶絶縁層４３を得る。

なお、ＣａＦ_２層の他に（Ｃａ、Ｓｒ）Ｆ_２等の混晶弗化物、Ａｌ_２Ｏ_３層、ＳｅＯ_２層、ＭｇＯ−Ａｌ_２Ｏ_３層等を単結晶絶縁層として形成してもよい。（Ｃａ−Ｓｒ）Ｆ_２層を成長する場合は、ＣａＦ_２のクヌードセンセルとＳｒＦ_２のクヌードセンセルとを用い、成長中徐々にＳｒＦ_２の組成を増加することもできる。ＳｒＦ_２組成の増加に伴って、格子定数は増大する。

図１０Ｅに示すように、ウエハを再びＣＶＤチャンバ内に移し、基板温度を約６００℃〜７００℃に固定する。ＧｅＨ_４，ＳｉＨ_４の混合ガスを用い、ＧｅＨ_４のＳｉＨ_４に対する流量比を変化させることにより、Ｇｅ濃度が下面から上面に向うほど高くなる第２の組成傾斜Ｓｉ−Ｇｅ層４４ａを単結晶絶縁層３の上に厚さ約０．５μｍ〜２μｍ程度エピタキシャルに成長させる。第２の組成傾斜Ｓｉ−Ｇｅ層４４ａ中のＧｅ濃度は下面においては約１３〜１７％程度であり、その上面においては２０％〜５０％である。

図１０Ｆに示すように、第２の組成傾斜Ｓｉ−Ｇｅ層４４ａを成長した後、ＧｅＨ_４のＳｉＨ_４に対する流量比を固定し、第２の組成傾斜Ｓｉ−Ｇｅ層４ａの上に第２の組成一定Ｓｉ−Ｇｅ層４４ｂをエピタキシャルに成長させる。第２の組成一定Ｓｉ−Ｇｅ層４４ｂの膜厚は、例えば１μｍ〜３μｍ程度とする。

図１０Ｇに示すように、ＧｅＨ_４の供給を停止し、ＳｉＨ_４とＨ_２との混合ガスをソースガスとして供給し、第２のＳｉ−Ｇｅ層４４の上にＳｉ層４５を厚さ約１０ｎｍ〜３０ｎｍにエピタキシャルに成長させる。

ストレスのない単結晶シリコンの格子定数は、約５．４３Ａであり、第２の組成一定Ｓｉ−Ｇｅ層４ｂの格子定数、約５．４８Ａ〜約５．５４Ａよりも小さい。このため、エピタキシャルに成長するＳｉ層４５は、下地のＳｉ−Ｇｅ層４４ｂの格子定数に合わせて引張り歪みを内蔵する歪Ｓｉ層となる。

上述の実施例においては、シリコンウエハの上にＧｅ濃度が単調増大するＳｉ−Ｇｅ層を成長し、その上に歪みＳｉ層を成長し、Ｓｉ−Ｇｅ混晶層の中間にＣａＦ_２層を挿入した。結晶成長においては、下地の格子定数に近い結晶が先ず成長され、その後格子定数が徐々に変化する。このため、格子不整合に伴う結晶欠陥が形成されにくい。Ｓｉ−Ｇｅ混晶の格子定数を一旦５．４６Ａ〜５．４７Ａ程度に大きくし、格子定数５．４６ＡのＣａＦ_２との格子整合を可能とする。ＣａＦ_２層の上に、さらにＳｉ‐Ｇｅ混晶を成長し、格子定数をさらに徐々に増大している。このため、高品位な単結晶層を形成することができる。

又、組成傾斜混晶層の上に組成一定混晶層を形成するので、組成傾斜混晶層内に欠陥が発生しても、組成一定混晶層内で吸収され、その上面には結晶欠陥が入り難くなる。

第２のＳｉ−Ｇｅ層上面での格子定数は５．４８Ａ〜５．５４Ａとなり、シリコンの格子定数約５．４３Ａよりもかなり大きくなる。このようにして、歪みＳｉ層４５と下地との格子不整合を大きくし、強い引張り歪みを発生させることができる。

図１０Ｈに示すように、基板表面から少なくとも単結晶絶縁層４３表面に達するシャロートレンチを形成し、ＳｉＯ_２等の絶縁物を埋め込んでＳＴＩ素子分離領域４６を形成する。

前述の実施例同様、基板表面の自然酸化膜を除去し、歪みＳｉ層４５の表面を熱酸化してゲート絶縁膜３１を形成する。ゲート絶縁膜３１の上に多結晶シリコンのゲート電極３３を形成し、ゲート電極形状にパターニングする。浅いイオン注入を行い、ソース／ドレインのエクステンション３４を形成する。酸化シリコン等の絶縁層を堆積し、異方性エッチングを行いゲート電極側壁上にサイドウォールスペーサ３５を形成する。ゲート電極表面及びサイドウォールスペーサ両側に露出したシリコン表面にソース／ドレイン３６用のイオン注入を行った後、シリサイド化反応を行い、シリサイド層３７を形成する。

その後、基板表面を窒化シリコン等のカバー層４０で覆う。カバー層４０の上に、ＴＥＯＳをソースガスとしたプラズマＣＶＤ等により、酸化シリコンの層間絶縁層３８を形成する。層間絶縁層３８、カバー層４０を貫通してコンタクトホールを形成し、シリサイド層３７を露出させる。コンタクトホール内にＴｉＮ層をスパッタリングし、続いてタングステン膜をＣＶＤにより成長し、不要部分を化学機械研磨（ＣＭＰ）により除去し、ＴｉＮ層４７ａ、Ｗ層４７ｂからなる導電性プラグ４７を形成する。

層間絶縁膜３８上にアルミニュウム等により金属配線４８を形成する。

本実施例においては、埋込絶縁層が単結晶絶縁膜で形成されるため、熱伝導率が高い。酸化シリコンの絶縁層は熱伝導率が１．４Ｗ／ｍＫ程度あるが、ＣａＦ_２等の単結晶絶縁層は熱伝導率が９．７１Ｗ／ｍＫ程度である。このため、ＭＯＳトランジスタで発生した熱は、高い熱伝導率の単結晶絶縁層４３を通じ、シリコンウエハ４１裏面から速やかに放熱される。

上述の実施例においては、下地シリコン基板とＣａＦ_２単結晶絶縁層との間にＳｉ−Ｇｅ混晶層を形成し、ＣａＦ_２単結晶絶縁層上にさらにＳｉ−Ｇｅ混晶層を形成した。目的によっては、下側のＳｉ‐Ｇｅ層を省略することもできる。ＣａＦ_２単結晶絶縁層が下地シリコンと格子不整合を有するため、結晶欠陥が発生しやすいが、ある程度の結晶欠陥が許容される場合や、他の方法で結晶欠陥を防止できる場合には下側のＳｉ−Ｇｅ混晶を省略することができる。又、歪みＳｉ層下のＳｉ−Ｇｅ混晶層を省略することも可能である。例えば、引張り応力がさほど必要ない場合や、単結晶絶縁層内でさらに格子定数を増大させ、必要な格子不整合を得られる場合等には上側のＳｉ−Ｇｅ混晶層を省略することができる。

以下、本発明の特徴を付記する。
（付記１）
（ａ）少なくともシリコン表面層を有する基板を準備する工程と、
（ｂ）前記シリコン層の表面に厚さ０．１ｎｍ〜０．５ｎｍの自然酸化膜を形成する工程と、
（ｃ）前記厚さ０．１ｎｍ〜０．５ｎｍの自然酸化膜を水素アニール処理により、還元除去する工程と、
（ｄ）前記工程(ｃ）に続いて、前記シリコン表面層の表面にゲート絶縁膜を形成する工程と、
を有する半導体装置の製造方法。（１）
（付記２）
前記工程（ｂ）が、ＨＦ＝１に対してＨ_２Ｏ＝２００以上の希弗酸水溶液で酸化シリコン層をエッチングし、その後純水洗浄、乾燥を行なう付記1記載の半導体装置の製造方法。（２）
（付記３）
前記工程(ｃ)が、水素雰囲気中、９０５℃以下のアニールを行なう付記1記載の半導体装置の製造方法。（３）
（付記４）
前記工程（ｄ）は、前記工程（ｃ）後基板を大気に触れされることなく行われる付記1記載の半導体装置の製造方法。

（付記５）
前記工程（ａ）における基板はＳＯＩ基板であり、前記シリコン表面層は絶縁層上に配置された厚さ３０ｎｍ以下のシリコン層である付記３記載の半導体装置の製造方法。

（付記６）
前記工程（ａ）における基板はＳｉ−Ｇｅ混晶層を含むＳＯＩ基板であり、前記シリコン表面層は引張り応力が内在する歪シリコン層である付記３記載の半導体装置の製造方法。（４−１）
（付記７）
前記工程（ａ）における基板は、シリコン支持基板を含み、前記シリコン表面層と前記シリコン支持基板との間に配置された単結晶絶縁層を含む請求項６記載の半導体装置の製造方法。（４−２）
（付記８）
前記工程（ａ）が、（ａ−１）ＣＶＤによりＳｉ−Ｇｅ混晶層をエピタキシャル成長する工程と、(ａ−２）ＭＢＥにより単結晶絶縁層をエピタキシャルに成長する工程と、を含む付記７記載の半導体装置の製造方法。

（付記９）
前記工程（ａ−１）が、Ｇｅ濃度が単調に増加するＳｉ−Ｇｅ混晶層をエピタキシャル成長する工程を含む付記８記載の半導体装置の製造方法。

（付記１０）
前記工程（ａ−１）が、さらにＧｅ濃度が一定のＳｉ−Ｇｅ混晶層をエピタキシャルに成長する工程を含む付記９記載の半導体装置の製造方法。

（付記１１）
前記単結晶絶縁層が、シリコン支持基板とＳｉ−Ｇｅ混晶層との間、Ｓｉ−Ｇｅ混晶層内、Ｓｉ−Ｇｅ混晶層とシリコン表面層との間のいずれかに配置されている付記７記載の半導体装置の製造方法。

（付記１２）
前記単結晶絶縁層が、弗化物絶縁層である付記１１記載の半導体装置の製造方法。

（付記１３）
前記単結晶絶縁層が、ＣａＦ_２、Ａｌ_２Ｏ_３、ＳｅＯ_２、ＭｇＯ−Ａｌ_２Ｏ_３のいずれかで形成されている付記１１記載の半導体装置の製造方法。

（付記１４）
（ａ）厚さ３０ｎｍを越え、厚さ１００ｎｍ以下のシリコン表面層を有するＳＯＩ基板を準備する工程と、
（ｂ）前記ＳＯＩ基板を、水素雰囲気中、温度９９０℃以下でアニール処理して、自然酸化膜を除去する工程と、
を有する半導体装置の製造方法。（５）
（付記１５）
（ａ）少なくともシリコン表面層を有する基板を準備する工程と、
（ｂ）前記シリコン表面層の表面に厚さ０．１ｎｍ〜１．２ｎｍの自然酸化膜を形成する工程と、
（ｃ）前記厚さ０．１ｎｍ〜１．２ｎｍの自然酸化膜を水素アニール処理により還元、除去する工程と、
（ｄ）前記工程（ｃ）に続いて、前記シリコン表面層の表面にゲート絶縁膜を形成する工程と、
を有する半導体装置の製造方法。

（付記１６）
（ａ）絶縁膜上に厚さ１００ｎｍ以下かつ３０ｎｍより厚いシリコン層を有するＳＯＩ基板を準備する工程と、
（ｂ）前記ＳＯＩ基板表面の自然酸化膜を水素アニール処理により還元、除去する工程と、
（ｃ）前記工程（ｂ）に続いて、前記シリコン表面層の表面にゲート絶縁膜を形成する工程と、
を有する半導体装置の製造方法。

（付記１７）
前記工程（ｂ）が、水素雰囲気中９９０℃以下のアニールを行なう付記１６記載の半導体装置の製造方法。

（付記１８）
支持基板と、
前記支持基板上方に形成された単結晶Ｓｉ‐Ｇｅ混晶層であって、上方に向うに従ってＧｅ成分が単調に増大するＳｉ−Ｇｅ混晶層と、
前記Ｓｉ−Ｇｅ混晶層上方に形成され、引張り応力が内在する歪Ｓｉ層と、
前記支持基板と前記歪Ｓｉ層との間に挿入された単結晶絶縁層と、
を有する半導体装置。

（付記１９）
前記支持基板が単結晶Ｓｉ基板であり、前記単結晶絶縁層がＣａＦ_２、Ａｌ_２Ｏ_３、ＳｅＯ_２、ＭｇＯ−Ａｌ_２Ｏ_３のいずれかで形成されている付記１８記載の半導体装置。

（付記２０）
前記ＳｉＧｅ混晶層が、上方に向かうに従ってＧｅ成分が増大する組成勾配層とその上に形成され一定のＧｅ成分を有する組成一定層とを含む付記１８記載の半導体装置。

（付記２１）
さらに、前記歪Ｓｉ層表面に形成された絶縁ゲート電極と、
前記絶縁ゲート電極両側で前記歪Ｓｉ層内に形成されたソース／ドレイン領域と、
を有する付記１８記載の半導体装置。

以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者にとって自明であろう。

自然酸化膜を還元除去できる低温化可能な工程を有する半導体装置の製造方法を提供する。微細化された高機能半導体集積回路等に利用できる。

実験に用いたサンプルの作成手順を示す基板の断面図である。 作成したサンプルの水素雰囲気中熱処理後の表面状態を示す写真である。 第１の実施例による半導体装置の製造工程を示す基板の断面図である。 第１の実施例の効果を確認する実験結果を示すグラフである。 第１の実施例の効果を確認する実験結果を示すグラフである。 第１の実施例の効果を確認する実験結果を示すグラフである。 マイクロラフネスを測定したサンプルの作成手順を示す断面図及び測定結果を示すグラフである。 第１の実施例の変形例の製造工程を示す基板の断面図である。 第１の実施例の変形例の製造工程を示す基板の断面図である。 格子定数の変化を示すグラフ及び第２の実施例による半導体装置の製造工程を示す断面図である。

符号の説明

１０ Ｓｉ基板
１１ ＳＴＩ
１２ ゲート絶縁膜
１４ レジストマスク
１５ 希釈ＨＦ水溶液
１６ 超希釈ＨＦ水溶液
１７ 自然酸化膜
１８ 水素雰囲気
１９ ゲート絶縁膜
２０ ＳＯＩ層
２０ｘ 犠牲酸化膜
２１ ＳＴＩ
２２ ゲート絶縁膜
２４ レジストマスク
２５ 埋込絶縁層
２６ 支持基板
２７ 超希釈ＨＦ水溶液
２８ 自然酸化膜
２９ Ｈ_２雰囲気
３１、３２ ゲート絶縁膜
３３ ゲート電極
３４ ソース／ドレインのエクステンション
３５ サイドウォールスペーサ
３６ 深いソース／ドレイン領域
３７ シリサイド層
３８ 層間絶縁膜
３９ カバー膜
４１ 支持基板
４２ Ｓｉ−Ｇｅ層
４３ 単結晶絶縁層
４４ Ｓｉ−Ｇｅ層
４５ 歪みＳｉ層
４６ ＳＴＩ
４７ 導電性プラグ
４８ 金属配線

Claims (5)

1. （ａ）少なくともシリコン表面層を有する基板を準備する工程と、
   （ｂ）前記シリコン層の表面に厚さ０．１ｎｍ〜０．５ｎｍの自然酸化膜を形成する工程と、
   （ｃ）前記厚さ０．１ｎｍ〜０．５ｎｍの自然酸化膜を水素アニール処理により、還元除去する工程と、
   （ｄ）前記工程(ｃ）に続いて、前記シリコン表面層の表面にゲート絶縁膜を形成する工程と、
   を有する半導体装置の製造方法。
2. 前記工程（ｂ）が、ＨＦ＝１に対してＨ_２Ｏ＝２００以上の希弗酸水溶液で酸化シリコン層をエッチングし、その後純水洗浄、乾燥を行なう付記1記載の半導体装置の製造方法。
3. 前記工程(ｃ)が、水素雰囲気中、９０５℃以下のアニールを行なう請求項1記載の半導体装置の製造方法。
4. 前記工程（ａ）における基板は、Ｓｉ−Ｇｅ混晶層を含むＳＯＩ基板であり、前記シリコン表面層は引張り応力が内在する歪シリコン層であるか、前記工程（ａ）における前記シリコン表面層はＳｉの格子定数より大きな格子定数を有する絶縁表面上に形成されたシリコン層である請求項３記載の半導体装置の製造方法。
5. （ａ）厚さ３０ｎｍを越え、厚さ１００ｎｍ以下のシリコン表面層を有するＳＯＩ基板を準備する工程と、
   （ｂ）前記ＳＯＩ基板を、水素雰囲気中、温度９９０℃以下でアニール処理して、自然酸化膜を除去する工程と、
   を有する半導体装置の製造方法。