[go: up one dir, main page]

JP2010062239A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2010062239A
JP2010062239A JP2008224448A JP2008224448A JP2010062239A JP 2010062239 A JP2010062239 A JP 2010062239A JP 2008224448 A JP2008224448 A JP 2008224448A JP 2008224448 A JP2008224448 A JP 2008224448A JP 2010062239 A JP2010062239 A JP 2010062239A
Authority
JP
Japan
Prior art keywords
insulating film
layer
silicon nitride
amorphous silicon
nitride layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2008224448A
Other languages
English (en)
Other versions
JP5416936B2 (ja
Inventor
Daisuke Matsushita
下 大 介 松
Yuichiro Mitani
谷 祐一郎 三
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2008224448A priority Critical patent/JP5416936B2/ja
Priority to US12/508,234 priority patent/US8211811B2/en
Publication of JP2010062239A publication Critical patent/JP2010062239A/ja
Application granted granted Critical
Publication of JP5416936B2 publication Critical patent/JP5416936B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0413—Manufacture or treatment of FETs having insulated gates [IGFET] of FETs having charge-trapping gate insulators, e.g. MNOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/69—IGFETs having charge trapping gate insulators, e.g. MNOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/69—IGFETs having charge trapping gate insulators, e.g. MNOS transistors
    • H10D30/693—Vertical IGFETs having charge trapping gate insulators
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/69—IGFETs having charge trapping gate insulators, e.g. MNOS transistors
    • H10D30/694—IGFETs having charge trapping gate insulators, e.g. MNOS transistors characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/031—Manufacture or treatment of data-storage electrodes
    • H10D64/037—Manufacture or treatment of data-storage electrodes comprising charge-trapping insulators
    • H10P14/6334—
    • H10P14/6339—
    • H10P14/662—
    • H10P14/6682—
    • H10P14/69433—

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

【課題】下層の絶縁膜が窒化するのを抑制するとともに上層の絶縁膜からの酸素の拡散を抑制して電荷捕獲密度の低下を可及的に防止することを可能にする。
【解決手段】第１絶縁膜２と、第１絶縁膜上に形成され、窒素が添加されたアモルファスシリコン層４ａと、アモルファスシリコン層上に形成された第１窒化シリコン層４ｂと、第１窒化シリコン層上に形成された第２絶縁膜１０と、を備えていることを特徴とする。
【選択図】図１

Description

本発明は、半導体装置およびその製造方法に関し、特に不揮発性半導体記憶装置に用いられる。
不揮発性メモリであるフラッシュメモリ、特にＮＡＮＤ型フラッシュメモリは、微細化が容易であるために低価格化、大容量化が急激に進んでおり、耐衝撃性という特徴もあって、静止画の記憶媒体や高品質音声記録媒体として爆発的に開発が進められており、一大市場を形成するに至っている。
さて、ＮＡＮＤ型フラッシュメモリに用いられるメモリセルは、周囲を絶縁膜で覆われたポリシリコンからなる浮遊ゲートを有しているフローティングゲート（ＦＧ）型、周囲を絶縁膜で覆われたシリコン窒化膜からなる電荷トラップ膜を有しているＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Silicon）型、ＳＯＮＯＳ（Silicon-Oxide-Nitride-Oxide- Silicon）型であることが最大の特徴である。電荷蓄積膜となる、浮遊ゲートまたは電荷トラップ膜上に電極間絶縁膜またはブロック絶縁膜を挟むように形成された制御ゲートに印加する電圧（制御電圧）を制御して、基板からトンネル絶縁膜を介して浮遊ゲートもしくは電荷トラップ膜に電子をＦＮ（Fowler-Nordheim）トンネリングで注入する（書き込み）、あるいは反対に浮遊ゲートからトンネル絶縁膜を通して電子を引き抜く（ＦＧ型、ＭＯＮＯＳ／ＳＯＮＯＳ型における消去）、または電荷トラップ膜に正孔を注入し、電子と対消滅させたりすることにより（ＭＯＮＯＳ／ＳＯＮＯＳ型における消去補助）、メモリセルの閾値を変動させている。ところが、微細化とともに一つの大きな問題がクローズアップされるようになってきた。
メモリ容量の増大には素子サイズの微小化が最も有効であるが、そのためには電荷蓄積膜の微細化が必要である。ところが、電荷蓄積膜を微細化した場合でも、メモリセルの駆動に必要とされる電荷量は、誤動作を抑えるため、およびセル当たりのビット数を上げるための多値化を実現するためにも極力高いことが求められる。すなわち、電荷捕獲密度を上げる必要がある。さらに、横方向（電荷蓄積膜の堆積方向に垂直な方向）の微細化に伴って縦方向（電荷蓄積膜の堆積方向）の微細化、すなわち薄膜化が行われて捕獲時間が減少しかつ抜ける電荷が増加する。このため、捕獲効率と保持特性を上げる必要もある。
電荷捕獲密度を上げるために、電荷蓄積膜となるシリコン窒化膜中のシリコン濃度を向上させる手法が提案されている（例えば、特許文献１参照）。しかし、この特許文献１の手法では、熱を加えてトンネル絶縁膜上にシリコン窒化膜を直接に堆積しているので、トンネル絶縁膜が窒化されて電荷のトラップ源が出来る。そして、このトラップ源が生成された部分で電荷が捕獲されるので、電荷蓄積膜に電荷が効率的に注入されず、捕獲効率が低下する問題がある。
また、電荷蓄積膜の上部に配置されたブロック絶縁膜を高誘電体膜（Ｈｉｇｈ−ｋ膜）にして絶縁性を上げ、捕らえた電荷が抜けないようにすることで保持特性を維持する手法が提案されている（特許文献２参照）。しかし、この特許文献２に記載の手法においては、熱を加えて、電荷蓄積膜となるシリコン窒化膜上に、酸素及び金属を含有したブロック絶縁膜を直接に堆積しているので、シリコン窒化膜中に酸素が拡散し、欠陥が酸化補修されてしまう。このため、捕獲効率が低下する問題がある。
特開２００３−３４７５４３号公報 特開２００７−２８７８５６号公報
本発明は、上記事情を考慮してなされたもので、下層の絶縁膜が窒化するのを抑制することを可能にするとともに上層の絶縁膜からの酸素の拡散を抑制することを可能にして電荷捕獲密度の低下を可及的に防止することのできる、窒化膜を備えた半導体装置およびその製造方法を提供することを目的とする。
本発明の第１の態様による半導体装置は、第１絶縁膜と、前記第１絶縁膜上に形成され、窒素が添加されたアモルファスシリコン層と、前記アモルファスシリコン層上に形成された第１窒化シリコン層と、前記第１窒化シリコン層上に形成された第２絶縁膜と、を備えていることを特徴とする。
また、本発明の第２の態様による半導体装置は、半導体基板と、前記半導体基板に離間して形成されたソース領域およびドレイン領域と、前記ソース領域と前記ドレイン領域との間の前記半導体基板上に形成された第１絶縁膜と、前記第１絶縁膜上に形成され、窒素が添加されたアモルファスシリコン層と、前記アモルファスシリコン層上に形成された第１窒化シリコン層とを有する電荷蓄積膜と、前記電荷蓄積膜上に形成された第２絶縁膜と、前記第２絶縁膜上に形成された制御ゲート電極と、を備えていることを特徴とする。
また、本発明の第３の態様による半導体装置は、制御ゲート電極と、層間絶縁膜とが交互に積層された積層構造と、前記制御ゲート電極と前記層間絶縁膜の積層方向に前記積層構造を貫通するように設けられた穴の内側の表面を覆う第１絶縁膜と、前記第１絶縁膜の内側の表面を覆いかつ窒素が添加されたアモルファスシリコン層と、このアモルファスシリコン層の内側の表面を覆う第１窒化シリコン層とを有する電荷蓄積膜と、前記電荷蓄積膜の内側の表面を覆う第２絶縁膜と、前記第２絶縁膜の内側の表面を覆う半導体層と、
を備えていることを特徴とする。
また、本発明の第４の態様による半導体装置の製造方法は、第１絶縁膜を形成する工程と、雰囲気が５５０℃以下の、アモルファスシリコンの生成が可能な第１温度で、アモルファスシリコン生成ガスを供給して前記第１絶縁膜上にアモルファスシリコン層を形成する工程と、前記アモルファスシリコン生成ガスの供給を停止し、前記雰囲気の温度を窒化可能な第２温度まで上昇させて維持しながら窒化ガスを供給することにより前記アモルファスシリコン層上に第１窒化シリコン層を形成する工程と、前記第１窒化シリコン層上に第２絶縁膜を形成する工程と、を備え、前記第１窒化シリコン層を形成する際に、前記アモルファスシリコン層に窒素が添加されることを特徴とする。
また、本発明の第５の態様による半導体装置の製造方法は、第１絶縁膜を形成する工程と、雰囲気が５５０℃以下の、アモルファスシリコンの生成が可能かつ窒化が可能な第１温度で、アモルファスシリコン生成ガスを供給して前記第１絶縁膜上にアモルファスシリコン層を形成する工程と、前記アモルファスシリコン生成ガスの供給を行いかつ前記雰囲気を前記第１温度に維持しながら窒化ガスを供給することにより前記アモルファスシリコン層上に第１窒化シリコン層を形成する工程と、前記第１窒化シリコン層上に第２絶縁膜を形成する工程と、を備え、前記第１窒化シリコン層を形成する際に、前記アモルファスシリコン層に窒素が添加されることを特徴とする。
また、本発明の第６の態様による半導体装置の製造方法は、第１絶縁膜を形成する工程と、雰囲気が５５０℃以下の、アモルファスシリコンの生成が可能かつ窒化が可能な第１温度で、アモルファスシリコン生成ガスを供給して前記第１絶縁膜上にアモルファスシリコン層を形成する工程と、前記アモルファスシリコン生成ガスの供給を行いかつ前記雰囲気を前記第１温度に維持しながら窒化ガスを供給することにより前記アモルファスシリコン層上に第１窒化シリコン層を形成する工程と、前記雰囲気を前記第１温度よりも高い第２温度まで上昇して維持することにより、前記第１窒化シリコン層上に第２窒化シリコン層を形成する工程と、前記第２窒化シリコン層上に第２絶縁膜を形成する工程と、を備え、前記第１および第２窒化シリコン層を形成する際に、前記アモルファスシリコン層に窒素が添加されることを特徴とする。
また、本発明の第７の態様による半導体装置の製造方法は、第１絶縁膜を形成する工程と、雰囲気が５５０℃以下の、アモルファスシリコンの生成が可能かつ窒化が可能な第１温度で、アモルファスシリコン生成ガスを供給して前記第１絶縁膜上にアモルファスシリコン層を形成する工程と、前記アモルファスシリコン生成ガスの供給を行いかつ前記雰囲気を前記第１温度に維持しながら窒化ガスを供給することにより前記アモルファスシリコン層上に第１窒化シリコン層を形成する工程と、前記雰囲気を前記第１温度よりも高い第２温度まで上昇して維持することにより、前記第１窒化シリコン層上に第２窒化シリコン層を形成する工程と、前記雰囲気を前記第２温度に維持したまま、前記アモルファスシリコン生成ガスの供給の停止を行うが前記窒化ガスを供給することにより前記第２窒化シリコン層上に第３窒化シリコン層を形成する工程と、前記第３窒化シリコン層上に第２絶縁膜を形成する工程と、を備え、前記第１乃至第３窒化シリコン層を形成する際に、前記アモルファスシリコン層に窒素が添加されることを特徴とする。
また、本発明の第８の態様による半導体装置の製造方法は、制御ゲート電極と、層間絶縁膜とが交互に積層された積層構造を形成する工程と、前記制御ゲート電極と前記層間絶縁膜の積層方向に前記積層構造を貫通する穴を形成する工程と、前記穴の内側の表面を覆う第１絶縁膜を形成する工程と、前記第１絶縁膜の内側の表面を覆うアモルファスシリコン層を形成する工程と、前記アモルファスシリコン層の内側の表面を覆う第１窒化シリコン層を形成する工程と、前記第１窒化シリコン層の内側の表面を覆う第２絶縁膜を形成する工程と、前記第２絶縁膜の内側の表面を覆う半導体層を形成する工程と、を備えていることを特徴とする
本発明によれば、下層の絶縁膜が窒化するのを抑制するとともに上層の絶縁膜からの酸素の拡散を抑制して電荷捕獲密度の低下を可及的に防止することができる。
（第１実施形態）
本発明の第１実施形態による半導体装置の製造方法を説明する。本実施形態の製造方法によって製造される半導体装置は、ＭＯＮＯＳ型の不揮発性半導体記憶装置であって、複数のメモリセルを備えている。本実施形態の不揮発性半導体記憶装置の製造方法について図１（ａ）乃至図４（ｂ）を参照して説明する。図１（ａ）乃至図４（ｂ）は、本実施形態の製造方法の製造工程断面図であって、図１（ａ）、図１（ｃ）、図１（ｅ）、図２（ａ）、図２（ｃ）、図３（ａ）、図３（ｃ）、図４（ａ）は、図１（ｂ）、図１（ｄ）、図１（ｆ）、図２（ｂ）、図２（ｄ）、図３（ｂ）、図３（ｄ）、図４（ｂ）とそれぞれ互いに直交する断面を示している。
まず、図１（ａ）、図１（ｂ）に示すように、所望の不純物をドーピングしたシリコン基板１を希ＨＦ処理し、シリコン基板１の表面を水素により終端化する。その後、このシリコン基板１を成膜装置のチャンバーに置く。続いて、チャンバー内の雰囲気を、製造プロセス中にシリコンと反応もしくはエッチングしないガス（例えば、窒素ガス）のみにした後、シリコン基板１の温度を７００℃にまで上げ、シリコン基板から水素を完全に脱離させる。
次に、チャンバー内の雰囲気を、例えば分圧が３０ＴｏｒｒのＮ２と、分圧が３ＴｏｒｒのＯ２との混合雰囲気とし、シリコン基板１の表面を１０５０℃にして５０秒間維持する。これにより、図１（ｃ）、図１（ｄ）に示すように、シリコン基板１上にトンネル絶縁膜となるシリコン酸化膜２が形成される。
次に、ジシランガス（Ｓｉ２Ｈ６）を用いてシリコン酸化膜上にアモルファスシリコン層を２ｎｍ堆積する。このときのシリコン基板１の温度は５５０℃以下であることが好ましい。本実施形態では、シリコン基板１の温度を例えば４２０℃とする。続いて、チャンバー内を、例えば分圧が３０ＴｏｒｒのＮ２と、分圧が０．０３ＴｏｒｒのＮＨ３との混合雰囲気とし、シリコン基板１の表面を７５０℃にして１００秒間維持する。これにより、図１（ｅ）、図１（ｆ）に示すように、アモルファスシリコン層中に窒素が拡散して、下側に窒素が添加されたアモルファスシリコン層４ａと、上側にシリコン窒化層４ｂが形成される。すなわち、アモルファスシリコン層４ａと、シリコン窒化層４ｂとの積層構造を有する電荷蓄積膜４が形成される。この時、シリコン窒化層４ｂは面内方向に連続する層であって、三配位の窒素結合を有し、且つ窒素の第二近接原子の少なくとも１つが窒素となる構造を有している。ここで、三配位の窒素結合とは、１個の窒素原子に３個のシリコン原子が結合した状態を意味する。この電荷蓄積膜４の形成プロセスにおけるシリコン基板の温度、ジシランガス（Ｓｉ２Ｈ６）の供給、およびＮＨ３ガスの供給のタイミングチャートを図５に示す。
次に、素子分離加工に用いるマスク材６を電荷蓄積膜４上に、ＣＶＤ（Chemical Vapor Deposition）法で堆積する（図２（ａ）、図２（ｂ））。その後、レジストマスク（図示せず）を用いたＲＩＥ（Reactive Ion Etching）法により、マスク材６、電荷蓄積膜４、トンネル絶縁膜２を、順次エッチング加工してシリコン基板１の表面の一部を露出させる。そして、さらにシリコン基板１の露出した領域をエッチングして、図２（ｂ）に示すように、深さ１００ｎｍの素子分離溝８を形成する。その後、上記レジストマスクを除去する。
次に、全面に素子分離用のシリコン酸化膜９を堆積して、素子分離溝８を完全に埋め込む。その後、表面部分のシリコン酸化膜９をＣＭＰ（Chemical Mechanical Polishing）法を用いて除去し、シリコン酸化膜９の表面を平坦化する。このとき、マスク材６が露出する（図２（ｃ）、図２（ｄ））。
次に、露出したマスク材６を選択的にエッチング除去した後、シリコン酸化膜９の露出表面を希フッ酸溶液でエッチング除去する。その後、全面に厚さ１５ｎｍのアルミナ層をＡＬＤ（Atomic Layer Deposition）法で堆積する。このとき、ＡＬＤ法での成膜時の酸化剤により、アルミナ層に接するシリコン窒化層４ｂが酸化されて、極薄のシリコン酸窒化層が形成され、このシリコン酸窒化層と、アルミナ層との２層構造を有する厚さ１６ｎｍのブロック絶縁膜１０が形成される（図３（ａ）、図３（ｂ））。
次に、ＣＶＤ法を用いて多結晶シリコン層、タングステンシリサイド層を順次堆積し、多結晶シリコン層と、タングステンシリサイド層との２層構造を有する厚さ１００ｎｍの導電膜１１を、制御ゲート電極として形成する。さらに、ＲＩＥ用のマスク材１２をＣＶＤ法で堆積する。その後、レジストマスク（図示せず）を用いたＲＩＥ法により、マスク材１２、導電膜１１、ブロック絶縁膜１０、電荷蓄積膜４、トンネル絶縁膜２を、順次エッチング加工して、ワード線方向の溝１３を形成する（図３（ｃ）、図３（ｄ））。これにより、電荷蓄積膜４および制御ゲート電極１１の形状が確定する。
最後に、マスク材１２、導電膜１１、ブロック絶縁膜１０、電荷蓄積膜４、トンネル絶縁膜２の露出した面に、電極側壁酸化膜と呼ばれるシリコン酸化膜１４を熱酸化法で形成後、イオン注入法を用いてソース／ドレイン領域１５ａ、１５ｂを形成し、さらに、全面を覆うように層間絶縁膜１６をＣＶＤ法で形成する（図４（ａ）、図４（ｂ））。その後は、周知の方法で配線層等を形成して不揮発性半導体記憶装置が完成する。
このようにしてアモルファスシリコンに窒素を添加して電荷蓄積膜とし、同時に電荷蓄積膜の上部にシリコン窒化層を形成したＭＯＮＯＳ構造は、アモルファスシリコンがトンネル絶縁膜２への窒素の拡散を抑制し、かつシリコン窒化層４ｂがブロック絶縁膜１０の形成時の電荷蓄積膜４への酸素の拡散を抑えるために、捕獲特性と保持特性に優れるという特徴を有する。また、本実施形態で説明したような、窒素が添加されたアモルファスシリコン層と、このアモルファスシリコン層上に形成された第１窒化シリコン層との積層構造の電荷蓄積膜とすることにより、電荷蓄積膜上に形成されるブロック絶縁膜に酸素が含まれておらず、かつブロック絶縁膜上に設けられる制御ゲート電極が酸素を含む導電体、例えば、酸化物導電体からなる場合、ブロック絶縁膜を介した制御ゲート電極からの酸素の拡散を可及的に抑制することができる。
本実施形態の実施例として、絶縁膜上に設けられたアモルファスシリコンを窒化することにより、窒素が添加されたアモルファスシリコン層４ａとシリコン窒化層４ｂとの積層構造の電荷蓄積膜４を形成する方法を用いて不揮発性半導体記憶装置を形成する。また、比較例として、絶縁膜上に電荷蓄積膜となるシリコン窒化膜を直接堆積する方法を用いて不揮発性半導体記憶装置を形成する。そして、実施例と比較例の書き込み消去特性およびデータ保持特性を図６に示す。図６の横軸は時間を示し、縦軸はフラットバンド電圧のシフト量ΔＶｆｂを示す。図６からわかるように、本実施例は、比較例に比べて、テータ保持特性を維持しながら書き込み消去特性が向上している。すなわち、本実施例の方が比較例に比べて、効率的な電荷の注入を行うことができることおよび電荷捕獲密度が向上している。これは、図７（ａ）、図７（ｂ）に示すように、本実施例においては、シリコン窒化層４ｂと、ＳｉＯ２からなるトンネル絶縁膜２との間にアモルファスシリコン（図中ではａ−Ｓｉと表記している）４ａが存在する。このため、図７（ｃ）に示すように、トンネル絶縁膜２への窒素の拡散が抑えられ、結果としてトンネル絶縁膜２中でのトラップ源の生成を抑制し、高い注入効率を実現できる。また、図７（ｄ）に示すように、アルミナのブロック絶縁膜１０と電荷蓄積膜４との間にシリコン窒化層４ｂが存在しているので、ブロック絶縁膜１０の形成時の電荷蓄積膜４への酸素の拡散を抑制し、高い電荷捕獲密度を維持できる。
なお、アモルファスシリコン層４ａを形成する際および窒素を添加する際には、アモルファスシリコンの堆積温度、アモルファスシリコン中の窒素濃度に注意が必要である。アモルファスシリコンの堆積温度をパラメータとして、アモルファスシリコン中の平均窒素濃度と、電荷捕獲密度との関係を図８に示す。図８からわかるように、アモルファスシリコンの堆積温度を低くし、窒素濃度を低くすることによって電荷捕獲密度が向上している。これは、アモルファスシリコンの堆積温度が低いとアモルファスシリコンの結晶成長がしにくく、欠陥が多く含まれたアモルファスシリコン構造となり、その結果として電荷捕獲密度が大きくなることによる。また、アモルファスシリコンの堆積温度が低いとシリコン中に水素が多量に含まれることになる。シリコン中に含まれる水素は、この後の窒化処理時に、ａ−Ｓｉから外れて新しい欠陥を生成する。このことから、アモルファスシリコンの堆積温度としては、水素が含まれつつアモルファスシリコンが堆積することが可能な温度が良い。具体的には、水素が脱離しにくい５００℃以下が好ましく、堆積時に含まれる水素濃度としては１×１０２１ｃｍ−３以上が好ましい。
また窒素を添加する温度（窒化温度）としては、アモルファスシリコン中の欠陥密度が減少せず、かつ窒化が生じる温度であることが好ましい。具体的には８００℃以下が良い。８００℃より高いと、欠陥密度が減少するだけでなく、窒化膜の凝集が起きるために電荷捕獲密度のばらつきが大きくなってしまう。窒素分圧については、窒化速度を遅くしかつ窒素濃度に対する時間の制御性を上げる上で低い方が好ましく、特に５０Ｔｏｒｒ以下が好ましい。
窒化温度、窒素分圧を変えて同じ２０ａｔ．％の窒素量を添加する場合の電荷捕獲密度の面内ばらつきを図９に示す。窒化温度を８００℃以下、窒素分圧を５０Ｔｏｒｒ以下にすることによって、電荷捕獲密度を高く維持しつつも、面内ばらつきが小さくなっていることがわかる。
これは、窒化温度および窒素分圧が高い場合には窒化速度が速く、直ぐにアモルファスシリコンの表面にシリコン窒化膜が形成される。これにより、窒化種の拡散が抑えられ、アモルファスシリコン中の窒素分布のばらつきが大きくなるからである。
これに対して、窒化温度および窒素分圧が低いと、窒化速度が遅くなり、これによりアモルファスシリコン中に窒素を効率的に添加することができ、電荷捕獲密度が大きくかつばらつきの少ない構造とすることが可能となる。
また、窒化温度、窒素分圧によらず、窒化時間は４００秒以下が好ましい。しかも、温度によって好ましい時間が異なるので、温度に応じて最適域を選ぶのが好ましい。窒化温度が５００℃、７００℃、８００℃における、アモルファスシリコンの窒化時間と電荷捕獲密度との関係を図１０に示す。なお、窒化温度が５００℃のときは、プラズマ窒化を用い、窒化温度が７００℃および８００℃のときは、ＮＨ３ガスを用いて窒化している。図１０からわかるように、窒化時間が長くなるにつれて電荷捕獲密度が減少している。一方、５００℃窒化では１００秒以下、８００℃窒化では２００秒以下、７００℃窒化では４００秒以下に設定することで電荷捕獲密度の向上が見られている。これは窒化時間が長くなるとアモルファスシリコンが完全に窒化されて絶縁体となることによる。また、そして窒素がアモルファスシリコンを突き抜けて下に配置されているトンネル絶縁膜を窒化し、特性を劣化させてしまうため、この点でも長時間窒化は好ましくない。
なお、本実施形態ではアモルファスシリコンを堆積する際のガスとしてＳｉ２Ｈ６を用いたが、アモルファスシリコンを堆積できるガスであればＳｉ２Ｈ６に限るものではなく、ＳｉＨ４、ＳｉＨ２Ｃｌ２を用いても良い。
なお、本実施形態ではアモルファスシリコンを窒化する際のガスとしてＮＨ３を用いたが、窒化性のガスであればＮＨ３に限るものではなく、ＮＯ、Ｎラジカル、ＮＨラジカル、Ｎ２ラジカル、Ｎプラズマ、ＮＨプラズマ、Ｎ２プラズマを用いても良い。
なお、本実施形態ではブロック絶縁膜としてＡｌ２Ｏ３を用いたが、電荷蓄積膜からの電荷の抜けを抑制できるのであればＡｌ２Ｏ３に限るものではなく、Ａｌ２Ｏ３の他にＳｉＯ２またはＬａＡｌＯを用いることが好ましい。また、ＨｆＳｉＯ、ＨｆＡｌＯ、ＬａＡｌＳｉＯ、ＬａＨｆＯ等のＨｉｇｈ−ｋ膜を用いても良い。
以上説明したように、本実施形態によれば、下層の絶縁膜が窒化するのを抑制することが可能となるとともに上層の絶縁膜からの酸素の拡散を抑制することが可能となるので電荷捕獲密度の低下を可及的に防止することができる。
（第２実施形態）
次に、本発明の第２実施形態による半導体記憶装置の製造方法を説明する。本実施形態の製造方法によって製造される半導体記憶装置は、ＭＯＮＯＳ型の不揮発性半導体記憶装置であって、複数のメモリセルを備えている。本実施形態の不揮発性半導体記憶装置の製造方法について図１１（ａ）乃至図１４（ｂ）を参照して説明する。図１１（ａ）乃至図１４（ｂ）は本実施形態の製造方法の製造工程断面図であって、図１１（ａ）、図１１（ｃ）、図１１（ｅ）、図１２（ａ）、図１２（ｃ）、図１３（ａ）、図１３（ｃ）、図１４（ａ）は、図１１（ｂ）、図１１（ｄ）、図１１（ｆ）、図１２（ｂ）、図１２（ｄ）、図１３（ｂ）、図１３（ｄ）、図１４（ｂ）とそれぞれ互いに直交する断面を示している。本実施形態の製造方法は、第１実施形態において、電荷蓄積膜の形成を２回連続して行う方法である。
まず、図１１（ａ）、図１１（ｂ）に示すように、所望の不純物をドーピングしたシリコン基板２１を希ＨＦ処理し、シリコン基板２１の表面を水素により終端化する。その後、このシリコン基板２１を成膜装置のチャンバーに置く。続いて、チャンバー内の雰囲気を、製造プロセス中にシリコンと反応もしくはエッチングしないガス（例えば、窒素ガス）のみにした後、シリコン基板２１の温度を７００℃にまで上げ、シリコン基板２１から水素を完全に脱離させる。
次に、チャンバー内を、例えば分圧が３０ＴｏｒｒのＮ２と、分圧が３ＴｏｒｒのＯ２との混合ガス雰囲気とし、シリコン基板２１の表面を１０５０℃にして５０秒間維持する。これにより、図１１（ｃ）、図１１（ｄ）に示すように、シリコン基板２１上にシリコン酸化膜２２が形成される。
次に、ジシランガスを用いてシリコン酸化膜２２上にアモルファスシリコン層２３ａを２ｎｍ堆積する（図１１（ｅ）、図１１（ｆ））。このときの基板２１の温度は５５０℃以下であることが好ましい。本実施形態では、シリコン基板２１の温度を例えば４２０℃とする。続いて、チャンバー内を、例えば分圧が３０ＴｏｒｒのＮ２と、分圧が０．０３ＴｏｒｒのＮＨ３との混合ガス雰囲気とし、シリコン基板２１の表面を７５０℃にして１００秒間維持する。これにより、アモルファスシリコン層２３ａ中に窒素が拡散して、下側に窒素が添加されたアモルファスシリコン層２３ａと、上側にシリコン窒化層２３ｂが形成される。すなわち、アモルファスシリコン層２３ａと、シリコン窒化層２３ｂとの積層構造を有する第１電荷蓄積層２３が形成される。この時、シリコン窒化層２３ｂは面内方向に連続する層であって、三配位の窒素結合を有し、且つ窒素の第二近接原子の少なくとも１つが窒素となる構造を有している。この第１電荷蓄積層２３の形成プロセスにおけるシリコン基板の温度、ジシランガス（Ｓｉ２Ｈ６）の供給、およびＮＨ３ガスの供給のタイミングチャートは、第１実施形態で説明した図５に示すようになる。
次に、再びジシランガスを用いてシリコン窒化層２３ｂ上にアモルファスシリコン膜２４ａを２ｎｍ堆積する（図１１（ｅ）、図１１（ｆ））。このときの基板温度は５５０℃以下であることが好ましい。本実施形態では、シリコン基板２１の温度を例えば４２０℃とする。続いて、チャンバー内の雰囲気を、例えば分圧３０ＴｏｒｒのＮ２、分圧０．０３ＴｏｒｒのＮＨ３とし、シリコン基板２１の表面を７５０℃にして１００秒間維持する。これにより、アモルファスシリコン層２４ａ中に窒素が拡散して、下側に窒素が添加されたアモルファスシリコン層２４ａと、上側にシリコン窒化層２４ｂとの積層構造を有する第２電荷蓄積層２４が形成される。この時、シリコン窒化膜２４ｂは面内方向に連続する膜であって、三配位の窒素結合を有し且つ窒素の第二近接原子の少なくとも１つが窒素となる構造を有している。そして、第１電荷蓄積層２３と、第２電荷蓄積層２４との２層積層膜が電荷蓄積膜２５となる。なお、第２電荷蓄積層２４の形成プロセスにおけるシリコン基板の温度、ジシランガス（Ｓｉ２Ｈ６）の供給、およびＮＨ３ガスの供給のタイミングチャートは、第１実施形態で説明した図５に示すようになる。
次に、素子分離加工のためのマスク材２６を電荷蓄積膜２５上にＣＶＤ法を用いて堆積する（図１２（ａ）、図１２（ｂ））。その後、レジストマスク（図示せず）を用いたＲＩＥ法により、マスク材２６、電荷窒化膜２５、トンネル絶縁膜２２を、順次エッチング加工してシリコン基板２１の表面を一部露出させる。そして、さらにシリコン基板２１の露出した領域をエッチングして、図１２（ｂ）に示すように、深さ１００ｎｍの素子分離溝２８を形成する。その後、上記レジストマスクを除去する。
次に、全面に素子分離用のシリコン酸化膜２９を堆積して、素子分離溝２８を完全に埋め込む。その後、表面部分のシリコン酸化膜２９をＣＭＰ法で除去して、シリコン酸化膜２９の表面を平坦化する。このとき、マスク材２６が露出する（図１２（ｃ）、図１２（ｄ））。
次に、露出したマスク材２６を選択的にエッチング除去した後、シリコン酸化膜２９の露出表面を希フッ酸溶液でエッチング除去する。その後、全面に厚さ１５ｎｍのアルミナ層をＡＬＤ法で堆積する。このとき、ＡＬＤ法での成膜時の酸化剤により、アルミナ層に接する電荷蓄積膜２５のシリコン窒化層２４ｂ（図１１（ｅ）、図１１（ｆ）参照）が酸化されて、極薄のシリコン酸窒化層が形成され、シリコン酸窒化層と、アルミナ層との２層構造を有する厚さ１６ｎｍのブロック絶縁膜３０が形成される（図１３（ａ）、図１３（ｂ））。
次に、ＣＶＤ法を用いて、多結晶シリコン層、タングステンシリサイド層を順次堆積し、多結晶シリコン層とタングステンシリサイド層との２層構造を有する厚さ１００ｎｍの導電膜３１を、制御ゲート電極として形成する。さらに、導電膜３１上にＲＩＥ用のマスク材３２をＣＶＤ法で堆積する。その後、レジストマスク（図示せず）を用いたＲＩＥ法により、マスク材３２、導電膜３１、ブロック絶縁膜３０、電荷蓄積層２５、トンネル絶縁膜２２を順次エッチング加工して、ワード線方向の溝３３を形成する（図１３（ｃ）、図１３（ｄ））。これにより、電荷蓄積膜２５および制御ゲート電極３１の形状が確定する。
最後に、マスク材３２、導電膜３１、ブロック絶縁膜３０、電荷蓄積膜２５、トンネル絶縁膜２２の露出面に電極側壁酸化膜と呼ばれるシリコン酸化膜３４を熱酸化法で形成し、その後、イオン注入法を用いてソース／ドレイン領域３５ａ、３５ｂを形成する。さらに、全面を覆うように層間絶縁膜３６をＣＶＤ法で形成する（図１４（ａ）、図１４（ｂ））。その後は、周知の方法で配線層等を形成して不揮発性半導体装置が完成する。
電荷蓄積膜として、本実施形態のように第１電荷蓄積層２３と、第２電荷蓄積層２４との２層構造にした不揮発性半導体記憶装置と、第１実施形態のように１層構造にした不揮発性半導体記憶装置の書き込み特性および消去特性を図１５に示す。図１５からわかるように、本実施形態の方が第１実施形態に比べて書き込み特性および消去特性が改善している。これは電荷蓄積膜の厚さが厚くなることによって電子および正孔の捕獲効率が向上したためである。
なお、本実施形態ではアモルファスシリコンを堆積する際のガスとしてＳｉ２Ｈ６を用いたが、アモルファスシリコンを堆積できるガスであればＳｉ２Ｈ６に限るものではなく、ＳｉＨ４、ＳｉＨ２Ｃｌ２を用いても良い。
なお、本実施形態ではアモルファスシリコンを窒化する際のガスとしてＮＨ３を用いたが、窒化性のガスであればＮＨ３に限るものではなく、ＮＯ、Ｎラジカル、ＮＨラジカル、Ｎ２ラジカル、Ｎプラズマ、ＮＨプラズマ、Ｎ２プラズマを用いても良い。
なお、本実施形態ではブロック膜としてＡｌ２Ｏ３を用いたが、電荷蓄積膜からの電荷の抜けを抑制できるのであればＡｌ２Ｏ３に限るものではなく、Ａｌ２Ｏ３の他にＳｉＯ２またはＬａＡｌＯを用いることが好ましい。また、ＨｆＳｉＯ、ＨｆＡｌＯ、ＬａＡｌＳｉＯ、ＬａＨｆＯ等のＨｉｇｈ−ｋ膜を用いても良い。
また、本実施形態ではアモルファスシリコンの堆積と窒化を２回行う場合について説明したが、３回以上繰り返しても良い。必要な電荷蓄積膜の膜厚に応じて繰り返し数を調整すればよい。これによって電荷捕獲効率の更なる向上を果たすことが可能である。ただし、繰り返し数が多くなればその分電気的な膜厚は厚くなってしまうので、ターゲットとするＭＯＮＯＳ構造のトータル膜厚に応じて調整することが必要となる。
本実施形態も第１実施形態と同様に、下層の絶縁膜が窒化するのを抑制することが可能となるとともに上層の絶縁膜からの酸素の拡散を抑制することが可能となるので電荷捕獲密度の低下を可及的に防止することができる。
（第３実施形態）
次に、本発明の第３実施形態による不揮発性半導体記憶装置の製造方法を説明する。本実施形態の製造方法によって製造される半導体記憶装置は、ＭＯＮＯＳ型の不揮発性半導体記憶装置であって、複数のメモリセルを備えている。本実施形態の不揮発性半導体記憶装置の製造方法について図１６（ａ）乃至図１９（ｂ）を参照して説明する。図１６（ａ）乃至図１９（ｂ）は本実施形態の製造方法の製造工程断面図であって、図１６（ａ）、図１６（ｃ）、図１６（ｅ）、図１７（ａ）、図１７（ｃ）、図１８（ａ）、図１８（ｃ）、図１９（ａ）は、図１６（ｂ）、図１６（ｄ）、図１６（ｆ）、図１７（ｂ）、図１７（ｄ）、図１８（ｂ）、図１８（ｄ）、図１９（ｂ）とそれぞれ互いに直交する断面を示している。
まず、図１６（ａ）、図１６（ｂ）に示すように、所望の不純物をドーピングしたシリコン基板４１を希ＨＦ処理し、シリコン基板４１の表面を水素により終端化する。その後、このシリコン基板４１を成膜装置のチャンバーに置く。続いて、チャンバー内の雰囲気を、製造プロセス中にシリコンと反応もしくはエッチングしないガス（例えば、窒素ガス）のみにした後、シリコン基板４１の温度を７００℃にまで上げ、シリコン基板４１から水素を完全に脱離させる。
次に、チャンバー内を、例えば分圧が３０ＴｏｒｒのＮ２と、分圧が３ＴｏｒｒのＯ２との混合ガス雰囲気とし、シリコン基板の表面を１０５０℃にして５０秒間維持する。これにより、図１６（ｃ）、図１６（ｄ）に示すように、シリコン基板４１上にトンネル絶縁膜となるシリコン酸化膜４２が形成される。
次に、ジシランガスを用いてシリコン酸化膜４２上にアモルファスシリコン層４３を１ｎｍ堆積する。このときの基板４１の温度は５５０℃以下であることが好ましい。本実施形態では、シリコン基板４１の温度を例えば４２０℃としている。続いて、シリコン基板４１の温度を４２０℃に保ち、ジシランガスを流しながらチャンバー内に分圧０．０３ＴｏｒｒのＮＨ３を供給する。これにより、図１６（ｅ）、図１６（ｆ）に示すように、アモルファスシリコン層４３上にシリコン窒化層４４が形成されるとともに、下層のアモルファスシリコン層４３中に窒素が拡散し、窒素が添加されたアモルファスシリコン層４３が形成される。すなわち、下側に窒素が添加されたアモルファスシリコン層４３と、シリコン窒化層４４との積層構造を有する電荷蓄積膜４５が形成される。この時、シリコン窒化層４４は面内方向に連続する膜であって、三配位の窒素結合を有しかつ窒素の第二近接原子の少なくとも１つが窒素となる構造を有している。この電荷蓄積膜４５の形成プロセスにおけるシリコン基板の温度、ジシランガス（Ｓｉ２Ｈ６）の供給、およびＮＨ３ガスの供給のタイミングチャートは、図２０に示すようになる。
次に、素子分離加工のためのマスク材４６を電荷蓄積膜４５上にＣＶＤ法で堆積する（図１７（ａ）、図１７（ｂ））。その後、レジストマスク（図示せず）を用いたＲＩＥ法により、マスク材４６、電荷蓄積膜４５、トンネル絶縁膜４２を、順次エッチング加工してシリコン基板４１の表面の一部の領域を露出させる。そして、さらにシリコン基板４１の露出した領域をエッチングして、図１７（ｂ）に示すように、深さ１００ｎｍの素子分離溝４８を形成する。
次に、全面に素子分離用のシリコン酸化膜４９を堆積して、素子分離溝４８を完全に埋め込む。その後、表面部分のシリコン酸化膜４９をＣＭＰ法で除去して、シリコン酸化膜４９の表面を平坦化する。このとき、マスク材４６が露出する（図１７（ｃ）、図１７（ｄ））。
次に、露出したマスク材４６を選択的にエッチング除去した後、シリコン酸化膜４９の露出した表面を希フッ酸溶液でエッチング除去する。その後、全面に厚さ１５ｎｍのアルミナ層をＡＬＤ法で堆積する。このとき、ＡＬＤ法での成膜時の酸化剤により、シリコン窒化層４４が酸化されて、極薄のシリコン酸窒化層が形成され、シリコン酸窒化層とアルミナ層との２層構造を有する厚さ１６ｎｍのブロック絶縁膜５０が形成される（図１８（ａ）、図１８（ｂ））。
次に、ＣＶＤ法を用いて、多結晶シリコン層、タングステンシリサイド層を順次堆積し、多結晶シリコン層と、タングステンシリサイド層との２層構造を有する厚さ１００ｎｍの導電膜５１を制御ゲート電極として形成する。さらに、ＲＩＥのマスク材５２をＣＶＤ法で堆積する。その後、レジストマスク（図示せず）を用いたＲＩＥ法により、マスク材５２、導電膜５１、ブロック絶縁膜５０、電荷蓄積膜４５、トンネル絶縁膜４２を、順次エッチング加工して、ワード線方向の溝５３を形成した（図１８（ｃ）、図１８（ｄ））。これにより、電荷蓄積膜４５および制御ゲート電極５１の形状が確定する。
最後に、マスク材５２、導電膜５１、ブロック絶縁膜５０、電荷蓄積膜４５、トンネル絶縁膜４２の露出した面に電極側壁酸化膜と呼ばれるシリコン酸化膜５４を熱酸化法で形成後、イオン注入法を用いてソース／ドレイン領域５５ａ、５５ｂを形成し、さらに、全面を覆うように層間絶縁膜５６をＣＶＤ法で形成する（図１９（ａ）、図１９（ｂ））。その後は、周知の方法で配線層等を形成して不揮発性メモリセルが完成する。
本実施形態の製造方法で製造した不揮発性半導体記憶装置、第１実施形態の製造方法で製造した不揮発性半導体記憶装置、および比較例の不揮発性半導体記憶装置の書き込み特性および消去特性を図２１に示す。なお、比較例はトンネル絶縁膜上にアモルファスシリコンを堆積することなく、電荷蓄積膜となるシリコン窒化膜を、基板温度が７５０℃として直接堆積して形成した構成となっている。本実施形態の製造方法においては、図２０に示すように、アモルファスシリコンを堆積した後に、基板温度を４２０℃のままとしてジシランの供給を停止することなくＮＨ３を供給することにより電荷蓄積膜を形成する。これに対して第１実施形態の製造方法において、図５に示すように、アモルファスシリコンを堆積した後に、基板温度を７５０℃に上昇させるとともにジシランの供給を停止し、かつＮＨ３を供給することにより電荷蓄積膜を形成する。図２１からわかるように、本実施形態の方が第１実施形態に比べて、書き込み特性および消去特性のいずれにもおいても初期（書き込みまたは消去処理を開始してまもなく）では、速度は早くなるが、書き込み時において飽和する値が低くなっていることがわかる。これは、本実施形態は４２０℃と低い温度で窒化処理を行うため、窒素が添加されたアモルファスシリコン中の欠陥が多くなり、電荷捕獲密度が向上することで書き込み消去速度は向上する。しかし、電荷蓄積膜の上部に形成されたシリコン窒化層中の欠陥も多くなるために電荷保持特性が劣化し、書き込んだ電荷が抜けやすくなってしまうためである。しかし、直接堆積した比較例に比べれば、初期での速度は大きく向上しており、書き込み消去が短時間で行う場合においては、改善効果を利用することが可能である。これは上述したように、電荷捕獲密度が向上した効果を示している。
以上説明したように、本実施形態によれば、下層の絶縁膜が窒化するのを抑制することが可能となるとともに上層の絶縁膜からの酸素の拡散を抑制することが可能となるので電荷捕獲密度の低下を可及的に防止することができる。
（第４実施形態）
次に、本発明の第４実施形態による不揮発性半導体記憶装置の製造方法を説明する。本実施形態の製造方法によって製造される不揮発性半導体記憶装置は、ＭＯＮＯＳ型の不揮発性半導体記憶装置であって、複数のメモリセルを備えている。本実施形態の不揮発性半導体記憶装置の製造方法について図２２（ａ）乃至図２５（ｂ）を参照して説明する。図２２（ａ）乃至図２５（ｂ）は本実施形態の製造方法の製造工程断面図であって、図２２（ａ）、図２２（ｃ）、図２２（ｅ）、図２３（ａ）、図２３（ｃ）、図２４（ａ）、図２４（ｃ）、図２５（ａ）は、図２２（ｂ）、図２２（ｄ）、図２２（ｆ）、図２３（ｂ）、図２３（ｄ）、図２４（ｂ）、図２４（ｄ）、図２５（ｂ）とそれぞれ互いに直交する断面を示している。
まず、図２２（ａ）、図２２（ｂ）に示すように、所望の不純物をドーピングしたシリコン基板６１を希ＨＦ処理し、シリコン基板６１の表面を水素により終端化する。その後、このシリコン基板６１を成膜装置のチャンバーに置く。続いて、チャンバー内の雰囲気を、製造プロセス中にシリコンと反応もしくはエッチングしないガス（例えば、窒素ガス）のみにした後、シリコン基板６１の温度を７００℃にまで上げ、シリコン基板６１から水素を完全に脱離させる。
次に、チャンバー内の雰囲気を、例えば分圧が３０ＴｏｒｒのＮ２と、分圧が３ＴｏｒｒのＯ２との混合ガス雰囲気とし、シリコン基板６１の表面を１０５０℃にして５０秒間維持する。これにより、図２２（ｃ）、図２２（ｄ）に示すように、シリコン基板６１上にトンネル絶縁膜となるシリコン酸化膜６２が形成される。
次に、ジシランガスを用いてシリコン酸化膜６２上にアモルファスシリコン層６３を１ｎｍ堆積する。このときの基板の温度は５５０℃以下であることが好ましい。本実施形態においては、シリコン基板６１の温度を例えば４２０℃とする。続いて、シリコン基板６１の温度を４２０℃に維持し、ジシランガスを供給しながらチャンバー内に分圧が０．０３ＴｏｒｒのＮＨ３を供給し、アモルファスシリコン層６３上にシリコン窒化層を１ｎｍ堆積する。これにより、アモルファスシリコン膜６３上にシリコン窒化層６４ａが形成される。この間、基板温度は４２０℃に維持したままである。
続いて、ジシランガスとＮＨ３ガスを供給しながら、シリコン基板が載置されるステージの温度を７００℃まで上昇させる。これにより、シリコン窒化層６４ａ上にシリコン窒化層６４ｂが形成される。そしてこれら一連のシリコン窒化層の堆積工程によりアモルファスシリコン層６３中に窒素が拡散し、窒素が添加されたアモルファスシリコン層６３となる。かくして、窒素が添加されたアモルファスシリコン層６３、シリコン窒化層６４ａ、およびシリコン窒化層６４ｂの積層構造を有する電荷蓄積膜６５が形成される。この時、シリコン窒化層６４ａ、６４ｂは面内方向に連続する膜であって、三配位の窒素結合を有し、且つ窒素の第二近接原子の少なくとも１つが窒素であり、シリコン窒化層６４ａよりもシリコン窒化層６４ｂにおいて３配位の密度が多い構造となる。本実施形態に係る電荷蓄積膜６５の形成プロセスにおけるシリコン基板の温度、ジシランガス（Ｓｉ２Ｈ６）の供給、およびＮＨ３ガスの供給のタイミングチャートは、図２６に示すようになる。
このようにして電荷蓄積膜６５を形成した後、素子分離加工のためのマスク材６６をＣＶＤ法で形成する（図２３（ａ）、図２３（ｂ））。その後、レジストマスク（図示せず）を用いたＲＩＥ法により、マスク材６６、電荷蓄積膜６５、トンネル絶縁膜６２を順次エッチング加工し、シリコン基板６１の表面の一部の領域を露出させる。さらに、ＲＩＥを行うことにより、シリコン基板６１の露出した領域をエッチングして、図２３（ｂ）に示すように、深さ１００ｎｍの素子分離溝６８を形成した。
次に、全面に素子分離用のシリコン酸化膜６９を堆積して、素子分離溝６８を完全に埋め込む。その後、表面部分のシリコン酸化膜６９をＣＭＰ法で除去して、シリコン酸化膜６９の表面を平坦化した。このとき、マスク材６６が露出する（図２３（ｃ）、図２３（ｄ））。
次に、露出したマスク材６６を選択的にエッチング除去した後、シリコン酸化膜６９の露出した表面を希フッ酸溶液でエッチング除去した。その後、全面に厚さ１５ｎｍのアルミナ層をＡＬＤ法で堆積した。このとき、ＡＬＤ法での成膜時の酸化剤により、シリコン窒化層６４ｂが酸化されて、極薄のシリコン酸窒化層が形成される。これにより、シリコン酸窒化層と、アルミナ層との２層構造を有する厚さ１６ｎｍのブロック絶縁膜７０が形成される（図２４（ａ）、図２４（ｂ））。
次に、ＣＶＤ法を用いて、多結晶シリコン層、タングステンシリサイド層を順次堆積し、多結晶シリコン層とタングステンシリサイド層との２層構造を有する厚さ１００ｎｍの導電膜７１を制御ゲート電極として形成する。さらに、この導電膜７１上にＲＩＥ用のマスク材７２をＣＶＤ法で形成する（図２４（ｃ）、図２４（ｄ））。その後、レジストマスク（図示せず）を用いたＲＩＥ法により、マスク材７２、導電膜７１、ブロック絶縁膜７０、電荷蓄積膜６５、トンネル絶縁膜６２を順次エッチング加工して、ワード線方向の溝７３を形成した（図２４（ｄ））。これにより、電荷蓄積膜６５および制御ゲート電極７１の形状が確定する。
最後に、マスク材７２、導電膜７１、ブロック絶縁膜７０、電荷蓄積膜６５、トンネル絶縁膜６２の露出した面に電極側壁酸化膜と呼ばれるシリコン酸化膜７４を熱酸化法で形成する。その後、イオン注入法を用いてソース／ドレイン領域７５ａ、７５ｂを形成し、さらに、全面を覆うように層間絶縁膜７６をＣＶＤ法で形成する（図２５（ａ）、図２５（ｂ））。その後は、周知の方法で配線層等を形成して不揮発性半導体記憶装置が完成する。
本実施形態の製造方法で製造した不揮発性半導体記憶装置、第１実施形態の製造方法で製造した不揮発性半導体記憶装置、および比較例の不揮発性半導体記憶装置の書き込み特性および消去特性を図２７に示す。なお、比較例はトンネル絶縁膜上にアモルファスシリコンを堆積することなく、電荷蓄積膜となるシリコン窒化膜を、基板温度が７５０℃として直接堆積して形成した構成となっている。
図２７からわかるように、本実施形態の方が第１実施形態に比べて、書き込み特性および消去特性のいずれにもおいて初期（書き込みまたは消去処理を開始してまもなく）では速度は早くなるが、飽和する値が高くなっていることがわかる。これは、本実施形態は４２０℃と低い温度で窒化処理を行うため、窒素が添加されたアモルファスシリコン中の欠陥が多くなり、電荷捕獲密度が向上することで書き込みおよび消去速度が向上する。更に、本実施形態においては、電荷蓄積膜の表面に欠陥の少ないシリコン窒化層ができるので、電荷保持特性が向上し、書き込んだ電荷が抜け難くなったためである。
以上説明したように、本実施形態によれば、下層の絶縁膜が窒化するのを抑制することが可能となるとともに上層の絶縁膜からの酸素の拡散を抑制することが可能となるので電荷捕獲密度の低下を可及的に防止することができる。
（第５実施形態）
次に、本発明の第５実施形態による不揮発性半導体記憶装置の製造方法を説明する。本実施形態の製造方法によって製造される不揮発性半導体記憶装置は、ＭＯＮＯＳ型の不揮発性半導体記憶装置であって、複数のメモリセルを備えている。本実施形態の不揮発性半導体記憶装置の製造方法について図２８（ａ）乃至図３１（ｂ）を参照して説明する。図２８（ａ）乃至図３１（ｂ）は本実施形態の製造方法の製造工程断面図であって、図２８（ａ）、図２８（ｃ）、図２８（ｅ）、図２９（ａ）、図２９（ｃ）、図３０（ａ）、図３０（ｃ）、図３１（ａ）は、図２８（ｂ）、図２８（ｄ）、図２８（ｆ）、図２９（ｂ）、図２９（ｄ）、図３０（ｂ）、図３０（ｄ）、図３１（ｂ）とそれぞれ互いに直交する断面を示している。
まず、図２８（ａ）、図２８（ｂ）に示すように、所望の不純物をドーピングしたシリコン基板８１を希ＨＦ処理し、シリコン基板８１の表面を水素により終端化する。その後、このシリコン基板８１を成膜装置のチャンバーに置く。続いて、チャンバー内の雰囲気を、製造プロセス中にシリコンと反応もしくはエッチングしないガス（例えば、窒素ガス）のみにした後、シリコン基板８１の温度を７００℃にまで上げ、シリコン基板８１から水素を完全に脱離させる。
次に、チャンバー内を、例えば分圧が３０ＴｏｒｒのＮ２と、分圧が３ＴｏｒｒのＯ２との混合ガス雰囲気とし、シリコン基板８１の表面を１０５０℃にして５０秒間維持する。これにより、図２８（ｃ）、図２８（ｄ）に示すように、シリコン基板８１上にトンネル絶縁膜となるシリコン酸化膜８２が形成される。
次に、ジシランガスを用いてシリコン酸化膜上にアモルファスシリコン層８３を１ｎｍ堆積する。このときのシリコン基板８１の温度は５５０℃以下であることが好ましい。本実施形態においては、シリコン基板８１の温度は４２０℃とする。引き続いて、シリコン基板８１の温度を４２０℃に維持しながら、ジシランガスの供給を停止せずにチャンバー内に分圧が０．０３ＴｏｒｒのＮＨ３を供給し、アモルファスシリコン膜８３上にシリコン窒化層８４ａを１ｎｍ堆積する。これにより、アモルファスシリコン層８３上にシリコン窒化層８４ａが形成される。引き続いて、ジシランガスとＮＨ３ガスを供給しながらステージ温度を７００℃まで上昇させる。これにより、シリコン窒化層８４ａ上にシリコン窒化層８４ｂが形成される。続いて、ジシランガスの供給を停止し、ＮＨ３ガスのみを供給し、シリコン窒化膜８４ｂをＮＨ３で熱処理する。これら一連のシリコン窒化層の堆積工程によりアモルファスシリコン層８３中に窒素が拡散し、窒素が添加されたアモルファスシリコン層８３となる。加えて、シリコン窒化層８４ａ、８４ｂが形成されるとともに、シリコン窒化層８４ｂは７００℃にてＮＨ３ガスで熱処理されるために表面の三配位成分が増加し、表面に、欠陥の少ない耐酸化性の強いシリコン窒化層８４ｃが形成される。この結果として、窒素が添加されたアモルファスシリコン層８３と、シリコン窒化層８４ａと、シリコン窒化層８４ｂと、シリコン窒化層８４ｃとの積層構造を有する電荷蓄積膜８５が形成される。この時、シリコン窒化層８４ａ、８４ｂ、８４ｃは面内方向に連続する膜であって、三配位の窒素結合を有し、且つ窒素の第二近接原子の少なくとも１つが窒素である構造を有している。そして、シリコン窒化層８４ａよりもシリコン窒化層８４ｂの方が三配位の窒素結合の密度が多く、シリコン窒化層８４ｂよりもシリコン窒化層８４ｃの方が三配位の窒素結合の密度が多い。すなわち、シリコン窒化層８４ｃは、欠陥が少なく電荷が上層に抜けるのを可及的に抑制でき、電荷保持特性が良好となる。このシリコン窒化層８４ｃの形成温度は、８５０℃以下であることが好ましい。８５０℃を超えると、シリコン窒化層８４ｃだけでなく、シリコン窒化層８４ｂ、８４ａ中の欠陥も少なくなり、これにより蓄積される電荷量が少なくなって、書き込み効率が悪くなる。
本実施形態に係る電荷蓄積膜８５の形成プロセスにおけるシリコン基板の温度、ジシランガス（Ｓｉ２Ｈ６）の供給、およびＮＨ３ガスの供給のタイミングチャートは、図３２に示すようになる。
このようにして電荷蓄積膜８５を形成した後、素子分離加工のためのマスク材８６をＣＶＤ法で形成する（図２９（ａ）、図２９（ｂ））。その後、レジストマスク（図示せず）を用いたＲＩＥ法により、マスク材８６、電荷蓄積膜８５、トンネル絶縁膜８２を順次エッチング加工してシリコン基板８１の表面の一部の領域を露出させる。さらにシリコン基板８１の露出された領域をエッチングして、図２９（ｂ）に示すように、深さ１００ｎｍの素子分離溝８８を形成する。
次に、全面に素子分離用のシリコン酸化膜８９を堆積して、素子分離溝８８を完全に埋め込む。その後、表面部分のシリコン酸化膜８９をＣＭＰ法で除去して、シリコン酸化膜８９の表面を平坦化する。このとき、マスク材８６が露出する（図２９（ｃ）、図２９（ｄ））。
次に、露出したマスク材８６を選択的にエッチング除去した後、シリコン酸化膜８９の露出した表面を希フッ酸溶液でエッチング除去した。その後、全面に厚さ１５ｎｍのアルミナ層をＡＬＤ法で堆積した。このとき、ＡＬＤ法での成膜時の酸化剤により、電荷蓄積膜８５の最上層のシリコン窒化層８４ｃが酸化されて、極薄のシリコン酸窒化層が形成され、シリコン酸窒化層と、アルミナ層との２層構造を有する厚さ１６ｎｍのブロック絶縁膜９０が形成される（図３０（ａ）、図３０（ｂ））。
次に、ＣＶＤ法を用いて、多結晶シリコン層、タングステンシリサイド層を順次堆積し、多結晶シリコン層とタングステンシリサイド層との２層構造を有する厚さ１００ｎｍの導電膜９１を制御ゲート電極として形成する。さらに、ＲＩＥのマスク材９２をＣＶＤ法で堆積する。その後、レジストマスク（図示せず）を用いたＲＩＥ法により、マスク材９２、導電膜９１、ブロック絶縁膜９０、電荷蓄積膜８５、トンネル絶縁膜８２を順次エッチング加工して、ワード線方向の溝９３を形成する（図３０（ｃ）、図３０（ｄ））。これにより、電荷蓄積膜８５および制御ゲート電極９１の形状が確定する。
最後に、マスク材９２、導電膜９１、ブロック絶縁膜９０、電荷蓄積膜８５、トンネル絶縁膜８２の露出した面に電極側壁酸化膜と呼ばれるシリコン酸化膜９４を熱酸化法で形成後、イオン注入法を用いてソース／ドレイン領域９５ａ、９５ｂを形成し、さらに、全面を覆うように層間絶縁膜９６をＣＶＤ法で形成する（図３１（ａ）、図３１（ｂ））。その後は、周知の方法で配線層等を形成して不揮発性半導体記憶装置が完成する。
本実施形態の製造方法で製造した不揮発性半導体記憶装置、第４実施形態の製造方法で製造した不揮発性半導体記憶装置、および比較例の不揮発性半導体記憶装置の書き込み特性および消去特性を図３３に示す。なお、比較例はトンネル絶縁膜上にアモルファスシリコンを堆積することなく、電荷蓄積膜となるシリコン窒化膜を、基板温度が７５０℃として直接堆積して形成した構成となっている。また、第４実施形態は、電荷蓄積膜を形成する際に、本実施形態における最後のＮＨ３処理を省略した構成となっている。
図３３からわかるように、本実施形態は、第４実施形態に比べて、書き込み特性および消去特性のいずれにもおいて初期（書き込みまたは消去処理を開始してまもなく）では速度は遅くなっているが、飽和する値が更に高くなっている。これは、本実施形態においては、電荷蓄積層８４ｂを形成した後に、７００℃にてＮＨ３ガスを用いてアニールを行っているので、電荷蓄積層８４ｂ中の捕獲電荷密度が減少するものの、最表面に欠陥の少ないシリコン窒化層８４ｃが形成されるために電荷保持特性がさらに向上し、書き込んだ電荷が抜け難くなったためである。
以上説明したように、本実施形態によれば、下層の絶縁膜が窒化するのを抑制することが可能となるとともに上層の絶縁膜からの酸素の拡散を抑制することが可能となるので電荷捕獲密度の低下を可及的に防止することができる。
（第６実施形態）
次に、本発明の第６実施形態による不揮発性半導体記憶装置の製造方法を説明する。本実施形態の製造方法によって製造される不揮発性半導体記憶装置は、ＭＯＮＯＳ型の不揮発性半導体記憶装置であって、複数のメモリセルを備えている。本実施形態の不揮発性半導体記憶装置の製造方法について図３４（ａ）乃至図３７（ｂ）を参照して説明する。図３４（ａ）乃至図３７（ｂ）は本実施形態の製造方法の製造工程断面図であって、図３４（ａ）、図３４（ｃ）、図３４（ｅ）、図３５（ａ）、図３５（ｃ）、図３６（ａ）、図３６（ｃ）、図３７（ａ）は、図３４（ｂ）、図３４（ｄ）、図３４（ｆ）、図３５（ｂ）、図３５（ｄ）、図３６（ｂ）、図３６（ｄ）、図３７（ｂ）とそれぞれ互いに直交する断面を示している。
まず、図３４（ａ）、図３４（ｂ）に示すように、所望の不純物をドーピングしたシリコン基板１０１を希ＨＦ処理し、シリコン基板１０１の表面を水素により終端化する。その後、このシリコン基板１０１を成膜装置のチャンバーに置く。続いて、チャンバー内の雰囲気を、製造プロセス中にシリコンと反応もしくはエッチングしないガス（例えば、窒素ガス）のみにした後、シリコン基板１０１の温度を７００℃にまで上げ、シリコン基板１０１から水素を完全に脱離させる。
次に、チャンバー内を、例えば分圧が３０ＴｏｒｒのＮ２と、分圧が３ＴｏｒｒのＯ２との混合ガス雰囲気とし、シリコン基板の表面を１０５０℃にして５０秒間維持する。これにより、図３４（ｃ）、図３４（ｄ）に示すように、シリコン基板１０１上にトンネル絶縁膜となるシリコン酸化膜１０２が形成される。
次に、ジシランガスを用いてシリコン酸化膜１０２上にアモルファスシリコン膜１０３を１ｎｍ堆積する。このときのシリコン基板１０１の温度は５５０℃以下であることが好ましい。本実施形態では、シリコン基板１０１の温度を例えば４２０℃とする。引き続いて、シリコン基板１０１の温度を４２０℃に維持し、ジシランガスの供給を停止しないで、チャンバー内に分圧が０．０３ＴｏｒｒのＮＨ３ガスを供給する。これにより、アモルファスシリコン膜１０３上にシリコン窒化膜１０４が形成されるとともに、アモルファスシリコン膜１０３中に窒素が拡散し、窒素が添加されたアモルファスシリコン層１０３とシリコン窒化層１０４との２層構造の電荷蓄積膜１０５が形成される（図３４（ｅ）、図３４（ｆ））。この時、シリコン窒化層１０４は面内方向に連続する膜であって、三配位の窒素結合を有し、且つ窒素の第二近接原子の少なくとも１つが窒素である構造を有している。この電荷蓄積膜１０５の形成プロセスにおけるシリコン基板の温度、ジシランガス（Ｓｉ２Ｈ６）の供給、およびＮＨ３ガスの供給のタイミングチャートは、第３実施形態と同様に、図２０に示すようになる。なお、本実施形態においては、シリコン窒化層１０４をブロック絶縁膜として用いるために、第３実施形態に比べて、シリコン窒化層を厚く形成する。
このようにして、電荷蓄積膜１０５を形成した後、素子分離加工のためのマスク材１０６をＣＶＤ法で堆積する（図３５（ａ）、図３５（ｂ））。その後、レジストマスク（図示せず）を用いたＲＩＥ法により、マスク材１０６、電荷蓄積膜１０５、トンネル絶縁膜１０２を順次エッチング加工してシリコン基板１０１の表面の一部領域を露出させる。さらにシリコン基板１０１の露出された領域をエッチングして、図３５（ｂ）に示すように、深さ１００ｎｍの素子分離溝１０８を形成する。
次に、全面に素子分離用のシリコン酸化膜１０９を堆積して、素子分離溝１０８を完全に埋め込む。その後、シリコン酸化膜１０９の表面を、ＣＭＰ法を用いて平坦化する。このとき、マスク材１０６が露出する（図３５（ｃ）、図３５（ｄ））。
次に、露出したマスク材１０６を選択的にエッチング除去した後、シリコン酸化膜１０９の露出した表面を希フッ酸溶液でエッチング除去した（図３６（ａ）、図３６（ｂ））。
次に、ＣＶＤ法を用いて、多結晶シリコン層、タングステンシリサイド層を順次堆積し、多結晶シリコン層と、タングステンシリサイド層との２層構造を有する厚さ１００ｎｍの導電膜１１１を制御ゲート電極として形成する（図３６（ａ）、図３６（ｂ））。さらに、ＲＩＥのマスク材１１２をＣＶＤ法で堆積する。その後、レジストマスク（図示せず）を用いたＲＩＥ法により、マスク材１１２、導電膜１１１、電荷蓄積膜１０５、トンネル絶縁膜１０２を順次エッチング加工して、ワード線方向の溝１１３を形成する（図３６（ｂ））。これにより、電荷蓄積膜１０５および制御ゲート電極１１１の形状が確定する。
最後に、マスク材１１２、導電膜１１１、電荷蓄積膜１０５、トンネル絶縁膜１０２の露出した面に電極側壁酸化膜と呼ばれるシリコン酸化膜１１４を熱酸化法で形成し、その後、イオン注入法を用いてソース／ドレイン領域１１５ａ、１１５ｂを形成し、さらに、全面を覆うように層間絶縁膜１１６をＣＶＤ法で形成する（図３７（ａ）、図３７（ｂ））。その後は、周知の方法で配線層等を形成して不揮発性メモリセルが完成する。
本実施形態の製造方法で製造した不揮発性半導体記憶装置、第３実施形態の製造方法で製造した不揮発性半導体記憶装置、および比較例の不揮発性半導体記憶装置の書き込み特性および消去特性を図３８に示す。なお、比較例はトンネル絶縁膜上にアモルファスシリコンを堆積することなく、電荷蓄積膜となるシリコン窒化膜を、シリコン基板の温度が７５０℃として直接堆積して形成した構成となっている。
図３８からわかるように、本実施形態は、第３実施形態に比べて、書き込み特性および消去特性のいずれにもおいて初期（書き込みまたは消去処理を開始してまもなく）では速度は早くなって改善されているが、書き込みまたは消去処理を開始して時間が経過すると特性が劣化していることがわかる。これは、本実施形態においては、ブロック絶縁膜としてシリコン窒化層１０４そのものを使用することで、電荷蓄積膜の層厚が増加し、電荷捕獲密度が向上し、結果として捕獲された電荷の総量が増加する。このため、初期特性が大幅に改善される。しかし、一般に窒化層のバンドギャップはアルミナ等の絶縁膜に比べると低いために、書き込みまたは消去処理を開始して時間が経過すると、ゲート電極側との電荷のやり取りが起こりやすくなるからである。しかし、初期では十分な特性を保持しているため、書き込みおよび消去時間が短時間の場合には有効な手法となる。
以上説明したように、本実施形態によれば、下層の絶縁膜が窒化するのを抑制することが可能となるとともに上層の絶縁膜からの酸素の拡散を抑制することが可能となるので電荷捕獲密度の低下を可及的に防止することができる。
（第７実施形態）
次に、本発明の第７実施形態による不揮発性半導体記憶装置の製造方法を説明する。本実施形態の製造方法によって製造される不揮発性半導体記憶装置は、ドーピングされたポリシリコンなどからなる制御ゲート電極と、シリコン酸化膜などからなる層間絶縁膜を多重に堆積させた積層構造を有するＭＯＮＯＳ型の不揮発性半導体記憶装置あって、複数のメモリセルを備えている。本実施形態の不揮発性半導体記憶装置の製造方法について図３９乃至図４１を参照して説明する。
まず、基板４０１上にドーピングされたポリシリコンなどからなる制御ゲート電極４０２と、シリコン酸化膜などからなる層間絶縁膜４０２とを交互に多重に積層した積層構造４００を形成する（図３９）。続いて、この積層構造４００にドライエッチングで穴４０４を開ける（図４０）。その穴４０４の内壁を覆うように高誘電率絶縁膜またはシリコン酸化膜からなるブロック絶縁膜４０５を形成する。
次に、ジシランガスを用いて、シリコン酸化膜４０５の内側（制御ゲート電極４０２および層間絶縁膜４０２と反対側）の表面を覆うようにアモルファスシリコン層４０６を１ｎｍ堆積する。このとき基板４０１の温度は５５０℃以下であることが好ましい。本実施形態では、基板の温度を例えば４２０℃とする。
引き続いて、基板４０１の温度を４２０℃に維持しながらジシランガスの供給を停止しないでチャンバー内に分圧が０．０３ＴｏｒｒのＮＨ３ガスを供給する。これにより、アモルファスシリコン層４０６の内側（ブロック絶縁膜と反対側）の表面を覆うようにシリコン窒化層４０７を１ｎｍ堆積する。これにより、アモルファスシリコン層４０６の内側の表面上にシリコン窒化層４０７が形成される。
引き続いて、ジシランガスとＮＨ３ガスとを供給しながら、基板が載置されるステージの温度を７００℃まで上昇させる。これにより、シリコン窒化層４０７の内側（アモルファスシリコン層４０６と反対側）の表面を覆うようにシリコン窒化層４０８が形成される。
続いて、ジシランガスの供給を停止し、ＮＨ３ガスのみを供給し、シリコン窒化層４０８をＮＨ３ガス中で熱処理する。これら一連のシリコン窒化層の堆積工程によりアモルファスシリコン層４０６中に窒素が拡散され、窒素が添加されたアモルファスシリコン層４０６となる。加えて、シリコン窒化層４０７、４０８は７００℃にてＮＨ３ガスで熱処理されるために表面の３配位成分が増加し、耐酸化性の強いシリコン窒化層４０９が、シリコン窒化層４０８の内側（シリコン窒化層４０７と反対側）の表面に形成される。結果として、アモルファスシリコン層４０６、シリコン窒化層４０７、シリコン窒化層４０８、シリコン窒化層４０９の積層構造を有する電荷蓄積層４１０が形成される。この時、シリコン窒化層４０７、４０８、４０９は、面内方向に連続する膜であって、三配位の窒素結合を有し、且つ窒素の第二近接原子の少なくとも１つが窒素である構造を有している。そして、シリコン窒化層４０７＜シリコン窒化層４０８＜シリコン窒化層４０９の順で３配位窒化結合の密度が多くなっている。続いて、シリコン窒化層４０９の内側（シリコン窒化層４０８と反対側）の表面を覆うように、シリコン酸化膜などからなるトンネル絶縁膜４１１を形成する。その後、トンネル絶縁膜４１１の内側（シリコン窒化層４０９と反対側）の表面を覆うように、アモルファスシリコンなどからなるチャネルとなる半導体層４１２を形成する（図４１）。
トンネル絶縁膜４１１は、ブロック絶縁膜４０５と同様の方法で形成したシリコン酸化膜を用いるか、またはさらにそれらを一酸化窒素ガス雰囲気、アンモニアガス雰囲気、または窒素プラズマ雰囲気で窒化したシリコン酸窒化膜を用いてもよい。さらに、ＯＮＯ（Oxide-Nitride-Oxide）構造のトンネル絶縁膜を用いる場合は、上記シリコン酸化膜の形成途中にＡＬＤ法、ＬＰＣＶＤ法、プラズマ窒化法を用いてシリコン窒化膜を形成すればよい。ＡＬＤ法では３００℃〜５００℃、ＬＰＣＶＤ法では６００℃〜８００℃の温度でジクロルシランとアンモニアを用いて成膜すればよい。
さらに、ＡＬＤ法やＣＶＤ法を用いればこれらのブロック絶縁膜４０５、電荷蓄積膜４１０、トンネル絶縁膜４１１を同一装置内で一括して成膜できるという利点ももつ。このことは、工程削減によるコスト削減に寄与するのみならず、各層間に発生する余計な界面準位を低減できるため、書き込み消去ストレス印加後のセルの経時劣化を抑制できるというメリットがある。
本実施形態の製造方法によって製造される第１の不揮発性半導体記憶装置、本実施形態の製造法において、電荷蓄積膜４１０の形成の際に最後のＮＨ３ガスを用いた窒化処理を行わないで製造される第２の不揮発性半導体記憶装置、第５実施形態の製造方法によって製造される第３の不揮発性半導体記憶装置を用意する。そして、これらの第１乃至第３の不揮発性半導体記憶装置の書き込み特性および消去特性を図４２に示す。
図４２からわかるように、第１の不揮発性半導体記憶装置は、第２および第３の不揮発性半導体記憶装置に比べて、書き込み特性および消去特性が共に大幅に改善されるとともに、飽和する値もさらに高くなっている。これは、このような形状のメモリ素子構造にすることで、メモリにおける書き込み動作／消去動作時に電荷蓄積部４１０とチャネル半導体層４１２間に強い電界が印加されるため、通常のチャネル半導体層からの電子／正孔注入が顕著となり、書込みおよび消去特性が向上したことに加え、電荷蓄積層４０８を形成した後に７００℃にてＮＨ３ガスを用いてアニールしているので、最表面に欠陥の少ないシリコン窒化層４０９が形成され、このため、電荷保持特性がさらに向上し、書き込んだ電荷が抜け難くなったこと、およびトンネル酸化膜を形成する際の酸素の混入による電荷蓄積膜内の欠陥の低減が抑えられるためである。
以上に示したように、本実施形態によれば、このような形状のメモリ素子構造にすることによる書込み特性向上効果に加え、捕獲電荷密度の向上と、トンネル絶縁膜の形成に起因する捕獲電荷密度の減少を防ぐことが可能であり、さらなるメモリーウィンドウの拡大を図ることができる。
以上説明したように、本実施形態によれば、下層の絶縁膜が窒化するのを抑制することが可能となるとともに上層の絶縁膜からの酸素の拡散を抑制することが可能となるので電荷捕獲密度の低下を可及的に防止することができる。
また、第７実施形態の電荷蓄積膜の製造プロセスを、第１乃至第４実施形態および第６実施形態の電荷蓄積膜の製造プロセスで置き換えて、不揮発性半導体記憶装置を製造してもよい。
第１実施形態による不揮発性半導体記憶装置の製造工程を示す断面図。 第１実施形態による不揮発性半導体記憶装置の製造工程を示す断面図。 第１実施形態による不揮発性半導体記憶装置の製造工程を示す断面図。 第１実施形態による不揮発性半導体記憶装置の製造工程を示す断面図。 第１実施形態のおける電荷蓄積膜の製造条件を示す図。 第１実施形態の製造方法によって製造された記憶装置の書き込み／消去特性を示す図。 第１実施形態による製造方法の効果を説明する図。 シリコンの堆積温度を変えた場合の、膜中平均窒素濃度と電荷捕獲密度との関係を示す図。 アモルファスシリコンへの窒素添加条件と面内の電荷捕獲密度のばらつきの関係を示す図。 アモルファスシリコンへの窒素添加条件と電荷捕獲密度の関係を示す図。 第２実施形態による不揮発性半導体記憶装置の製造工程を示す断面図。 第２実施形態による不揮発性半導体記憶装置の製造工程を示す断面図。 第２実施形態による不揮発性半導体記憶装置の製造工程を示す断面図。 第２実施形態による不揮発性半導体記憶装置の製造工程を示す断面図。 第２実施形態による製造方法によって製造された記憶装置の書き込み／消去特性を示す図。 第３実施形態による不揮発性半導体記憶装置の製造工程を示す断面図。 第３実施形態による不揮発性半導体記憶装置の製造工程を示す断面図。 第３実施形態による不揮発性半導体記憶装置の製造工程を示す断面図。 第３実施形態による不揮発性半導体記憶装置の製造工程を示す断面図。 第３実施形態のおける電荷蓄積膜の製造条件を示す図。 第３実施形態による製造方法によって製造された記憶装置の書き込み／消去特性を示す図。 第４実施形態による不揮発性半導体記憶装置の製造工程を示す断面図。 第４実施形態による不揮発性半導体記憶装置の製造工程を示す断面図。 第４実施形態による不揮発性半導体記憶装置の製造工程を示す断面図。 第４実施形態による不揮発性半導体記憶装置の製造工程を示す断面図。 第４実施形態のおける電荷蓄積膜の製造条件を示す図。 第４実施形態による製造方法によって製造された記憶装置の書き込み／消去特性を示す図。 第５実施形態による不揮発性半導体記憶装置の製造工程を示す断面図。 第５実施形態による不揮発性半導体記憶装置の製造工程を示す断面図。 第５実施形態による不揮発性半導体記憶装置の製造工程を示す断面図。 第５実施形態による不揮発性半導体記憶装置の製造工程を示す断面図。 第５実施形態のおける電荷蓄積膜の製造条件を示す図。 第５実施形態による製造方法によって製造された記憶装置の書き込み／消去特性を示す図。 第６実施形態による不揮発性半導体記憶装置の製造工程を示す断面図。 第６実施形態による不揮発性半導体記憶装置の製造工程を示す断面図。 第６実施形態による不揮発性半導体記憶装置の製造工程を示す断面図。 第６実施形態による不揮発性半導体記憶装置の製造工程を示す断面図。 第６実施形態による製造方法によって製造された記憶装置の書き込み／消去特性を示す図。 第７実施形態による不揮発性半導体記憶装置の製造工程を示す断面図。 第７実施形態による不揮発性半導体記憶装置の製造工程を示す断面図。 第７実施形態による不揮発性半導体記憶装置の製造工程を示す断面図。 第７実施形態による製造方法によって製造された記憶装置の書き込み／消去特性を示す図。
符号の説明
１ シリコン基板（半導体基板）
２ シリコン酸化膜（トンネル絶縁膜）
４ 電荷蓄積膜
４ａ アモルファスシリコン層（窒素添加アモルファスシリコン層）
４ｂ シリコン窒化層
６ マスク材
８ 素子分離溝
９ 素子分離領域（素子分離絶縁膜）
１０ ブロック絶縁膜
１１ 導電膜（制御ゲート電極）
１２ ＲＩＥ用マスク材
１３ 溝
１４ シリコン酸化膜
１５ａ ソース領域
１５ｂ ドレイン領域
１６ 層間絶縁膜

Claims (11)

  1. 第１絶縁膜と、
    前記第１絶縁膜上に形成され、窒素が添加されたアモルファスシリコン層と、
    前記アモルファスシリコン層上に形成された第１窒化シリコン層と、
    前記第１窒化シリコン層上に形成された第２絶縁膜と、
    を備えていることを特徴とする半導体装置。
  2. 半導体基板と、
    前記半導体基板に離間して形成されたソース領域およびドレイン領域と、
    前記ソース領域と前記ドレイン領域との間の前記半導体基板上に形成された第１絶縁膜と、
    前記第１絶縁膜上に形成され、窒素が添加されたアモルファスシリコン層と、前記アモルファスシリコン層上に形成された第１窒化シリコン層とを有する電荷蓄積膜と、
    前記電荷蓄積膜上に形成された第２絶縁膜と、
    前記第２絶縁膜上に形成された制御ゲート電極と、
    を備えていることを特徴とする半導体装置。
  3. 制御ゲート電極と、層間絶縁膜とが交互に積層された積層構造と、
    前記制御ゲート電極と前記層間絶縁膜の積層方向に前記積層構造を貫通するように設けられた穴の内側の表面を覆う第１絶縁膜と、
    前記第１絶縁膜の内側の表面を覆いかつ窒素が添加されたアモルファスシリコン層と、このアモルファスシリコン層の内側の表面を覆う第１窒化シリコン層とを有する電荷蓄積膜と、
    前記電荷蓄積膜の内側の表面を覆う第２絶縁膜と、
    前記第２絶縁膜の内側の表面を覆う半導体層と、
    を備えていることを特徴とする半導体装置。
  4. 前記電荷蓄積膜は、前記第１窒化シリコン層に対して前記アモルファスシリコン層と反対側に形成された第２窒化シリコン層を備えていることを特徴とする請求項２乃至３のいずれかに記載の半導体装置。
  5. 前記電荷蓄積膜は、前記第２窒化シリコン層に対して前記第１窒化シリコン層と反対側に形成された第３窒化シリコン層を備えていることを特徴とする請求項４記載の半導体装置。
  6. 前記第１乃至第３窒化シリコン層は、それぞれ三配位の窒素結合を有し、この三配位の窒素結合の密度は、第１窒化シリコン層、第２窒化シリコン層、第３窒化シリコン層の順に、大きいことを特徴とする請求項５記載の半導体装置。
  7. 第１絶縁膜を形成する工程と、
    雰囲気が５５０℃以下の、アモルファスシリコンの生成が可能な第１温度で、アモルファスシリコン生成ガスを供給して前記第１絶縁膜上にアモルファスシリコン層を形成する工程と、
    前記アモルファスシリコン生成ガスの供給を停止し、前記雰囲気の温度を窒化可能な第２温度まで上昇させて維持しながら窒化ガスを供給することにより前記アモルファスシリコン層上に第１窒化シリコン層を形成する工程と、
    前記第１窒化シリコン層上に第２絶縁膜を形成する工程と、
    を備え、前記第１窒化シリコン層を形成する際に、前記アモルファスシリコン層に窒素が添加されることを特徴とする半導体装置の製造方法。
  8. 第１絶縁膜を形成する工程と、
    雰囲気が５５０℃以下の、アモルファスシリコンの生成が可能かつ窒化が可能な第１温度で、アモルファスシリコン生成ガスを供給して前記第１絶縁膜上にアモルファスシリコン層を形成する工程と、
    前記アモルファスシリコン生成ガスの供給を行いかつ前記雰囲気を前記第１温度に維持しながら窒化ガスを供給することにより前記アモルファスシリコン層上に第１窒化シリコン層を形成する工程と、
    前記第１窒化シリコン層上に第２絶縁膜を形成する工程と、
    を備え、前記第１窒化シリコン層を形成する際に、前記アモルファスシリコン層に窒素が添加されることを特徴とする半導体装置の製造方法。
  9. 第１絶縁膜を形成する工程と、
    雰囲気が５５０℃以下の、アモルファスシリコンの生成が可能かつ窒化が可能な第１温度で、アモルファスシリコン生成ガスを供給して前記第１絶縁膜上にアモルファスシリコン層を形成する工程と、
    前記アモルファスシリコン生成ガスの供給を行いかつ前記雰囲気を前記第１温度に維持しながら窒化ガスを供給することにより前記アモルファスシリコン層上に第１窒化シリコン層を形成する工程と、
    前記雰囲気を前記第１温度よりも高い第２温度まで上昇して維持することにより、前記第１窒化シリコン層上に第２窒化シリコン層を形成する工程と、
    前記第２窒化シリコン層上に第２絶縁膜を形成する工程と、
    を備え、前記第１および第２窒化シリコン層を形成する際に、前記アモルファスシリコン層に窒素が添加されることを特徴とする半導体装置の製造方法。
  10. 第１絶縁膜を形成する工程と、
    雰囲気が５５０℃以下の、アモルファスシリコンの生成が可能かつ窒化が可能な第１温度で、アモルファスシリコン生成ガスを供給して前記第１絶縁膜上にアモルファスシリコン層を形成する工程と、
    前記アモルファスシリコン生成ガスの供給を行いかつ前記雰囲気を前記第１温度に維持しながら窒化ガスを供給することにより前記アモルファスシリコン層上に第１窒化シリコン層を形成する工程と、
    前記雰囲気を前記第１温度よりも高い第２温度まで上昇して維持することにより、前記第１窒化シリコン層上に第２窒化シリコン層を形成する工程と、
    前記雰囲気を前記第２温度に維持したまま、前記アモルファスシリコン生成ガスの供給の停止を行うが前記窒化ガスを供給することにより前記第２窒化シリコン層上に第３窒化シリコン層を形成する工程と、
    前記第３窒化シリコン層上に第２絶縁膜を形成する工程と、
    を備え、前記第１乃至第３窒化シリコン層を形成する際に、前記アモルファスシリコン層に窒素が添加されることを特徴とする半導体装置の製造方法。
  11. 制御ゲート電極と、層間絶縁膜とが交互に積層された積層構造を形成する工程と、
    前記制御ゲート電極と前記層間絶縁膜の積層方向に前記積層構造を貫通する穴を形成する工程と、
    前記穴の内側の表面を覆う第１絶縁膜を形成する工程と、
    前記第１絶縁膜の内側の表面を覆うアモルファスシリコン層を形成する工程と、
    前記アモルファスシリコン層の内側の表面を覆う第１窒化シリコン層を形成する工程と、
    前記第１窒化シリコン層の内側の表面を覆う第２絶縁膜を形成する工程と、
    前記第２絶縁膜の内側の表面を覆う半導体層を形成する工程と、
    を備えていることを特徴とする半導体装置の製造方法。
JP2008224448A 2008-09-02 2008-09-02 半導体装置およびその製造方法 Expired - Fee Related JP5416936B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2008224448A JP5416936B2 (ja) 2008-09-02 2008-09-02 半導体装置およびその製造方法
US12/508,234 US8211811B2 (en) 2008-09-02 2009-07-23 Semiconductor device and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008224448A JP5416936B2 (ja) 2008-09-02 2008-09-02 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2010062239A true JP2010062239A (ja) 2010-03-18
JP5416936B2 JP5416936B2 (ja) 2014-02-12

Family

ID=41724016

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008224448A Expired - Fee Related JP5416936B2 (ja) 2008-09-02 2008-09-02 半導体装置およびその製造方法

Country Status (2)

Country Link
US (1) US8211811B2 (ja)
JP (1) JP5416936B2 (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011216715A (ja) * 2010-03-31 2011-10-27 Toshiba Corp 半導体記憶素子、及び半導体記憶装置
JP2013128083A (ja) * 2011-11-15 2013-06-27 Toshiba Corp 半導体装置及びその製造方法
JP2014500609A (ja) * 2010-10-14 2014-01-09 ユ−ジーン テクノロジー カンパニー．リミテッド ３次元構造のメモリ素子を製造する方法及び装置
JP2014187286A (ja) * 2013-03-25 2014-10-02 Toshiba Corp 不揮発性半導体記憶装置
US9530855B2 (en) 2014-09-11 2016-12-27 Kabushiki Kaisha Toshiba Semiconductor device with polycrystalline silicon film
JP2020514529A (ja) * 2016-12-21 2020-05-21 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ Ｃｖｄによる共形密封膜堆積

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010186944A (ja) * 2009-02-13 2010-08-26 Renesas Electronics Corp 不揮発性半導体記憶装置およびその製造方法
JP5398388B2 (ja) 2009-06-30 2014-01-29 株式会社東芝 不揮発性半導体記憶装置
JPWO2011055433A1 (ja) * 2009-11-04 2013-03-21 株式会社東芝 不揮発性半導体記憶装置
JP2012060086A (ja) * 2010-09-13 2012-03-22 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP6071524B2 (ja) * 2012-12-19 2017-02-01 株式会社東芝 不揮発性半導体記憶装置
TWI536505B (zh) 2013-09-11 2016-06-01 東芝股份有限公司 不揮發性半導體記憶裝置、不揮發性半導體記憶裝置之製造方法、及製造裝置
JP2017168708A (ja) * 2016-03-17 2017-09-21 東芝メモリ株式会社 半導体記憶装置
US10431695B2 (en) 2017-12-20 2019-10-01 Micron Technology, Inc. Transistors comprising at lease one of GaP, GaN, and GaAs
US10825816B2 (en) 2017-12-28 2020-11-03 Micron Technology, Inc. Recessed access devices and DRAM constructions
US10319586B1 (en) * 2018-01-02 2019-06-11 Micron Technology, Inc. Methods comprising an atomic layer deposition sequence
US10734527B2 (en) 2018-02-06 2020-08-04 Micron Technology, Inc. Transistors comprising a pair of source/drain regions having a channel there-between
US11721727B2 (en) * 2018-12-17 2023-08-08 Sandisk Technologies Llc Three-dimensional memory device including a silicon-germanium source contact layer and method of making the same
KR102809748B1 (ko) * 2019-12-26 2025-05-20 삼성전자주식회사 수직형 비휘발성 메모리 소자 및 그 제조방법
JP2021118234A (ja) * 2020-01-23 2021-08-10 キオクシア株式会社 半導体記憶装置
CN114242729A (zh) * 2020-09-09 2022-03-25 联华电子股份有限公司 三维存储器元件
US11488975B2 (en) * 2020-10-27 2022-11-01 Sandisk Technologies Llc Multi-tier three-dimensional memory device with nested contact via structures and methods for forming the same
KR102841900B1 (ko) * 2020-11-02 2025-08-04 삼성전자주식회사 반도체 장치 및 이를 포함하는 대용량 데이터 저장 시스템
US11476276B2 (en) * 2020-11-24 2022-10-18 Macronix International Co., Ltd. Semiconductor device and method for fabricating the same

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6486562A (en) * 1987-07-31 1989-03-31 Agency Ind Science Techn Nonvolatile semiconductor memory
JP2002203917A (ja) * 2000-10-26 2002-07-19 Sony Corp 不揮発性半導体記憶装置およびその製造方法
JP2007059872A (ja) * 2005-07-25 2007-03-08 Toshiba Corp 不揮発性半導体メモリ装置と半導体装置、及び不揮発性半導体メモリ装置の製造方法
JP2007067412A (ja) * 2005-08-31 2007-03-15 Samsung Electronics Co Ltd 電荷トラップ絶縁体の製造方法及びｓｏｎｏｓ型の不揮発性半導体装置の製造方法
US20080121887A1 (en) * 2006-11-24 2008-05-29 Samsung Sdi Co., Ltd. Non-volatile memory device and fabrication method thereof and memory apparatus including thereof
JP2008171968A (ja) * 2007-01-11 2008-07-24 Toshiba Corp 不揮発性半導体記憶装置
JP2008172251A (ja) * 2008-01-18 2008-07-24 Renesas Technology Corp 不揮発性記憶素子及び半導体集積回路装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3637332B2 (ja) 2002-05-29 2005-04-13 株式会社東芝 半導体装置及びその製造方法
JP4296128B2 (ja) 2004-06-23 2009-07-15 株式会社東芝 不揮発性半導体メモリ装置及びその製造方法
JP2007287856A (ja) 2006-04-14 2007-11-01 Toshiba Corp 半導体装置の製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6486562A (en) * 1987-07-31 1989-03-31 Agency Ind Science Techn Nonvolatile semiconductor memory
JP2002203917A (ja) * 2000-10-26 2002-07-19 Sony Corp 不揮発性半導体記憶装置およびその製造方法
JP2007059872A (ja) * 2005-07-25 2007-03-08 Toshiba Corp 不揮発性半導体メモリ装置と半導体装置、及び不揮発性半導体メモリ装置の製造方法
JP2007067412A (ja) * 2005-08-31 2007-03-15 Samsung Electronics Co Ltd 電荷トラップ絶縁体の製造方法及びｓｏｎｏｓ型の不揮発性半導体装置の製造方法
US20080121887A1 (en) * 2006-11-24 2008-05-29 Samsung Sdi Co., Ltd. Non-volatile memory device and fabrication method thereof and memory apparatus including thereof
JP2008171968A (ja) * 2007-01-11 2008-07-24 Toshiba Corp 不揮発性半導体記憶装置
JP2008172251A (ja) * 2008-01-18 2008-07-24 Renesas Technology Corp 不揮発性記憶素子及び半導体集積回路装置

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011216715A (ja) * 2010-03-31 2011-10-27 Toshiba Corp 半導体記憶素子、及び半導体記憶装置
US8390054B2 (en) 2010-03-31 2013-03-05 Kabushiki Kaisha Toshiba Semiconductor memory element and semiconductor memory device
JP2014500609A (ja) * 2010-10-14 2014-01-09 ユ−ジーン テクノロジー カンパニー．リミテッド ３次元構造のメモリ素子を製造する方法及び装置
JP2013128083A (ja) * 2011-11-15 2013-06-27 Toshiba Corp 半導体装置及びその製造方法
JP2014187286A (ja) * 2013-03-25 2014-10-02 Toshiba Corp 不揮発性半導体記憶装置
US9530855B2 (en) 2014-09-11 2016-12-27 Kabushiki Kaisha Toshiba Semiconductor device with polycrystalline silicon film
JP2020514529A (ja) * 2016-12-21 2020-05-21 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ Ｃｖｄによる共形密封膜堆積

Also Published As

Publication number Publication date
JP5416936B2 (ja) 2014-02-12
US20100052039A1 (en) 2010-03-04
US8211811B2 (en) 2012-07-03

Similar Documents

Publication Publication Date Title
JP5416936B2 (ja) 半導体装置およびその製造方法
JP5032056B2 (ja) 不揮発性半導体メモリ装置の製造方法
JP5032145B2 (ja) 半導体装置
US8946021B2 (en) Nonvolatile semiconductor memory device and method for manufacturing the same
JP5443873B2 (ja) 半導体装置及びその製造方法
JP2010021204A (ja) 半導体装置及びその製造方法
KR101139556B1 (ko) 반도체 장치 및 그 제조 방법
JP2010034552A (ja) フラッシュメモリ素子のトンネル絶縁膜形成方法
US8860118B2 (en) Semiconductor device and method for manufacturing the same
JP2009252774A (ja) 半導体記憶装置およびその製造方法
WO2010087265A1 (ja) 不揮発性半導体記憶装置およびその製造方法
JP4357526B2 (ja) 不揮発性半導体メモリ装置およびその製造方法
TWI382529B (zh) 具有減少電荷損失之氮化物層的記憶體格結構及其製法
JP2010045239A (ja) 不揮発性半導体記憶装置の製造方法
JP5355063B2 (ja) 半導体装置及びその製造方法
JP2010027967A (ja) 不揮発性半導体記憶装置の製造方法
JP2009010166A (ja) 半導体装置およびその製造方法
JP2010123591A (ja) 不揮発性半導体記憶装置及びその製造方法
US20130256779A1 (en) Method of manufacturing semiconductor device and semiconductor device
JP2008108848A (ja) 半導体記憶装置およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110324

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130614

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130620

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130801

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130820

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20131003

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20131022

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20131118

LAPS Cancellation because of no payment of annual fees