JP2010055679A - 半導体記憶装置及びその検査方法 - Google Patents

Abstract

【課題】本発明は、電流測定を伴うことなく、読み出し回路の動作マージンを判定することができる半導体記憶装置と、その判定方法を提供する。
【解決手段】第１及び第２の入力端を備え、前記第１及び第２の入力端を流れる電流を比較し、その結果を出力するセンスアンプ回路と、前記第１の入力端に接続され、メモリセルを流れるセル電流を前記第１の入力端に流す第１のゲート回路と、前記第２の入力端に前記セル電流のレベル検知の基準となるリファレンス電流を流入出させるリファレンス電流源と、前記第２の入力端に接続された、前記第１のゲート回路のレプリカ回路である第２のゲート回路と、前記第１の入力端に第１状態セル読み出し時のオフセット分に相当する第１の電流を流す第１の電流源と、前記第２の入力端に第２状態セル読み出し時のオフセット分に相当する第２の電流を流す第２の電流源とを有する。
【選択図】図１

Description

本発明は、半導体記憶装置に関し、特に、半導体記憶装置の読み出し回路に関する。

フラッシュメモリのようにセル電流が少ないメモリセルからデータを読み出す場合、読み出し回路を構成するセンスアンプ回路のオフセット電流や非選択カラムのリーク電流は、誤読み出しの原因となる。特に、高温動作を要求される環境においては、リーク電流が増大し、その影響が無視できなくなる。そのため、リーク電流による誤読み出し防止を図った半導体記憶装置やその制御方法等がいくつか提案されている（特許文献１等）。

一方、オフセット電流やリーク電流等の外乱電流が所定の許容値を超える製品については検査段階においてスクリーニングすることも考慮する必要がある。

しかし、従来の外乱電流やセル電流の測定を伴うスクリーニング方法では、測定に時間を要するため、生産コストの増加を招来することになる。また、レプリカされた読み出し回路を使用したテスト方法では、実際に動作させる読み出し回路との相関を考慮しなければならず、検査結果の信頼性に欠ける点が問題である。
特開平６−２５１５９３

本発明は、電流測定を伴うことなく、読み出し回路の動作マージンを判定することができる半導体記憶装置及びその検査方法を提供することを目的とする。

本発明の一態様に係る半導体記憶装置は、第１及び第２の入力端を備え、前記第１及び第２の入力端を流れる電流を比較し、その結果を出力するセンスアンプ回路と、前記第１の入力端に接続され、メモリセルを流れるセル電流を前記第１の入力端に流す第１のゲート回路と、前記第２の入力端に前記セル電流のレベル検知の基準となるリファレンス電流を流入出させるリファレンス電流源と、前記第２の入力端に接続された、前記第１のゲート回路のレプリカ回路である第２のゲート回路と、前記第１の入力端に第１状態セル読み出し時のオフセット分に相当する第１の電流を流す第１の電流源と、前記第２の入力端に第２状態セル読み出し時のオフセット分に相当する第２の電流を流す第２の電流源とを有することを特徴とする。

本発明の一態様に係る半導体記憶装置の検査方法は、上記の半導体記憶装置に対し、前記第１及び第２のゲート回路をオフした状態で、前記第１の電流源の予め設定された電流を流し、前記センスアンプ回路から第１の期待値が出力されることを確認する工程と、 前記第１及び第２のゲート回路をオフした状態で、前記第２の電流源の予め設定された電流を流し、前記センスアンプ回路から第２の期待値が出力されることを確認する工程とからなる。

本発明によれば、電流測定を伴うことなく、読み出し回路の動作マージンを判定することができる半導体記憶装置及びその検査方法を提供することができる。

以下、図面を参照しながら、本発明に係る半導体記憶装置の実施の形態について詳細に説明する。

［第１の実施形態］
（半導体記憶装置の構成）
図１は、本発明の第１の実施形態に係る半導体記憶装置の読み出し回路部分を示す回路図である。

この半導体記憶装置は、第１及び第２の入力端Ｉｎ１、Ｉｎ２を有するセンスアンプ回路１を備えている。このセンスアンプ回路１の第１の入力端Ｉｎ１には、第１のゲート回路であるカラムセレクタ４を介してセルアレイ２が接続されている。一方、第２の入力端Ｉｎ２には、第２のゲート回路であるレプリカカラムセレクタ５を介して、リファレンス電流源３が接続されている。さらに、第１及び第２の入力端Ｉｎ１、Ｉｎ２には、テスト回路６が接続されている。

センスアンプ回路１は、第１及び第２の入力端Ｉｎ１、Ｉｎ２に流れる電流差を検知・増幅し、その結果を出力するものである。このセンスアンプ回路１の出力ＳＡＯＵＴは、後述するセルアレイ２に含まれるメモリセルＭＣのデータ読み出しに利用される。なお、第１及び第２の入力端Ｉｎ１、Ｉｎ２を流れる電流には、それぞれ第１及び第２のバイアス電流Ｉａ及びＩｂが含まれている。

セルアレイ２は、本実施形態ではＮＯＲ型で互いに交差する複数のワード線ＷＬ及び複数のビット線ＢＬと、これらワード線ＷＬ及びビット線ＢＬの各交差部に設けられたメモリセルＭＣとを有する。メモリセルＭＣは、ソースが接地線Ｖｓｓ、ドレインがビット線ＢＬ、ゲートがワード線ＷＬに接続されたフローティングゲート構造のＭＯＳトランジスタからなるフラッシュメモリである。

リファレンス電流源３は、レプリカカラムセレクタ５及び接地線Ｖｓｓ間に設けられている。これは、選択メモリセルＭＣのセル電流のレベル検知の基準となるリファレンス電流Ｉｒｅｆをセンスアンプ回路１の第２の入力端Ｉｎ２に流すものである。

カラムセレクタ４は、セルアレイ２のビット線ＢＬに対応するＮＭＯＳトランジスタＴＲ１、ＴＲ２、…を有し、各ＮＭＯＳトランジスタＴＲのソースは、それぞれビット線ＢＬに接続されている。他方、全てのＮＭＯＳトランジスタＴＲのドレインは、共通にセンスアンプ回路１の第１の入力端Ｉｎ１に接続されている。このカラムセレクタ４は、複数あるセルアレイ１のビット線ＢＬを択一的にセンスアンプ回路１の第１の入力端Ｉｎ１に接続し、あるいは、全てのビット線ＢＬとセンスアンプ回路１の第１の入力端Ｉｎ１とを切断するものである。ただし、各トランジスタＴＲ１、ＴＲ２、…がオフ状態にある場合であっても、図１中点線矢印で示すとおり、オフリーク電流Ｉｌｅａｋｃ０、Ｉｌｅａｋｃ１、…が流れる点に留意する必要がある。

レプリカカラムセレクタ５は、カラムセレクタ４と同様の構造になっており、複数のＮＭＯＳトランジスタＴＲ４、ＴＲ５、…からなる回路である。したがって、レプリカカラムセレクタ５についても、図１中点線矢印で示すとおり、カラムセレクタ４と同程度のオフリーク電流Ｉｌｅａｋｒ０、Ｉｌｅａｋｒ１、…が生じる。

理想的な読み出し回路は、センスアンプ回路１のオフセット電流Ｉｏｆｆｓｅｔ（＝｜Ｉａ―Ｉｂ｜）＝０μＡ、カラムセレクタ４の非選択トランジスタが流すオフリーク電流Ｉｌｅａｋｃｎの総和ΣＩｌｅａｋｃｎとレプリカカラムセレクタ５の非選択トランジスタが流すオフリーク電流Ｉｌｅａｋｒｎの総和ΣＩｌｅａｋｒｎとの差分電流ΔΣＩｌｅａｋｎ＝０μＡとなる。ここで、Ｉｎ１側のバイアス電流をＩａ、Ｉｎ２側のバイアス電流をＩｂとする。この場合、センスアンプ回路１の出力ＳＡＯＵＴは、単純に、選択メモリセルＭＣに流れるセル電流Ｉｃｅｌｌとリファレンス電流源３を流れるリファレンス電流Ｉｒｅｆを比較し、メモリセルＭＣが第１状態セルであるオンセル、すなわちＩｃｅｌｌ＞Ｉｒｅｆであれば“Ｈ”、逆にメモリセルＭＣが第２状態セルであるオフセル、すなわちＩｃｅｌｌ＜Ｉｒｅｆであれば“Ｌ”となる。

しかし、実際には、センスアンプ回路１のオフセット電流Ｉｏｆｆｓｅｔ及びカラムセレクタ４及びレプリカカラムセレクタ５の非選択トランジスタが流すオフリーク電流の総和（ΣＩｌｅａｋｃｎとΣＩｌｅａｋｒｎ）の差分電流ΔΣＩｌｅａｋｎを０μＡにすることは困難である。そこで、これらの影響を考慮すると、センスアンプ回路１の第１及び第２の入力端Ｉｎ１、Ｉｎ２に流れる電流は、それぞれＩｃｅｌｌ＋ΣＩｌｅａｋｃｎ＋Ｉａ、Ｉｒｅｆ＋ΣＩｌｅａｋｒｎ＋Ｉｂとなる。この場合、後述のような誤動作が生じることになり問題となる。

つまり、選択メモリセルＭＣがオンセルの場合、Ｉｃｅｌｌ＞Ｉｒｅｆであり、本来センスアンプ回路１の出力ＳＡＯＵＴは“Ｈ”となるが、オフセット電流とオフリークの総和差分電流の和Ｉ０（＝Ｉｏｆｆｓｅｔ＋ΔΣＩｌｅａｋｎ）がＩｃｅｌｌ＜Ｉｒｅｆ＋Ｉ０を満たす場合には、入力端Ｉｎ２に流れる電流がＩｎ１に流れる電流よりも大きくなる。その結果、センスアンプ回路１の出力ＳＡＯＵＴは“Ｌ”になってしまう。一方、選択メモリセルＭＣがオフセルの場合、Ｉｃｅｌｌ＜Ｉｒｅｆであり、本来センスアンプ回路１の出力ＳＡＯＵＴは“Ｌ”となるが、オフセット電流とオフリークの総和差分電流の和Ｉ１（＝Ｉｏｆｆｓｅｔ’＋ΔΣＩｌｅａｋｎ’）がＩｃｅｌｌ＋Ｉ１＞Ｉｒｅｆを満たす場合には、入力端Ｉｎ１に流れる電流がＩｎ２に流れる電流より大きくなる。その結果、センスアンプ回路１の出力ＳＡＯＵＴは“Ｈ”になってしまう。

補足ではあるが、カラムセレクタ４のオフリーク電流Ｉｌｅａｋｃ０、Ｉｌｅａｋｃ１、…が、ＩｃｅｌｌおよびＩｒｅｆに比べ、無視できるほど小さい場合には、レプリカカラムセレクタ５は不要であり、この場合前述の問題は、オンセルの場合はＩｃｅｌｌ＜Ｉｒｅｆ＋（Ｉｂ−Ｉａ）、オフセルの場合はＩｃｅｌｌ＋（Ｉａ−Ｉｂ）＞Ｉｒｅｆとして考えられる。

前述の問題（誤動作）を引き起こす条件を持っている製品は、出荷前テストで確実にスクリーニングをしなければならならず、そのためのテスト回路が必要となる。

テスト回路６は、外部から与えられるセンスアンプテストイネーブル信号ＳＡＴＳＴＥＮにより制御されるＮＭＯＳトランジスタＴＲ７を介して接続され、所定の電流Ｉｔｅｓｔａを流す読み出し回路テスト用電流源７と、外部から与えられるセンスアンプテストリファレンスイネーブル信号ＳＡＴＳＴＲＥＮにより制御されるＮＭＯＳトランジスタＴＲ８を介して接続され、所定の電流Ｉｔｅｓｔｂを流す読み出し用テスト用電流源８とから構成されている。テスト回路６は、センスアンプ回路１の第１及び第２の入力端Ｉｎ１、Ｉｎ２を流れる電流に所定の電流Ｉｔｅｓｔａ、Ｉｔｅｓｔｂを重畳的に与えるものであり、後述するセンスアンプ回路１のテストに用いられる。

（センスアンプ回路１のテスト方法）
次に、本半導体記憶装置の読み出し回路における動作マージン判定方法について説明する。

センスアンプ回路１のオフセット電流Ｉｏｆｆｓｅｔのうち、Ｉｎ１側のバイアス電流ＩａよりもＩｎ２側のバイアス電流Ｉｂの方が大きい場合をオフセット電流ΔＩｂａ（＝Ｉｂ−Ｉａ）とすると、選択メモリセルＭＣがオンセルの場合に確実に読み出し動作ができるためには、最悪の条件として、Ｉｃｅｌｌ＞Ｉｒｅｆ＋ΔＩｂａ＋（ΣＩｌｅａｋｒｎ−ΣＩｌｅａｋｃｎ）の関係が成立しなければならない。一方、センスアンプ回路１のオフセット電流Ｉｏｆｆｓｅｔのうち、Ｉｎ２側のバイアス電流ＩｂよりもＩｎ１側のバイアス電流Ｉａの方が大きい場合をオフセット電流ΔＩａｂ（＝Ｉａ−Ｉｂ）とすると、選択メモリセルＭＣがオフセルの場合に確実に読み出し動作ができるためには、最悪の条件として、Ｉｃｅｌｌ＋ΔＩａｂ＋（ΣＩｌｅａｋｃｎ−ΣＩｌｅａｋｒｎ）＜Ｉｒｅｆの関係が成立しなければならない。したがって、出荷する半導体記憶装置が確実に正常動作するためには、選択メモリセルＭＣがオンセル及びオフセルの場合において、それぞれ（１）及び（２）式の条件を具備する半導体記憶装置をスクリーニングする必要がある。

そこで、以下において、上記（１）、（２）式を具備する個体だけをスクリーニングする方法について説明する。

始めに、Ｉｔｅｓｔａ≦Ｍａｘ［ΔＩｂａ＋（ΣＩｌｅａｋｒｎ−ΣＩｌｅａｋｃｎ）］及びＩｔｅｓｔｂ≦Ｍａｘ［ΔＩａｂ＋（ΣＩｌｅａｋｃｎ−ΣＩｌｅａｋｒｎ）］を満たすテスト電流Ｉｔｅｓｔａ及びＩｔｅｓｔｂを評価により決定する。ここで、Ｍａｘ［］は、センスアンプ回路１が正常動作するための許容最大電流を表している。

続いて、カラムセレクタ４及びレプリカカラムセレクタ５のＮＭＯＳトランジスタＴＲを全てオフ状態にした上で、センスアンプテストイネーブル信号ＳＡＴＳＴＥＮ＝“Ｈ”、センスアンプテストリファレンスイネーブル信号ＳＡＴＳＴＲＥＮ＝“Ｌ”に設定し、テスト電流Ｉｔｅｓｔａが第１の入力端Ｉｎ１に流れる状態にする。ここで、Ｉｔｅｓｔａ＞ΔＩｂａ＋（ΣＩｌｅａｋｒｎ−ΣＩｌｅａｋｃｎ）となっているテスト個体があれば、センスアンプ回路１の出力ＳＡＯＵＴが“Ｈ”となり、Ｉｔｅｓｔａ≦ΔＩｂａ＋（ΣＩｌｅａｋｒｎ−ΣＩｌｅａｋｃｎ）となっているテスト個体があれば、センスアンプ回路１の出力ＳＡＯＵＴが“Ｌ”となるので、センスアンプ回路１の出力ＳＡＯＵＴが“Ｌ”であれば、上記（１）式を具備していることになる。

続いて、カラムセレクタ４及びレプリカカラムセレクタ５のＮＭＯＳトランジスタＴＲを全てオフ状態にした上で、センスアンプテストイネーブル信号ＳＡＴＳＴＥＮ＝“Ｌ”、センスアンプテストリファレンスイネーブル信号ＳＡＴＳＴＲＥＮ＝“Ｈ”に設定し、テスト電流Ｉｔｅｓｔｂが第２の入力端Ｉｎ２に流れる状態にする。ここで、Ｉｔｅｓｔｂ＞ΔＩａｂ＋（ΣＩｌｅａｋｃｎ−ΣＩｌｅａｋｒｎ）となっているテスト個体があれば、センスアンプ回路１の出力ＳＡＯＵＴが“Ｌ”となり、Ｉｔｅｓｔｂ≦ΔＩａｂ＋（ΣＩｌｅａｋｃｎ−ΣＩｌｅａｋｒｎ）となっているテスト個体があれば、センスアンプ回路１の出力ＳＡＯＵＴが“Ｈ”となるので、センスアンプ回路１の出力ＳＡＯＵＴが“Ｈ”であれば、上記（２）式を具備していることになる。

以上の工程により、（１）、（２）式を具備する個体をスクリーニングすることができる。

この方法によれば、実際に使用されるデータ読み出し部分をそのまま使用できるため、判定結果の信頼性が高い。また、テスト電流Ｉｔｅｓｔａ及びＩｔｅｓｔｂを調整可能とすることができるため、判定基準を自由に設定することが可能である。さらに、センスアンプ回路１の出力ＳＡＯＵＴの状態を見るだけで判定結果を得ることができるため、センスアンプ回路１のオフセット電流ΔＩａｂ、ΔＩｂａやカラムセレクタ４及びレプリカカラムセレクタ５のオフリーク電流Ｉｌｅａｋｃｎ及びＩｌｅａｋｒｎを計測する必要がなく、迅速に判定することができる。

（テストシステムの構成）
次に、上記テストをするためのシステムについて説明する。

図２は、上記半導体記憶装置を用いたシステムの概略図である。

このシステムは、ＰＡＤを有するチップ１０と、チップ１０のＰＡＤに対してテスト電流Ｉｔｅｓｔａ及びＩｔｅｓｔｂを与えるテスタ１１からなる。

チップ１０は、図１に示す半導体記憶装置の他、ＮＭＯＳトランジスタＴＲ９からなるメモリマクロ９を含んでいる。ＮＭＯＳトランジスタＴＲ９は、ソースが接地線Ｖｓｓ、ドレインがＰＡＤ、ゲートが読み出し回路テスト用電流源７及び８を構成するＮＭＯＳトランジスタのゲートにそれぞれ接続されている。また、ＮＭＯＳトランジスタＴＲ９のゲートとドレインも接続されている。つまり、読み出し回路テスト用電流源７及び８と、ＮＭＯＳトランジスタＴＲ９は、カレントミラー回路を構成していることになる。したがって、テスタ１１から与えた所望の電流をＰＡＤを介してＮＭＯＳトランジスタＴＲ９に流すことで、読み出し回路テスト用電流源７及び８に、所望のテスト電流Ｉｔｅｓｔａ及びＩｔｅｓｔｂを流すことができる。つまり、外部から直接的にテスト電流Ｉｔｅｓｔａ及びＩｔｅｓｔｂを調整することができる。

（他のテストシステムの構成）
図３は、上記半導体記憶装置を用いた他のシステムの概略図である。

このシステムは、ＰＡＤを有するチップ１０´と、チップ１０´のＰＡＤに対してデジタル信号を与えるテスタ１１´からなる。

チップ１０´は、図１に示す半導体記憶装置の他、バイアス回路１２からなるメモリマクロ９´を含んでいる。バイアス回路１２は、読み出し回路テスト用電流源７及び８を構成するＮＭＯＳトランジスタのゲートにバイアス電圧を供給するもので、ＰＡＤを介してテスタ１１´から与えられるデジタル信号によって制御される。この構成によれば、テスタ１１´からのデジタル信号により所望のテスト電流Ｉｔｅｓｔａ及びＩｔｅｓｔｂを得ることができるため、電子計算機などからの操作に適したシステムである。

［第２の実施形態］
第１の実施形態では、カラムセレクタ４、レプリカカラムセレクタ５のオフリーク電流Ｉｌｅａｋｃ、Ｉｌｅａｋｒのみを考慮して回路構成及びこれを用いた読み出し回路における動作マージン判定方法を示した。

しかし、非選択ビット線ＢＬに流れるオフリーク電流Ｉｌｅａｋｃの他、選択ビット線ＢＬであっても、その選択ビット線ＢＬに接続された非選択メモリセルＭＣにおいてビット線リーク電流Ｉｂｌ−ｌｅａｋｃが生じる。そこで、以下において、このビット線リーク電流Ｉｂｌ−ｌｅａｋｃを考慮した半導体記憶装置及びそのテスト方法を示す。

図４は、本発明の第２の実施形態に係る半導体記憶装置の読み出し回路部分を示す回路図である。以下、図１と同一の構成要素については、同一符号、同一記号で示す。

この半導体記憶装置は、リファレンス電流源３がレプリカカラムセレクタ５を介さずにセンスアンプ回路１の第２の入力端に接続されている点、及びレプリカカラムセレクタ５を介してセンスアンプ回路１の第２の入力端に接続されたレプリカセルアレイ１１３がある点を除き、図１と同様である。

レプリカセルアレイ１１３は、レプリカカラムセレクタ５のＮＭＯＳトランジスタＴＲ４のソースに接続されたレプリカビット線ＲＢＬを有し、レプリカビット線ＲＢＬには、メモリセルＭＣと同じ複数のレプリカメモリセルＲＭＣが設けられている。

次に、この半導体記憶装置を使用したスクリーニングについて説明する。

本実施形態におけるスクリーニングは、後述するテスト電流Ｉｔｅｓｔａ、Ｉｔｅｓｔｂの決定方法を除き、第１の実施形態と同様である。

テスト電流Ｉｔｅｓｔａ、Ｉｔｅｓｔｂの決定は、リファレンス電流源３をオフ、所定のビット線ＢＬ０に接続されたカラムセレクタ４のＮＭＯＳトランジスタＴＲ１をオン、レプリカビット線ＲＢＬに接続されたレプリカカラムセレクタ５のＮＭＯＳトランジスタＴＲ４をオン、ＮＭＯＳトランジスタＴＲ１、ＴＲ４以外のＮＭＯＳトランジスタをオフした状態で評価する。その際のテスト電流Ｉｔｅｓｔａ及びＩｔｅｓｔｂは、それぞれＩｔｅｓｔａ≦Ｍａｘ［ΔＩｂａ＋（Ｉｂｌ‐ｌｅａｋｒ−Ｉｂｌ‐ｌｅａｋｃ）＋（ΣＩｌｅａｋｒｎ−ΣＩｌｅａｋｃｎ）］及びＩｔｅｓｔｂ≦Ｍａｘ［ΔＩａｂ＋（Ｉｂｌ‐ｌｅａｋｃ−Ｉｂｌ‐ｌｅａｋｒ）＋（ΣＩｌｅａｋｃｎ−ΣＩｌｅａｋｒｎ）］を満たすように決定する。

続いて、カラムセレクタ４のＮＭＯＳトランジスタＴＲのうちのどれか一つだけをオン状態とし、ＴＲ４を除くレプリカカラムセレクタ５のＮＭＯＳトランジスタＴＲを全てオフ状態にし、さらにレプリカビット線上のメモリセルＭＣを含むすべてのメモリセルＭＣのワード線ＷＬを非選択状態にした上で、センスアンプテストイネーブル信号ＳＡＴＳＴＥＮ＝“Ｈ”、センスアンプテストリファレンスイネーブル信号ＳＡＴＳＴＲＥＮ＝“Ｌ”に設定し、テスト電流Ｉｔｅｓｔａが第１の入力端に流れる状態にする。ここでセンスアンプ回路１の出力ＳＡＯＵＴが“Ｌ”となる個体を不良とする。

続いて、カラムセレクタ４のＮＭＯＳトランジスタＴＲのうちのどれか一つだけをオン状態とし、ＴＲ４を除くレプリカカラムセレクタ５のＮＭＯＳトランジスタＴＲを全てオフ状態にし、さらにレプリカビット線上のメモリセルＭＣを含むすべてのメモリセルＭＣのワード線ＷＬを非選択状態にした上で、センスアンプテストイネーブル信号ＳＡＴＳＴＥＮ＝“Ｌ”、センスアンプテストリファレンスイネーブル信号ＳＡＴＳＴＲＥＮ＝“Ｈ”に設定し、テスト電流Ｉｔｅｓｔｂが第２の入力端に流れる状態にする。ここでセンスアンプ回路１の出力ＳＡＯＵＴが“Ｈ”となる個体を不良とする。

以上の工程により、センスアンプ回路１のオフセット電流ΔＩａｂ（ΔＩｂａ）、カラムセレクタ４のオフリーク電流Ｉｌｅａｋｃだけでなく、ビット線リーク電流Ｉｂｌ−ｌｅａｋｃをも考慮したスクリーニングをすることができる。

［第３の実施形態］
図５は、本発明の第３の実施形態に係る半導体記憶装置の読み出し回路部分を示す回路図である。

この半導体記憶装置は、図１に示す半導体記憶装置に対し、外部から与えられるバイアストリミング信号によりリファレンス電流源３をトリミングするバイアス回路２１４を付加させたものある。このバイアス回路２１４の出力は、リファレンス電流源３の他、読み出し回路テスト用電流源７及び８にも共通に供給されているため、これら読み出し回路テスト用電流源７及び８を、リファレンス電流源３と連動してトリミングすることができる。

本実施形態によれば、共通のバイアス回路２１４からリファレンス電流Ｉｒｅｆ、テスト電流Ｉｔｅｓｔａ、Ｉｔｅｓｔｂを制御することができるため、リファレンス電流Ｉｒｅｆのトリミング結果をテスト電流Ｉｔｅｓｔａ、Ｉｔｅｓｔｂのトリミングにもフィードバックさせることができる。つまり、リファレンス電流源３ばかりでなく、読み出し回路テスト用電流源７及び８も含め、常に最適な電流トリミングができる。

［第４の実施形態］
第１〜第３の実施形態は、セル電流Ｉｃｅｌｌ及びリファレンス電流Ｉｒｅｆ以外の外乱電流の影響による誤読み出しが生じ得る個体を判定することに適した半導体記憶装置及びそれを使用したスクリーニング方法について説明した。

しかし、読み出し回路テスト用電流源７及び８を実際の半導体記憶装置の読み出しの際にも動作させることで誤読み出しの防止効果も得ることができる。

図６は、本発明の第４の実施形態に係る半導体記憶装置を示すブロック図である。

この半導体記憶装置は、読み出し回路テスト用電流源７及び８の替わりに外乱電流相殺用電流源３０７及び３０８が設けられている。また、これら外乱電流相殺用電流源３０７及び３０８を制御するバイアス回路３１４、このバイアス回路３１４に与えるトリミング値が記憶されるトリミング値記憶領域３１７、センスアンプ回路１の出力ＳＡＯＵＴと期待値とを比較する期待値比較部３１５、これらバイアス回路３１４、トリミング値記憶領域３１７及び期待値比較部３１５を制御する制御回路３１６を備える。なお、これら外乱電流相殺用電流源３０７及び３０８は、読み出し回路テスト用電流源７及び８と同じものである。

次に、外乱電流相殺用電流Ｉｃｏｍｐａ、Ｉｃｏｍｐｂの調整方法について説明する。

始めに、全てのビット線ＢＬを非選択にしたり、あるいは、選択ビット線ＢＬに接続された全てのメモリセルＭＣを非選択にする。これにより、センスアンプ回路１の第１及び第２の入力端には、外乱電流のみが流れる。

続いて、制御回路３１６から期待値比較回路３１５に対して、メモリセルＭＣがオンセルで通常読み出しをした場合のセンスアンプ回路１の出力期待値（以下、「第１の期待値」とする）を設定する。

続いて、外乱電流相殺用電流源３０７、３０８をオフした状態で読み出し動作を行う。そして、第１の期待値とセンスアンプ回路１の出力ＳＡＯＵＴを比較し、一致しなかった場合は、外乱電流相殺用電流源３０７をオンさせ、所定の電流をバイアス回路３１４から与えた上で再び読み出し動作を行う。その上で、第１の期待値とセンスアンプ回路１の出力ＳＡＯＵＴを比較し、これらが一致するまで、外乱電流相殺用電流Ｉｃｏｍｐａを増やしつつ読み出し動作を繰り返す。その結果、第１の期待値と出力ＳＡＯＵＴが一致した場合、その時点のバイアス設定値を第１のバイアス設定値としてトリミング値記憶領域３１７に記憶させておく。

続いて、制御回路３１７から期待値比較回路３１５に対して、メモリセルＭＣがオフセルで通常読み出しをした場合のセンスアンプ回路１の出力期待値（以下、「第２の期待値」とする）を設定する。

続いて、外乱電流相殺用電流源３０８をオンさせ、所定の電流をバイアス回路３１４から与えた上で読み出し動作を行う。そして、第２の期待値とセンスアンプ回路１の出力ＳＡＯＵＴを比較し、これらが一致するまで、外乱電流相殺用電流Ｉｃｏｍｐｂを増やしつつ読み出し動作を繰り返す。その結果、第２の期待値と出力ＳＡＯＵＴが一致した場合、その時点のバイアス設定値を第２のバイアス設定値としてトリミング値記憶領域３１７に記憶させておく。

以上により得られた、第１及び第２のバイアス設定値により外乱相殺用電流源３０７及び３０８を動作させることで、半導体記憶装置の読み出し動作時の誤読み出しを抑制することができる。

本実施形態によれば、外乱電流の影響に対するテスト回路をそのまま用いて、実際の半導体記憶装置の読み出し時の誤動作を軽減させることができる。

［その他］
以上、発明の実施の形態について説明したが、本発明はこれらに限定されるものではなく、センスアンプ回路でセル電流とリファレンス電流を比較し、データ読み出しを行う半導体記憶装置であれば適用することができる。また、上記実施形態ではＮＯＲ型のフラッシュメモリに本発明を適用したが、ＮＡＮＤ型のフラッシュメモリ等他のタイプの半導体記憶装置に本発明を適用することもできる。

本発明の第１の実施形態に係る半導体記憶装置の読み出し回路部分を示す回路図である。 同半導体記憶装置を用いたシステムのブロック図である。 同半導体記憶装置を用いた他のシステムのブロック図である。 本発明の第２の実施形態に係る半導体記憶装置の読み出し回路部分を示す回路図である。 本発明の第３の実施形態に係る半導体記憶装置の読み出し回路部分を示す回路図である。 本発明の第４の実施形態に係る半導体記憶装置のブロック図である。

符号の説明

１・・・センスアンプ回路、２・・・セルアレイ、３・・・リファレンス電流源、４・・・カラムセレクタ、５・・・レプリカカラムセレクタ、６・・・テスト回路、７、８・・・読み出し回路テスト用電流源、９、９´・・・メモリマクロ、１０、１０´・・・チップ、１１、１１´・・・テスタ、１２、２１４、３１４・・・バイアス回路、１１３・・・レプリカセルアレイ、３０７、３０８・・・外乱電流相殺用電流源、３１５・・・期待値比較、３１６・・・制御回路、３１７・・・トリミング値記憶領域、ＢＬ・・・ビット線、Ｉｎ・・・センスアンプ回路１の入力端、ＭＣ・・・メモリセル、ＲＢＬ・・・レプリカビット線、ＲＭＣ・・・レプリカメモリセル、ＴＲ・・・ＮＭＯＳトランジスタ。

Claims (5)

1. 第１及び第２の入力端を備え、前記第１及び第２の入力端を流れる電流を比較し、その結果を出力するセンスアンプ回路と、
   前記第１の入力端に接続され、メモリセルを流れるセル電流を前記第１の入力端に流す第１のゲート回路と、
   前記第２の入力端に前記セル電流のレベル検知の基準となるリファレンス電流を流すリファレンス電流源と、
   前記第２の入力端に接続された、前記第１のゲート回路のレプリカ回路である第２のゲート回路と、
   前記第１の入力端に第１状態セル読み出し時のオフセット分に相当する第１の電流を流す第１の電流源と、
   前記第２の入力端に第２状態セル読み出し時のオフセット分に相当する第２の電流を流す第２の電流源と
   を有することを特徴とする半導体記憶装置。
2. 前記第１の電流源は、前記第２の入力端に流れる第２のバイアス電流から前記第１の入力端に流れる第１のバイアス電流を引いた差分と、前記第２のゲート回路のオフリーク電流から前記第１のゲート回路のオフリーク電流を引いた差分とを加えた電流の、前記センスアンプ回路が正常動作する最大許容値と等しいか、それより小さい電流を前記第１の電流として流し、
   前記第２の電流源は、前記第１のバイアス電流から前記第２のバイアス電流を引いた差分と、前記第１のゲート回路のオフリーク電流から前記第２のゲート回路のオフリーク電流を引いた差分とを加えた電流の、前記センスアンプ回路が正常動作する最大許容値と等しいか、それより小さい電流を前記第２の電流として流す
   ことを特徴とする請求項１記載の半導体記憶装置。
3. 前記リファレンス電流源と第１及び第２の電流源を共通に制御するバイアス回路を有する
   ことを特徴とする請求項１又は２記載の半導体記憶装置。
4. 前記リファレンス電流の電流値を調整する前記バイアス回路の制御情報を記憶する制御情報記憶部を備え、
   データ読み出し時において、前記バイアス回路が前記制御情報記憶部の制御情報に基づいて前記第１及び第２の電流源を制御する
   ことを特徴とする請求項３記載の半導体記憶装置。
5. 請求項１〜４のいずれか１項記載の半導体記憶装置に対し、
   前記第１及び第２のゲート回路をオフした状態で、前記第１の電流源の予め設定された電流を流し、前記センスアンプ回路から第１の期待値が出力されることを確認する工程と、
   前記第１及び第２のゲート回路をオフした状態で、前記第２の電流源の予め設定された電流を流し、前記センスアンプ回路から第２の期待値が出力されることを確認する工程と
   からなる半導体記憶装置の検査方法。

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