JP2010050347A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】ＭＩＳ−ＨＥＭＴにおいて、閾値電圧の低下を抑制する。
【解決手段】半導体装置は、基板１９と、この基板上に形成されており、電子走行層１３及び電子供給層１５が順次積層されて形成された積層構造体１７とを含む下地１１を具えている。この下地の下地面には、互いに離間し、かつ対向して第１及び第２主電極が形成されている。そして、下地面１１ａの、これら第１主電極４１ａ及び第２主電極４１ｂ間に挟まれた領域内に、ゲート形成用凹部２７が形成されている。更に、半導体装置はゲート絶縁膜２９を具えている。そして、このゲート絶縁膜は、最小でも２．９ｇ／ｃｍ^３の結晶密度で形成されている。また、半導体装置は、ゲート絶縁膜が形成された前記ゲート形成用凹部を埋め込むゲート電極４３を具えている。
【選択図】図２

Description

この発明は、半導体装置に関し、特にＭＩＳ構造のＨＥＭＴに関する。

従来から、２次元電子ガス（以下、２ＤＥＧとも称する）層を電流通路として使用した電界効果トランジスタとして、ＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）が周知である。ＨＥＭＴは、例えば、不純物が導入されていないＧａＮを材料とした電子走行層、及びこの電子走行層の上側にＡｌＧａＮを材料として形成された電子供給層を含む下地を有する。また、ＨＥＭＴは、下地の上側にゲート電極と、このゲート電極を挟んで配置されたソース電極及びドレイン電極とを有する。周知の通り、このようなＨＥＭＴでは、電子走行層及び電子供給層のヘテロ接合面の、ピエゾ分極と自発分極とのいずれか一方、または両方に基づいて、電子走行層に２ＤＥＧ層が生じる。そして、電子供給層の膜厚方向の抵抗値が小さく、また膜厚方向に直交する方向の抵抗値が大きいため、ドレイン電極とソース電極との間の電流は、２ＤＥＧ層を流れる。
このように、２ＤＥＧ層を利用することにより、ＨＥＭＴは、高温動作、高速スイッチング動作、大電力動作等の点において、優れた電子素子を実現する材料として期待を集めている。

このようなＨＥＭＴにおいて、近年では、いわゆるＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を有するＨＥＭＴ（以下、ＭＩＳ−ＨＥＭＴとも称する）が注目されている（例えば非特許文献１参照）。

ＭＩＳ−ＨＥＭＴは、下地の上側表面にゲート絶縁膜を介してゲート電極が形成された構造を有している。そして、このような構造を採用することによって、ＭＩＳ−ＨＥＭＴは、ゲートリーク電流を大幅に低減できる点、及び順方向に電圧を印加できる点において、いわゆるＭＥＳ（Ｍｅｔａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造のＨＥＭＴ（以下、ＭＥＳ−ＨＥＭＴとも称する）、すなわちゲート電極がショットキ接合によって下地の上側表面に接して形成されたＨＥＭＴと比して有利である。

ところで、ＭＩＳ−ＨＥＭＴでは、上述したＭＥＳ−ＨＥＭＴとは異なり、下地上にゲート絶縁膜を介してゲート電極を形成するため、ＭＥＳ−ＨＥＭＴと比して、ゲート電極及び２ＤＥＧ層間の離間距離が大きくなる。その結果、ＭＩＳ−ＨＥＭＴでは、相互コンダクタンスが低下するという問題が生じる。

そこで、このような相互コンダクタンスの低下を抑制するために、下地に、下地面から凹部、すなわちゲートリセス部を開口形成し、このゲートリセス部の内側底面の領域内にゲート電極を形成する、いわゆるリセス構造のＭＩＳ−ＨＥＭＴが知られている（例えば、特許文献１参照）。この周知のＭＩＳ−ＨＥＭＴによれば、ゲートリセス部の内側底面は、ゲートリセス部外の下地面と比して、２ＤＥＧ層との離間距離が短くなっている。そして、この周知のＭＩＳ−ＨＥＭＴでは、ゲートリセス部の内側底面の領域内にゲート絶縁膜及びゲート電極を形成することによって、ゲート電極及び２ＤＥＧ層間の離間距離を短く設定し、相互コンダクタンスの低下の抑制を図っている。

ここで、ＭＩＳ−ＨＥＭＴでは、下地及びゲート電極間にゲート絶縁膜を形成することによって、ゲート絶縁膜を形成しないＭＥＳ−ＨＥＭＴよりも閾値電圧が低下するという問題が生じる。

ゲート絶縁膜を形成することによって低下する閾値電圧の変動量は、ゲート絶縁膜の物性に依存する。より具体的には、周知の通り、ゲート絶縁膜を構成する例えばシリコン窒化膜の結晶密度とゲート絶縁膜の誘電率とは比例関係にある。そのため、ゲート絶縁膜は結晶密度が小さい程誘電率が低くなり、その結果、閾値電圧が大きく低下する。
特開２００５−２６０１７２号公報 信学技法 IEICE Technical Report, ED2006-236, MW2006-189 (2007-1)

しかしながら、例えば特許文献１では、ＭＩＳ−ＨＥＭＴのゲート絶縁膜の結晶密度、及び閾値の低下について何ら開示されていない。従って、例えば特許文献１に開示のＭＩＳ−ＨＥＭＴでは、ゲート絶縁膜の結晶密度によっては、閾値電圧を所望の値で得ることができない。

この発明の目的は、リセス構造のＭＩＳ−ＨＥＭＴにおいて、閾値電圧の低下を抑制するために、ゲート絶縁膜の結晶密度が好適に設定された半導体装置、及びその製造方法を提案することにある。

上述の目的の達成を図るため、発明者らは、鋭意研究した結果、ゲート絶縁膜を好適な結晶密度で形成することによって、閾値電圧の低下が抑制されたＭＩＳ−ＨＥＭＴを提供できることを見出した。そこで、この発明による半導体装置は、以下の特徴を有する。

この発明による半導体装置は、基板と、この基板上に形成されており、電子走行層及び電子供給層が順次積層されて形成された積層構造体とを含む下地を具えている。この下地の下地面には、互いに離間し、かつ対向して第１及び第２主電極が形成されている。

そして、下地面の、これら第１及び第２主電極間に挟まれた領域内に、ゲート形成用凹部が形成されている。

更に、この発明による半導体装置は、ゲート絶縁膜を具えている。ゲート絶縁膜は、ゲート形成用凹部の内側底面を被覆する第１ゲート絶縁膜部分、ゲート形成用凹部の内側壁面を被覆する第２ゲート絶縁膜部分、及び第１及び第２主電極間に挟まれた領域内であって、ゲート形成用凹部外の下地面を被覆する第３ゲート絶縁膜部分を以て一体的に形成さている。このゲート絶縁膜は、ゲート形成用凹部の開口深さよりも薄い膜厚で形成されている。そして、このゲート絶縁膜は、結晶密度が最小でも２．９ｇ／ｃｍ^３である。

また、この発明による半導体装置は、ゲート絶縁膜が形成された前記ゲート形成用凹部を埋め込むゲート電極を具えている。

また、この発明による半導体装置の製造方法は、以下の第１工程から第４工程までの各工程を含む。

すなわち、まず第１工程では、基板と、この基板上に形成されており、電子走行層及び電子供給層が順次積層されて形成された積層構造体とを含む下地に、下地面からゲート形成用凹部を開口する。

次に、第２工程では、熱ＣＶＤ法を用いて、ゲート形成用凹部の内側底面を被覆する第１ゲート絶縁膜部分、ゲート形成用凹部の内側壁面を被覆する第２ゲート絶縁膜部分、及びゲート形成用凹部外の下地面の上側を被覆する第３ゲート絶縁膜部分を含む一体的なゲート絶縁膜を、ゲート形成用凹部の開口深さよりも薄い膜厚で形成する。この発明による半導体装置の製造方法では、このゲート絶縁膜を、結晶密度を最小でも２．９ｇ／ｃｍ^３として形成する。

次に、第３工程では、下地に、ゲート形成用凹部を挟んで互いに離間して設定された第１及び第２主電極形成予定領域に存在する第３ゲート絶縁膜部分の領域部分を、下地面が露出するまで除去する。そして、しかる後、この除去によって露出した下地面に、第１及び第２主電極を互いに対向するようにそれぞれ形成する。

次に、第４工程では、ゲート絶縁膜が形成されているゲート形成用凹部を埋め込んでゲート電極を形成する。

この発明による半導体装置では、ゲート絶縁膜が最小でも２．９ｇ／ｃｍ^３の結晶密度で形成されている。その結果、この発明による半導体装置では、ＭＩＳ−ＨＥＭＴにおいても、ゲート絶縁膜を形成することによる閾値電圧の低下が抑制された半導体装置を提供することができる。

また、この発明による半導体装置の製造方法では、熱ＣＶＤ法を用いてゲート絶縁膜を形成することによって、最小でも２．９ｇ／ｃｍ^３の結晶密度のゲート絶縁膜を得ることが可能となる。

そして、この発明の半導体装置及び半導体装置の製造方法では、ゲート絶縁膜の結晶密度を最小でも２．９ｇ／ｃｍ^３とすることによって、ＭＩＳ−ＨＥＭＴにおいても、ゲート絶縁膜を形成することによる閾値電圧の低下が抑制された半導体装置を得られること、また、熱ＣＶＤ法を用いることによって、最小でも２．９ｇ／ｃｍ^３の結晶密度のゲート絶縁膜を得られることが測定によって確かめられた。尚、この測定については、後述する第１の実施の形態において詳細に説明する。

以下、図面を参照して、この発明に係る半導体装置、及び半導体装置の製造方法について説明する。なお、各図は、この発明が理解できる程度に、各構成要素の形状、大きさ、及び配置関係を概略的に示してあるに過ぎない。従って、この発明の構成は、何ら図示の構成例にのみ限定されるものではない。

〈第１の実施の形態〉
第１の実施の形態では、ＭＩＳ構造、すなわちゲート絶縁膜の上側表面にゲート電極が形成された構造であり、かつリセス構造、すなわち下地に、下地面からゲート形成用凹部が開口形成されており、このゲートリセス部の内側底面の領域内にゲート電極が形成されている構造の半導体装置であって、ゲート絶縁膜が最小でも２．９ｇ／ｃｍ^３の結晶密度で形成されている半導体装置、及びその製造方法について説明する。この製造方法は、第１工程から第４工程までを含んでいる。以下、第１工程から順に各工程につき説明する。

図１（Ａ）及び（Ｂ）は、この発明の第１の実施の形態を説明する工程図である。また、図２（Ａ）及び（Ｂ）は、図１（Ｂ）に続く工程図である。これらの各図は、それぞれ、各製造段階で得られた構造体の断面の切り口を示してある。

まず、第１工程では、基板１９と、この基板１９上に形成されており、電子走行層１３及び電子供給層１５が順次積層されて形成された積層構造体１７とを含む下地１１に、この下地１１の上側表面１１ａ、すなわち下地面１１ａからゲート形成用凹部２７を開口して図１（Ａ）に示すような構造体を得る。

下地１１は、従来周知の半導体基板であり、かつ電子走行層１３及び電子供給層１５の界面にヘテロ接合面を有する下地、すなわち例えばＡｌＧａＮ層及びＧａＮ層を堆積した下地や、ＡｌＧａＡｓ層及びＧａＡｓ層を堆積した下地等、その他の半導体基板の中から設計に応じて好適なものを用いればよい。尚、この第１の実施の形態では、一例としてＡｌＧａＮ／ＧａＮ−ＨＥＭＴを製造する工程を説明する。そこで、下地１１として、ＡｌＧａＮ／ＧａＮのヘテロ接合面を有する下地を用いた場合を例に挙げて、図示すると共に説明する。

図１に示す構成例では、下地１１は、まず、例えばＳｉ、ＳｉＣ、またはサファイア等で構成された基板１９、及びこの基板１９の上側に周知のＭＯＣＶＤ法によって形成された例えばＡｌＮまたはＧａＮ等のバッファ層２１を具えている。更に、このバッファ層２１の上側に電子走行層１３として、ＵＩＤ（Ｕｎ−Ｉｎｔｅｎｔｉｏｎａｌｌｙ−Ｄｏｐｅｄ：不純物無添加）−ＧａＮ層１３（以下、単にＧａＮ層１３とも称する）、及び電子供給層１５として、ＵＩＤ−ＡｌＧａＮ層１５（以下、単にＡｌＧａＮ層１５とも称する）が周知のＭＯＣＶＤ法、またはＭＢＥ法によって順次形成されている。このような積層構造を形成すると、ＧａＮ層１３とＡｌＧａＮ層１５とのエネルギーバンドギャップの違いから、ＧａＮ層１３内のＡｌＧａＮ層１５との境界付近に２次元電子ガス層２３（以下、２ＤＥＧ層２３とも称する）層が形成される。

そして、第１工程では、まず、このような下地１１の下地面１１ａを被覆する表面保護膜２５を形成する。

第１の実施の形態では、表面保護膜２５を製造工程中において汚染されるのを防ぐ目的で形成する。

また、表面保護膜２５は、後の工程において下地１１の上側にフィールドプレートを形成する場合には、フィールドプレートと下地面１１ａとの間の離間距離を、この表面保護膜２５の膜厚を以て十分に確保しつつ、調節する機能を果たす。従って、この第１工程では、設定すべきフィールドプレートと下地面１１ａとの間の離間距離の値に応じた膜圧で、表面保護膜２５を形成する。尚、表面保護膜２５の膜厚の好適例については後述する。

第１の実施の形態では、表面保護膜２５を、周知の熱ＣＶＤ法を用いてシリコン窒化膜を成長させて形成するのが好ましい。

そして、表面保護膜２５を形成した後に、この表面保護膜２５及び下地１１にゲートリセス部としてのゲート形成用凹部２７を開口する。

第１の実施の形態では、周知のホトリソ技術、及び例えば誘導結合プラズマイオンエッチング等のドライエッチングの技術を用いて、表面保護膜２５の上側表面２５ａから連続的に表面保護膜２５及び下地１１を開口して、ゲート形成用凹部２７を形成する。このとき、上述した相互コンダクタンスの低下を抑制し、かつ製造された半導体装置の閾値電圧が０Ｖとならないように、ゲート形成用凹部２７の開口深さを設定するのが好ましい。具体的には、ゲート形成用凹部２７の内側底面２７ａと２ＤＥＧ層２３との間の離間距離が、例えば５〜６ｎｍ程度となる深さまで、ゲート形成用凹部２７を開口するのが好ましい。

また、第１の実施の形態において製造された半導体装置を、いわゆるノーマリ・オフ型、すなわちゲート電流に電流を印加していないときに電流が流れない構造とする場合には、ゲート形成用凹部２７の内側底面２７ａが２ＤＥＧ層２３に達する深さで、または２ＤＥＧ層２３から最大でも３〜５ｎｍ離間する深さで、ゲート形成用凹部２７を開口するのが好ましい。

また、第１の実施の形態では、ゲート形成用凹部２７を開口することによって、表面保護膜２５からゲート形成用凹部２７内において下地１１の表面が一部露出する。そのため、この露出面であるゲート形成用凹部２７の内側底面２７ａ及び内側壁面２７ｂが外気に晒され、結果、これら内側底面２７ａ及び内側壁面２７ｂに酸化物や炭素化合物等の汚れが付着する可能性がある。第１の実施の形態では、後の工程において、ゲート形成用凹部２７を埋め込んでゲート電極を形成するため、このような汚れがゲート形成用凹部２７内に付着した場合には、製造される半導体装置に特性劣化が生じる恐れがある。

そこで、第１の実施の形態では、第１工程によってゲート形成用凹部２７を形成した後であって、続く第２工程を行う前に、ゲート形成用凹部２７内から酸化物や炭素化合物等の汚れを除去する。そのために、ゲート形成用凹部２７の内側底面２７ａ及び内側壁面２７ｂを、例えば８００℃程度の高温下において、ＮＨ_３を用いて洗浄する。そして、この洗浄の後、速やかに続く第２工程を行い、ゲート形成用凹部２７の内側底面２７ａ及び内側壁面２７ｂをゲート絶縁膜によって被覆する。

次に、第２工程では、ゲート絶縁膜２９を形成して図１（Ｂ）に示すような構造体を得る。

第１の実施の形態では、ゲート絶縁膜２９を、ゲート形成用凹部２７を含む下地１１の全面を一体的に覆うように形成する。このとき、ゲート形成用凹部の開口深さよりも薄い膜厚でゲート絶縁膜２９を形成する。これによって、ゲート絶縁膜２９は、ゲート形成用凹部２７の内側底面２７ａを被覆する第１ゲート絶縁膜部分３１、ゲート形成用凹部２７の内側壁面２７ｂを被覆する第２ゲート絶縁膜部分３３、及びゲート形成用凹部２７外の下地面１１ａの上側を被覆する第３ゲート絶縁膜部分３５を以て一体的に形成される。ここで、この第１の実施の形態では、第１工程において、下地面１１上に表面保護膜２５を形成しているため、第３ゲート絶縁膜部分３５は、表面保護膜２５の上側表面２５ａに形成される。その結果、第１の実施の形態によって製造される半導体装置では、表面保護膜２５が下地１１と第３絶縁膜部分３５との間に挟み込まれている構造となる。

また、第１の実施の形態では、製造される半導体装置の閾値電圧が低下するのを抑制するために、ゲート絶縁膜２９を好適な結晶密度で形成する必要がある。既に説明したように、閾値電圧は、ゲート絶縁膜の結晶密度が小さい程大きく低下する。従って、この第１の実施の形態では、ゲート絶縁膜２９を高結晶密度で、より具体的にはゲート絶縁膜２９を最小でも２．９ｇ／ｃｍ^３の結晶密度で形成する。そのために、例えば反応ガスとして１００ｓｃｃｍの０．７％ＳｉＨ_４及び６ｓｌｍの１００％ＮＨ_３を、またキャリアガスとしてＮ_２及びＨ_２を用い、７６０Ｔｏｒｒの圧力下において、周知の熱ＣＶＤ法を用いてシリコン窒化膜を好ましくは５ｎｍ程度の膜厚に成長させることによって、ゲート絶縁膜２９を形成する。

また、第１の実施の形態では、この第２工程において、下地１１に、素子領域３７を区画する目的で素子分離領域３９を形成する。素子分離領域３９は、下地１１上の各素子領域３７を電気的に分離する目的で、例えばＡｒイオン等を下地１１にイオン注入して形成される。このとき、各素子領域３７を確実に電気的に分離するために、下地面１１ａから２ＤＥＧ層２３の下側までイオン注入を行い、素子分離領域２７を形成する。

尚、素子分離領域３９の形成は、この第２工程において、ゲート絶縁膜２９の形成前、またはゲート絶縁膜２９の形成後のいずれの時点で行ってもよい。

次に、第３工程では、第１及び第２主電極４１ａ及び４１ｂを形成して図２（Ａ）に示すような構造体を得る。

そのために、まず、下地１１に、ゲート形成用凹部２７を挟んで互いに離間して設定された第１及び第２主電極形成予定領域に存在する第３ゲート絶縁膜部分３５及び表面保護膜２５の領域部分を、下地面１１ａが露出するまで除去する。

第１の実施の形態では、周知のホトリソ技術と、例えば反応性イオンエッチング、ウェットエッチング、またはドライエッチング等の技術とを用いて、第１及び第２主電極形成予定領域に存在する第３ゲート絶縁膜部分３５及び表面保護膜２５の領域部分を除去する。

また、第１の実施の形態では、上述した第１工程において下地面１１ａ上に表面保護膜２５を形成している。そこで、第１及び第２主電極形成予定領域の下地面１１ａを露出させるために、この除去処理よって、第３ゲート絶縁膜部分３５及び表面保護膜２５の領域部分を連続的に除去する。この除去により、第１及び第２主電極形成予定領域では、下地面１１ａが露出面として露出する。なお、この除去処理により残存した第３ゲート絶縁膜部分３５の領域部分を３５ａで、また残存した表面保護膜２５の領域部分を２５ｂ示す。

次に、この除去によって露出した下地面１１ａ、すなわち露出面１１ｂ及び１１ｃに、第１及び第２主電極４１ａ及び４１ｂを互いに対向するようにそれぞれ形成する。

そのために、第１及び第２主電極４１ａ及び４１ｂを、周知のＥＢ（Ｅｌｅｃｔｒｏｎ Ｂｅａｍ）蒸着を用いて、例えばＴｉ及びＡｌを堆積することによって形成するのが好適である。これら第１及び第２主電極４１ａ及び４１ｂは、露出面１１ｂ及び１１ｃにおいて、下地面１１ａとオーミック接触が取られる。その結果、これら第１及び第２主電極４１ａ及び４１ｂは、オーミック電極として、一方がソース電極、また他方がドレイン電極として機能する。

次に、第４工程では、ゲート絶縁膜２９が形成されているゲート形成用凹部２７を埋め込んでゲート電極４３を形成して図２（Ｂ）に示すような構造体を得る。

ゲート電極４３は、周知のＥＢ蒸着を用いて、例えばＮｉ及びＡｕを堆積することによって形成される。そして、互いに離間しかつ対向して形成された第１及び第２主電極４１ａ及び４１ｂ間に形成されている、ゲート形成用凹部２７を埋め込んでゲート電極４３を形成することによって、このゲート電極４３は、第１及び第２主電極４１ａ及び４１ｂ間に挟み込まれて配置される。

第１の実施の形態では、第４工程を行った後に、この第４工程によって得た構造体にフィールドプレート４５を形成してもよい（図３参照）。

フィールドプレート４５は、ゲート電極４３周辺領域の電界集中を緩和することによって、電流コラプスを抑制する目的で形成される。

そのために、この実施の形態では、フィールドプレート４５を、ゲート電極４３の上側表面４３ａ、及びゲート電極４３のゲート長方向（図３に矢印で示す）における一方の側の側面４３ｂまたは４３ｃから、この一方の側の第３ゲート絶縁膜部分３５に渡って、一体的に被覆させて形成する。

ここで、ＨＥＭＴでは、動作時において、ゲート電極及びドレイン電極間に電界が集中しやすいことが周知である。そこで、この第１の実施の形態では、好ましくは、ドレイン電極側のゲート電極の側部及びその周辺領域を覆うように、フィールドプレート４５を形成するのが好ましい。従って、第１の実施の形態では、第１電極及び第２主電極４１ａ及び４１ｂのうち、ドレイン電極として用いる一方の主電極と対向したゲート電極４３の側面４３ｂまたは４３ｃ、及びゲート電極４３とドレイン電極として用いる一方の主電極との間に形成された第３ゲート絶縁膜部分３５を覆うように、フィールドプレート４５を形成するのが好ましい。尚、図３では、ゲート電極４３の上側表面４３ａ及び側面４３ｂから、この側面４３ｂの側の第３ゲート絶縁膜部分３５に渡って被覆するフィールドプレート４５を形成した場合の構成例を示している。

ところで、フィールドプレート４５を用いてゲート電極４３周辺領域の電界集中を緩和するという効果を得るためには、フィールドプレート４５及び下地１１間の離間距離を、当該効果を得るための好適な距離に調節する必要がある。

既に説明したように、この第１の実施の形態では、上述した第１工程において形成する表面保護膜２５の膜厚を以って、フィールドプレート４５及び下地１１間の離間距離を調節する。そして、フィールドプレート４５を用いてゲート電極４３周辺領域の電界集中を緩和するためには、フィールドプレート４５及び下地面１１ａ間の離間距離、すなわち第３ゲート絶縁膜部分３５及び表面保護膜２５の膜厚の和を少なくとも５０ｎｍに設定する。従って、例えば、上述した第２工程において第３ゲート絶縁膜部分３５を含むゲート絶縁膜２９を５ｎｍで形成する場合には、第１工程において表面保護膜２５を少なくとも４５ｎｍの膜厚で形成しておくのが好ましい。また、より好適には、フィールドプレート４５及び下地面１１ａ間の離間距離、すなわち第３ゲート絶縁膜部分３５及び表面保護膜２５の膜厚の和を１５０ｎｍ程度に設定するのが好ましい。従って、例えば、第３ゲート絶縁膜部分３５を５ｎｍの膜圧で形成する場合には、表面保護膜２５を１４５ｎｍの膜厚で形成するのが好ましい。

また、この第１の実施の形態では、フィールドプレート４５を、例えば周知のＥＢ蒸着を用いてＴｉ、Ｐｔ、及びＡｕを材料として形成するのが好ましい。

以上説明した第１の実施の形態による半導体装置では、ゲート絶縁膜２９が最小でも２．９ｇ／ｃｍ^３の結晶密度で形成されている。既に説明したように、ゲート絶縁膜２９を構成するシリコン窒化膜の結晶密度とゲート絶縁膜２９の誘電率とは比例関係にある。この第１の実施の形態では、ゲート絶縁膜２９の結晶密度を２．９ｇ／ｃｍ^３以上の高結晶密度とすることによって、ゲート絶縁膜２９の程誘電率の低下を抑えている。

また、この第１の実施の形態による半導体装置では、ゲートリセス部としてのゲート形成用凹部２７にゲート電極４３を形成している。

これらの結果、第１の実施の形態による半導体装置では、ＭＩＳ−ＨＥＭＴにおいても、相互コンダクタンスの低下の抑制が抑制され、かつゲート絶縁膜を形成することによる閾値電圧の低下が抑制された半導体装置を提供することができる。

ここで、第１の実施の形態による半導体装置について、上述した第２工程において説明した条件の下において、熱ＣＶＤ法を用いてゲート絶縁膜を形成することによって、結晶密度が２．９ｇｃｍ^３以上のゲート絶縁膜を形成できることを確認するためにＸ線反射率測定（以下、ＸＲＲ測定とも称する）を行った。

図４は、第１の実施の形態の第２工程において形成したゲート絶縁膜に対してＸＲＲ測定を行った結果を示す図である。図４において、縦軸は、反射率を目盛ってある。また、横軸は、Ｘ線の入射角を度単位で目盛ってある。

図４中の曲線Ｉは、第１の実施の形態による半導体装置を測定することによって得た実測値である。そして、この曲線Ｉから、周知のシミュレーションソフトＤＩＦＦＲＡＣ・ＰＬＵＳ・ＬＥＰＴＯＳ５を用いて、上述した第２工程において形成したゲート絶縁膜の結晶密度を算出した。尚、曲線ＩＩはシミュレーションによる理論値である。そして、第１の実施例におけるゲート絶縁膜の結晶密度を算出するに当たり、曲線ＩＩにおける結晶密度のパラメータを、曲線ＩＩが曲線Ｉと重なるように決定し、このときの結晶密度の値を、ゲート絶縁膜の結晶密度として決定した。

その結果、上述した第２工程において説明した条件下において、周知の熱ＣＶＤ法を用いて形成したゲート絶縁膜の結晶密度は、２．９３ｇ／ｃｍ^３であることを確認した。

以上の結果から明らかなように、この第１の実施の形態による半導体装置の製造方法では、熱ＣＶＤ法を用いてゲート絶縁膜を形成することによって、最小でも２．９ｇ／ｃｍ^３の結晶密度のゲート絶縁膜を得ることが可能となる。

次に、第１の実施の形態による半導体装置について、ゲート絶縁膜を高結晶密度とすることによる効果を評価するための実験を行った。

図５（Ａ）〜（Ｃ）は、半導体装置の動作特性について、第１の実施の形態による半導体装置、すなわち熱ＣＶＤ法によって２．９３ｇ／ｃｍ^３の結晶密度で形成されたゲート絶縁膜を備えるＭＩＳ−ＨＥＭＴ構造の半導体装置（以下、被測定素子１とも称する）と、プラズマＣＶＤ法によって形成されたゲート絶縁膜、すなわち結晶密度が熱ＣＶＤ法によって形成されたゲート絶縁膜と比して小さいゲート絶縁膜を備えるＭＩＳ−ＨＥＭＴ構造の半導体装置（以下、被測定素子２とも称する）と、ゲート絶縁膜を備えていないＭＥＳ−ＨＥＭＴ構造の半導体装置（以下、被測定素子３とも称する）とを比較する図である。

図５（Ａ）〜（Ｃ）では、縦軸は、Ｉｄｓ（ドレイン−ソース電流）をｍＡ単位で目盛ってある。また、横軸は、Ｖｄｓ（ドレイン−ソース電圧）をＶ単位で目盛ってある。

そして、図５（Ａ）は、被測定素子１についてパルス測定を行った結果を示している。また、図５（Ｂ）は、被測定素子２についてパルス測定を行った結果を示している。尚、図５（Ｃ）は、被測定素子３についてパルス測定を行った結果を示している。また、図５（Ａ）及び（Ｂ）では、被測測定素子１及び被測定素子２に対して、Ｖｇ（ゲート電圧）を＋６〜−８Ｖの範囲で、１Ｖずつ変化させて測定した結果を示している。また、図５（Ｃ）では、被測測定素子３に対して、Ｖｇを＋２〜−６Ｖの範囲で、１Ｖずつ変化させて測定した結果を示している。

ここで、被測測定素子１と被測定素子２との間ではゲート絶縁膜の結晶密度のみであり、また、被測定素子１及び被測定に用いたこれらの半導体装置間における構造上の差異は、被測定素子２と、被測定素子３との間ではゲート絶縁膜の有無のみである。そして、その他の構成要素については同様の条件の下で測定を行った。そして、この測定では、被測測定素子１及び被測定素子２のゲート絶縁膜の膜厚を１０ｎｍに設定した。

図５（Ａ）から、被測測定素子１では閾値電圧が約−５．８３Ｖ、また、図５（Ｂ）から、被測測定素子２では閾値電圧が約−７．３３Ｖ、また、図５（Ｃ）から、被測測定素子３では閾値電圧が約−４．３５Ｖとなることが確認された。

従って、被測測定素子１及び被測測定素子３の閾値電圧を比較すると、被測測定素子１、すなわち第１の実施の形態による半導体装置では、熱ＣＶＤ法を用いてゲート絶縁膜を形成して、ＭＩＳ−ＨＥＭＴ構造とすることによって、ＭＥＳ−ＨＥＭＴ構造の半導体装置と比して、閾値電圧が約１Ｖ低下している。

これに対して、被測測定素子２及び被測測定素子３の閾値電圧を比較すると、被測測定素子２では、プラズマＣＶＤ法を用いてゲート絶縁膜を形成して、ＭＩＳ−ＨＥＭＴ構造とすることによって、ＭＥＳ−ＨＥＭＴ構造の半導体装置と比して、閾値電圧が約３．０Ｖ低下している。

以上の結果から、第１の実施の形態による半導体装置は、熱ＣＶＤ法を用いて２．９ｇ／ｃｍ^３以上の結晶密度でゲート絶縁膜を形成することによって、ＭＩＳ−ＨＥＭＴ構造を有しつつも、ゲート絶縁膜を形成したことによる閾値電圧の低下が抑制されていることが明らかである。

（Ａ）及び（Ｂ）は、この発明の第１の実施の形態を説明する工程図である。 （Ａ）及び（Ｂ）は、この発明の第１の実施の形態を説明する工程図であり、図１（Ｂ）に続く工程図である。 この発明の第１の実施の形態を説明する工程図であり、図２（Ｂ）に続く工程図である。 この発明の第１の実施の形態による半導体装置が具えるゲート絶縁膜を評価する図である。 （Ａ）〜（Ｃ）は、この発明の第１の実施の形態による半導体装置の特性を評価する図である。

符号の説明

１１：下地
１３：電子走行層
１５：電子供給層
１７：積層構造体
１９：基板
２１：バッファ層
２３：２次元電子ガス層
２５：表面保護膜
２７：ゲート形成用凹部
２９：ゲート絶縁膜
３１：第１ゲート絶縁膜部分
３３：第２ゲート絶縁膜部分
３５：第３ゲート絶縁膜部分
３７：素子領域
３９：素子分離領域
４１ａ及び４１ｂ：第１及び第２主電極
４３：ゲート電極
４５：フィールドプレート

Claims (11)

1. 基板と、該基板上に形成されており、電子走行層及び電子供給層が順次積層されて形成された積層構造体とを含む下地と、
   該下地の下地面に互いに離間し、かつ対向して形成された第１及び第２主電極と、
   前記下地面の、前記第１及び第２主電極間に挟まれた領域内に形成されたゲート形成用凹部と、
   該ゲート形成用凹部の内側底面を被覆する第１ゲート絶縁膜部分、前記ゲート形成用凹部の内側壁面を被覆する第２ゲート絶縁膜部分、及び前記第１及び第２主電極間に挟まれた領域内であって、前記ゲート形成用凹部外の下地面を被覆する第３ゲート絶縁膜部分を以て一体的に形成されたゲート絶縁膜であって、前記ゲート形成用凹部の開口深さよりも薄い膜厚で形成された当該ゲート絶縁膜と、
   該ゲート絶縁膜が形成された前記ゲート形成用凹部を埋め込むゲート電極と
   を具え、
   前記ゲート絶縁膜は、結晶密度が最小でも２．９ｇ／ｃｍ^３である
   ことを特徴とする半導体装置。
2. 請求項１に記載の半導体装置であって、
   前記電子走行層は、該電子走行層内の前記電子供給層との境界付近に２次元電子ガス層を含み、
   前記ゲート形成用凹部の内側底面が前記２次元電子ガス層に達する深さで、または前記内側底面及び前記２次元電子ガス層間の離間距離が最大でも３〜５ｎｍとなる深さで開口されている
   ことを特徴とする半導体装置。
3. 請求項１または２に記載の半導体装置であって、
   前記下地と前記第３ゲート絶縁膜部分との間に挟み込まれて形成されている表面保護膜を具える
   ことを特徴とする半導体装置。
4. 請求項３に記載の半導体装置であって、
   前記第３ゲート絶縁膜部分及び前記表面保護膜の膜厚の和が１５０ｎｍである
   ことを特徴とする半導体装置。
5. 請求項３または４に記載の半導体装置であって、
   前記ゲート電極の上側表面、及び該ゲート電極のゲート長方向における一方の側の側面から、前記一方の側の前記第３ゲート絶縁膜部分に渡って、一体的に被覆するように形成されているフィールドプレートを具える
   ことを特徴とする半導体装置。
6. 基板と、該基板上に形成されており、電子走行層及び電子供給層が順次積層されて形成された積層構造体とを含む下地に、下地面からゲート形成用凹部を開口する第１工程と、
   熱ＣＶＤ法を用いて、該ゲート形成用凹部の内側底面を被覆する第１ゲート絶縁膜部分、前記ゲート形成用凹部の内側壁面を被覆する第２ゲート絶縁膜部分、及び前記ゲート形成用凹部外の下地面の上側を被覆する第３ゲート絶縁膜部分を含む一体的なゲート絶縁膜を、前記ゲート形成用凹部の開口深さよりも薄い膜厚で、かつ結晶密度を最小でも２．９ｇ／ｃｍ^３として形成する第２工程と、
   前記下地に、前記ゲート形成用凹部を挟んで互いに離間して設定された第１及び第２主電極形成予定領域に存在する前記第３ゲート絶縁膜部分の領域部分を、前記下地面が露出するまで除去し、しかる後、該除去によって露出した前記下地面に、第１及び第２主電極を互いに対向するようにそれぞれ形成する第３工程と、
   前記ゲート絶縁膜が形成されている前記ゲート形成用凹部を埋め込んでゲート電極を形成する第４工程と
   を含むことを特徴とする半導体装置の製造方法。
7. 請求項６に記載の半導体装置の製造方法であって、
   前記ゲート形成用凹部の内側底面が、前記電子走行層内の前記電子供給層との境界付近に形成されている２次元電子ガス層に達する深さで、または前記２次元電子ガス層から最大でも３〜５ｎｍ離間する深さで、当該ゲート形成用凹部を形成する
   ことを特徴とする半導体装置の製造方法。
8. 請求項６または７に記載の半導体装置の製造方法であって、
   前記第１工程において、前記下地面を被覆する表面保護膜を形成し、しかる後、該表面保護膜及び前記下地に、前記表面保護膜の上側表面から連続的に前記ゲート形成用凹部を開口し、
   前記第３工程において、前記第１及び第２主電極形成予定領域に存在する前記第３ゲート絶縁膜部分及び前記表面保護膜の領域部分を、前記下地面が露出するまで除去する
   ことを特徴とする半導体装置の製造方法。
9. 請求項８に記載の半導体装置の製造方法であって、
   前記第３ゲート絶縁膜部分及び前記表面保護膜の膜厚の和が１５０ｎｍとなるように、該第３ゲート絶縁膜部分及び該表面保護膜を形成する
   ことを特徴とする半導体装置の製造方法。
10. 請求項８または９に記載の半導体装置の製造方法であって、
    前記第４工程の後に、前記ゲート電極の上側表面、及び該ゲート電極のゲート長方向における一方の側の側面から、前記一方の側の前記第３ゲート絶縁膜部分に渡って、一体的に被覆するフィールドプレートを形成する工程を含む
    ことを特徴とする半導体装置の製造方法。
11. 請求項６〜１０のいずれか一項に記載の半導体装置の製造方法であって、
    前記第２工程の前に、ゲート形成用凹部の内側底面及び内側壁面を洗浄する
    ことを特徴とする半導体装置の製造方法。

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