JP2010040840A - 固体撮像デバイス及びその製造方法 - Google Patents

Abstract

【課題】混色及びブルーミングを抑制することができる固体撮像デバイス及びその製造方法を提供する。
【解決手段】ＣＭＯＳイメージセンサ１において、Ｐ型の半導体基板１１上にＮ型の半導体層１２を形成する。また、この半導体層１２の一部に、半導体層１２の厚さ方向全長にわたって、上方から見て格子状に、Ｐ型の半導体領域１３を形成し、半導体層１２を複数の領域１４に区画する。更に、赤色画素Ｒ、緑色画素Ｇ及び青色画素Ｂにそれぞれ、赤色フィルタ２４Ｒ、緑色フィルタ２４Ｇ及び青色フィルタ２４Ｂを設ける。そして、半導体基板１１の上層部分における赤色フィルタ２４Ｒの直下域に、半導体層１２に接触したＮ型の埋込半導体層３１を形成する。
【選択図】図１

Description

本発明は、固体撮像デバイス及びその製造方法に関する。

従来より、ＣＭＯＳ（Complementary Metal Oxide Semiconductor：相補型金属酸化膜半導体）イメージセンサ等の固体撮像デバイスにおいては、Ｐ型半導体基板上にＮ型半導体層が形成されており、このＮ型半導体層が格子状のＰ型半導体領域によって複数の領域に区画され、各領域が画素を構成している。そして、各領域に光が入射すると、光電変換により電荷が発生し、この電荷を電気信号として読み出すことにより、画像データが取得される。

しかしながら、このような固体撮像デバイスにおいては、ある領域において発生した電荷がこの領域から漏洩し、隣の領域に侵入して混色が生じることがある。また、ある領域に強い光が入射して多量の電荷が発生した場合には、この電荷が隣の領域に溢れ、取得された画像において輝点の周囲に光が滲み出るブルーミングと呼ばれる現象が発生することがある（例えば、特許文献１参照。）。

特開２００８−９１７８１号公報

本発明の目的は、混色及びブルーミングを抑制することができる固体撮像デバイス及びその製造方法を提供することである。

本発明の一態様によれば、第１導電型の半導体基板と、前記半導体基板上に形成された第２導電型の半導体層と、前記半導体層の一部に前記半導体層の厚さ方向全長にわたって形成され、前記半導体層を複数の領域に区画する第１導電型の半導体領域と、一部の前記領域の直上域に配置された赤色フィルタと、前記半導体基板の上層部分における前記赤色フィルタの直下域に形成され、前記半導体層に接触した第２導電型の埋込半導体層と、を備えたことを特徴とする固体撮像デバイスが提供される。

本発明の一態様によれば、第１導電型の半導体基板の上層部分の一部に第２導電型の埋込半導体層を形成する工程と、前記半導体基板上に前記埋込半導体層に接触するように第２導電型の半導体層を形成する工程と、前記半導体層の一部に前記半導体層の厚さ方向全長にわたって第１導電型の半導体領域を形成し、前記半導体層を複数の領域に区画する工程と、前記半導体層上に赤色フィルタを形成する工程と、を備え、前記半導体領域は、一部の前記領域が前記埋込半導体層の直上域に位置するように形成し、前記赤色フィルタは、前記埋込半導体層の直上域に配置することを特徴とする固体撮像デバイスの製造方法が提供される。

本発明によれば、混色及びブルーミングを抑制することができる固体撮像デバイス及びその製造方法を実現することができる。

以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、本発明の第１の実施形態について説明する。
本実施形態に係る固体撮像デバイスは、ＣＭＯＳイメージセンサである。
図１は、本実施形態に係るＣＭＯＳイメージセンサを例示する平面図であり、
図２は、図１に示すＡ−Ａ’線による断面図である。
なお、図１はＣＭＯＳイメージセンサの半導体部分の上面を示している。

図１及び図２に示すように、本実施形態に係るＣＭＯＳイメージセンサ１においては、例えば単結晶のシリコン（Ｓｉ）からなる半導体基板１１が設けられている。半導体基板１１はアクセプタ、例えばボロン（Ｂ）を含有しており、導電型はＰ型である。半導体基板１１上には半導体層１２が形成されている。半導体層１２は、例えば半導体基板１１上にシリコンがエピタキシャル成長して形成されたものであり、ドナー、例えばリン（Ｐ）を含有し、導電型はＮ型である。半導体層１２の厚さは例えば３μｍである。

半導体層１２の一部には、Ｐ型の半導体領域１３が形成されている。半導体領域１３は、複数回のイオン注入により、半導体層１２の上面から半導体基板１１との界面まで、半導体層１２の厚さ方向全長にわたって形成されている。また、上方、すなわち、半導体基板１１の上面に対して垂直な方向から見て、半導体領域１３の形状は格子状である。これにより、格子状の半導体領域１３によって、半導体層１２は、マトリクス状に配列された複数の領域１４に区画されている。すなわち、導電型がＮ型である領域１４は、Ｐ型の半導体領域１３によって側面を囲まれており、周囲から電気的に分離されている。

各領域１４の上層部分の中央部には、フォトダイオード１５が形成されている。フォトダイオード１５はドナーが注入されたＮ型の拡散領域であり、そのドナー濃度は領域１４のドナー濃度よりも高い。また、フォトダイオード１５の上層部分の中央部には、シールド層１６が形成されている。シールド層１６はＰ型の拡散領域である。半導体基板１１、半導体層１２、半導体領域１３、フォトダイオード１５及びシールド層１６により、ＣＭＯＳイメージセンサ１の半導体部分２０が構成されている。例えば半導体部分２０は、全体が単結晶のシリコンにより形成されている。

半導体部分２０上には、多層配線層２１が設けられている。多層配線層２１には層間絶縁膜２２が設けられており、層間絶縁膜２２内におけるフォトダイオード１５の直上域を除く部分には、金属配線２３が多層に設けられている。また、多層配線層２１上における各領域１４の直上域には、赤色フィルタ２４Ｒ、緑色フィルタ２４Ｇ及び青色フィルタ２４Ｂ（以下、総称して「カラーフィルタ」ともいう）が設けられている。例えば、赤色フィルタ２４Ｒは、入射した光のうち主として赤色成分を透過させ、緑色成分及び青色成分を実質的に透過させないフィルタである。更に、各カラーフィルタを覆うように平坦化膜２５が成膜されており、平坦化膜２５上であって各カラーフィルタに対応する位置には、マイクロレンズ２６が設けられている。

ＣＭＯＳイメージセンサ１においては、領域１４毎に画素が構成されている。すなわち、これらの画素は、縦方向及び横方向に沿ってマトリクス状に配列されている。画素には、赤色画素Ｒ、緑色画素Ｇ及び青色画素Ｂの３種類があり、赤色画素Ｒには赤色フィルタ２４Ｒが配置されており、緑色画素Ｇには緑色フィルタ２４Ｇが配置されており、青色画素Ｂには青色フィルタ２４Ｂが配置されている。すなわち、半導体領域１３によって区画された複数の領域１４のうち、一部の領域１４の直上域には赤色フィルタ２４Ｒが配置されており、他の一部の領域１４の直上域には緑色フィルタ２４Ｇが配置されており、残りの領域１４の直上域には青色フィルタ２４Ｂが配置されている。図１に示す例では、２行２列に配列され、１つの赤色画素Ｒ、２つの緑色画素Ｇ及び１つの青色画素Ｂからなる４つの画素により、１つの撮像単位が構成されている。

そして、本実施形態に係るＣＭＯＳイメージセンサ１においては、半導体基板１１の上層部分における赤色フィルタ２４Ｒの直下域に、導電型がＮ型の埋込半導体層３１が形成されている。埋込半導体層３１は半導体基板１１にドナー、例えばリンが注入されることによって形成されており、その深さは例えば３μｍである。また、上方から見て、つまり、図１において、埋込半導体層３１の外縁は領域１４の外縁、すなわち、半導体領域１３と領域１４との界面とほぼ一致している。また、埋込半導体層３１は半導体層１２に接しており、赤色フィルタ２４Ｒの直下域に位置する領域１４と共に、半導体基板１１と半導体層１２との界面を越えて上下方向に延びる一体的なＮ型領域を構成している。

以下、本実施形態に係るＣＭＯＳイメージセンサ１の各部の寸法の一例を示す。
図３は、本実施形態に係るＣＭＯＳイメージセンサにおける各部の寸法を例示する断面図であり、赤色画素の半導体部分を示す。
図３に示すように、一例では、埋込半導体層３１の深さは３μｍであり、半導体層１２の厚さも３μｍである。従って、半導体領域１３の厚さも３μｍである。また、フォトダイオード１５の深さは６００ｎｍであり、シールド層１６の深さは１００ｎｍである。一方、上方から見て、画素ピッチは１７５０ｎｍであり、そのうち、半導体領域１３の幅は２５０ｎｍであり、領域１４の幅は１５００ｎｍである。また、埋込半導体層３１の幅も１５００ｎｍである。更に、フォトダイオード１５の幅は１０００ｎｍであり、従って、フォトダイオード１５と半導体領域１３との間の最短距離は２５０ｎｍである。更にまた、シールド層１６の幅は７００ｎｍであり、従って、シールド層１６の外縁とフォトダイオード１５の外縁との最短距離は１５０ｎｍである。

次に、上述の如く構成された本実施形態に係るＣＭＯＳイメージセンサ１の動作及び効果について説明する。
図２に示すように、ＣＭＯＳイメージセンサ１においては、外部から入射した光がマイクロレンズ２６によって集光され、平坦化膜２５を透過し、カラーフィルタによって波長が選択され、多層配線層２１の層間絶縁膜２２を透過し、領域１４に入射する。そして、領域１４において、入射した光が光電変換されて電荷が発生し、フォトダイオード１５に集められる。この電荷を電気信号として読み出すことにより、画像データを取得する。

そして、本実施形態においては、赤色フィルタ２４Ｒの直下域において、半導体基板１１の上層部分に埋込半導体層３１が設けられているため、赤色画素Ｒにおいて、領域１４及び埋込半導体層３１からなり上下方向に延びるＮ型領域が形成されている。このＮ型領域が光電変換部として機能することにより、赤色、緑色、青色の光成分のうち波長が最も長い赤色成分を確実に受光しつつ、半導体層１２の厚さを薄くすることができる。すなわち、半導体層１２の厚さは、緑色の光成分を確実に受光できる程度の厚さまで薄くすることができる。これにより、半導体領域１３を確実に半導体基板１１まで到達させ、各領域１４を半導体基板１１及び半導体領域１３によって確実に囲むことができる。この結果、領域１４間を電気的に確実に分離し、Ｎ型領域の底部で発生した電荷が他の領域１４に漏洩することを抑制できる。これにより、混色及びブルーミングを抑制することが可能となる。

次に、本実施形態の比較例について説明する。
図４は、本比較例に係るＣＭＯＳイメージセンサを例示する平面図であり、
図５は、図４に示すＡ−Ａ’線による断面図であり、
図６は、図５に示すＣＭＯＳイメージセンサを微細化した場合を例示する断面図である。

図４及び図５に示すように、本比較例に係るＣＭＯＳイメージセンサ１０１は、前述の第１の実施形態に係るＣＭＯＳイメージセンサ１と比較して、埋込半導体層３１（図２参照）が設けられていない。このため、半導体層１２の厚さは、赤色の光成分を確実に受光できる厚さである必要があり、例えば６μｍである。ＣＭＯＳイメージセンサ１０１においても、半導体領域１３が半導体基板１１まで到達しており、領域１４を確実に区画できていれば、電荷の漏洩は少なく、混色及びブルーミングは起こりにくい。

しかしながら、図６に示すように、ＣＭＯＳイメージセンサ１０１が微細化され、画素ピッチが小さくなると、以下のような問題が発生する。すなわち、半導体領域１３を形成する際には、半導体層１２上にフォトレジスト膜１１１を形成し、このフォトレジスト膜１１１をパターニングして開口部１１２を形成した上で、フォトレジスト膜１１１をマスクとしてアクセプタを注入する。しかし、画素ピッチが小さくなると、フォトレジスト膜１１１の膜厚が一定のままでは開口部１１２のアスペクト比が大きくなってしまい、パターニングが困難になるため、フォトレジスト膜１１１の膜厚を薄くせざるを得ない。そうすると、アクセプタを注入する際の加速電圧を、アクセプタがフォトレジスト膜１１１を貫通しない程度に低くする必要が生じる。このため、アクセプタが半導体層１２の下層部分まで到達しにくくなる。この結果、Ｐ型の半導体基板１１とＰ型の半導体領域１３との間に隙間１１３が形成されてしまい、領域１４同士の分離が不十分になる。これにより、ＣＭＯＳイメージセンサ１０１の完成後、光を受光すると、図６に矢印で示すように、隙間１１３を介して電荷が漏洩してしまい、混色及びブルーミングが発生する。

仮に、この問題を避けるために、半導体領域１３を形成する際にイオン注入の加速電圧を高くすると、アクセプタがフォトレジスト膜１１１を貫通してしまう。また、フォトレジスト膜１１１を厚くすると微細化が困難になる。更に、フォトレジスト膜１１１の替わりにハードマスク等を使用すると、プロセスの難易度が上昇すると共に製造コストが増加する。一方、半導体層１２を薄くすると、波長が長い赤色の光成分を効率的に受光できなくなる。

これに対して、前述の如く、第１の実施形態によれば、赤色画素Ｒにおいて半導体基板１１の上層部分に埋込半導体層３１を形成し、領域１４と共に深いＮ型の受光領域を形成しているため、赤色の光成分を確実に受光させつつ、半導体層１２の厚さは赤色の光成分の受光に必要とされる厚さよりも薄くすることができる。この結果、半導体層１２を薄くすることができるため、ＣＭＯＳイメージセンサ１を微細化しても、上述の半導体基板１１と半導体領域１３との間に隙間１１３が形成されるという問題が発生せず、混色及びブルーミングを抑制することができる。

次に、本発明の第２の実施形態について説明する。
図７は、本実施形態に係るＣＭＯＳイメージセンサを例示する平面図であり、
図８は、図７に示すＡ−Ａ’線による断面図である。
なお、図７はＣＭＯＳイメージセンサの半導体部分の上面を示している。

図７及び図８に示すように、本実施形態に係るＣＭＯＳイメージセンサ２においては、赤色画素Ｒだけではなく、緑色画素Ｇ及び青色画素Ｂにも埋込半導体層３１が設けられている。すなわち、半導体基板１１の上層部分における緑色フィルタ２４Ｇ及び青色フィルタ２４Ｂの直下域にもドナーが注入されており、Ｎ型の埋込半導体層３１が形成されている。埋込半導体層３１の深さは相互にほぼ等しい。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。

本実施形態によれば、前述の第１の実施形態と比較して、緑色及び青色の光成分についても、領域１４と埋込半導体層３１からなるＮ型領域で受光することができるため、半導体層１２をより一層薄くすることができる。一方、前述の第１の実施形態によれば、埋込半導体層３１を形成する際のフォトレジスト膜（図示せず）において、開口部の間隔を広くとることができるため、本実施形態よりもプロセスの難易度を下げることができる。本実施形態における上記以外の動作及び効果は、前述の第１の実施形態と同様である。

次に、本発明の第３の実施形態について説明する。
図９は、本実施形態に係るＣＭＯＳイメージセンサを例示する平面図であり、
図１０は、図９に示すＡ−Ａ’線による断面図である。
なお、図９はＣＭＯＳイメージセンサの半導体部分の上面を示している。

図９及び図１０に示すように、本実施形態に係るＣＭＯＳイメージセンサ３は、前述の第１の実施形態に係るＣＭＯＳイメージセンサ１（図１及び図２参照）と比較して、赤色画素Ｒだけではなく、緑色画素Ｇにも埋込半導体層が設けられており、緑色画素Ｇに設けられた埋込半導体層３１Ｇの深さは、赤色画素Ｒに設けられた埋込半導体層３１Ｒの深さよりも浅い。例えば、埋込半導体層３１Ｒの深さは３μｍであり、埋込半導体層３１Ｇの深さは１μｍである。なお、青色画素Ｇには埋込半導体層は設けられていない。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。

本実施形態によれば、赤色画素Ｒの受光領域を最も深く形成し、緑色画素Ｇの受光領域を次いで深く形成することができる。これにより、各画素においてそれぞれ受光する光成分の波長に合わせた深さの受光領域を形成することができる。例えば、上述の例では、半導体層１２の厚さを３μｍとすると、赤色画素Ｒの受光領域の深さは領域１４及び埋込半導体層３１Ｒの合計厚さの６μｍとなり、緑色画素Ｇの受光領域の深さは領域１４及び埋込半導体層３１Ｇの合計厚さの４μｍとなり、青色画素Ｂの受光領域の深さは領域１４の厚さの３μｍとなる。

この結果、各画素の受光効率が均一になると共に、半導体層１２の厚さを、青色の光成分を受光するために必要な厚さまで薄くすることができる。但し、埋込半導体層３１Ｒと３１Ｇとは形成時のイオン注入の加速電圧が異なるため、別の工程で形成する必要がある。従って、前述の第１の実施形態によれば、本実施形態と比較して、工程数を低減できる。本実施形態における上記以外の動作及び効果は、前述の第１の実施形態と同様である。

次に、本発明の第４の実施形態について説明する。
図１１は、本実施形態に係るＣＭＯＳイメージセンサを例示する平面図であり、
図１２は、図１１に示すＡ−Ａ’線による断面図である。
なお、図１１はＣＭＯＳイメージセンサの半導体部分の上面を示している。

図１１及び図１２に示すように、本実施形態に係るＣＭＯＳイメージセンサ４は、前述の第１の実施形態に係るＣＭＯＳイメージセンサ１（図１及び図２参照）と比較して、上方から見て埋込半導体層３１が領域１４の内部に配置されている点が異なっている。すなわち、上方から見て、埋込半導体層３１の外縁は領域１４と半導体領域１３との界面よりも領域１４の内側に位置している。図１１及び図１２に示す距離ｈ、すなわち、上方から見た埋込半導体層３１の外縁と、領域１４と半導体領域１３との界面との間の距離は、例えば、画素ピッチの２０分の１程度である。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。

本実施形態によれば、上方から見て、埋込半導体層３１を領域１４の内部に配置することにより、図１２に示すように、赤色画素Ｒの埋込半導体層３１と、その隣の緑色画素Ｇの領域１４との間の距離Ｌを大きくとることができる。これにより、画素間をより確実に分離することができる。

また、距離ｈを大きくするほど、半導体基板１１を形成する工程と半導体領域１３を形成する工程との間で位置ずれが生じても、赤色画素Ｒの埋込半導体層３１が緑色画素Ｇの領域１４に接触することを確実に防止し、混色及びブルーミングをより効果的に抑制することができる。一方、距離ｈを大きくし過ぎると、受光領域の面積が減少するため、電荷の発生量が減少する。そこで、本実施形態においては、距離ｈを画素ピッチの２０分の１程度とすることにより、受光効率を維持しつつ、工程間の位置ずれに対して十分なマージンを確保し、混色及びブルーミングを確実に抑制することができる。本実施形態における上記以外の動作及び効果は、前述の第１の実施形態と同様である。

なお、本実施形態は、前述の第２及び第３の実施形態、並びに後述の第５の実施形態と組み合わせて実施してもよい。

次に、本発明の第５の実施形態について説明する。
図１３は、本実施形態に係るＣＭＯＳイメージセンサを例示する平面図であり、
図１４は、図１３に示すＣ−Ｃ’線による断面図である。
なお、図１３はＣＭＯＳイメージセンサの半導体部分の上面を示している。

図１３及び図１４に示すように、本実施形態に係るＣＭＯＳイメージセンサ５においては、埋込半導体層３１が上部３１ａ及び下部３１ｂにより構成されており、上方から見て、下部３１ｂは上部３１ａよりも広い範囲に形成されている。すなわち、各赤色画素Ｒに属する埋込半導体層３１の下部３１ｂは四方に張り出しており、この赤色画素Ｒに対応する領域１４の外縁を越えて延出し、この赤色画素Ｒに隣接する４つの緑色画素Ｇ、及びこの赤色画素Ｒから見て斜め位置にある４つの青色画素Ｂの直下域まで到達している。これにより、下部３１ｂの形状は上方から見てほぼ矩形である。但し、異なる赤色画素Ｒに属する埋込半導体層３１の下部３１ｂ同士は接触しておらず、相互に電気的に分離されている。なお、緑色画素Ｇ及び青色画素Ｂには埋込半導体層３１は設けられていない。

一例では、埋込半導体層３１全体の厚さは３μｍであり、そのうち上部３１ａの厚さは２μｍであり、下部３１ｂの厚さは１μｍである。上部３１ａと下部３１ｂとは別個のイオン注入工程によって形成されており、下部３１ｂを形成するためのイオン注入は、上部３１ａを形成するためのイオン注入と比較して、より高い加速電圧でより広い範囲に対して行われている。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。

本実施形態においては、埋込半導体層３１の下部３１ｂを広げることにより、埋込半導体層３１の深さを深くせずに体積を増加させ、電荷を蓄積する能力を高めることができる。これにより、赤色画素Ｒに強い光が入射して電荷が過剰に発生しても、埋込半導体層３１の下部３１ｂがバッファとなってこの電荷を保持し、他の画素に流出することを防止できる。これにより、ブルーミングをより確実に抑制することができる。本実施形態における上記以外の動作及び効果は、前述の第１の実施形態と同様である。

次に、本発明の第６の実施形態について説明する。
本実施形態は、前述の第３の実施形態に係るＣＭＯＳイメージセンサ３（図９及び図１０参照）の製造方法の実施形態である。
図１５乃至図１８は、本実施形態に係るＣＭＯＳイメージセンサの製造方法を例示する工程断面図である。
なお、図１５乃至図１８は、図９に示すＡ−Ａ’線による断面に対応している。

先ず、図１５に示すように、例えば単結晶のシリコンからなり、導電型がＰ型である半導体基板１１を用意する。次に、半導体基板１１上にフォトレジスト膜（図示せず）を形成し、赤色画素Ｒが形成される予定の領域を開口する。そして、このフォトレジスト膜をマスクとしてドナーを注入することにより、半導体基板１１の上層部分の一部に、導電型がＮ型であり深さが例えば３μｍの埋込半導体層３１Ｒを形成する。その後、このフォトレジスト膜を除去する。

次に、新たなフォトレジスト膜を形成し、緑色画素Ｇが形成される予定の領域を開口する。そして、この新たなフォトレジスト膜をマスクとしてドナーを注入することにより、半導体基板１１の上層部分に、導電型がＮ型であり深さが例えば１μｍの埋込半導体層３１Ｇを形成する。その後、このフォトレジスト膜を除去する。

次に、図１６に示すように、半導体基板１１の上面上に、例えばシリコンをエピタキシャル成長させることにより、導電型がＮ型の半導体層１２を形成する。半導体層１２の厚さは例えば３μｍとする。このとき、半導体基板１１の上面には埋込半導体層３１Ｒ及び３１Ｇが露出しているため、半導体層１２は埋込半導体層３１Ｒ及び３１Ｇに接触する。

次に、図１７に示すように、半導体層１２上にフォトレジスト膜（図示せず）を形成し、画素間の格子状の領域を開口する。そして、このフォトレジスト膜をマスクとしてアクセプタを注入することにより、画素間の領域にＰ型の半導体領域１３を形成する。このとき、加速電圧を相互に異ならせてアクセプタの注入を複数回、例えば３回行うことにより、半導体層１２の上面から半導体基板１１との界面までの全域にわたってアクセプタを導入する。これにより、半導体層１２の厚さ方向全長にわたって半導体領域１３が形成される。

この結果、半導体層１２が半導体領域１３によって複数の領域１４に区画される。領域１４はマトリクス状に配列され、領域１４同士は半導体基板１１及び半導体領域１３によって電気的に分離される。半導体領域１３は、一部の領域１４が埋込半導体層３１Ｒの直上域に位置するように形成し、他の一部の領域１４が埋込半導体層３１Ｇの直上域に位置するように形成する。この場合、埋込半導体層３１と半導体領域１３とのアライメントを確保するために、半導体基板１１にマークをつけてもよい。

次に、図１８に示すように、各領域１４の上層部分の中央部に導電型がＮ型のフォトダイオード１５を形成する。このとき、フォトダイオード１５のドナー濃度は半導体層１２のドナー濃度よりも高くする。次に、フォトダイオード１５の上層部分の中央部に、導電型がＰ型のシールド層１６を形成する。

次に、図１０に示すように、半導体層１２上に層間絶縁膜２２及び金属配線２３を交互に積層して、多層配線層２１を形成する。次に、多層配線層２１上における各領域１４の直上域にカラーフィルタ、すなわち、赤色フィルタ２４Ｒ、緑色フィルタ２４Ｇ及び青色フィルタ２４Ｂを形成する。このとき、赤色フィルタ２４Ｒは埋込半導体層３１Ｒの直上域に形成し、緑色フィルタ２４Ｇは埋込半導体層３１Ｇの直上域に形成し、青色フィルタ２４Ｂはそれ以外の領域に形成する。次に、これらのカラーフィルタを覆うように平坦化膜２５を形成し、平坦化膜２５上に複数のマイクロレンズ２６を形成する。各マイクロレンズ２６は各カラーフィルタに対応する位置に形成する。これにより、前述の第３の実施形態に係るＣＭＯＳイメージセンサ３が製造される。

本実施形態においては、図１５に示す工程において、半導体基板１１の上層部分に埋込半導体層３１Ｒ及び３１Ｇを形成しているため、十分な深さの受光領域を確保しつつ、図１６に示す工程において、半導体層１２の厚さを薄くすることができる。このため、図１７に示す工程において、半導体領域１３を形成する際に、アクセプタの注入深さが浅くてすむため、加速電圧を低くすることができ、マスクとなるフォトレジスト膜を薄くすることができる。この結果、領域１４間の電気的な分離を確保しつつ、ＣＭＯＳイメージセンサを微細化することができる。

この場合、埋込半導体層３１の深さを深くするほど、半導体層１２の厚さは薄くできるため、半導体領域１３の微細化は容易になる。しかし、埋込半導体層３１の深さを深くするほど、埋込半導体層３１の形成に用いるフォトレジスト膜を厚く形成することが必要になるため、埋込半導体層３１の微細化が困難になる。逆に、埋込半導体層３１の深さを浅くすると、埋込半導体層３１の微細化は容易になるが、半導体領域１３の微細化が困難になる。このため、全体としてプロセスの難易度が最も低くなるように、埋込半導体層３１の深さと半導体層１２の厚さとのバランスを決定することが好ましい。本実施形態においては、埋込半導体層３１の深さと半導体層１２の厚さは相互に等しくしている。

なお、本実施形態においては、前述の第３の実施形態に係るＣＭＯＳイメージセンサの製造方法について説明したが、前述の第１、第２、第４、第５の実施形態に係るＣＭＯＳイメージセンサの製造方法も、これと同様である。

以上、実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。また、前述の各実施形態においては、固体撮像デバイスとしてＣＭＯＳイメージセンサを例に挙げて説明したが、本発明はこれに限定されず、例えば固体撮像デバイスはＣＣＤ（Charge-Coupled Device：電荷結合素子）イメージセンサであってもよい。

本発明の第１の実施形態に係るＣＭＯＳイメージセンサを例示する平面図である。 図１に示すＡ−Ａ’線による断面図である。 第１の実施形態に係るＣＭＯＳイメージセンサにおける各部の寸法を例示する断面図であり、赤色画素の半導体部分を示す。 比較例に係るＣＭＯＳイメージセンサを例示する平面図である。 図４に示すＡ−Ａ’線による断面図である。 図５に示すＣＭＯＳイメージセンサを微細化した場合を例示する断面図である。 本発明の第２の実施形態に係るＣＭＯＳイメージセンサを例示する平面図である。 図７に示すＡ−Ａ’線による断面図である。 本発明の第３の実施形態に係るＣＭＯＳイメージセンサを例示する平面図である。 図９に示すＡ−Ａ’線による断面図である。 本発明の第４の実施形態に係るＣＭＯＳイメージセンサを例示する平面図である。 図１１に示すＡ−Ａ’線による断面図である。 本発明の第５の実施形態に係るＣＭＯＳイメージセンサを例示する平面図である。 図１３に示すＣ−Ｃ’線による断面図である。 本発明の第６の実施形態に係るＣＭＯＳイメージセンサの製造方法を例示する工程断面図である。 第６の実施形態に係るＣＭＯＳイメージセンサの製造方法を例示する工程断面図である。 第６の実施形態に係るＣＭＯＳイメージセンサの製造方法を例示する工程断面図である。 第６の実施形態に係るＣＭＯＳイメージセンサの製造方法を例示する工程断面図である。

符号の説明

１、２、３、４、５ ＣＭＯＳイメージセンサ、１１ 半導体基板、１２ 半導体層、１３ 半導体領域、１４ 領域、１５ フォトダイオード、１６ シールド層、２０ 半導体部分、２１ 多層配線層、２２ 層間絶縁膜、２３ 金属配線、２４Ｒ 赤色フィルタ、２４Ｇ 緑色フィルタ、２４Ｂ 青色フィルタ、２５ 平坦化膜、２６ マイクロレンズ、３１、３１Ｒ、３１Ｇ 埋込半導体層、３１ａ 上部、３１ｂ 下部、１０１ ＣＭＯＳイメージセンサ、１１１ フォトレジスト膜、１１２ 開口部、１１３ 隙間、ｈ、Ｌ 距離、Ｒ 赤色画素、Ｇ 緑色画素、Ｂ 青色画素

Claims (5)

1. 第１導電型の半導体基板と、
   前記半導体基板上に形成された第２導電型の半導体層と、
   前記半導体層の一部に前記半導体層の厚さ方向全長にわたって形成され、前記半導体層を複数の領域に区画する第１導電型の半導体領域と、
   一部の前記領域の直上域に配置された赤色フィルタと、
   前記半導体基板の上層部分における前記赤色フィルタの直下域に形成され、前記半導体層に接触した第２導電型の埋込半導体層と、
   を備えたことを特徴とする固体撮像デバイス。
2. 前記半導体基板の上面に対して垂直な方向から見て、前記埋込半導体層は、前記領域の内部に配置されていることを特徴とする請求項１記載の固体撮像デバイス。
3. 他の一部の前記領域の直上域に配置された緑色フィルタと、
   前記半導体基板の上層部分における前記緑色フィルタの直下域に形成され、前記半導体層に接し、深さが前記埋込半導体層の深さよりも浅い第２導電型の他の埋込半導体層と、
   をさらに備えたことを特徴とする請求項１または２に記載の固体撮像デバイス。
4. 前記半導体基板の上面に対して垂直な方向から見て、前記埋込半導体層の下部は、前記一部の領域の外縁を越えて延出していることを特徴とする請求項１記載の固体撮像デバイス。
5. 第１導電型の半導体基板の上層部分の一部に第２導電型の埋込半導体層を形成する工程と、
   前記半導体基板上に前記埋込半導体層に接触するように第２導電型の半導体層を形成する工程と、
   前記半導体層の一部に前記半導体層の厚さ方向全長にわたって第１導電型の半導体領域を形成し、前記半導体層を複数の領域に区画する工程と、
   前記半導体層上に赤色フィルタを形成する工程と、
   を備え、
   前記半導体領域は、一部の前記領域が前記埋込半導体層の直上域に位置するように形成し、前記赤色フィルタは、前記埋込半導体層の直上域に配置することを特徴とする固体撮像デバイスの製造方法。

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