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JP2009302260A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】高誘電体材料を含むゲート絶縁膜とメタルゲート電極とを有する半導体装置の製造中にポリシリコンからなる残渣が素子分離領域上に生じる虞があり、不良の原因であった。
【解決手段】半導体基板１０の第１の活性領域１０ａ上には、高誘電体材料と第１の金属とを含有する第１のゲート絶縁膜１３ａと、下層導電膜１５ａと第１の導電膜１８ａと第１のシリコン膜１９ａとを有する第１のゲート電極３０ａとを備えた第１導電型の第１のトランジスタが形成されている。半導体基板１０の第２の活性領域１０ｂ上には、高誘電体材料と第２の金属とを含有する第２のゲート絶縁膜１３ｂと、第１の導電膜１８ａと同一の材料からなる第２の導電膜１８ｂと第２のシリコン膜１９ｂとを有する第２のゲート電極３０ｂとを備えた第２導電型の第２のトランジスタが形成されている。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関し、特に高誘電体材料を含むゲート絶縁膜と金属膜を含むゲート電極（以下では「メタルゲート電極」という。）とを有するＭＩＳＦＥＴ（Metal-insulator semiconductor field-effect transistor）を備えた半導体装置及びその製造方法に関する。
ＣＭＯＳ（Complementary metal-oxide semiconductor ）デバイスには、さらなる微細化が要求されている。ＣＭＯＳデバイスをさらに微細化させるためには、ゲート絶縁膜の薄膜化が必要となる。しかし、従来のシリコン酸化膜からなるゲート絶縁膜をさらに薄膜化すると、リーク電流の増大を招来し、ＬＳＩ（Large scale integration ）回路の待機時電流が増大する虞がある。このため、シリコン酸化膜からなるゲート絶縁膜の薄膜化は、限界に来ている。そこで、シリコン酸化膜に代えて高誘電体材料からなる絶縁膜をゲート絶縁膜とする、ＣＭＩＳ（Complementary metal-insulator semiconductor）デバイスが注目されている。高誘電体材料からなる絶縁膜は、物理的な膜厚を厚くしても電気的な膜厚を薄くすることが可能であり、ゲート絶縁膜の薄膜化をさらに進めることができると期待されている。現在、ゲート絶縁膜用の高誘電体材料として最も有望視されているのは、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）である。
また、ゲート電極についても、従来のポリシリコンからなる電極ではその空乏化が無視できなくなってきており、空乏化が起こらないメタルゲート電極の開発が盛んに行われている。
一方、Ｎ型ＭＩＳＦＥＴとＰ型ＭＩＳＦＥＴとでは、ゲート絶縁膜及びゲート電極に求められる特性が互いに異なる。具体的には、Ｎ型ＭＩＳＦＥＴでは実効仕事関数を低くすることが好ましく、Ｐ型ＭＩＳＦＥＴでは実効仕事関数を高くすることが好ましい。このため、互いに異なる特性を有するゲート絶縁膜及びゲート電極を有するＮ型ＭＩＳＦＥＴとＰ型ＭＩＳＦＥＴとを形成するプロセスが提案されている（例えば非特許文献１を参照。）。
以下では、図６（ａ）〜（ｄ）及び図７（ａ）〜（ｂ）を用いて、従来の半導体装置の製造方法を説明する。なお、図中において、左側に示す「ＮＴｒ」とはＮ型ＭＩＳＦＥＴが形成されるＮ型ＭＩＳＦＥＴ形成領域ＮＴｒを示し、右側に示す「ＰＴｒ」とはＰ型ＭＩＳＦＥＴが形成されるＰ型ＭＩＳＦＥＴ形成領域ＰＴｒを示している。
まず、図６（ａ）に示すように、半導体基板１１０の上部に素子分離領域１１１を形成し、これにより、半導体基板１１０におけるＮ型ＭＩＳＦＥＴ形成領域ＮＴｒには第１の活性領域１１０ａが形成され、半導体基板１１０におけるＰ型ＭＩＳＦＥＴ形成領域ＰＴｒには第２の活性領域１１０ｂが形成される。その後、半導体基板１１０におけるＮ型ＭＩＳＦＥＴ形成領域ＮＴｒにｐ型ウェル領域１１２ａを形成する一方、半導体基板１１０におけるＰ型ＭＩＳＦＥＴ形成領域ＰＴｒにｎ型ウェル領域１１２ｂを形成する。その後、半導体基板１１０の上面全体に第１の絶縁膜１１３及び第１の導電膜１１４を順次形成し、第１の導電膜１１４のうち第１の活性領域１１０ａの上に形成された部分を覆うアモルファスシリコン膜１１５を選択的に形成する。
次に、図６（ｂ）に示すように、アモルファスシリコン膜１１５をマスクとして、第１の絶縁膜１１３及び第１の導電膜１１４のそれぞれうち第２の活性領域１１０ｂの上に形成された部分を除去する。その後、半導体基板１１０の上面のうち第１の絶縁膜１１３で覆われていない部分の上及びアモルファスシリコン膜１１５上に第２の絶縁膜１１６及び第２の導電膜１１７を順次形成し、第２の導電膜１１７のうち第２の活性領域１１０ｂの上に形成された部分を覆うアモルファスシリコン膜１１８を選択的に形成する。
続いて、図６（ｃ）に示すように、アモルファスシリコン膜１１８をマスクとして、第２の絶縁膜１１６及び第２の導電膜１１７のそれぞれのうち第１の活性領域１１０ａの上に形成された部分を除去する。
続いて、図６（ｄ）に示すように、アモルファスシリコン膜１１５，１１８を除去した後、第１の導電膜１１４上、第２の導電膜１１７上ならびに半導体基板１１０の上面のうち第１の絶縁膜１１３及び第２の絶縁膜１１６に覆われていない部分の上に、ポリシリコン膜１２０を形成する。
続いて、図７（ａ）に示すように、第１の導電膜１１４，第２の導電膜１１７及びポリシリコン膜１２０を選択的に除去する。これにより、第１の活性領域１１０ａの上には、第１の導電膜１１４及びポリシリコン膜１２０からなる第１のゲート電極２００が形成され、第２の活性領域１１０ｂの上には、第２の導電膜１１７及びポリシリコン膜１２０からなる第２のゲート電極２０１が形成される。
そして、図７（ｂ）に示すように、第１の絶縁膜１１３及び第２の絶縁膜１１６を選択的に除去する。これにより、第１の活性領域１１０ａ上には、第１の絶縁膜１１３からなる第１のゲート絶縁膜を介して第１のゲート電極２００が形成され、第２の活性領域１１０ｂ上には、第２の絶縁膜１１６からなる第２のゲート絶縁膜を介して第２のゲート電極２０１が形成される。このようにして、従来の半導体装置を形成することができる。
ここで、第１の絶縁膜１１３をＨｆＳｉＯＮ膜とし、第１の導電膜１１４をＴｉＮ膜とし、第２の絶縁膜１１６をＨｆＯ２膜とし、第２の導電膜１１７をＴａＮ膜とすれば、Ｎ型ＭＩＳＦＥＴ及びＰ型ＭＩＳＦＥＴの特性をそれぞれ最適化することができる。
S.C.Song 他, "Highly Manufacturable 45nm LSTP CMOSFETs Using Novel Dual High-k and Dual Metal Gate CMOS Integration", VLSI, ２００６年, ｐ.１６−１７
しかし、前述の従来の半導体装置の製造方法では、図６（ｃ）に示す工程において、第２の絶縁膜（ＨｆＯ２膜）１１６を選択的に除去するためにＨＦ溶液を使用すると、第１の絶縁膜（ＨｆＳｉＯＮ膜）１１３及び第２の絶縁膜（ＨｆＯ２膜）１１６よりも素子分離領域（ＮＳＧ(non-doped silicate glass)膜）１１１の方がＨＦ溶液に対するエッチングレートが速いため、図６（ｃ）に示すように素子分離領域（ＮＳＧ膜）１１１における第１の絶縁膜（ＨｆＳｉＯＮ膜）１１３及び第２の絶縁膜（ＨｆＯ２膜）１１６の端部下にアンダーカット部１１９が形成される。
この後の工程で半導体基板１１０の上にポリシリコン膜（ＰドープトＰｏｌｙＳｉ膜）１２０を形成するが、このとき、図６（ｄ）に示すようにアンダーカット部１１９内を埋めるようにしてポリシリコン膜１２０が形成される。その後、第１のゲート電極２００及び第２のゲート電極２０１を形成するためにエッチングを行っても（図７（ａ））、また、第１のゲート絶縁膜及び第２のゲート絶縁膜を形成するために第１の絶縁膜１１３及び第２の絶縁膜１１６を選択的に除去しても（図７（ｂ））、アンダーカット部１１９内のポリシリコンを除去することはできない。そして、アンダーカット部１１９内にポリシリコンの残渣部１２１が発生すると、ゲート配線に短絡などが引き起こされ、その結果、半導体装置の不良の原因となる。
前記に鑑み、本発明は、それぞれが最適な特性を有するゲート絶縁膜及びゲート電極を有するＮ型ＭＩＳＦＥＴならびにＰ型ＭＩＳＦＥＴを備え、且つ、従来の半導体装置において不良の原因となっていたポリシリコンの残渣が発生しない半導体装置を実現することを目的とする。
本発明の半導体装置は、半導体領域における第１の活性領域上に設けられた第１導電型の第１のトランジスタと、素子分離領域により第１の活性領域とは分離された半導体領域における第２の活性領域上に設けられた第２導電型の第２のトランジスタとを備えている。第１のトランジスタは、第１の活性領域の上に形成され、高誘電体材料と第１の金属とを含有する第１のゲート絶縁膜と、第１のゲート絶縁膜上に形成された下層導電膜と下層導電膜の上に形成された第１の導電膜と第１の導電膜上に形成された第１のシリコン膜とを有する第１のゲート電極とを備えている。第２のトランジスタは、第２の活性領域の上に形成され、高誘電体材料と第２の金属とを含有する第２のゲート絶縁膜と、第２のゲート絶縁膜上に形成され且つ第１の導電膜と同一の材料からなる第２の導電膜と第２の導電膜上に形成された第２のシリコン膜とを有する第２のゲート電極とを備えている。
本発明の半導体装置では、第１のゲート絶縁膜は第２の金属を含有していないことが好ましく、第２のゲート絶縁膜は第１の金属を含有していないことが好ましい。
本発明の半導体装置では、第１のトランジスタは第１の金属により実効仕事関数の値が変更されていることが好ましく、第２のトランジスタは第２の金属により実効仕事関数の値が変更されていることが好ましい。
本発明の半導体装置では、第１のゲート電極の膜厚は第２のゲート電極の膜厚よりも厚いことが好ましい。
本発明の半導体装置では、下層導電膜は導電材料と第２の金属とを含有していても良い。ここで、導電材料は、窒化タンタル、窒化チタン、又は炭化タンタルからなることが好ましい。
本発明の半導体装置では、第１の導電膜及び第２の導電膜は、それぞれ、窒化チタン、ルテニウム又は窒化アルミニウムモリブデンからなることが好ましい。
後述の好ましい第１の実施形態では、第１のトランジスタはＮ型ＭＩＳトランジスタであり、第２のトランジスタはＰ型ＭＩＳトランジスタである。この場合、第１の金属は、ランタノイド系元素、スカンジウム、ストロンチウムおよびマグネシウムの少なくとも一つであり、第２の金属は、アルミニウムおよびタンタルの少なくとも一つである。
後述の好ましい第２の実施形態では、第１のトランジスタはＰ型ＭＩＳトランジスタであり、第２のトランジスタはＮ型ＭＩＳトランジスタである。この場合、第１の金属はアルミニウムおよびタンタルの少なくとも一つであり、第２の金属は、ランタノイド系元素、スカンジウム、ストロンチウムおよびマグネシウムの少なくとも一つである。
本発明の半導体装置では、高誘電体材料は、ハフニウム、ジルコニウムおよびイットリウムの少なくとも一つを含有する酸化物、酸窒化物またはシリケートであることが好ましい。
本発明の半導体装置では、第１のゲート絶縁膜は、第１の活性領域と第１のゲート絶縁膜における高誘電体材料との間に、酸窒化シリコンからなる第１の下地膜を有していることが好ましく、第２のゲート絶縁膜は、第２の活性領域と第２のゲート絶縁膜における高誘電体材料との間に、酸窒化シリコンからなる第２の下地膜を有していることが好ましい。
本発明の半導体装置の製造方法は、半導体領域における第１の活性領域上に設けられた第１のトランジスタと、素子分離領域により第１の活性領域とは分離された半導体領域における第２の活性領域上に設けられた第２のトランジスタとを備えた半導体装置の製造方法である。具体的には、本発明の半導体装置の製造方法は、第１の活性領域及び第２の活性領域の上に高誘電体材料からなる高誘電体膜を形成する工程（ａ）と、高誘電体膜のうち第１の活性領域上に設けられた部分の上に、第１の金属を含有する第１の材料膜及び下層導電膜を順次形成する工程（ｂ）と、高誘電体膜のうち第２の活性領域上に設けられた部分の上に、第２の金属を含有する第２の材料膜を形成する工程（ｃ）と、下層導電膜の上及び第２の材料膜上に導電膜を形成する工程（ｄ）と、導電膜上にシリコン膜を形成する工程（ｅ）と、シリコン膜、導電膜、下層導電膜及び高誘電体膜をエッチングする工程（ｆ）と、高誘電体膜のうち第１の活性領域上に設けられた部分に、第１の材料膜から第１の金属を拡散させるとともに、高誘電体膜のうち第２の活性領域上に設けられた部分に、第２の材料膜から第２の金属を拡散させる工程（ｇ）とを備えている。
本発明の半導体装置の製造方法では、工程（ｇ）は、工程（ｄ）の後で工程（ｅ）の前に行い、熱処理により第１の金属及び第２の金属を拡散させる工程を含み、工程（ｆ）では、エッチングにより、第１の活性領域上に高誘電体材料と第１の金属とを含有する第１のゲート絶縁膜を介して下層導電膜、導電膜及びシリコン膜からなる第１のゲート電極を形成するとともに、第２の活性領域上に高誘電体材料と第２の金属とを含有する第２のゲート絶縁膜を介して導電膜及びシリコン膜からなる第２のゲート電極を形成することが好ましい。
本発明の半導体装置の製造方法では、工程（ｃ）は下層導電膜上に第２の材料膜を形成する工程を含み、工程（ｄ）では下層導電膜上に第２の材料膜を介して導電膜が形成され、工程（ｇ）は下層導電膜に第２の材料膜から第２の金属を拡散させる工程を含んでいることが好ましい。
本発明に係る半導体装置及びその製造方法によれば、それぞれが最適な特性を有するゲート絶縁膜及びゲート電極を有するＮ型ＭＩＳＦＥＴならびにＰ型ＭＩＳＦＥＴを備え、且つ、従来の半導体装置において不良の原因となっていたポリシリコンの残渣が発生しないので半導体装置の不良の原因を低減させることができる。
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は以下に示す実施形態に限定されない。例えば、膜厚及び濃度などはそれぞれ以下に示す数値に限定されず、また、成膜方法及びエッチング方法などは以下に示す方法に限定されない。また、以下では、同一の部材に対して同一の符号を付け、説明を省略する場合がある。
また、以下の実施形態では、Ｎ型ＭＩＳＦＥＴにおける構成部材とＰ型ＭＩＳＦＥＴにおける構成部材とを区別するために、原則として、Ｎ型ＭＩＳＦＥＴにおける構成部材の先頭に「第１の」を付け、Ｐ型ＭＩＳＦＥＴにおける構成部材の先頭に「第２の」を付けている。しかし、特許請求の範囲との関係では、特許請求の範囲における「第１導電型の第１のトランジスタ」は、以下の第１の実施形態では「Ｎ型ＭＩＳＦＥＴ」であるが、後述の第２の実施形態では「Ｐ型ＭＩＳＦＥＴ」である。また、特許請求の範囲における「第２導電型の第２のトランジスタ」は、以下の第１の実施形態では「Ｐ型ＭＩＳＦＥＴ」であるが、後述の第２の実施形態では「Ｎ型ＭＩＳＦＥＴ」である。
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。
まず、本発明の第１の実施形態に係る半導体装置の構造について、図１を参照しながら説明する。図１は、第１の実施形態に係る半導体装置の断面構成を示している。なお、図中において、左側に示す「ＮＴｒ」とはＮ型ＭＩＳＦＥＴが形成されるＮ型ＭＩＳＦＥＴ形成領域ＮＴｒを示し、右側に示す「ＰＴｒ」とはＰ型ＭＩＳＦＥＴが形成されるＰ型ＭＩＳＦＥＴ形成領域ＰＴｒを示している。
図１に示すように、半導体基板１０の上部（半導体領域）には、ｐ型ウェル領域１２ａが形成された第１の活性領域１０ａとｎ型ウェル領域１２ｂが形成された第２の活性領域１０ｂとを区画するように、トレンチ内に絶縁膜が埋め込まれた素子分離領域１１が形成されている。そして、半導体装置は、Ｎ型ＭＩＳＦＥＴ形成領域ＮＴｒの第１の活性領域１０ａ上に設けられたＮ型ＭＩＳＦＥＴ（Ｎ型ＭＩＳトランジスタ）と、Ｐ型ＭＩＳＦＥＴ形成領域ＰＴｒの第２の活性領域１０ｂ上に設けられたＰ型ＭＩＳＦＥＴ（Ｐ型ＭＩＳトランジスタ）とを備えている。
Ｎ型ＭＩＳＦＥＴは、第１の活性領域１０ａ上に形成された第１のゲート絶縁膜１３ａと、第１のゲート絶縁膜１３ａ上に形成された第１のゲート電極３０ａと、第１のゲート電極３０ａの側面上に第１のオフセットスペーサ２０ａを介して形成され、断面形状がＬ字状の第１の内側サイドウォール２２ａと第１の外側サイドウォール２３ａとからなる第１のサイドウォール２４ａと、第１の活性領域１０ａにおける第１のゲート電極３０ａの側方下の領域に形成された接合深さの比較的浅いｎ型エクステンション領域２１ａと、第１の活性領域１０ａにおける第１のサイドウォール２４ａの外側方下の領域に形成された接合深さの比較的深いｎ型ソースドレイン領域２５ａと、ｎ型ソースドレイン領域２５ａ上及び第１のゲート電極３０ａ上に形成されたシリサイド層２６とを備えている。
第１のゲート絶縁膜１３ａは、下側（第１の活性領域１０ａ側）から順次形成された，酸窒化シリコン（ＳｉＯＮ）からなる第１の下地膜（図示せず）と、第１の金属であるランタン（Ｌａ）を含有する窒化ハフニウムシリケート（ＨｆＳｉＯＮ）からなる第１の高誘電体膜とで構成されている。第１の高誘電体膜は、比誘電率がシリコン酸化膜またはシリコン酸窒化膜よりも大きな絶縁膜であり、比誘電率が８以上の金属酸化物、金属酸窒化物、シリケートまたは窒素含有シリケートを含む高誘電体材料からなる。高誘電体材料としては、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）またはイットリウム（Ｙ）などの金属の酸化物、酸窒化物、シリケートまたは窒素含有シリケートを挙げることができ、上述のＨｆＳｉＯＮは、その一例である。
第１のゲート電極３０ａは、下側（第１のゲート絶縁膜１３ａ側）から順次形成された，第２の金属であるアルミニウム（Ａｌ）を含有する窒化タンタル（ＴａＮ；導電材料）からなり膜厚が４ｎｍの下層導電膜１５ａと、窒化チタン（ＴｉＮ）からなり膜厚が１１ｎｍの第１の導電膜１８ａと、ポリシリコンからなり膜厚が９０ｎｍの第１のシリコン膜１９ａとで構成されており、第１のシリコン膜１９ａ上にはシリサイド層２６が形成されている。
Ｐ型ＭＩＳＦＥＴは、第２の活性領域１０ｂ上に形成された第２のゲート絶縁膜１３ｂと、第２のゲート絶縁膜１３ｂ上に形成された第２のゲート電極３０ｂと、第２のゲート電極３０ｂの側面上に第２のオフセットスペーサ２０ｂを介して形成され、断面形状がＬ字状の第２の内側サイドウォール２２ｂと第２の外側サイドウォール２３ｂとからなる第２のサイドウォール２４ｂと、第２の活性領域１０ｂにおける第２のゲート電極３０ｂの側方下の領域に形成された接合深さの比較的浅いｐ型エクステンション領域２１ｂと、第２の活性領域１０ｂにおける第２のサイドウォール２４ｂの外側方下の領域に形成された接合深さの比較的深いｐ型ソースドレイン領域２５ｂと、ｐ型ソースドレイン領域２５ｂ上及び第２のゲート電極３０ｂ上に形成されたシリサイド層２６とを備えている。
第２のゲート絶縁膜１３ｂは、下側（第２の活性領域１０ｂ側）から順次形成された，ＳｉＯＮからなる第２の下地膜（図示せず）と、第２の金属であるＡｌを含有するＨｆＳｉＯＮからなる第２の高誘電体膜とで構成されている。第２の高誘電体膜は、第１の高誘電体膜と同一の高誘電体材料からなる。
第２のゲート電極３０ｂは、下側（第２のゲート絶縁膜１３ｂ側）から順次形成された，ＴｉＮからなり膜厚が１１ｎｍの第２の導電膜１８ｂと、ポリシリコンからなり膜厚が９０ｎｍの第２のシリコン膜１９ｂとで構成されており、第２のシリコン膜１９ｂ上にはシリサイド層２６が形成されている。第２の導電膜１８ｂは第１の導電膜１８ａと同一の材料からなり、第２のシリコン膜１９ｂは第１のシリコン膜１９ａと同一の材料からなる。このように、第２のゲート電極３０ｂは第１のゲート電極３０ａとは異なり下層導電膜を有していないので、第１のゲート電極３０ａの膜厚は第２のゲート電極３０ｂの膜厚よりも厚くなる。
本実施形態に係る半導体装置の構造上の特徴は、以下に示す点である。
本実施形態に係る半導体装置は、Ｎ型ＭＩＳＦＥＴとＰ型ＭＩＳＦＥＴとが互いに最適な特性を有するゲート絶縁膜及びゲート電極を備えたＣＭＩＳＦＥＴである。
具体的には、Ｎ型ＭＩＳＦＥＴにおける第１のゲート絶縁膜１３ａの第１の高誘電体膜は、第１の金属であるＬａを含有している。また、Ｐ型ＭＩＳＦＥＴにおける第２のゲート絶縁膜１３ｂの第２の高誘電体膜は、第２の金属であるＡｌを含有している。なお、第１の高誘電体膜は第２の金属であるＡｌを含有しておらず、第２の高誘電体膜は第１の金属であるＬａを含有していない。
第１の金属は、高誘電体膜への添加によりトランジスタの実効仕事関数を低下させる金属であり、第１の金属としては、上述のＬａの他には、例えばＬａ以外のランタノイド系元素、スカンジウム（Ｓｃ）、ストロンチウム（Ｓｒ）またはマグネシウム（Ｍｇ）などを用いることができる。一方、第２の金属は、高誘電体膜への添加によりトランジスタの実効仕事関数を高くする金属であり、第２の金属としては、上述のＡｌの他にタンタル（Ｔａ）などを用いることができる。これにより、Ｎ型ＭＩＳＦＥＴの実効仕事関数をＰ型ＭＩＳＦＥＴの実効仕事関数よりも低くすることができる。具体的には、Ｎ型ＭＩＳＦＥＴの実効仕事関数を、ミッドギャップ（４．６ｅＶ程度）よりも低くすることができ、好ましくは４．４ｅＶ以下にすることができ、一方、Ｐ型ＭＩＳＦＥＴの実効仕事関数を、ミッドギャップ（４．６ｅＶ程度）よりも高くすることができ、好ましくは４．７５ｅＶ以上にすることができる。従って、Ｎ型ＭＩＳＦＥＴ及びＰ型ＭＩＳＦＥＴのそれぞれの閾値電圧を低くすることができる。
ここで、ＭＩＳＦＥＴでは、一般に、様々な要因によりゲート電極の仕事関数とは異なる仕事関数を示すため、ゲート電極の仕事関数と区別するために「実効仕事関数」と表記している。また、「ミッドギャップ」はシリコンのバンドギャップの中間値であり、その数値は上述の通り４．６ｅＶ程度である。
後述の製造方法で示すように、熱処理により、第１の金属は高誘電体膜１３のうち第１の活性領域１０ａの上に存在する部分へ拡散し、第２の金属は高誘電体膜１３のうち第２の活性領域１０ｂの上に存在する部分へ拡散する。そのため、熱処理の条件が異なれば、Ｎ型ＭＩＳＦＥＴにおける第１の金属の分布などが異なると考えられ、また、Ｐ型ＭＩＳＦＥＴにおける第２の金属の分布などが異なると考えられる。しかし、何れの場合であっても、Ｎ型ＭＩＳＦＥＴにおける第１のゲート絶縁膜１３ａの第１の高誘電体膜内に第１の金属が含有されており、且つ、Ｐ型ＭＩＳＦＥＴにおける第２のゲート絶縁膜１３ｂの第２の高誘電体膜内に第２の金属が含有されていれば、Ｎ型ＭＩＳＦＥＴの実効仕事関数をＰ型ＭＩＳＦＥＴの実効仕事関数よりも低くすることができる。以下では、Ｎ型ＭＩＳＦＥＴにおける第１の金属の分布などおよびＰ型ＭＩＳＦＥＴにおける第２の金属の分布などの一例を示す。
Ｎ型ＭＩＳＦＥＴにおける第１の金属の分布の一例としては、第１の金属は、第１の高誘電体材料と均一に混ざり合っていても良く、第１のゲート絶縁膜１３ａの第１の高誘電体膜内に層状に存在していても良く、第１のゲート絶縁膜１３ａの第１の高誘電体膜の上部に多く存在していても良く、第１のゲート絶縁膜１３ａの第１の高誘電体膜の下部に沈降していても良く、さらには第１のゲート電極３０ａの下層導電膜１５ａ内にも含有される場合がある。
なお、Ｎ型ＭＩＳＦＥＴでは、上述のように、第１のゲート電極３０ａの下層導電膜１５ａ内に第２の金属が含有されている。また、Ｎ型ＭＩＳＦＥＴでは、第２の金属が第１のゲート電極３０ａの第１の導電膜１８ａ内にも含有されている場合がある。さらに、Ｎ型ＭＩＳＦＥＴでは、第１のゲート電極３０ａにおける下層導電膜１５ａと第１の導電膜１８ａとの間に、下層導電膜１５ａを構成する導電材料と第２の金属とを含む膜が形成される場合がある。しかし、Ｎ型ＭＩＳＦＥＴの実効仕事関数をＰ型ＭＩＳＦＥＴの実効仕事関数よりも低くするという効果を得るためには、第２の金属は第１のゲート電極３０ａの下層導電膜１５ａ及び第１の導電膜１８ａには含有されていない方が好ましく、下層導電膜１５ａを構成する導電材料と第２の金属とを含む膜が第１のゲート電極３０ａにおける下層導電膜１５ａと第１の導電膜１８ａとの間に形成されていない方が好ましい。
Ｐ型ＭＩＳＦＥＴにおける第２の金属の分布の一例としては、第２の金属は、第２の高誘電体材料と均一に混ざり合っていても良く、第２のゲート絶縁膜１３ｂの第２の高誘電体膜内に層状に存在していても良く、第２のゲート絶縁膜１３ｂの第２の高誘電体膜の上部に多く存在していても良く、第２のゲート絶縁膜１３ｂの第２の高誘電体膜の下部に沈降していても良く、さらには第２の導電膜１８ｂ内にも含有される場合がある。
以上説明したように、本実施形態に係る半導体装置では、Ｎ型ＭＩＳＦＥＴにおける第１のゲート絶縁膜１３ａの第１の高誘電体膜は第１の金属を含有しており、第１の金属が高誘電体膜に添加されるとトランジスタの実効仕事関数が低くなる。また、Ｐ型ＭＩＳＦＥＴにおける第２のゲート絶縁膜１３ｂの第２の高誘電体膜は第２の金属を含有しており、第２の金属が高誘電体膜に添加されるとトランジスタの実効仕事関数が高くなる。これにより、Ｎ型ＭＩＳＦＥＴの実効仕事関数をＰ型ＭＩＳＦＥＴの実効仕事関数よりも低くすることができ、よって、Ｎ型ＭＩＳＦＥＴ及びＰ型ＭＩＳＦＥＴのそれぞれの閾値電圧を低くすることができる。このように、本実施形態では、Ｎ型ＭＩＳＦＥＴとＰ型ＭＩＳＦＥＴとが互いに最適な特性を有するゲート絶縁膜及びゲート電極を備えたＣＭＩＳＦＥＴを実現することができる。
さらに、本実施形態に係る半導体装置では、第１のゲート絶縁膜１３ａの第１の高誘電体膜は、第２のゲート絶縁膜１３ｂの第２の高誘電体膜と同一の材料からなる。そのため、以下で示すように、半導体基板１０の上に高誘電体膜１３を形成した工程からパターニングによりゲート電極及びゲート絶縁膜を形成する工程までの間、素子分離領域１１の上面が露出することを防止できる。よって、本実施形態に係る半導体装置は、素子分離領域１１の上面にアンダーカット部が形成されることなく製造されるので、素子分離領域１１の上面にポリシリコンからなる残渣が生じることなく製造される。これについては、以下で示す半導体装置の製造方法において説明する。
以下に、本発明の第１の実施形態に係る半導体装置の製造方法について説明する。図２（ａ）〜（ｄ）及び図３（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
まず、図２（ａ）に示すように、埋め込み素子分離（Shallow Trench Isolation :ＳＴＩ）法により、ｐ型シリコンからなる半導体基板１０の上部に、トレンチ内に絶縁膜が埋め込まれた素子分離領域１１を選択的に形成する。これにより、Ｎ型ＭＩＳＦＥＴ形成領域ＮＴｒには、素子分離領域１１によって囲まれた半導体基板１０からなる第１の活性領域１０ａが形成され、Ｐ型ＭＩＳＦＥＴ形成領域ＰＴｒには、素子分離領域１１によって囲まれた半導体基板１０からなる第２の活性領域１０ｂが形成される。その後、半導体基板１０におけるＮ型ＭＩＳＦＥＴ形成領域ＮＴｒにｐ型ウェル領域１２ａを形成する一方、半導体基板１０におけるＰ型ＭＩＳＦＥＴ形成領域ＰＴｒにｎ型ウェル領域１２ｂを形成する。
その後、半導体基板１０の上面全体に膜厚が１．６ｎｍのシリコン酸窒化膜（ＳｉＯＮ膜）からなる下地膜（図示せず）を形成した後、例えば有機金属気相堆積（Metal Organic Chemical Vapor Deposition : ＭＯＣＶＤ）法により、下地膜上に膜厚が２ｎｍのＨｆＳｉＯＮ膜からなる高誘電体膜１３を形成する（工程（ａ））。これにより、図２（ａ）に示すように、高誘電体膜１３は、第１の活性領域１０ａの上及び第２の活性領域１０ｂの上だけでなく素子分離領域１１の上にも形成される。ここで、高誘電体膜１３としては、上述のように、比誘電率がシリコン酸化膜やシリコン窒化膜よりも高く、比誘電率が８以上の金属酸化物、金属酸窒化物、シリケートまたは窒素含有シリケートを含む高誘電体材料からなる絶縁膜を用いることが望ましい。その後、高誘電体膜１３上に、膜厚が０．５ｎｍのＬａ２Ｏ３からなる第１の材料膜１４を形成する。ここで、第１の材料膜１４としては、Ｌａ２Ｏ３膜に限定されず、後の熱処理工程（図２（ｄ）に示す工程）において、高誘電体膜１３へ拡散したときにトランジスタの実効仕事関数を低くする（具体的にはミッドギャップよりも低くする、好ましくは４．４ｅＶ以下にする）金属（つまり、第１の金属）が含有された膜を用いればよい。続いて、第１の材料膜１４上に、例えばＰＶＤ（Physical Vapor Deposition）法により、膜厚が４ｎｍのＴａＮからなる下層導電膜１５を形成する。この後、フォトリソグラフィ法により、下層導電膜１５上に、下層導電膜１５のうち第１の活性領域１０ａの上に形成された部分を覆う一方、下層導電膜１５のうち第２の活性領域１０ｂの上に形成された部分を露出するように、レジストパターン１６を形成する。
次に、図２（ｂ）に示すように、レジストパターン１６をマスクとして、下層導電膜１５及び第１の材料膜１４のそれぞれのうち第２の活性領域１０ｂの上に形成された部分を除去する。これにより、第１の活性領域１０ａ上には、下地膜（不図示）、高誘電体膜１３、第１の材料膜１４及び下層導電膜１５が順次形成される一方（工程（ｂ））、第２の活性領域１０ｂ上には、下地膜（不図示）及び高誘電体膜１３が順次形成される。ＴａＮからなる下層導電膜１５の除去は、硫酸（Ｈ2 ＳＯ４）を主成分とする薬液を用いたウェットエッチングにより行えばよい。Ｌａ２Ｏ３からなる第１の材料膜１４の除去は、塩酸（ＨＣｌ）を主成分とする薬液を用いたウェットエッチングにより行えばよい。ここで、ＨｆＳｉＯＮとＬａ２Ｏ３とでは、Ｌａ２Ｏ３を除去する薬液（本実施形態ではＨＣｌ）に対するエッチングレートが大きく異なり、Ｌａ２Ｏ３を除去する薬液に対するエッチング選択比（Ｌａ２Ｏ３のエッチングレートに対するＨｆＳｉＯＮのエッチングレートの割合）が小さいため、素子分離領域１１の上において下層導電膜１５及び第１の材料膜１４だけを除去して高誘電体膜１３を残存させるということを容易に行うことができる。このように、このエッチング工程では高誘電体膜１３が除去されないので、素子分離領域１１の上面の露出を防止でき、よって、素子分離領域１１の上面にアンダーカット部が形成されることを抑制できる。
次に、図２（ｃ）に示すように、高誘電体膜１３のうち第２の活性領域１０ｂの上に設けられた部分の上及び下層導電膜１５上に、例えば化学気相堆積（ＣＶＤ；Chemical Vapor Deposition）法により膜厚が０．５ｎｍのＡｌ２Ｏ３からなる第２の材料膜１７を形成する（工程（ｃ））。ここで、第２の材料膜１７としては、Ａｌ２Ｏ３膜に限定されず、後の熱処理工程（図２（ｄ）に示す工程）において、高誘電体膜１３へ拡散したときにトランジスタの実効仕事関数を高くする（具体的にはミッドギャップよりも高くする、好ましくは４．７５ｅＶ以下にする）金属（つまり、第２の金属）が含有された膜を用いればよい。その後、第２の材料膜１７上に、例えば物理蒸着（ＰＶＤ）法により膜厚が１１ｎｍのＴｉＮからなる導電膜１８を形成する（工程（ｄ））。
次に、図２（ｄ）に示すように、半導体基板１０に対して例えば８００℃１０分の熱処理を施す（工程（ｇ））。すると、第１の金属であるＬａが第１の材料膜１４内から高誘電体膜１３のうち第１の活性領域１０ａの上に形成された部分へ拡散し、これにより、Ｌａを含有する高誘電体膜１３Ａが第１の活性領域１０ａの上に形成される。また、第２の金属であるＡｌが第２の材料膜１７内から高誘電体膜１３のうち第２の活性領域１０ｂの上に形成された部分へ拡散し、これにより、Ａｌを含有する高誘電体膜１３Ｂが第２の活性領域１０ｂの上に形成される。また、第２の金属は第２の材料膜１７内から下層導電膜１５内へも拡散し、それにより、Ａｌを含有する下層導電膜１５ＡがＬａを含有する高誘電体膜１３Ａ上に形成される。なお、Ｎ型ＭＩＳＦＥＴの実効仕事関数をＰ型ＭＩＳＦＥＴの実効仕事関数よりも低くするという効果を得るためには、第２の金属を第２の材料膜１７内から下層導電膜１５へ拡散させない方が好ましい。そのため、図２（ｃ）に示す工程では、下層導電膜１５上には第２の材料膜１７を設けない方が好ましい。
この熱処理工程における熱処理の条件によっては、第１の金属は、Ｌａを含有する高誘電体膜１３Ａ内において高誘電体膜１３を構成する高誘電体材料と均一に混ざり合って存在する場合もあれば、Ｌａを含有する高誘電体膜１３Ａ内において層状に存在する場合もあれば、Ｌａを含有する高誘電体膜１３Ａの上部に多く存在する場合もあれば、Ｌａを含有する高誘電体膜１３Ａの下部に沈降する場合もあり、第１の材料膜１４内から下層導電膜１５へ拡散する場合もある。
同様に、熱処理工程における熱処理の条件によっては、第２の金属は、Ａｌを含有する高誘電体膜１３Ｂ内において高誘電体膜１３を構成する高誘電体材料と均一に混ざり合って存在する場合もあれば、Ａｌを含有する高誘電体膜１３Ｂ内において層状に存在する場合もあれば、Ａｌを含有する高誘電体膜１３Ｂの上部に多く存在する場合もあれば、Ａｌを含有する高誘電体膜１３Ｂの下部に沈降する場合もあり、第２の材料膜１７内から導電膜１８へ拡散する場合もある。
また、熱処理工程における熱処理の条件によっては、熱処理工程が終了すると、図２（ｄ）で示すように第１の材料膜１４が消失する場合もあれば、不図示であるが第１の材料膜１４が残存してＬａを含有する高誘電体膜１３Ａと一体化する場合もある。
同様に、熱処理工程における熱処理の条件によっては、熱処理工程が終了すると、図２（ｄ）で示すように第２の材料膜１７が消失する場合もあれば、不図示であるが第２の材料膜１７が残存してＡｌを含有する高誘電体膜１３Ｂと一体化する場合もある。また、下層導電膜１５を構成する導電材料と第２の金属とを含有する膜がＡｌを含有する下層導電膜１５Ａと導電膜１８との間に残存する場合もある。しかし、Ｎ型ＭＩＳＦＥＴの実効仕事関数をＰ型ＭＩＳＦＥＴよりも低くするという効果を得るためには、下層導電膜１５を構成する導電材料と第２の金属とを含有する膜をＡｌを含有する下層導電膜１５Ａと導電膜１８との間に残存させない方が好ましく、図２（ｃ）に示す工程では下層導電膜１５上には第２の材料膜１７を設けない方が好ましい。
次に、図３（ａ）に示すように、導電膜１８上に膜厚が９０ｎｍのシリコン膜１９を形成する（工程（ｅ））。このとき、素子分離領域１１の上面にはアンダーカット部が形成されていないので、素子分離領域１１の上面にシリコン膜１９が堆積されることを防止できる。従って、次工程においてシリコン膜１９をエッチングしてもその残渣が素子分離領域１１の上面に生じることを防止できる。
次に、図３（ｂ）に示すように、ゲートパターン形状を有するレジスト（図示せず）を用いて、ドライエッチング法により、シリコン膜１９、導電膜１８、Ａｌを含有する下層導電膜１５Ａ、Ｌａを含有する高誘電体膜１３Ａ及びＡｌを含有する高誘電体膜１３Ｂをパターニングする（工程（ｆ））。これにより、第１の活性領域１０ａ上には、順に、第１の下地膜とＬａを含有する高誘電体膜１３Ａとからなる第１のゲート絶縁膜１３ａと、Ａｌを含有する下層導電膜１５Ａからなる下層導電膜１５ａと第１の導電膜１８ａと第１のシリコン膜１９ａとからなる第１のゲート電極３０ａとが形成される。一方、第２の活性領域１０ｂ上には、順に、第２の下地膜とＡｌを含有する高誘電体膜１３Ｂとからなる第２のゲート絶縁膜１３ｂと、第２の導電膜１８ｂと第２のシリコン膜１９ｂとからなる第２のゲート電極３０ｂとが形成される。
次に、図３（ｃ）に示すように、第１及び第２のゲート電極３０ａ，３０ｂの側面上にそれぞれ第１及び第２のオフセットスペーサ２０ａ，２０ｂを形成した後、第１の活性領域１０ａにおける第１のゲート電極３０ａの側方下の領域にｎ型エクステンション領域２１ａを形成する一方、第２の活性領域１０ｂにおける第２のゲート電極３０ｂの側方下の領域にｐ型エクステンション領域２１ｂを形成する。その後、第１のゲート電極３０ａの側面上に第１のオフセットスペーサ２０ａを介してＬ字状の第１の内側サイドウォール２２ａ及び第１の外側サイドウォール２３ａからなる第１のサイドウォール２４ａを形成する一方、第２のゲート電極３０ｂの側面上に第２のオフセットスペーサ２０ｂを介してＬ字状の第２の内側サイドウォール２２ｂ及び第２の外側サイドウォール２３ｂからなる第２のサイドウォール２４ｂを形成する。その後、第１の活性領域１０ａにおける第１のサイドウォール２４ａの外側方下の領域にｎ型ソースドレイン領域２５ａを形成する一方、第２の活性領域１０ｂにおける第２のサイドウォール２４ｂの外側方下の領域にｐ型ソースドレイン領域２５ｂを形成する。続いて、第１のゲート電極３０ａの第１のシリコン膜１９ａ、第２のゲート電極３０ｂの第２のシリコン膜１９ｂ、ｎ型ソースドレイン領域２５ａ及びｐ型ソースドレイン領域２５ｂの各上部に、それぞれニッケルシリサイド等からなるシリサイド層２６を形成する。このようにして、第１の活性領域１０ａ上にＮ型ＭＩＳＦＥＴが形成され、第２の活性領域１０ｂ上にＰ型ＭＩＳＦＥＴが形成された半導体装置が得られる。
以上説明したように、本実施形態に係る半導体装置の製造方法によれば、図２（ａ）に示す工程において、半導体基板１０の上面全体を覆うように高誘電体膜１３を形成する。その後、図２（ｂ）に示す工程では、下層導電膜１５及び第１の材料膜１４を選択的に除去するが高誘電体膜１３は除去されないので、素子分離領域１１の上面は高誘電体膜１３に覆われたままであり、よって、素子分離領域１１の上面にアンダーカット部が形成されることを防止できる。従って、図３（ａ）に示す工程でシリコン膜１９を堆積させた後、図３（ｂ）に示す工程でそのシリコン膜をエッチングしても、素子分離領域１１の上面にポリシリコンからなる残渣が発生することを防止できる。これにより、本実施形態に係る半導体装置の製造方法では、従来の半導体装置において不良の原因となっていたゲート電極材料の残渣が素子分離領域１１の上面に発生することを抑制することができる。
また、本実施形態に係る半導体装置の製造方法によれば、図２（ａ）に示す工程では、半導体基板１０の上面全体を覆うように高誘電体膜１３を形成するので、第１の活性領域１０ａの上にも第２の活性領域１０ｂの上にも高誘電体膜１３が形成される。しかし、図２（ｄ）に示す工程において、第１の金属を高誘電体膜１３のうち第１の活性領域１０ａの上に形成された部分へ拡散させ、第２の金属を高誘電体膜１３のうち第２の活性領域１０ｂの上に形成された部分へ拡散させている。第１の金属は高誘電体膜への拡散によりトランジスタの実効仕事関数を低くする金属であり、一方、第２の金属は高誘電体膜への拡散によりトランジスタの実効仕事関数を高くする金属である。よって、Ｎ型ＭＩＳＦＥＴの実効仕事関数をＰ型ＭＩＳＦＥＴの実効仕事関数よりも低くすることができるので、Ｎ型ＭＩＳＦＥＴ及びＰ型ＭＩＳＦＥＴのそれぞれの閾値電圧を低くすることができる。
その上、本実施形態に係る半導体装置の製造方法によれば、第２の活性領域１０ｂでは、下層導電膜１５及び第１の材料膜１４を選択除去した後、第２の材料膜１７を形成している（図２（ｃ））。このため、第２の活性領域１０ｂでは、下層導電膜１５及び第１の材料膜１４を選択除去する際に高誘電体膜１３に膜減り及びダメージが発生したとしても、高誘電体膜１３に発生した膜減り及びダメージの影響をキャンセルするように第２の材料膜１７を形成することができる。従って、第２の活性領域１０ｂの上に、信頼性の高い第２のゲート絶縁膜１３ｂを形成することが可能となる。
以上をまとめると、本実施形態に係る半導体装置及びその製造方法では、Ｎ型ＭＩＳＦＥＴ及びＰ型ＭＩＳＦＥＴのそれぞれの閾値電圧を低くすることができ、さらには、従来の半導体装置において不良の原因となっていたゲート電極材料の残渣を素子分離領域１１の上面に発生させることなく半導体装置を製造することができる。
（第２の実施形態）
本発明の第２の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。
まず、本発明の第２の実施形態に係る半導体装置の構造について、図４を参照しながら説明する。図４は、本発明の第２の実施形態に係る半導体装置の断面構成を示している。なお、図中において、左側に示す「ＮＴｒ」とはＮ型ＭＩＳＦＥＴが形成されるＮ型ＭＩＳＦＥＴ形成領域ＮＴｒを示し、右側に示す「ＰＴｒ」とはＰ型ＭＩＳＦＥＴが形成されるＰ型ＭＩＳＦＥＴ形成領域ＰＴｒを示している。本実施形態では、上記第１の実施形態とは異なり、Ｎ型ＭＩＳＦＥＴにおける第１のゲート電極は、第１の導電膜と第１のシリコン膜との２層からなり、Ｐ型ＭＩＳＦＥＴにおける第２のゲート電極は、下層導電膜と第２の導電膜と第２のシリコン膜との３層からなる。
図４に示すように、半導体基板１０の上部には、ｐ型ウェル領域１２ａが形成された第１の活性領域１０ａとｎ型ウェル領域１２ｂが形成された第２の活性領域１０ｂとを区画するように、トレンチ内に絶縁膜が埋め込まれた素子分離領域１１が形成されている。そして、半導体装置は、Ｎ型ＭＩＳＦＥＴ形成領域ＮＴｒの第１の活性領域１０ａに設けられたＮ型ＭＩＳＦＥＴと、Ｐ型ＭＩＳＦＥＴ形成領域ＰＴｒの第２の活性領域１０ｂに設けられたＰ型ＭＩＳＦＥＴとを備えている。
Ｎ型ＭＩＳＦＥＴは、第１の活性領域１０ａ上に形成された第１のゲート絶縁膜１３ａと、第１のゲート絶縁膜１３ａ上に形成された第１のゲート電極５０ａと、第１のゲート電極５０ａの側面上に第１のオフセットスペーサ２０ａを介して形成され、断面形状がＬ字状の第１の内側サイドウォール２２ａと第１の外側サイドウォール２３ａとからなる第１のサイドウォール２４ａと、第１の活性領域１０ａにおける第１のゲート電極５０ａの側方下の領域に形成された接合深さの比較的浅いｎ型エクステンション領域２１ａと、第１の活性領域１０ａにおける第１のサイドウォール２４ａの外側方下の領域に形成された接合深さの比較的深いｎ型ソースドレイン領域２５ａと、ｎ型ソースドレイン領域２５ａ上及び第１のゲート電極５０ａ上に形成されたシリサイド層２６とを備えている。
第１のゲート絶縁膜１３ａは、下側（第１の活性領域１０ａ側）から順次形成された，ＳｉＯＮからなる第１の下地膜（図示せず）と、第１の金属であるＬａを含有するＨｆＳｉＯＮからなる第１の高誘電体膜とで構成されている。第１の高誘電体膜は、比誘電率がシリコン酸化膜またはシリコン酸窒化膜よりも大きな絶縁膜であり、比誘電率が８以上の金属酸化物、金属酸窒化物、シリケートまたは窒素含有シリケートを含む高誘電体材料からなる。高誘電体材料としては、Ｈｆ、ＺｒまたはＹなどの金属の酸化物、酸窒化物、シリケートまたは窒素含有シリケートを挙げることができ、上述のＨｆＳｉＯＮは、その一例である。
第１のゲート電極５０ａは、下側（第１のゲート絶縁膜１３ａ側）から順次形成された，ＴｉＮからなり膜厚が４ｎｍの第１の導電膜４８ａと、ポリシリコンからなり膜厚が９０ｎｍの第１のシリコン膜１９ａとで構成されており、第１のシリコン膜１９ａ上にはシリサイド層２６が形成されている。
Ｐ型ＭＩＳＦＥＴは、第２の活性領域１０ｂ上に形成された第２のゲート絶縁膜１３ｂと、第２のゲート絶縁膜１３ｂ上に形成された第２のゲート電極５０ｂと、第２のゲート電極５０ｂの側面上に第２のオフセットスペーサ２０ｂを介して形成され、断面形状がＬ字状の第２の内側サイドウォール２２ｂと第２の外側サイドウォール２３ｂとからなる第２のサイドウォール２４ｂと、第２の活性領域１０ｂにおける第２のゲート電極５０ｂの側方下の領域に形成された接合深さの比較的浅いｐ型エクステンション領域２１ｂと、第２の活性領域１０ｂにおける第２のサイドウォール２４ｂの外側方下の領域に形成された接合深さの比較的深いｐ型ソースドレイン領域２５ｂと、ｐ型ソースドレイン領域２５ｂ上及び第２のゲート電極５０ｂ上に形成されたシリサイド層２６とを備えている。
第２のゲート絶縁膜１３ｂは、下側（第２の活性領域１０ｂ側）から順次形成された，ＳｉＯＮからなる第２の下地膜（図示せず）と、第２の金属であるＡｌを含有するＨｆＳｉＯＮからなる第２の高誘電体膜とで構成されている。第２の高誘電体膜は、第１の高誘電体膜と同一の高誘電体材料からなる。
第２のゲート電極５０ｂは、下側（第２のゲート絶縁膜１３ｂ側）から順次形成された，第１の金属を含有するＴｉＮ（導電材料）からなり膜厚が１１ｎｍの下層導電膜４５ｂと、ＴｉＮからなり膜厚が４ｎｍの第２の導電膜４８ｂと、ポリシリコンからなり膜厚が９０ｎｍの第２のシリコン膜１９ｂとで構成されており、第２のシリコン膜１９ｂ上にはシリサイド層２６が形成されている。第２の導電膜４８ｂは第１の導電膜４８ａと同一の材料からなり、第２のシリコン膜１９ｂは第１のシリコン膜１９ａと同一の材料からなる。このように、第２のゲート電極５０ｂは第１のゲート電極５０ａとは異なり下層導電膜４５ｂを有しているので、その膜厚は第１のゲート電極５０ａの膜厚よりも厚い。
本実施形態に係る半導体装置の構造上の特徴は、以下に示す点である。
本実施形態に係る半導体装置は、Ｎ型ＭＩＳＦＥＴとＰ型ＭＩＳＦＥＴとが互いに最適な特性を有するゲート絶縁膜及びゲート電極を備えたＣＭＩＳＦＥＴである。
まず、ゲート絶縁膜を説明する。
Ｎ型ＭＩＳＦＥＴにおける第１のゲート絶縁膜１３ａの第１の高誘電体膜は、第１の金属であるＬａを含有している。また、Ｐ型ＭＩＳＦＥＴにおける第２のゲート絶縁膜１３ｂの第２の高誘電体膜は、第２の金属であるＡｌを含有している。なお、第１の高誘電体膜は第２の金属を含有しておらず、第２の高誘電体膜は第１の金属を含有していない。
第１の金属は、高誘電体膜への添加によりトランジスタの実効仕事関数を低下させる金属であり、第１の金属としては、上述のＬａの他には、例えばＬａ以外のランタノイド系元素、Ｓｃ、ＳｒまたはＭｇなどを用いることができる。一方、第２の金属は、高誘電体膜への添加によりトランジスタの実効仕事関数を高くする金属であり、第２の金属としては、上述のＡｌの他にＴａなどを用いることができる。これにより、Ｎ型ＭＩＳＦＥＴの実効仕事関数をＰ型ＭＩＳＦＥＴの実効仕事関数よりも低くすることができる。具体的には、Ｎ型ＭＩＳＦＥＴの実効仕事関数を、ミッドギャップ（４．６ｅＶ程度）よりも低くすることができ、好ましくは４．４ｅＶ以下にすることができ、一方、Ｐ型ＭＩＳＦＥＴの実効仕事関数を、ミッドギャップ（４．６ｅＶ程度）よりも高くすることができ、好ましくは４．７５ｅＶ以上にすることができる。従って、Ｎ型ＭＩＳＦＥＴ及びＰ型ＭＩＳＦＥＴのそれぞれの閾値電圧を低くすることができる。
後述の製造方法で示すように、熱処理により、第１の金属は高誘電体膜１３のうち第１の活性領域１０ａの上に存在する部分へ拡散し、第２の金属は高誘電体膜１３のうち第２の活性領域１０ｂの上に存在する部分へ拡散する。そのため、熱処理の条件が異なれば、Ｎ型ＭＩＳＦＥＴにおける第１の金属の分布などが異なると考えられ、また、Ｐ型ＭＩＳＦＥＴにおける第２の金属の分布などが異なると考えられる。しかし、何れの場合であっても、Ｎ型ＭＩＳＦＥＴにおける第１のゲート絶縁膜１３ａの第１の高誘電体膜内に第１の金属が含有されており、且つ、Ｐ型ＭＩＳＦＥＴにおける第２のゲート絶縁膜１３ｂの第２の高誘電体膜内に第２の金属が含有されていれば、Ｎ型ＭＩＳＦＥＴの実効仕事関数をＰ型ＭＩＳＦＥＴの実効仕事関数よりも低くすることができる。以下では、Ｎ型ＭＩＳＦＥＴにおける第１の金属の分布などおよびＰ型ＭＩＳＦＥＴにおける第２の金属の分布などの一例を示す。
Ｎ型ＭＩＳＦＥＴにおける第１の金属の分布の一例としては、第１の金属は、第１の高誘電体材料と均一に混ざり合って存在していても良く、第１のゲート絶縁膜１３ａの第１の高誘電体膜内に層状に存在していても良く、第１のゲート絶縁膜１３ａの第１の高誘電体膜の上部に多く存在していても良く、第１のゲート絶縁膜１３ａの第１の高誘電体膜の下部に沈降していても良く、さらには第１のゲート電極５０ａの第１の導電膜４８ａ内にも含有される場合がある。
また、Ｎ型ＭＩＳＦＥＴでは、第１の金属は、金属として第１のゲート絶縁膜１３ａの第１の高誘電体膜内に含有されていても良く、金属酸化物（本実施形態ではＬａ２Ｏ３）などとして第１のゲート絶縁膜１３ａの第１の高誘電体膜内に含有されていても良い。
Ｐ型ＭＩＳＦＥＴにおける第２の金属の分布の一例としては、第２の金属は、第２の高誘電体材料と均一に混ざり合って存在していても良く、第２のゲート絶縁膜１３ｂの第２の高誘電体膜内に層状に存在していても良く、第２のゲート絶縁膜１３ｂの第２の高誘電体膜の上部に多く存在していても良く、第２のゲート絶縁膜１３ｂの第２の高誘電体膜の下部に沈降していても良く、さらには第２のゲート電極５０ｂの下層導電膜４５ｂ内にも含有される場合がある。
また、Ｐ型ＭＩＳＦＥＴでは、第２の金属は、金属として第２のゲート絶縁膜１３ｂの第２の高誘電体膜内に含有されていても良く、金属酸化物（本実施形態ではＡｌ２Ｏ３）などとして第２のゲート絶縁膜１３ｂの第２の高誘電体膜内に含有されていても良い。
なお、Ｐ型ＭＩＳＦＥＴでは、上述のように、第２のゲート電極５０ｂの下層導電膜４５ｂ内に第１の金属が含有されている。また、Ｐ型ＭＩＳＦＥＴでは、第１の金属が第２のゲート電極５０ｂの第２の導電膜４８ｂ内にも含有されている場合がある。さらに、Ｐ型ＭＩＳＦＥＴでは、第２のゲート電極５０ｂにおける下層導電膜４５ｂと第２の導電膜４８ｂとの間に、下層導電膜４５ｂを構成する導電材料と第１の金属とを含む膜が形成されている場合がある。しかし、Ｐ型ＭＩＳＦＥＴの実効仕事関数をＮ型ＭＩＳＦＥＴの実効仕事関数よりも高くするという効果を得るためには、第１の金属は第２のゲート電極５０ｂの下層導電膜４５ｂ及び第２の導電膜４８ｂ内には含有されていない方が好ましく、第２のゲート電極５０ｂにおける下層導電膜４５ｂと第２の導電膜４８ｂとの間に下層導電膜４５ｂを構成する導電材料と第１の金属とを含む膜が形成されていない方が好ましい。
次に、ゲート電極を説明する。
Ｎ型ＭＩＳＦＥＴにおける第１のゲート電極５０ａは、第１の導電膜４８ａと第１のシリコン膜１９ａとからなる。第１の導電膜４８ａは、膜厚が４ｎｍのＴｉＮ膜からなり、よって、上記第１の実施形態における第１の導電膜１８ａ（膜厚が１１ｎｍのＴｉＮ膜）よりも膜厚が薄い。一般に、ＴｉＮ膜の膜厚が一定以下（具体的には、ＡＬＤ（ Atomic Layer Deposition ）法によるＴｉＮ膜の場合、約２０ｎｍ以下）である場合、ＴｉＮ膜の膜厚が薄ければ薄いほどトランジスタの実効仕事関数が低くなる。そのため、本実施形態におけるＮ型ＭＩＳＦＥＴでは、上記第１の実施形態におけるＮ型ＭＩＳＦＥＴよりも実効仕事関数をさらに低くすることができる。
一方、Ｐ型ＭＩＳＦＥＴにおける第２のゲート電極５０ｂは、下層導電膜４５ｂと第２の導電膜４８ｂと第２のシリコン膜１９ｂとからなる。下層導電膜４５ｂはＴｉＮからなり、その膜厚は１１ｎｍである。第２の導電膜４８ｂは、第１の導電膜４８ａと同じく膜厚が４ｎｍのＴｉＮ膜からなる。このように第２のゲート電極５０ｂは、合計で１５ｎｍのＴｉＮ膜を有しており、上記第１の実施形態における第２のゲート電極３０ｂが有するＴｉＮ膜（膜厚が１１ｎｍの第２の導電膜１８ｂ）よりも膜厚の厚いＴｉＮ膜を有している。上述のようにＴｉＮ膜の膜厚が一定以下であれば、ＴｉＮ膜の膜厚が厚ければ厚いほどトランジスタの実効仕事関数が高くなる。そのため、本実施形態におけるＰ型ＭＩＳＦＥＴでは、上記第１の実施形態におけるＰ型ＭＩＳＦＥＴよりも実効仕事関数をさらに高くすることができる。
以上説明したように、本実施形態に係る半導体装置では、上記第１の実施形態と同じく、Ｎ型ＭＩＳＦＥＴにおける第１のゲート絶縁膜１３ａの第１の高誘電体膜は第１の金属を含有しており、第１の金属が高誘電体膜に添加されるとトランジスタの実効仕事関数が低くなる。また、Ｐ型ＭＩＳＦＥＴにおける第２のゲート絶縁膜１３ｂの第２の高誘電体膜は第２の金属を含有しており、第２の金属が高誘電体膜に添加されるとトランジスタの実効仕事関数が高くなる。これにより、Ｎ型ＭＩＳＦＥＴの実効仕事関数をＰ型ＭＩＳＦＥＴの実効仕事関数よりも低くすることができ、よって、Ｎ型ＭＩＳＦＥＴ及びＰ型ＭＩＳＦＥＴのそれぞれの閾値電圧を低くすることができる。このように、本実施形態では、Ｎ型ＭＩＳＦＥＴとＰ型ＭＩＳＦＥＴとが互いに最適な特性を有するゲート絶縁膜及びゲート電極を有するＣＭＩＳＦＥＴを実現することができる。
さらに、本実施形態に係る半導体装置では、Ｎ型ＭＩＳＦＥＴにおける第１の導電膜４８ａは上記第１の実施形態における第１の導電膜１８ａよりも膜厚の薄いＴｉＮからなるので、Ｎ型ＭＩＳＦＥＴの実効仕事関数を上記第１の実施形態よりも低くすることができる。また、Ｐ型ＭＩＳＦＥＴにおける第２の導電膜４８ｂは上記第１の実施形態よりも膜厚の厚いＴｉＮからなるので、Ｐ型ＭＩＳＦＥＴの実効仕事関数を上記第１の実施形態よりも高くすることができる。よって、本実施形態では、Ｎ型ＭＩＳＦＥＴ及びＰ型ＭＩＳＦＥＴのそれぞれの閾値電圧を上記第１の実施形態よりも低くすることができる。
さらに、本実施形態に係る半導体装置では、第１のゲート絶縁膜１３ａの第１の高誘電体膜は、第２のゲート絶縁膜１３ｂの第２の高誘電体膜と同一の材料からなる。そのため、以下で示すように、半導体基板１０の上に高誘電体膜１３を形成した工程からパターニングによりゲート電極及びゲート絶縁膜を形成する工程までの間、素子分離領域１１の上面が露出することを防止できる。よって、本実施形態に係る半導体装置は、素子分離領域１１の上面にアンダーカット部が形成されることなく製造されるので、素子分離領域１１の上面にポリシリコンからなる残渣が生じることなく製造される。これについては、以下で示す半導体装置の製造方法において説明する。
以下に、本発明の第２の実施形態に係る半導体装置の製造方法について説明する。図５（ａ）〜（ｅ）は、本発明の第２の実施形態に係る半導体装置の製造方法の一部を工程順に示す断面図である。
まず、図５（ａ）に示すように、上記第１の実施形態と同じく、半導体基板１０の上部に素子分離領域１１を形成することにより、Ｎ型ＭＩＳＦＥＴ形成領域ＮＴｒに第１の活性領域１０ａが形成され、Ｐ型ＭＩＳＦＥＴ形成領域ＰＴｒに第２の活性領域１０ｂが形成される。その後、半導体基板１０におけるＮ型ＭＩＳＦＥＴ形成領域ＮＴｒにｐ型ウェル領域１２ａを形成する一方、半導体基板１０におけるＰ型ＭＩＳＦＥＴ形成領域ＰＴｒにｎ型ウェル領域１２ｂを形成する。
その後、半導体基板１０の上面全体に膜厚が１．６ｎｍのＳｉＯＮ膜からなる下地膜（図示せず）を形成した後、例えば有機金属気相堆積法により、下地膜上に膜厚が２ｎｍのＨｆＳｉＯＮ膜からなる高誘電体膜１３を形成する（工程（ａ））。これにより、上記第１の実施形態と同じく、高誘電体膜１３は、第１の活性領域１０ａの上及び第２の活性領域１０ｂの上だけでなく素子分離領域１１の上にも形成される。その後、高誘電体膜１３上に、膜厚が０．５ｎｍのＡｌ２Ｏ３からなる第２の材料膜１７を形成する。ここで、第２の材料膜１７としては、Ａｌ２Ｏ３膜に限定されず、後の熱処理工程（図５（ｄ）に示す工程）において、高誘電体膜１３へ拡散したときにトランジスタの実効仕事関数を高くする金属（つまり、第２の金属）が含有された膜を用いればよい。続いて、第２の材料膜１７上に、例えばＰＶＤ法により、膜厚が１１ｎｍのＴｉＮからなる下層導電膜４５を形成する。この後、フォトリソグラフィ法により、下層導電膜４５上に、下層導電膜４５のうち第２の活性領域１０ｂの上に形成された部分を覆う一方、下層導電膜４５のうち第１の活性領域１０ａの上に形成された部分を露出するように、レジストパターン１６を形成する。
次に、図５（ｂ）に示すように、レジストパターン１６をマスクとして、下層導電膜４５及び第２の材料膜１７のそれぞれのうち第１の活性領域１０ａの上に形成された部分を除去する。これにより、第１の活性領域１０ａ上には、下地膜（不図示）及び高誘電体膜１３が順次形成される一方、第２の活性領域１０ｂ上には、下地膜（不図示）、高誘電体膜１３、第２の材料膜１７及び下層導電膜４５が順次形成される（工程（ｂ））。ＴｉＮからなる下層導電膜４５の除去は、Ｈ2 ＳＯ４を主成分とする薬液を用いたウェットエッチングにより行えばよい。Ａｌ２Ｏ３からなる第２の材料膜１７の除去は、水酸化アンモニウム（ＮＨ４ＯＨ）を主成分とする薬液を用いたウェットエッチングにより行えばよい。ここで、ＨｆＳｉＯＮとＡｌ２Ｏ３とでは第２の材料膜１７を除去する薬液（本実施形態ではＮＨ４ＯＨ）に対するエッチングレートが大きく異なり、第２の材料膜１７を除去する薬液に対するエッチング選択比（Ａｌ２Ｏ３のエッチングレートに対するＨｆＳｉＯＮのエッチングレートの割合）が小さいため、素子分離領域１１の上において下層導電膜４５及び第２の材料膜１７だけを除去して高誘電体膜１３を残存させるということを容易に行うことができる。このように、このエッチング工程では高誘電体膜１３が除去されないので、素子分離領域１１の上面の露出を防止でき、よって、素子分離領域１１の上面にアンダーカット部が形成されることを抑制できる。
次に、図５（ｃ）に示すように、高誘電体膜１３のうち第１の活性領域１０ａの上に設けられた部分の上及び下層導電膜４５上に、例えば化学気相堆積法により膜厚が０．５ｎｍのＬａ２Ｏ３からなる第１の材料膜１４を形成する（工程（ｃ））。ここで、第１の材料膜１４としては、Ｌａ２Ｏ３膜に限定されず、後の熱処理工程（図５（ｄ）に示す工程）において、高誘電体膜１３へ拡散したときにトランジスタの実効仕事関数を低くする金属（つまり、第１の金属）が含有された膜を用いればよい。その後、第１の材料膜１４上に、例えば物理蒸着法により膜厚が４ｎｍのＴｉＮからなる導電膜４８を形成する（工程（ｄ））。
次に、図５（ｄ）に示すように、半導体基板１０に対して例えば８００℃１０分の熱処理を施す（工程（ｇ））。すると、第１の金属であるＬａが第１の材料膜１４から高誘電体膜１３のうち第１の活性領域１０ａの上に形成された部分へ拡散し、これにより、Ｌａを含有する高誘電体膜１３Ａが第１の活性領域１０ａの上に形成される。また、第２の金属であるＡｌが第２の材料膜１７から高誘電体膜１３のうち第２の活性領域１０ｂの上に形成された部分へ拡散し、これにより、Ａｌを含有する高誘電体膜１３Ｂが第２の活性領域１０ｂの上に形成される。また、第１の金属は第１の材料膜１４内から下層導電膜４５内へも拡散し、それにより、Ｌａを含有する下層導電膜４５ＢがＡｌを含有する高誘電体膜１３Ｂ上に形成される。なお、Ｎ型ＭＩＳＦＥＴの実効仕事関数をＰ型ＭＩＳＦＥＴの実効仕事関数よりも低くするという効果を得るためには、第１の金属を第１の材料膜１４内から下層導電膜４５へ拡散させない方が好ましい。そのため、図５（ｃ）に示す工程では、下層導電膜４５上には第２の材料膜１７を設けない方が好ましい。
この熱処理工程における熱処理の条件によっては、第１の金属は、Ｌａを含有する高誘電体膜１３Ａ内において高誘電体膜１３を構成する高誘電体材料と均一に混ざり合って存在する場合もあれば、Ｌａを含有する高誘電体膜１３Ａ内において層状に存在する場合もあれば、Ｌａを含有する高誘電体膜１３Ａの上部に多く存在する場合もあれば、Ｌａを含有する高誘電体膜１３Ａの下部に沈降する場合もあり、第１の材料膜１４内から導電膜４８へ拡散する場合もある。
同様に、熱処理工程における熱処理の条件によっては、第２の金属は、Ａｌを含有する高誘電体膜１３Ｂ内において高誘電体膜１３を構成する高誘電体材料と均一に混ざり合って存在する場合もあれば、Ａｌを含有する高誘電体膜１３Ｂ内において層状に存在する場合もあれば、Ａｌを含有する高誘電体膜１３Ｂの上部に多く存在する場合もあれば、Ａｌを含有する高誘電体膜１３Ｂの下部に沈降する場合もあり、第２の材料膜１７内から下層導電膜４５へ拡散する場合もある。
また、熱処理工程における熱処理の条件によっては、熱処理工程が終了すると、図５（ｄ）で示すように第１の材料膜１４が消失する場合もあれば、不図示であるが第１の材料膜１４が残存してＬａを含有する高誘電体膜１３Ａと一体化する場合がある。また、下層導電膜４５を構成する導電材料と第１の金属とを含有する膜が、Ｌａを含有する下層導電膜４５Ｂと導電膜４８との間に残存する場合もある。しかし、Ｎ型ＭＩＳＦＥＴの実効仕事関数をＰ型ＭＩＳＦＥＴの実効仕事関数よりも低くするという効果を得るためには、下層導電膜４５を構成する導電材料と第１の金属とを含有する膜がＬａを含有する下層導電膜４５Ｂと導電膜４８との間に残存しない方が好ましく、よって、図５（ｃ）に示す工程では、下層導電膜４５上には第２の材料膜１７を設けない方が好ましい。
同様に、熱処理工程における熱処理の条件によっては、熱処理工程が終了すると、図５（ｄ）で示すように第２の材料膜１７が消失する場合もあれば、不図示であるが第２の材料膜１７が残存してＡｌを含有する高誘電体膜１３Ｂと一体化する場合がある。
次に、図５（ｅ）に示すように、導電膜４８上に膜厚が９０ｎｍのシリコン膜１９を形成する（工程（ｅ））。このとき、素子分離領域１１の上面にはアンダーカット部が形成されていないので、素子分離領域１１の上面にシリコン膜１９が形成されることを防止できる。従って、次工程においてシリコン膜１９をエッチングしてもその残渣が素子分離領域１１の上面に生じることを防止できる。
続いて、不図示であるが、ゲートパターン形状を有するレジスト（図示せず）を用いて、ドライエッチング法により、シリコン膜１９、導電膜４８、Ｌａを含有する下層導電膜４５Ｂ、Ｌａを含有する高誘電体膜１３Ａ及びＡｌを含有する高誘電体膜１３Ｂをパターニングする。これにより、第１の活性領域１０ａ上には、順に、第１の下地膜とＬａを含有する高誘電体膜１３Ａとからなる第１のゲート絶縁膜１３ａと、第１の導電膜４８ａと第１のシリコン膜１９ａとからなる第１のゲート電極５０ａとが形成される。一方、第２の活性領域１０ｂ上には、順に、第２の下地膜とＡｌを含有する高誘電体膜１３Ｂとからなる第２のゲート絶縁膜１３ｂと、Ｌａを含有する下層導電膜４５Ｂからなる第２の導電膜４８ｂと第２のシリコン膜１９ｂとからなる第２のゲート電極５０ｂとが形成される。
その後、上記第１の実施形態における図３（ｃ）に示す工程と同様の工程を行って、第１の活性領域１０ａ上にＮ型ＭＩＳＦＥＴが形成され、第２の活性領域１０ｂ上にＰ型ＭＩＳＦＥＴが形成された半導体装置が得られる。
以上説明したように、本実施形態に係る半導体装置の製造方法によれば、図５（ａ）に示す工程において、半導体基板１０の上面全体を覆うように高誘電体膜１３を形成する。その後、図５（ｂ）に示す工程では、下層導電膜４５及び第１の材料膜１４を選択的に除去するが高誘電体膜１３は除去されないので、素子分離領域１１の上面は高誘電体膜１３に覆われたままであり、よって、素子分離領域１１の上面にアンダーカット部が形成されることを防止できる。従って、図５（ｅ）に示す工程でシリコン膜１９を堆積させ、その後、そのシリコン膜１９をエッチングしても、素子分離領域１１の上面にポリシリコンからなる残渣が発生することを防止できる。これにより、本実施形態に係る半導体装置の製造方法では、従来の半導体装置の不良の原因となっていたゲート電極材料の残渣が素子分離領域１１の上面に発生することを抑制することができる。
また、本実施形態に係る半導体装置の製造方法によれば、図５（ａ）に示す工程では、半導体基板１０の上面全体を覆うように高誘電体膜１３を形成するので、第１の活性領域１０ａの上にも第２の活性領域１０ｂの上にも高誘電体膜１３が形成される。しかし、図５（ｄ）に示す工程において、第１の金属を高誘電体膜１３のうち第１の活性領域１０ａの上に形成された部分へ拡散させ、第２の金属を高誘電体膜１３のうち第２の活性領域１０ｂの上に形成された部分へ拡散させている。よって、Ｎ型ＭＩＳＦＥＴの実効仕事関数をＰ型ＭＩＳＦＥＴの実効仕事関数よりも低くすることができるので、Ｎ型ＭＩＳＦＥＴ及びＰ型ＭＩＳＦＥＴのそれぞれの閾値電圧を低くすることができる。
その上、本実施形態に係る半導体装置の製造方法によれば、Ｎ型ＭＩＳＦＥＴにおける第１の導電膜４８ａとして上記第１の実施形態よりも膜厚の薄いＴｉＮ層を形成し、Ｐ型ＭＩＳＦＥＴにおける下層導電膜４５ｂ及び第２の導電膜４８ｂからなるＴｉＮ層として上記第１の実施形態よりも膜厚の厚いＴｉＮ層を形成しているので、Ｎ型ＭＩＳＦＥＴ及びＰ型ＭＩＳＦＥＴのそれぞれの閾値電圧を上記第１の実施形態よりもさらに低くすることができる。
また、本実施形態に係る半導体装置の製造方法によれば、第１の活性領域１０ａでは、下層導電膜４５及び第２の材料膜１７を選択除去した後、第１の材料膜１４を形成している（図５（ｃ））。このため、第１の活性領域１０ａでは、下層導電膜４５及び第２の材料膜１７を選択除去する際に高誘電体膜１３に膜減り及びダメージが発生したとしても、高誘電体膜１３に発生した膜減り及びダメージの影響をキャンセルするように第１の材料膜１４を形成することができる。従って、第１の活性領域１０ａの上に、信頼性の高い第１のゲート絶縁膜１３ａを形成することが可能となる。
以上をまとめると、本実施形態に係る半導体装置及びその製造方法では、Ｎ型ＭＩＳＦＥ及びＰ型ＭＩＳＦＥＴのそれぞれの閾値電圧を低くすることができ、さらには、従来の半導体装置において不良の原因となっていたゲート電極材料の残渣を素子分離領域１１の上面に発生させることなく半導体装置を製造することができる。
（その他の実施形態）
上記第１の実施形態では、第１のゲート電極３０ａの下層導電膜１５ａは、ＴａＮ膜であるとしたが、ＴｉＮ膜または炭化タンタル（ＴａＣ）膜等であっても良い。また、第１のゲート電極３０ａの第１の導電膜１８ａ及び第２のゲート電極３０ｂの第２の導電膜１８ｂはそれぞれＴｉＮ膜であるとしたが、ルテニウム（Ｒｕ）膜または窒化アルミニウムモリブデン（ＭｏＡｌＮ）膜であっても良い。
上記第２の実施形態では、第２のゲート電極５０ｂの下層導電膜４５ｂは、ＴｉＮ膜であるとしたが、ＴａＣ膜等であっても良い。また、第１のゲート電極５０ａの第１の導電膜４８ａ及び第２のゲート電極５０ｂの第２の導電膜４８ｂはそれぞれＴｉＮ膜であるとしたが、ルテニウム（Ｒｕ）膜または窒化アルミニウムモリブデン（ＭｏＡｌＮ）膜であっても良い。
上記第１及び第２の実施形態は、以下に示す形態であっても構わない。
第１のゲート絶縁膜１３ａは、第１の活性領域１０ａと第１の高誘電体膜との間に第１の下地膜を有するとしたが、第１の下地膜を有していなくても良い。また、第２のゲート絶縁膜１３ｂは、第２の活性領域１０ｂと第２の高誘電体膜との間に第２の下地膜を有するとしたが、第２の下地膜を有していなくても良い。
第１及び第２のシリコン膜１９ａ，１９ｂは、どちらもポリシリコンからなるとしたが、アモルファスシリコン膜であっても良い。
上記第１及び第２の実施形態に係る半導体装置の製造方法では、ｎ型エクステンション領域２１ａ、ｐ型エクステンション領域２１ｂ、ｎ型ソースドレイン領域２５ａ及びｐ型ソースドレイン領域２５ｂを形成する際には、また、シリサイド層２６を形成する際には、不純物を活性化させるための熱処理工程を行う。これらの熱処理工程において、第１の金属を第１の材料膜１４から高誘電体膜１３のうちの第１の活性領域１０ａの上に形成された部分へ拡散させることができ、且つ、第２の金属を第２の材料膜１７から高誘電体膜１３のうちの第２の活性領域１０ｂの上に形成された部分へ拡散させることができる。従って、図２（ｄ）の工程をわざわざ経なくても、上記不純物を活性化させるための熱処理工程において、第１の金属を第１の材料膜１４から高誘電体膜１３のうち第１の活性領域１０ａの上に形成された部分へ拡散させても良く、第２の金属を第２の材料膜１７から高誘電体膜１３のうち第２の活性領域１０ｂの上に形成された部分へ拡散させても良い。
第１の材料膜１４として、Ｌａ２Ｏ３膜を用いたが、Ｌａ以外のランタノイド系元素、Ｓｃ、ＳｒまたはＭｇなどの酸化膜を用いても良い。さらに、第１の材料膜１４はＬａなどのランタノイド系元素、Ｓｃ、ＳｒまたはＭｇなどの金属を含有する膜であれば何でも良く、上記金属からなる膜であっても良い。第１の材料膜１４が絶縁性を有していなくても、第１の金属または第１の材料膜１４を構成する金属化合物が高誘電体膜１３へ拡散されたときに絶縁性を示せばよい。
第２の材料膜１７として、Ａｌ２Ｏ３膜を用いたが、Ｔａ２Ｏ３膜を用いてもよい。また、第２の材料膜１７は、ＡｌまたはＴａを含有する膜であれば何でも良く、Ａｌからなる膜またはＴａからなる膜であっても良い。第２の材料膜１７が絶縁性を有していなくても、第２の金属または第２の材料膜１７を構成する金属化合物が高誘電体膜１３へ拡散されたときに絶縁性を示せばよい。
本発明に係る半導体装置及びその製造方法は、それぞれが最適な特性を有するゲート絶縁膜及びゲート電極を有するＮ型ＭＩＳＦＥＴならびにＰ型ＭＩＳＦＥＴを備えるとともに従来の半導体装置において不良の原因となっていたシリコンの残渣が発生していない半導体装置を実現できるので、高誘電体膜からなるゲート絶縁膜と金属膜を有するゲート電極とを備えた半導体装置及びその製造方法などとして有用である。
本発明の第１の実施形態に係る半導体装置を示す断面図である。 （ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 （ａ）〜（ｂ）は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 本発明の第２の実施形態に係る半導体装置を示す断面図である。 （ａ）〜（ｅ）は、本発明の第２の実施形態に係る半導体装置の製造方法の一部を工程順に示す断面図である。 （ａ）〜（ｄ）は、従来の半導体装置の製造方法を工程順に示す断面図である。 （ａ）〜（ｂ）は、従来の半導体装置の製造方法を工程順に示す断面図である。
符号の説明
１０ 半導体基板
１０ａ 第１の活性領域
１０ｂ 第２の活性領域
１１ 素子分離領域
１２ａ ｐ型ウェル領域
１２ｂ ｎ型ウェル領域
１３ 高誘電体膜
１３Ａ Ｌａを含有する高誘電体膜
１３Ｂ Ａｌを含有する高誘電体膜
１３ａ 第１のゲート絶縁膜
１３ｂ 第２のゲート絶縁膜
１４ 第１の材料膜
１５，４５ 下層導電膜
１５Ａ Ａｌを含有する下層導電膜
１５ａ 下層導電膜
１６ レジストパターン
１７ 第２の材料膜
１８，４８ 導電膜
１８ａ，４８ａ 第１の導電膜
１８ｂ，４８ｂ 第２の導電膜
１９ シリコン膜
１９ａ 第１のシリコン膜
１９ｂ 第２のシリコン膜
２０ａ 第１のオフセットスペーサ
２０ｂ 第２のオフセットスペーサ
２１ａ ｎ型エクステンション領域
２１ｂ ｐ型エクステンション領域
２２ａ 第１の内側サイドウォール
２２ｂ 第２の内側サイドウォール
２３ａ 第１の外側サイドウォール
２３ｂ 第２の外側サイドウォール
２４ａ 第１のサイドウォール
２４ｂ 第２のサイドウォール
２５ａ ｎ型ソースドレイン領域
２５ｂ ｐ型ソースドレイン領域
２６ シリサイド層
３０ａ，５０ａ 第１のゲート電極
３０ｂ，５０ｂ 第２のゲート電極
４５Ｂ Ｌａを含有する下層導電膜
４５ｂ 下層導電膜

Claims (16)

  1. 半導体領域における第１の活性領域上に設けられた第１導電型の第１のトランジスタと、素子分離領域により前記第１の活性領域とは分離された前記半導体領域における第２の活性領域上に設けられた第２導電型の第２のトランジスタとを備えた半導体装置であって、
    前記第１のトランジスタは、
    前記第１の活性領域の上に形成され、高誘電体材料と第１の金属とを含有する第１のゲート絶縁膜と、
    前記第１のゲート絶縁膜上に形成された下層導電膜と、前記下層導電膜の上に形成された第１の導電膜と、前記第１の導電膜上に形成された第１のシリコン膜とを有する第１のゲート電極とを備え、
    前記第２のトランジスタは、
    前記第２の活性領域の上に形成され、前記高誘電体材料と第２の金属とを含有する第２のゲート絶縁膜と、
    前記第２のゲート絶縁膜上に形成され且つ前記第１の導電膜と同一の材料からなる第２の導電膜と、前記第２の導電膜上に形成された第２のシリコン膜とを有する第２のゲート電極とを備えていることを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第１のゲート絶縁膜は、前記第２の金属を含有しておらず、
    前記第２のゲート絶縁膜は、前記第１の金属を含有していないことを特徴とする半導体装置。
  3. 請求項１又は２に記載の半導体装置において、
    前記第１のトランジスタは、前記第１の金属により実効仕事関数の値が変更されており、
    前記第２のトランジスタは、前記第２の金属により実効仕事関数の値が変更されていることを特徴とする半導体装置。
  4. 請求項１〜３のうちいずれか１項に記載の半導体装置において、
    前記第１のゲート電極の膜厚は、前記第２のゲート電極の膜厚よりも厚いことを特徴とする半導体装置。
  5. 請求項１〜４のうちいずれか１項に記載の半導体装置において、
    前記下層導電膜は、導電材料と前記第２の金属とを含有することを特徴とする半導体装置。
  6. 請求項５に記載の半導体装置において、
    前記導電材料は、窒化タンタル、窒化チタン、又は炭化タンタルからなることを特徴とする半導体装置。
  7. 請求項１〜６のうちいずれか１項に記載の半導体装置において、
    前記第１の導電膜及び前記第２の導電膜は、それぞれ、窒化チタン、ルテニウム又は窒化アルミニウムモリブデンからなることを特徴とする半導体装置。
  8. 請求項１〜６のうちいずれか１項に記載の半導体装置において、
    前記第１のトランジスタは、Ｎ型ＭＩＳトランジスタであり、
    前記第２のトランジスタは、Ｐ型ＭＩＳトランジスタであることを特徴とする半導体装置。
  9. 請求項８に記載の半導体装置において、
    前記第１の金属は、ランタノイド系元素、スカンジウム、ストロンチウムおよびマグネシウムの少なくとも一つであり、
    前記第２の金属は、アルミニウムおよびタンタルの少なくとも一つであることを特徴とする半導体装置。
  10. 請求項１〜５のうちいずれか１項に記載の半導体装置において、
    前記第１のトランジスタは、Ｐ型ＭＩＳトランジスタであり、
    前記第２のトランジスタは、Ｎ型ＭＩＳトランジスタであることを特徴とする半導体装置。
  11. 請求項１０に記載の半導体装置において、
    前記第１の金属は、アルミニウムおよびタンタルの少なくとも一つであり、
    前記第２の金属は、ランタノイド系元素、スカンジウム、ストロンチウムおよびマグネシウムの少なくとも一つであることを特徴とする半導体装置。
  12. 請求項１〜１１のうちいずれか１項に記載の半導体装置において、
    前記高誘電体材料は、ハフニウム、ジルコニウムおよびイットリウムの少なくとも一つを含有する酸化物、酸窒化物またはシリケートであることを特徴とする半導体装置。
  13. 請求項１〜１２のうちいずれか１項に記載の半導体装置において、
    前記第１のゲート絶縁膜は、前記第１の活性領域と前記第１のゲート絶縁膜における前記高誘電体材料との間に、酸窒化シリコンからなる第１の下地膜を有し、
    前記第２のゲート絶縁膜は、前記第２の活性領域と前記第２のゲート絶縁膜における前記高誘電体材料との間に、前記酸窒化シリコンからなる第２の下地膜を有していることを特徴とする半導体装置。
  14. 半導体領域における第１の活性領域上に設けられた第１のトランジスタと、素子分離領域により前記第１の活性領域とは分離された前記半導体領域における第２の活性領域上に設けられた第２のトランジスタとを備えた半導体装置の製造方法であって、
    前記第１の活性領域及び前記第２の活性領域の上に高誘電体材料からなる高誘電体膜を形成する工程（ａ）と、
    前記高誘電体膜のうち前記第１の活性領域上に設けられた部分の上に、第１の金属を含有する第１の材料膜及び下層導電膜を順次形成する工程（ｂ）と、
    前記高誘電体膜のうち前記第２の活性領域上に設けられた部分の上に、第２の金属を含有する第２の材料膜を形成する工程（ｃ）と、
    前記下層導電膜の上及び前記第２の材料膜上に導電膜を形成する工程（ｄ）と、
    前記導電膜上にシリコン膜を形成する工程（ｅ）と、
    前記シリコン膜、前記導電膜、前記下層導電膜及び前記高誘電体膜をエッチングする工程（ｆ）と、
    前記高誘電体膜のうち前記第１の活性領域上に設けられた部分に、前記第１の材料膜から前記第１の金属を拡散させるとともに、前記高誘電体膜のうち前記第２の活性領域上に設けられた部分に、前記第２の材料膜から前記第２の金属を拡散させる工程（ｇ）とを備えていることを特徴とする半導体装置の製造方法。
  15. 請求項１４に記載の半導体装置の製造方法において、
    前記工程（ｇ）は、前記工程（ｄ）の後で前記工程（ｅ）の前に行い、熱処理により前記第１の金属及び前記第２の金属を拡散させる工程を含み、
    前記工程（ｆ）では、前記エッチングにより、前記第１の活性領域上に前記高誘電体材料と前記第１の金属とを含有する第１のゲート絶縁膜を介して前記下層導電膜、前記導電膜及び前記シリコン膜からなる第１のゲート電極を形成するとともに、前記第２の活性領域上に前記高誘電体材料と前記第２の金属とを含有する第２のゲート絶縁膜を介して前記導電膜及び前記シリコン膜からなる第２のゲート電極を形成することを特徴とする半導体装置の製造方法。
  16. 請求項１４又は１５に記載の半導体装置の製造方法において、
    前記工程（ｃ）は、前記下層導電膜上に前記第２の材料膜を形成する工程を含み、
    前記工程（ｄ）では、前記下層導電膜上に前記第２の材料膜を介して前記導電膜が形成され、
    前記工程（ｇ）は、前記下層導電膜に前記第２の材料膜から前記第２の金属を拡散させる工程を含んでいることを特徴とする半導体装置の製造方法。
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