JP2009218958A - 差動増幅器及びそれを用いた表示装置の駆動回路 - Google Patents

Abstract

【課題】ｎＨ反転駆動においても、貫通電流を抑止し、低消費電力で高速動作を実現する差動増幅器、及びデータドライバの提供。
【解決手段】信号を差動入力する差動対Ｍ１１、Ｍ１２と、前記差動対を駆動する電流源Ｍ１０と、前記差動対の出力電流を受け、第１及び第２の電圧信号を出力する電流電圧変換回路２０と、前記第１及び第２の電圧信号Ｖｆ１、Ｖｆ２をそれぞれ制御端子に入力し、互いに極性が異なる第１及び第２のトランジスタＭ１５、Ｍ１６と、第２の電源ＶＤＤと出力端子Ｖｏｕｔ間に接続され、前記第１の電圧信号Ｖｆ１を制御端子に受ける第３のトランジスタＭ１７と、前記出力端子Ｖｏｕｔと第１の電源ＶＳＳ間に接続され、前記第１及び第２のトランジスタＭ１５、Ｍ１６により駆動され、前記第３のトランジスタＭ１７と同一極性の第４のトランジスタＭ１８と、を備える。
【選択図】図１

Description

本発明は、差動増幅器及びそれを用いた表示装置の駆動回路に関する。

近時、液晶表示装置は、携帯電話機（モバイルフォン、セルラフォン）やノートＰＣ、モニターに加え、大画面液晶テレビとしての需要も拡大している。これらの液晶表示装置は、高精細表示が可能なアクティブマトリクス駆動方式の液晶表示装置が利用されている。はじめに、図６を参照して、アクティブマトリクス駆動方式の液晶表示装置の典型的な構成について概説しておく。なお、図６には、液晶表示部の１画素に接続される主要な構成が等価回路によって模式的に示されている。

一般に、アクティブマトリクス駆動方式の液晶表示装置の表示部９６０は、透明な画素電極９６４及び薄膜トランジスタ（ＴＦＴ）９６３をマトリックス状に配置した半導体基板（例えばカラーＳＸＧＡパネルの場合、１２８０×３画素列×１０２４画素行）と、面全体に１つの透明な電極９６７を形成した対向基板と、これら２枚の基板を対向させて間に液晶を封入した構造からなる。

スイッチング機能を持つＴＦＴ９６３のオン・オフを走査信号により制御し、ＴＦＴ９６３がオンとなるときに、映像データ信号に対応した階調信号電圧が画素電極９６４に印加され、各画素電極９６４と対向基板電極９６７との間の電位差により液晶の透過率が変化し、ＴＦＴ９６３がオフとされた後も該電位差を液晶容量９６５及び補助容量９６６で一定期間保持することで画像を表示するものである。

半導体基板上には、各画素電極９６４へ印加する複数のレベル電圧（階調信号電圧）を送るデータ線９６２と、走査信号を送る走査線９６１とが格子状に配線され（上記カラーＳＸＧＡパネルの場合、データ線は１２８０×３本、走査線は１０２４本）、走査線９６１及びデータ線９６２は、互いの交差部に生じる容量や対向基板電極との間に挟まれる液晶容量等により、大きな容量性負荷となっている。

なお、走査信号はゲートドライバ９７０より走査線９６１に供給され、また各画素電極９６４への階調信号電圧の供給はデータドライバ９８０よりデータ線９６２を介して行われる。またゲートドライバ９７０及びデータドライバ９８０は表示コントローラー９５０で制御され、それぞれ必要なクロックＣＬＫ、制御信号等が表示コントローラー９５０より供給され、映像データはデータドライバ９８０に供給される。なお現在では、映像データはデジタルデータが主流となっている。電源電圧は電源回路９４０よりゲートドライバ９７０及びデータドライバ９８０に供給される。

１画面分のデータの書き換えは、１フレーム期間（通常、約０．０１７秒）で行われ、各走査線で１画素行毎（ライン毎）、順次、選択され、選択期間内に、各データ線より階調電圧信号が供給される。

なお、ゲートドライバ９７０は、少なくとも２値の走査信号を供給すればよいのに対し、データドライバ９８０は、データ線を階調数に応じた多値レベルの階調電圧信号で駆動することが必要とされる。このため、データドライバ９８０は、映像データをアナログ電圧に変換するデコーダと、そのアナログ電圧をデータ線９６２に増幅出力する出力アンプよりなるデジタルアナログ変換回路（ＤＡＣ）を備えている。

液晶テレビなどの大画面表示装置の駆動方法は、高画質化が可能なドット反転駆動方式が採用されている。ドット反転駆動方式は、図６の表示パネル９６０において、対向基板電極電圧ＶＣＯＭを一定電圧とし、隣接画素に保持される電圧極性が互いに逆極性となる駆動方式である。このため、隣り合うデータ線（９６２）に出力される電圧極性が対向基板電極電圧ＶＣＯＭに対して正極及び負極となる。ドット反転駆動方式におけるデータドライバ９８０は、正極と負極の階調信号電圧を出力しなければならないため、データドライバの出力アンプには、液晶印加電圧（階調電圧と対向基板電極電圧との電位差）の最大値の約２倍の電位差をとる少なくとも２つの電圧源が供給される。

図７は、ドット反転駆動を行うデータドライバの２出力分の出力回路(正極出力バッファアンプ、負極出力バッファアンプ、出力スイッチ回路)の典型的な構成の一例を示す図である。図７では、隣り合う２本のデータ線（データ線負荷）９６２−１、９６２−２がドライバ出力端子Ｐ１、Ｐ２に接続される。図７に示すように、この出力回路は、正極出力バッファアンプ（単に「正極アンプ」とも略記される）９１、負極出力バッファアンプ（単に「負極アンプ」とも略記される）９２、及び出力スイッチ回路３００を備えている。正極出力バッファアンプ９１には、高位電圧源ＶＤＤ及び低位電圧源ＶＳＳが供給され、正極参照電圧Ｖｐに基づいてアンプ出力端子Ｎ１１に正極階調電圧Ｖｏｕｔ１を増幅出力する。負極出力バッファアンプ９２には、高位電圧源ＶＤＤ及び低位電圧源ＶＳＳが供給され、負極参照電圧Ｖｎに基づいてアンプ出力端子Ｎ１２に負極階調電圧Ｖｏｕｔ２を増幅出力する。なお、対向基板電極電圧は、高位電圧源電圧ＶＤＤと低位電圧源ＶＳＳの中間付近の電圧とされる。

出力スイッチ回路３００は、アンプ出力端子Ｎ１１とドライバ出力端子Ｐ１、Ｐ２間にそれぞれ接続され制御信号Ｓ１、Ｓ２でそれぞれオン・オフ制御されるスイッチＳＷ１１、ＳＷ１２と、アンプ出力端子Ｎ１２とドライバ出力端子Ｐ１、Ｐ２間にそれぞれ接続され制御信号Ｓ２、Ｓ１でそれぞれオン・オフ制御されるスイッチＳＷ２１、ＳＷ２２とを備えている。制御信号Ｓ１により制御されるスイッチＳＷ１１、ＳＷ２２がオンのとき、アンプ出力端子Ｎ１１、Ｎ１２はドライバ出力端子Ｐ１、Ｐ２にそれぞれ接続され、ドライバ出力端子Ｐ１、Ｐ２に、正極出力バッファアンプ９１、負極出力バッファアンプ９２の出力電圧Ｖｏｕｔ１、Ｖｏｕｔ２がそれぞれ出力される。

また、制御信号Ｓ２により制御されるスイッチＳＷ１２、ＳＷ２１がオンのとき、アンプ出力端子Ｎ１１、Ｎ１２は、ドライバ出力端子Ｐ２、Ｐ１にそれぞれ接続され、ドライバ出力端子Ｐ２、Ｐ１に正極出力バッファアンプ９１、負極出力バッファアンプ９２の出力電圧Ｖｏｕｔ１、Ｖｏｕｔ２がそれぞれ出力される。

図７の構成は、信号電圧の正極、負極の極性ごとに、正極、負極出力バッファアンプ９１、９２を備え、出力スイッチ回路３００にて、データ線負荷９６２−１、９６２−２との接続を切り替えることで、極性反転駆動を行う。これにより、正極及び負極出力バッファ９１、９２の差動入力対は、それぞれ、Ｎチャネルトランジスタのみ及びＰチャネルトランジスタのみの片極性で構成することが可能であることから、アンプの回路構成を簡易化し、出力偏差が均一化する。ただし、Ｒａｉｌ−ｔｏ−Ｒａｉｌ構成の場合、電源付近で出力偏差が悪化する。

近時のドット反転駆動方式では、ＬＳＩの発熱問題や省エネルギー化の要請により消費電力を削減する目的で、データ線方向の画素列の電圧極性を、Ｎ個分だけ同一極性とする駆動方法（Ｎ水平期間毎のドット反転駆動）も行われつつある。この場合、隣り合うデータ線の電圧極性は互いに逆極性であるが、同一データ線に出力されるＮ個分の電圧極性は同一となる。

１水平期間毎のドット反転駆動（１Ｈドット反転）では、同一データ線に正極階調電圧信号と負極階調電圧信号が交互に出力されるため、正極階調電圧信号出力時は、常に、充電動作、負極階調電圧信号出力時は、常に、放電動作となる。

Ｎ水平期間毎のドット反転駆動（ＮＨドット反転）では、同一データ線にＮ個分の同極性の階調信号が出力されるため、正極階調電圧信号出力時でも、放電動作が必要とされ、負極階調電圧信号出力時でも、充電動作が必要とされる。すなわち、正極出力アンプ９１、負極出力アンプ９２はそれぞれ十分な充電能力と放電能力の両方が必要となる。

図８は、図７のデータドライバの動作を説明する出力波形図である。図８（ａ）において、１Ｈドット反転では、正極出力バッファアンプ９１の充電動作、負極出力バッファアンプ９２の放電動作が主体であり、正極出力バッファアンプ９１の充電駆動、負極出力バッファアンプ９２の放電駆動には、高駆動能力が必要である。正極出力バッファアンプの放電動作、負極出力バッファアンプの充電動作は、オーバーシュートやアンダーシュートの抑制として作用し、高駆動能力は不要である。

図８（ｂ）の２Ｈドット反転では、正極出力バッファアンプ９１の充電動作、負極出力バッファアンプ９２の放電動作だけでなく、正極出力バッファアンプ９１の放電動作、負極出力バッファアンプ９２の充電動作もある程度の高駆動能力が必要である。

図９は、図７の正極出力バッファアンプ９１の典型的な構成（関連技術）の一例を示す図であり、出力段を同極性トランジスタとした構成が示されている。図９を参照すると、差動段（入力差動段）は、第１端子が電源端子（ＶＳＳ）に接続された電流源Ｍ９０と、共通ソースが電流源Ｍ９０の第２端子に接続され、ゲートに入力電圧Ｖｉｎと出力電圧Ｖｏｕｔを受けるＮチャネルトランジスタＭ９１、Ｍ９２と、ソースが電源端子（ＶＤＤ）に接続されドレインがＮチャネルトランジスタＭ９１のドレインに接続されたＰチャネルトランジスタＭ９３と、ソースが電源端子（ＶＤＤ）に接続され、ゲートがＰチャネルトランジスタＭ９３のゲートに接続され、ドレインがＮチャネルトランジスタＭ９２のドレインに接続され、ダイオード接続されたＰチャネルトランジスタＭ９４と、を含む。

中間段は、ソースが電源端子（ＶＤＤ）に接続され、ゲートが差動段の出力ノード（トランジスタＭ９１のドレイン）に接続されたＰチャネルトランジスタＭ９５と、ＰチャネルトランジスタＭ９５のドレインと電源端子（ＶＳＳ）間に接続された電流源Ｍ９６と、を備えている。

出力段は、ソースが電源（ＶＤＤ）に接続され、ゲートが差動段の出力ノード（トランジスタＭ９１のドレイン）に接続されたＰチャネルトランジスタＭ９７と、ドレインが電源端子（ＶＳＳ）に接続され、ゲートがＰチャネルトランジスタＭ９５のドレインに接続され、ソースがＰチャネルトランジスタＭ９７のドレインに接続されたＰチャネルトランジスタＭ９８とを備え、ＰチャネルトランジスタＭ９７のドレインと、ＰチャネルトランジスタＭ９８のソースの接続点が出力端子とされる。

図９に示した差動増幅器は構成が簡易であり、省面積である。また、出力段のＰチャネルトランジスタＭ９８はソースフォロワ接続であり、高速充電時等における貫通電流が少ない。しかしながら、大画面液晶表示装置を駆動するバッファアンプとしては問題がある。以下に説明する。大容量負荷のデータ線を高スルーレートで駆動する場合、出力段のＰチャネルトランジスタＭ９７、Ｍ９８は十分大きいサイズ（チャネル幅）とされる。そのため、電流源Ｍ９６の電流が小さいと、ＰチャネルトランジスタＭ９８のゲート寄生容量によって、ゲート電位を速やかに変化させることができない。すなわち、正極出力バッファアンプの放電能力不足の問題を生じる。そこで、ＰチャネルトランジスタＭ９８の放電能力を上げるためには、電流源Ｍ９６の静消費電流を大きくする必要があり、消費電力が増加する。

このように、図９の正極出力アンプ９１は放電能力は電流源Ｍ９６の電流で規定されるため、低消費電力を実現しようとすると放電能力は通常弱くなる（負極出力アンプ９２の充電能力も同様）。一方、正極出力アンプ９１、負極出力アンプ９２の放電能力を高めるには、電流源９６の電流値を大きくすればよいが、アンプの静消費電力が増加する、という問題を生じる（負極出力アンプ９２の充電能力についても同様のことがいえる）。

アンプの静消費電力が比較的小さく、正極出力アンプ９１放電能力が高いアンプ構成として、例えば後記特許文献１に開示されたＡＢ級出力回路が知られている。図１０は、後記特許文献１のＡＢ級出力回路の構成を示す図である。図１０を参照すると、出力段が、高位電源端子（ＶＤＤ）と出力端子ＮＤ１間に接続されたＰチャネルトランジスタＭ８７と出力端子ＮＤ１と低位電源端子（ＶＳＳ）間に接続されたＮチャネルトランジスタＭ８８で構成され、出力端子ＮＤ１に対して高い充電能力と放電能力を有する。ＰチャネルトランジスタＭ８７のゲートＮＰ１は、入力信号Ｖｉｎを受けたドライバ７０の出力に接続され、充電動作を行う。ＮチャネルトランジスタＭ８８のゲートＮＮ１には、中間段（Ｍ８３、Ｍ８４）を介して、入力信号Ｖｉｎの変化が伝達され、放電動作を行う。中間段は、Ｐチャネル及びＮチャネル浮遊電流源Ｍ８３、Ｍ８４と、電流源Ｍ８１、Ｍ８２で構成され、Ｐチャネル及びＮチャネル浮遊電流源Ｍ８３、Ｍ８４は、バイアス電圧ＢＰ２、ＢＮ２がゲートにそれぞれ入力され、トランジスタＭ８７、Ｍ８８のゲート（ＮＰ１、ＮＮ１）間に接続される。電流源Ｍ８１は、高位電源ＶＤＤとＰチャネルトランジスタＭ８７のゲートＮＰ１間に接続され、電流源Ｍ８２は、低位電源ＶＳＳとＮチャネルトランジスタＭ８８のゲートＮＮ１間に接続される。浮遊電流源Ｍ８３、Ｍ８４の合計電流が、電流源Ｍ８１及びＭ８２のそれぞれとほぼ等しい電流に設定される。

入力電圧Ｖｉｎに応じて、端子ＮＰ１が低電位側に変化すると、ＰチャネルトランジスタＭ８７は充電動作を行う。このとき、Ｎチャネル浮遊電流源Ｍ８４の電流は変化しないが、Ｐチャネル浮遊電流源Ｍ８３の電流は減少するため、端子ＮＮ１は低電位側に変化して、ＮチャネルトランジスタＭ８８の放電動作は停止される。したがって、図１０のＡＢ級出力回路は、高速充電動作が可能である。

一方、入力電圧Ｖｉｎに応じて、端子ＮＰ１が高電位側に変化すると、ＰチャネルトランジスタＭ８７の充電動作は停止される。このとき、Ｎチャネル浮遊電流源Ｍ８４の電流は変化しないが、Ｐチャネル浮遊電流源Ｍ８３の電流は急激に増加するため、端子ＮＮ１は高電位側に速やかに変化して、ＮチャネルトランジスタＭ８８は放電動作を行う。したがって、図１０のＡＢ級出力回路は、高速放電動作が可能である。浮遊電流源Ｍ８３、Ｍ８４の合計電流と、電流源Ｍ８３及びＭ８４との電流の関係が維持されれば、それぞれの静消費電流値を十分小さくすることができる。また、特許文献１を明細書中で引用している後記特許文献２から、ドライバ７０はＮチャネル差動対で構成することが可能である。この場合、図１０は、図７の正極出力アンプ９１と置き換えることが可能である。

また、図１０において、ドライバ８９の出力端を端子ＮＮ１に接続するように構成し、さらにドライバ８９をＰチャネル差動対で構成することで、図７の負極出力アンプ９２と置き換えることも可能である。

特公平６−９１３７９号公報（第１図） 特開２００５−１２４１２０号公報（第１図）

上記特許文献１、２の各開示は、引用をもって本書に組み込まれるものとする。以下に本発明による関連技術の分析を与える。

図９に示した回路の場合、ｎＨ反転駆動（ｎは２以上）で正極アンプの放電能力、及び、負極アンプの充電能力が不足し、これを改善しようとすると、中間段の電流を増加させなければならず、消費電力が増加する。

図１０に示した回路は、比較的、構成が簡単、且つ省面積であり、出力段の充電素子／放電素子がそれぞれＰチャネル／Ｎチャネルトランジスタ（ＣＭＯＳ）構成のＡＢ級出力回路とされており、中間段のアイドリング電流を小さく抑え、高速充電／高速放電が可能であり、図７の正極出力バッファ９１に適用可能である。しかしながら、図１０に示した回路は、出力段がＣＭＯＳ構成のため、極性反転時の大振幅駆動で貫通電流が発生し、消費電力が増加する。この貫通電流発生のメカニズムについては、図４（Ａ）を参照して後述する。

したがって、本発明の目的は、ｎＨ反転駆動においても、低消費電力で高速動作を実現する差動増幅器、及びデータドライバを提供することにある。

本願で開示される発明は前記課題を解決するため概略以下の構成とされる。

本発明の１つの側面（アスペクト）によれば、信号を差動入力する差動対と、第１電源端子と前記差動対との間に接続され前記差動対に電流を供給する電流源と、前記差動対の出力電流に応じて、互いに相反する電位（一方が第１電源電位側のとき他方は第２電源電位側）の第１及び第２の電圧信号を出力する電流電圧変換回路と、前記第１電源端子と第２電源端子との間に直列形態で接続され、前記第１及び第２の電圧信号をそれぞれ制御端子に受ける、第１及び第２の極性の第１及び第２のトランジスタと、前記第２電源端子と出力端子との間に接続され、前記第１の電圧信号を制御端子に受ける、第１極性の第３のトランジスタと、前記出力端子と前記第１電源端子との間に接続され、制御端子が前記第１及び第２のトランジスタの接続点に接続された第１極性の第４のトランジスタと、を備えた差動増幅器が提供される。

本発明において、前記電流電圧変換回路は、前記差動対の出力対と前記第２電源端子との間に接続された負荷回路と、前記第２電源端子と、前記差動対の一つの出力及び前記第１のトランジスタの制御端子及び前記第３のトランジスタの制御端子との共通接続点との間に接続された第２の電流源と、前記第１電源端子と前記第２のトランジスタの制御端子との間に接続された第３の電流源と、前記第１のトランジスタの制御端子と前記第２のトランジスタの制御端子との間に並列に接続され、それぞれの制御端子に所定のバイアス電圧を受ける、第１及び第２極性の第５及び第６のトランジスタと、を備え、前記第１の電圧信号は、前記第１のトランジスタの制御端子と前記第２の電流源との接続点の電圧信号であり、前記第２の電圧信号は、前記第２のトランジスタの制御端子と前記第３の電流源の接続点の電圧信号である。本発明によれば、本発明に係る差動増幅器を含む表示装置のデータドライバが提供される。

本発明によれば、低消費電力、高速動作でｎＨ反転駆動を実現する差動増幅器、データドライバを提供することができる。

上記した本発明についてさらに詳細に説述すべく添付図面を参照して説明する。図１は、本発明の第１の実施形態の構成を示す図である。図１には、図７の正極出力バッファアンプとして用いられる差動増幅器の構成が示されている。

図１を参照すると、一端が、低位電圧源の第１電源端子（ＶＳＳ）に接続された電流源Ｍ１０と、
共通接続されたソースが電流源Ｍ１０の他端に接続され、入力信号電圧（Ｖ１、Ｖ２）を差動入力する差動対を構成するＮＭＯＳトランジスタＭ１１、Ｍ１２と、
ＮＭＯＳトランジスタＭ１１、Ｍ１２からなる差動対の出力（ドレイン）に接続され、出力電流の電流電圧変換を行い、一方が、第１電源電位側のとき他方は第２電源電位側の第１の電圧（Ｖｆ１）及び第２の電圧（Ｖｆ２）を出力する電流電圧変換回路２０と、
ソースが高位電圧源の第２電源端子（ＶＤＤ）に接続され、ゲートが電流電圧変換回路２０の第１の電圧出力（Ｖｆ１）に接続されたＰＭＯＳトランジスタＭ１５と、
ソースが第１電源端子（ＶＳＳ）に接続され、ゲートが電流電圧変換回路２０の第２の電圧出力（Ｖｆ２）に接続され、ドレインがＰＭＯＳトランジスタＭ１５のドレインに接続されたＮＭＯＳトランジスタＭ１６と、
ソースが第２電源端子（ＶＤＤ）に接続され、ゲート（ノードＧＰ１７）が電流電圧変換回路２０の第１出力Ｖｆ１に接続されたＰＭＯＳトランジスタＭ１７（充電素子）と、
ドレインが第１電源端子（ＶＳＳ）に接続され、ゲート（ノードＧＰ１８）がＰＭＯＳトランジスタＭ１６のドレインに接続され、ソースがＰＭＯＳトランジスタＭ１７のドレインに接続されたＰＭＯＳトランジスタＭ１８（放電素子）と、を備えている。

本実施形態において、出力段の充電素子／放電素子は、同極性のＰＭＯＳトランジスタＭ１７、Ｍ１８で構成される。ＰＭＯＳトランジスタＭ１８のゲート（ノードＧＰ１８）は、中間段のＣＭＯＳ構成のトランジスタＭ１５、Ｍ１６により駆動される。

中間段のＣＭＯＳ構成のトランジスタＭ１５、Ｍ１６に流れるアイドリング電流（静消費電流）を十分小さく設定した場合でも、トランジスタＭ１８のゲート電位は、充電時には、ＰＭＯＳトランジスタＭ１５により、速やかに引き上げられ、放電時には、ＮＭＯＳトランジスタＭ１６により、速やかに引き下げられ、高速充電・放電動作が可能である。

出力段は、ＰＭＯＳトランジスタで構成されるため、出力Ｖｏｕｔの負極から正極への最大振幅駆動時でも貫通電流は発生しない。ｎＨ駆動における正極アンプの放電駆動動作時には、振幅が小さい（最大でも、ＶＤＤ−ＶＳＳの１／２）ため、貫通電流は小さく抑えられる。

ノードＧＰ１８も、出力電圧の変化と同様に、高速に変化するが、トランジスタＭ１５、Ｍ１６は、トランジスタサイズが、負荷を駆動する出力段のＰＭＯＳトランジスタＭ１７，Ｍ１８と比べて十分小さいサイズとされ、ＣＭＯＳトランジスタＭ１５、Ｍ１６における貫通電流は小さく抑えられる。

電流電圧変換回路２０は、アイドリング電流の小さい構成を用いる。具体的には、差動段及び中間段として、図１０の出力回路を用いることができる。

上記のように、本実施形態の差動増幅器においては、出力段のＰチャネルトランジスタＭ１８のゲートが、ＰチャネルトランジスタＭ１５（Ｐチャネル）とＮチャネルトランジスタＭ１６の接続点に接続される。ＮチャネルトランジスタＭ１６は十分小さいサイズに設定し、そのドレイン電流Ｉ２も微少電流に設定される。そして、中間段のＰチャネルトランジスタＭ１５、ＮチャネルトランジスタＭ１６のゲートは、Ｎチャネル差動対（Ｍ１、Ｍ２）の出力電流信号に応じて、相反動作（一方が高位電圧源側の電位のとき他方は低位電圧源側の電位）する電圧信号Ｖｆ１，Ｖｆ２を出力する電流電圧変換回路２０に接続される。

図２は、図１の電流電圧変換回路２０の構成の一例を示す図である。図２を参照すると、電流電圧変換回路２０は、差動対Ｍ１１、Ｍ１２の能動負荷をなすＰＭＯＳトランジスタＭ２５、Ｍ２６よりなるカレントミラー回路を備え、さらに、Ｐチャネル及びＮチャネル浮遊電流源Ｍ２３、Ｍ２４と、電流源Ｍ２１、Ｍ２２を備えて構成される。

Ｐチャネル浮遊電流源Ｍ２３は、ソースがトランジスタＭ１５及びＭ１７の共通ゲート（ノードＧＰ１７）に接続され、ドレインがトランジスタＭ１６のゲート（ノードＧＮ１６）に接続され、ゲートにバイアス電圧ＢＰ２を受けるＰＭＯＳトランジスタで構成される。

Ｎチャネル浮遊電流源Ｍ２４は、ドレインがトランジスタＭ１５及びＭ１７の共通ゲート（ノードＧＰ１７）に接続され、ソースがトランジスタＭ１６のゲート（ノードＧＮ１６）に接続され、ゲートにバイアス電圧ＢＮ２を受けるＮＭＯＳトランジスタで構成される。

電流源Ｍ２１は、第２電源端子（ＶＤＤ）とＰチャネルトランジスタＭ１７のゲートＧＰ１７間に接続され、電流源Ｍ２２は、第１電源端子（ＶＳＳ）とＮチャネルトランジスタＭ１６のゲートＧＮ１６間に接続される。浮遊電流源Ｍ２３、Ｍ２４の合計電流が、電流源２１及びＭ２２のそれぞれとほぼ等しい電流に設定される。

図３は、図２の正極出力バッファアンプ１００と、負極出力バッファアンプ２００と、出力スイッチ回路３００を備えた構成を示す図である。図３において、正極出力バッファアンプ１００は、図２に示した構成とされる。Ｎチャネル差動対（Ｍ１１、Ｍ１２）のトランジスタＭ１１のゲート（非反転入力端子）には正極の信号電圧Ｖｐが入力され、トランジスタＭ１２のゲート（反転入力端子）には、出力電圧（Ｖｏｕｔ１）が帰還入力され、ボルテージフォロワ構成とされている。出力スイッチ回路３００は、図７に示した構成と同様であるため説明は省略する。

負極出力バッファアンプ２００は、正極出力バッファアンプ１００の差動対Ｍ１１、Ｍ１２をＮチャネルからＰチャネルとし、カレントミラーをＰチャネルからＮチャネルトランジスタとすることで同様に構成することができる。

中間段としては、電流電圧変換回路４０と、電源端子（ＶＤＤ）と電源端子（ＶＳＳ）間に直列に接続され、電流電圧変換回路４０の第１、第２電圧出力Ｖｆ３、Ｖｆ４をゲート（ＧＮ３７、ＧＰ３６）に入力するＮＭＯＳトランジスタＭ３５、ＰＭＯＳトランジスタＭ３６を備えている。

出力段は、ドレインが電源端子（ＶＤＤ）に接続されゲート（ＧＮ３８）がＰＭＯＳトランジスタＭ３６のドレインに接続されソースが出力端子に接続されたＮＭＯＳトランジスタＭ３８と、ドレインが出力端子に接続され、ゲート（ＧＰ３７）がトランジスタＭ３５のゲートに接続され、ソースが電源端子（ＶＳＳ）に接続されたＮＭＯＳトランジスタＭ３７を備えている。

電流電圧変換回路４０は、ＰＭＯＳ差動対Ｍ３１、Ｍ３２の能動負荷をなすＮＭＯＳトランジスタＭ３５、Ｍ３６よりなるカレントミラー回路を備え、さらに、Ｐチャネル及びＮチャネル浮遊電流源Ｍ４３、Ｍ４４と、電流源Ｍ４１、Ｍ４２を備えている。

Ｐチャネル浮遊電流源Ｍ４３は、ドレインがトランジスタＭ３７のゲート（ノードＧＮ３７）に接続され、ソースがトランジスタＭ３６のゲート（ノードＧＰ３６）に接続され、ゲートにバイアス電圧ＢＰ４を受けるＰＭＯＳトランジスタで構成される。

Ｎチャネル浮遊電流源Ｍ４４は、ソースがトランジスタＭ３７のゲート（ノードＧＮ３７）に接続され、ドレインがトランジスタＭ３６のゲート（ノードＧＰ３６）に接続され、ゲートにバイアス電圧ＢＮ４を受けるＮＭＯＳトランジスタで構成される。

電流源Ｍ４１は、第１電源端子（ＶＳＳ）とＮチャネルトランジスタＭ３７のゲートＧＮ３７間に接続され、電流源Ｍ４２は、第２電源端子（ＶＤＤ）とＰチャネルトランジスタＭ３６のゲートＧＰ３６間に接続される。浮遊電流源Ｍ４３、Ｍ４４の合計電流が、電流源４１及びＭ４２のそれぞれとほぼ等しい電流に設定される。Ｐチャネル差動対（Ｍ３１、Ｍ３２）のトランジスタＭ３１のゲート（非反転入力端子）には負極の信号電圧Ｖｎが入力され、トランジスタＭ３２のゲート（反転入力端子）には、出力電圧（Ｖｏｕｔ２）が帰還入力され、ボルテージフォロワ構成とされている。

次に、本実施例において、高速充電時の正極出力バッファアンプの出力段の作用を図４を参照して説明する。図４（Ａ）は比較例、図４（Ｂ）は本実施例の出力段の動作原理を説明する図である。

図４（Ａ）は、比較例として、出力段の充電、放電素子をともにＰチャネルＭＯＳトランジスタではなく、ＣＭＯＳ構成（例えば図１０のＭ８７、Ｍ８８）とした場合である。出力Ｖｏｕｔが高速にＨｉｇｈレベル変化すると、ＮチャネルトランジスタＭ８８のゲートがゲート・ドレイン間容量を介して引き上げられ、引き下げ作用より優ると、ＮチャネルトランジスタＭ８８はゲート・ソース間電圧が増加してオンとなり、貫通電流が発生する。貫通電流の大きさは、構成、スルーレート、Ｖｏｕｔ変化の電位差、出力段Ｍ８８のサイズに依存する。大容量負荷を高スルーレートで駆動する場合には、出力段Ｍ８７、Ｍ８８のチャネル幅サイズを大きくするため、ゲート・ドレイン間容量が増加し、高速充電時には貫通電流が増加する。

図４（Ｂ）は、出力段が同極性（ＰＭＯＳ）構成の場合（図１、図２の実施例）である。図４（Ａ）と同様、大容量負荷を高スルーレートで駆動するため、ＰチャネルトランジスタＭ１７、Ｍ１８のチャネル幅は十分大きく設定される。出力Ｖｏｕｔが高速にＨｉｇｈレベルに変化する場合、ＰチャネルトランジスタＭ１８のゲートがゲート・ソース間容量を介して引き上げられても、ＰチャネルトランジスタＭ１８はゲート・ソース間電圧が低下してオフとなるため、貫通電流は発生しない。

出力Ｖｏｕｔが高速にＬｏｗレベルに変化する場合には、図４（Ａ）と同様の原理で、貫通電流が発生するが、Ｖｏｕｔ変化の電位差が同極性レンジ内で小さいため貫通電流も小さい。

図５は、図３に示した出力回路を備えたドット反転駆動用データドライバの構成を示す図である。図５は、データドライバの要部をブロックにて示したものである。

図５を参照すると、このデータドライバは、ラッチアドレスセレクタ８１と、ラッチ８２と、レベルシフタ８３と、参照電圧発生回路３０と、正極及び負極デコーダ１１、２１と、正極アンプ１００、負極アンプ２００と、出力スイッチ回路３００を含んで構成される。正極アンプ１００、負極アンプ２００と、出力スイッチ回路３００は、図３の正極アンプ１００、負極アンプ２００と、出力スイッチ回路３００に対応する。

ラッチアドレスセレクタ８１は、クロック信号ＣＬＫに基づき、データラッチのタイミングを決定する。ラッチ８２は、ラッチアドレスセレクタ８１で決定されたタイミングに基づいて、映像デジタルデータをラッチし、ＳＴＢ信号（ストローブ信号）に応じて、一斉に、レベルシフタ８３を介してデコーダ（正極デコーダ１１、負極デコーダ２１）にデータを出力する。ラッチアドレスセレクタ８１及びラッチ８２はロジック回路であり、一般に低電圧（０Ｖ〜３．３Ｖ）で構成される。

参照電圧発生回路３０は、正極参照電圧発生回路１２及び負極参照電圧発生回路２２を備える。正極デコーダ１１は、正極参照電圧発生回路１２の参照電圧が供給され、入力されたデータに対応した参照電圧を選択して、正極参照電圧Ｖｐとして出力する。負極デコーダ２１は、負極参照電圧発生回路２２の参照電圧が供給され、入力されたデータに対応した参照電圧を選択して、負極参照電圧Ｖｎとして出力する。正極及び負極アンプ１００、２００は、正極デコーダ１１及び負極デコーダ２１からそれぞれ出力された参照電圧Ｖｐ、Ｖｎをそれぞれ入力し、演算増幅して出力電圧を出力スイッチ回路３００に供給する。出力スイッチ回路３００は、偶数個のドライバ出力端子Ｐ１、Ｐ２、…、Ｐｓの２端子毎に設けられ、正極及び負極アンプ１００、２００の出力電圧を、制御信号Ｓ１、Ｓ２に応じて前記、２端子へ切り替え出力する。

図５のデータドライバは、図１乃至図３で説明した特徴及び効果を備えており、低消費電力、省面積化（低コスト化）が実現できる。図５のデータドライバを図６の液晶表示装置のデータドライバ９８０に用いれば液晶表示装置の低消費電力、低コスト化を実現できる。

本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

本発明の一実施形態の正極アンプの構成を示す図である。 本発明の第１の実施例の構成を示す図である。 本発明の第２の実施例の構成を示す図である。 高速充電時の作用を説明する図である（（A）は出力段がCMOS構成、（B）は出力段が同極性）。 本発明の第３の実施例の構成を示す図である。 液晶表示部の構成を模式的に示す図である。 出力回路の構成を示す図である。 データドライバの出力波形を示す図である（（Ａ）は１Ｈドット反転、（Ｂ）は２Ｈドット反転）。 関連技術の正極アンプ（出力段同極性）の構成を示す図である。 関連技術の正極アンプ（出力段ＣＭＯＳ）の構成を示す図である。

符号の説明

１１ 正極デコーダ
１２ 正極参照電圧発生回路
２０ 電流電圧変換回路
２１ 負極デコーダ
２２ 負極参照電圧発生回路
３０ 参照電圧発生回路
４０ 電流電圧変換回路
７０ 正極アンプ（ドライバ）
８１ ラッチアドレスセレクタ
８２ ラッチ
８３ レベルシフタ
８９ ドライバ
９１ 正極アンプ
９２ 負極アンプ
１００ 正極出力バッファアンプ（正極アンプ）
２００ 負極出力バッファアンプ（負極アンプ）
３００ 出力スイッチ回路
９５０ 表示コントローラー
９６０ 表示部
９６１ 走査線
９６２ データ線
９６３ 薄膜トランジスタ（ＴＦＴ）
９６４ 画素電極
９６５ 液晶容量
９６６ 補助容量
９６７ 対向基板電極
９７０ ゲートドライバ
９８０ データドライバ
ＳＷ１１、ＳＷ１２、ＳＷ２１、ＳＷ２２ スイッチ

Claims (6)

1. 信号を差動入力する差動対と、
   第１電源端子と前記差動対との間に接続され前記差動対に電流を供給する電流源と、
   前記差動対の出力電流に応じて、一方が第１電源側電位のとき他方は第２電源側電位となる第１及び第２の電圧信号を出力する電流電圧変換回路と、
   前記第１電源端子と第２電源端子との間に直列形態で接続され、前記第１及び第２の電圧信号をそれぞれ制御端子に受ける、第１及び第２の極性の第１及び第２のトランジスタと、
   前記第２電源端子と出力端子との間に接続され、前記第１の電圧信号を制御端子に受ける第１極性の第３のトランジスタと、
   前記出力端子と前記第１電源端子との間に接続され、前記第１及び第２のトランジスタの接続点に制御端子が接続された第１極性の第４のトランジスタと、
   を備えたことを特徴とする差動増幅器。
2. 前記電流電圧変換回路が、前記差動対の出力対と前記第２電源端子との間に接続された負荷回路と、
   前記第２電源端子と、前記差動対の一つの出力と前記第１のトランジスタの制御端子と前記第３のトランジスタの制御端子との共通接続点との間に接続された第２の電流源と、
   前記第１電源端子と前記第２のトランジスタの制御端子との間に接続された第３の電流源と、
   前記第１のトランジスタの制御端子と前記第２のトランジスタの制御端子との間に並列に接続され、それぞれの制御端子に所定のバイアス電圧を受ける、第１及び第２極性の第５及び第６のトランジスタと、
   を備え、
   前記第１の電圧信号は、前記第１のトランジスタの制御端子と前記第２の電流源の接続点の電圧信号であり、
   前記第２の電圧信号は、前記第２のトランジスタの制御端子と前記第３の電流源の接続点の電圧信号である、ことを特徴とする請求項１記載の差動増幅器。
3. 第１端子が共通接続され、制御端子に信号をそれぞれ入力し差動対を構成する第１及び第２のトランジスタと、
   一端が第１電源端子に接続され、他端が前記差動対の共通接続された前記第１端子に接続された第１の電流源と、
   前記第１及び第２のトランジスタの第２端子と第２電源端子間に接続され、カレントミラーを構成する第３及び第４のトランジスタと
   一端が前記第２電源端子に接続された第２の電流源と、
   一端が前記第１電源端子に接続された第３の電流源と、
   前記第２の電流源の他端に、それぞれの第１端子及び第２端子が共通に接続され、前記第３の電流源の他端に、それぞれの第２端子及び第１端子が共通に接続された第５及び第６のトランジスタと、
   前記第２電源端子に第１端子が接続された第７のトランジスタと、
   前記第１電源端子に第１端子が接続され、第２端子が前記第７のトランジスタの第２端子に接続された第８のトランジスタと、
   前記第２電源端子と出力端子間に接続された第９のトランジスタと、
   前記出力端子と前記第１電源端子間に接続された第１０のトランジスタと、
   を備え、
   前記第５及び第６のトランジスタは制御端子にそれぞれ所定のバイアス電圧を受け、
   前記第７のトランジスタの制御端子は、前記第１のトランジスタと前記第３のトランジスタの接続点と、前記第２の電流源の他端と前記第５及び第６のトランジスタの接続点と、前記第９のトランジスタの制御端子の共通接続点に接続され、
   前記第８のトランジスタの制御端子は、前記第３の電流源の他端と前記第５及び第６のトランジスタの接続点に接続され、
   前記第１０のトランジスタの制御端子は、前記第７及び第８のトランジスタの接続点に接続され、
   前記第１及び第２のトランジスタ、前記第６のトランジスタ、前記第８のトランジスタが第２の極性であり、前記第３及び第４のトランジスタ、前記第５のトランジスタ、前記第７のトランジスタ、前記第９及び第１０のトランジスタは第１の極性である、ことを特徴とする差動増幅器。
4. 請求項１乃至３のいずれか１項に記載の差動増幅器を含む表示装置のデータドライバ。
5. 正極及び負極の信号をそれぞれ受ける第１及び第２のバッファアンプと、
   前記第１及び第２のバッファアンプの第１及び第２の出力をそれぞれ受け、切替制御信号に基づき、前記第１及び第２の出力を第１のデータ線及び第２のデータ線にそれぞれ接続するか、又は、前記第１及び第２の出力を前記第２のデータ線及び前記第１のデータ線にそれぞれ接続するように、切替える出力スイッチ回路と、
   を備え、Ｎ水平期間毎（ただし、Ｎは２以上の整数）のドット反転駆動を行い、
   前記第１及び第２のバッファアンプは、請求項１乃至３のいずれか１項に記載の差動増幅器を備え、
   前記第１のバッファアンプを構成する差動増幅器における前記第１及び第２の極性はそれぞれＰ型及びＮ型であり、
   前記第２のバッファアンプを構成する差動増幅器における前記第１及び第２の極性はそれぞれＮ型とＰ型であり、前記第２のバッファアンプを構成する差動増幅器における前記第１及び第２電源端子は、前記第１のバッファアンプを構成する差動増幅器における前記第２及び第１電源端子にそれぞれ対応している、データドライバ。
6. 請求項４又は５記載のデータドライバを含む表示装置。

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