JP2009276174A - 測定方法、測定プログラムおよび測定装置 - Google Patents

Abstract

【課題】試験時間の短縮を図ること。
【解決手段】可変抵抗の予め定められた可変パターンに従って変化する可変抵抗の電圧と、基準となる第１の電圧との大小をそれぞれ比較する工程と、第１の電圧による比較結果を格納手段に格納する工程と、可変抵抗の電圧と、第１の電圧とは異なる第２の電圧との大小をそれぞれ比較する工程と、第２の電圧による比較結果を格納手段に格納する工程と、第１の電圧による比較結果と、第２の電圧による比較結果とに基づき、可変抵抗の抵抗値を特定する工程とを有する。
【選択図】図１１

Description

本発明は測定方法、測定プログラムおよび測定装置に関し、特に、電子回路に含まれる可変抵抗の抵抗値を測定する測定方法、測定プログラムおよび測定装置に関する。

近年、データ伝送量の増大に伴い、デバイスの高速化や高速信号伝送として１Ｇｂｐｓを超える帯域が普及しつつあり、高速信号の伝送品質を確保するために、ＬＳＩ（Large Scale Integration circuit）に対しても様々な設計手法が取られている（例えば、特許文献１参照）。

ＬＳＩでは、出力タイミング上のずれを小さくするため、ＬＳＩ内部の出力ドライバのインピーダンス値を調整することにより、出力信号のプルアップ抵抗とプルダウン抵抗値が等しくなるように電圧を補正する駆動能力切り替え機能を内蔵している。

この機能は、例えば、ＤＤＲ２ ＳＤＲＡＭ（Double Data Rate 2 Synchronous DRAM（Random Access Memory））では、ＯＣＤ（Off Chip Driver）機能として搭載されている。
特開平１０−２８５０１２号公報

製品出荷時等には、ＬＳＩが備える駆動能力切り替え機能が正常に動作しているかの試験を行う必要がある。
この試験装置として、一般的には、ＤＣユニットを用いた直流電流測定や直流電圧測定が知られている。

しかしながら、駆動能力切り替え機能に用いられる抵抗は多段に亘る。また、ＬＳＩのＳＯＣ（System On Chip）化の要求により、ＬＳＩには、Ａ／Ｄ変換器、Ｄ／Ａ変換器、増幅器等、多様なアナログ回路が多数搭載され、メモリコントローラ（Memory Controller）回路やアナログ回路にも駆動能力切り替え機能が多数搭載されている。

駆動能力切り替え機能を内蔵したＬＳＩの機能を保証するためには、同時に測定できるＤＣユニットの数にもよるが、端子数分、プルアップ／プルダウン抵抗の段数分のＤＣユニットを用いた直流電流測定や直流電圧測定を繰り返す必要がある。また、ＳＯＣ化された大規模ＬＳＩにおいては、端子数とプルアップ／プルダウンの段数の組み合わせが何百通りにもなる。

従って、ＤＣユニットを用いた直流電流測定や直流電圧測定では、試験時間の増大が問題となっている。
本発明はこのような点に鑑みてなされたものであり、試験時間の短縮を図ることができる測定方法、測定プログラムおよび測定装置を提供することを目的とする。

上記目的を達成するために、電子回路に含まれる可変抵抗の抵抗値を測定する測定方法が提供される。この測定方法は、以下の工程の実行により実現される。
（１）可変抵抗の予め定められた可変パターンに従って変化する可変抵抗の電圧と、基準となる第１の電圧との大小をそれぞれ比較する工程。

（２）第１の電圧による比較結果を格納手段に格納する工程。
（３）可変抵抗の電圧と、第１の電圧とは異なる第２の電圧との大小をそれぞれ比較する工程。

（４）第２の電圧による比較結果を格納手段に格納する工程。
（５）第１の電圧による比較結果と、第２の電圧による比較結果とに基づき、可変抵抗の抵抗値を特定する工程。

また、上記目的を達成するために、電子回路の信号出力端子のインピーダンスを調整する可変抵抗を試験する測定装置が提供される。この測定装置は、パターン信号出力部と、比較部と、判定部とを有する。

パターン信号出力部は、可変抵抗の抵抗値を変化させる複数のパターン信号を出力する。
比較部は、抵抗値の変化に応じて信号出力端子から出力される値の異なる出力電圧を、抵抗値の変化を区別し得る比較用電圧とそれぞれ比較する。これにより、例えば、ある部分を境に比較部から出力される論理が切り替わる。

判定部は、比較部が比較したそれぞれの結果が、比較用電圧の大きさに応じて予め用意された結果と一致しているか否かを判定する。例えば、論理の切り替わり部分が予め用意された結果の切り替わり部分と一致しているか否かを判定する。

判定部の判定結果により可変抵抗が正常に動作しているか否かを判断することができる。

開示の測定方法、測定プログラムおよび測定装置によれば、それぞれ電圧の大小の比較で可変抵抗の抵抗値を特定するようにしたので、試験時間の短縮を図ることができる。

以下、本発明の実施の形態を、図面を参照して詳細に説明する。
図１は、システムの構成を示す図である。
試験システム３０は、ＬＳＩ回路１０に試験装置（テスター）２０が着脱可能に電気的に接続されている。

ＬＳＩ回路１０は、試験対象となる回路であり、それぞれ等しい構成をなすドライブ回路（Ｉ／Ｏ回路）１１、１１、・・・を有している。
各ドライブ回路１１は、それぞれ、入出力ドライバＤ１と、インピーダンス整合用抵抗Ｒａとを有している。

入出力ドライバＤ１は、ＬＳＩ回路１０内部で生成された信号を、バスラインを介して出力する。また、外部からの信号を、バスラインを介して入力する。
インピーダンス整合用抵抗Ｒａは、対応する入出力ドライバＤ１の出力端子Ｂ１に接続された外部装置とのインピーダンスを調整する。

試験装置２０は、インピーダンス整合用抵抗Ｒａのインピーダンス調整機能が正しく動作するか否かを試験する。
具体的には、図１では、各出力端子Ｂ１は、それぞれ試験装置２０に接続されており、ドライブ回路１１、１１、・・・の出力値は、出力端子Ｂ１、Ｂ１、・・・を介して試験装置２０に入力される。

試験装置２０は、制御端子Ａに信号を入力し、各出力端子Ｂ１から出力される信号を検査することで、インピーダンス整合用抵抗Ｒａのインピーダンス調整機能が正しく動作するか否かを試験する。

以下、各ドライブ回路１１の機能はそれぞれ等しいため、以下、１つのドライブ回路１１について説明する。
図２は、ドライブ回路の回路構成を示す図である。

入出力ドライバＤ１は、ＰチャネルトランジスタＰ１およびＮチャネルトランジスタＮ１を有している。
ＰチャネルトランジスタＰ１のソース電極は、ＶＤＤ端子に接続され、ＮチャネルトランジスタＮ１のソース電極は、ＧＮＤ端子に接続されている。

インピーダンス整合用抵抗Ｒａは、プルダウン抵抗ＲＰ１およびプルアップ抵抗ＲＰ２を有している。
プルダウン抵抗ＲＰ１は、一端がＧＮＤ端子に接続され、他端がスイッチＳＷ１に接続された抵抗Ｒ１と、一端がＧＮＤ端子に接続され、他端がスイッチＳＷ２に接続された抵抗Ｒ２と、一端がＧＮＤ端子に接続され、他端がスイッチＳＷ３に接続された抵抗Ｒ３とが並列に接続されている。

抵抗Ｒ１には、１ｍＡの抵抗分電流が流れ、抵抗Ｒ２には、２ｍＡの抵抗分電流が流れ、抵抗Ｒ３には、４ｍＡの抵抗分電流が流れる。
プルアップ抵抗ＲＰ２は、一端がＶＤＤ端子に接続され、他端がスイッチＳＷ４に接続された抵抗Ｒ４と、一端がＶＤＤ端子に接続され、他端がスイッチＳＷ５に接続された抵抗Ｒ５と、一端がＶＤＤ端子に接続され、他端がスイッチＳＷ６に接続された抵抗Ｒ６とが並列に接続されている。

抵抗Ｒ４には、１ｍＡの抵抗分電流が流れ、抵抗Ｒ５には、２ｍＡの抵抗分電流が流れ、抵抗Ｒ６には、４ｍＡの抵抗分電流が流れる。
スイッチＳＷ１〜ＳＷ６は、一端がそれぞれ抵抗Ｒ１〜Ｒ６に接続され、他端が入出力ドライバＤ１の出力に接続されている。

スイッチＳＷ１〜ＳＷ６は、それぞれ、制御端子Ａ１〜Ａ６（図１の制御端子Ａに相当）から入力されるテストパターン信号によって切り替えられる。このテストパターン信号は、前述したように試験装置２０が出力する。

具体的には、制御端子Ａ１から入力されるテストパターン信号でスイッチＳＷ１の切り替えを行い、制御端子Ａ２から入力されるテストパターン信号でスイッチＳＷ２の切り替えを行い、制御端子Ａ３から入力されるテストパターン信号でスイッチＳＷ３の切り替えを行い、制御端子Ａ４から入力されるテストパターン信号でスイッチＳＷ４の切り替えを行い、制御端子Ａ５から入力されるテストパターン信号でスイッチＳＷ５の切り替えを行い、制御端子Ａ６から入力されるテストパターン信号でスイッチＳＷ６の切り替えを行うことができる。

スイッチを切り替えることにより、プルダウン抵抗ＲＰ１およびプルアップ抵抗ＲＰ２は、それぞれ分解能３ビット、すなわち８種類の抵抗値を作成することができる。
図３は、試験装置の回路構成を示す図である。

試験装置２０は、テスト回路２１と、測定部２２とを有している。
テスト回路２１は、ＬＳＩ回路１０のドライブ回路１１毎に設けられる。図３では１つのドライブ回路１１について説明しているため、１つのテスト回路２１を図示している。

このテスト回路２１は、ドライバＤ２と、終端抵抗Ｒｒｅｆと、２つのコンパレータＣＭＰ１、ＣＭＰ２とを有している。
ドライバＤ２は、抵抗Ｒ１を介して出力端子Ｂ１に接続されている。

終端抵抗Ｒｒｅｆには、基準電圧Ｖｒｅｆが印加されている。この終端抵抗Ｒｒｅｆは、例えば５０Ωの抵抗値を備えており、コンパレータＣＭＰ１、ＣＭＰ２にて電圧比較できるように出力端子Ｂ１から出力される信号を電圧換算する。

コンパレータＣＭＰ１、ＣＭＰ２は、それぞれ終端抵抗Ｒｒｅｆに対して並列接続されており、トランジスタのＯＮ抵抗と、プルダウン抵抗ＲＰ１およびプルアップ抵抗ＲＰ２と、終端抵抗Ｒｒｅｆとにより分圧された分圧電圧を、コンパレータＣＭＰ１、ＣＭＰ２の比較用電圧と比較する。

また、コンパレータＣＭＰ１は、Ｈｉ側の電圧を測定し、コンパレータＣＭＰ２は、Ｌｏ側の電圧を測定する。
測定部２２は、インピーダンス調整機能の試験に際し、ＬＳＩ回路１０に対して電圧ＶＤＤを出力し、コンパレータＣＭＰ１、ＣＭＰ２に対して駆動電圧および比較用電圧を出力する。

また、コンパレータＣＭＰ１、ＣＭＰ２の比較結果電圧を取り込んで、ＬＳＩ回路１０のインピーダンス調整機能が正常に動作するか否かを判定する。
図４は、測定部のハードウェア構成例を示す図である。

測定部２２は、ＣＰＵ（Central Processing Unit）２２ａによって装置全体が制御されている。ＣＰＵ２２ａには、ＲＡＭ２２ｂ、ＲＯＭ（Read Only Memory）２２ｃ、および電源２２ｄが接続されている。

ＲＡＭ２２ｂには、ＣＰＵ２２ａに実行させるプログラムの少なくとも一部が一時的に格納される。また、ＲＡＭ２２ｂには、ＣＰＵ２２ａによる処理に必要な各種データが格納される。ＲＯＭ２２ｃには、プログラムファイル等が格納される。

電源２２ｄは、各部に出力する電圧を生成する。
以上のような回路構成によって、本実施の形態の処理機能を実現することができる。このような回路構成のシステムにおいてインピーダンス調整機能の試験を行うために、測定部２２内には、以下のような機能が設けられる。

図５は、測定部の機能を示すブロック図である。
測定部２２は、比較用電圧出力部２２１と、テストパターン格納部２２２と、テストパターン信号出力部２２３と、比較結果電圧取得部２２４と、比較結果電圧格納部２２５と、期待値判定テーブル格納部２２６と、期待値判定部２２７と、結果出力部２２８とを有している。

比較用電圧出力部２２１は、コンパレータＣＭＰ１、ＣＭＰ２に駆動電圧および比較用電圧を出力する。比較用電圧の電圧レベルは、後述するコンパレートレベルに対応している。

テストパターン格納部２２２は、前述した複数のテストパターン信号を作成するためのテストパターンが格納されている。
テストパターン信号出力部２２３は、テストパターン格納部２２２に格納されているテストパターンに従って、制御端子Ａ１〜Ａ６、並びに入出力ドライバＤ１が備えるＰチャネルトランジスタＰ１およびＮチャネルトランジスタＮ１へのテストパターン信号（ＰチャネルトランジスタＰ１およびＮチャネルトランジスタＮ１においてはゲート信号に相当）を出力する。

このように、テストパターン信号出力部２２３は、制御端子Ａ１〜Ａ６に異なるパターンの電圧を出力することにより、プルダウン抵抗ＲＰ１およびプルアップ抵抗ＲＰ２の組み合わせを変化させることで、コンパレータＣＭＰ１、ＣＭＰ２の比較結果電圧を変化させる。

比較結果電圧取得部２２４は、コンパレータＣＭＰ１、ＣＭＰ２が出力する比較結果電圧を取得し、比較結果電圧格納部２２５に格納する。
比較結果電圧格納部２２５は、比較結果電圧取得部２２４が取得した比較結果電圧を格納する。

期待値判定テーブル格納部２２６は、期待値判定部２２７の判定用のデータを格納したテーブルを格納している。
期待値判定部２２７は、比較用電圧出力部２２１が出力した比較用電圧と、比較結果電圧格納部２２５に格納された比較結果電圧と、期待値判定テーブル格納部２２６に格納されているテーブルとに基づいて、テストパターン信号出力部２２３が出力したテストパターンに応じた比較結果が得られているか否かを判定する。

結果出力部２２８は、期待値判定部２２７の判定結果を出力する。
次に、テストパターン格納部２２２のデータ構成について説明する。テストパターン格納部２２２では、データがテーブル化されて格納されている。

図６は、テストパターンテーブルのデータ構造例を示す図である。
テストパターンテーブル２２２ａには、試験アドレス、制御端子、ＰチャネルトランジスタおよびＮチャネルトランジスタの欄が設けられており、横方向に並べられた情報同士が互いに関連づけられている。

試験アドレスの欄には、制御端子、ＰチャネルトランジスタおよびＮチャネルトランジスタに出力するテストパターン信号の種別を識別する名前（アドレス１〜アドレス６）が格納されている。

制御端子の欄には、制御端子Ａ１〜Ａ６に出力する電圧のパターン（０または１）が格納されている。
ＰチャネルトランジスタおよびＮチャネルトランジスタの欄には、それぞれ、ＰチャネルトランジスタおよびＮチャネルトランジスタのＯＮ／ＯＦＦパターン（０または１）が格納されている。

次に、比較結果電圧格納部２２５のデータ構成について説明する。比較結果電圧格納部２２５では、データがテーブル化されて格納されている。
図７は、比較結果電圧テーブルのデータ構造例を示す図である。

比較結果電圧テーブル２２５ａは、比較用電圧出力部２２１が出力する比較用電圧の電圧レベルの個数、すなわち、コンパレートレベルに対応して複数個設けられている。
各比較結果電圧テーブル２２５ａには、それぞれ試験アドレスおよび端子番号の欄が設けられており、横方向に並べられた情報同士が互いに関連づけられている。

試験アドレスの欄には、テストパターンテーブル２２２ａの試験アドレスの欄と同じアドレス名が格納されている。
端子番号の欄には、ドライブ回路１１の出力端子Ｂ１を識別する番号ｐ１〜ｐ７が設けられている。例えば、図１中、上側の出力端子Ｂ１が番号ｐ１に対応しており、下側の出力端子Ｂ１が番号ｐ２に対応している。

これら各欄には、テストパターン信号の出力に応じてコンパレータＣＭＰ１、ＣＭＰ２から出力された比較結果電圧の論理（「Ｈ」または「Ｌ」）がそれぞれ格納される。
次に、期待値判定テーブル格納部２２６のデータ構成について説明する。

図８は、期待値判定テーブルのデータ構造例を示す図である。
期待値判定テーブル２２６ａには、試験アドレスおよびコンパレートレベルの欄が設けられており、横方向に並べられた情報同士が互いに関連づけられている。

試験アドレスの欄には、テストパターンテーブル２２２ａの試験アドレスの欄に対応するアドレス名が格納されている。
コンパレートレベルの欄には、インピーダンス整合用抵抗Ｒａの分解能に応じた複数のコンパレートレベル（図８では１〜７）が設けられている。

各コンパレートレベルには、比較用電圧出力部２２１が、コンパレータＣＭＰ１、ＣＭＰ２に出力する比較用電圧の値に応じてコンパレータＣＭＰ１、ＣＭＰ２からの出力が期待される論理（期待値）がアドレス毎に格納されている。

図９および図１０は、コンパレートレベルの具体例を示す図である。
図９では、「コンパレートレベル２」に対応する比較用電圧と、試験アドレスの変化に応じてコンパレータＣＭＰ１、ＣＭＰ２の入力端子に印加される電圧との関係を図示している。

図９に示すように、「コンパレートレベル２」の場合、アドレス３のテストパターン信号を出力したときのみ、出力結果が「コンパレートレベル２」の電圧を下回ることになる（下回るような比較用電圧に設定されている）ため、コンパレータＣＭＰ２によって「Ｌ」が出力される。残りのアドレスのテストパターン信号を出力した場合は、出力結果が「コンパレートレベル２」の電圧を上回ることになるため、コンパレータＣＭＰ１によって「Ｈ」が出力される。

図１０では、「コンパレートレベル４」に対応する比較用電圧と、試験アドレスの変化に応じてコンパレータＣＭＰ１、ＣＭＰ２の入力端子に印加される電圧との関係を図示している。

図１０に示すように、「コンパレートレベル４」の場合、アドレス１、アドレス２、およびアドレス３のテストパターン信号を出力した場合、出力結果が「コンパレートレベル４」の電圧を下回ることになるため、コンパレータＣＭＰ２によって「Ｌ」が出力される。アドレス４、アドレス５、およびアドレス６のテストパターン信号を出力した場合、出力結果が「コンパレートレベル４」の電圧を上回ることになるため、コンパレータＣＭＰ１によって「Ｈ」が出力される。

これらの結果を期待値と比較することによって、インピーダンス整合用抵抗Ｒａが正しく動作しているか否かを判断することができる。
次に、測定部２２の処理を説明する。

図１１は、測定部の処理を示すフローチャートである。
まず、比較用電圧出力部２２１が、決定したコンパレートレベルに応じた比較用電圧をコンパレータＣＭＰ１、ＣＭＰ２に出力する（ステップＳ１）。

次に、テストパターン信号出力部２２３が、テストパターンテーブル２２２ａに格納されている試験アドレスのテストパターン信号を、アドレス番号の小さいものから順に、制御端子Ａ１〜Ａ６、ＰチャネルトランジスタＰ１およびＮチャネルトランジスタＮ１に対して出力する（ステップＳ２）。

比較結果電圧取得部２２４は、テストパターン信号が出力される度に、コンパレータＣＭＰ１、ＣＭＰ２から出力された比較結果電圧の論理を、比較結果電圧テーブル２２５ａに順次格納していく（ステップＳ３）。

全てのテストパターン信号の出力に対する比較結果電圧の論理の格納が終了すると、比較用電圧出力部２２１は、他のコンパレートレベルが存在するか否かを判断する（ステップＳ４）。

他のコンパレートレベルが存在する場合（ステップＳ４のＹｅｓ）、ステップＳ１に移行し、他のコンパレートレベルを決定し、ステップＳ１以降の処理を継続して行う。
他のコンパレートレベルが存在しない場合（ステップＳ４のＮｏ）、期待値判定部２２７が、比較結果電圧テーブル２２５ａに格納された値を、期待値判定テーブル２２６ａに格納されている期待値と比較し、一致するか否かを判定する（ステップＳ５）。

次に、判定結果を出力する（ステップＳ６）。
以上で、測定部２２の処理を説明の説明を終了する。
次に、測定部２２の処理の具体例を、図７に示す比較結果電圧テーブル２２５ａを用いて説明する。

まず、比較用電圧出力部２２１が、「コンパレートレベル４」に対応する比較用電圧をコンパレータＣＭＰ１、ＣＭＰ２に出力する。
そして、テストパターンテーブル２２２ａに格納されているテストパターン信号を、アドレス１からアドレス６まで順次出力する。

図１０に示したように、「コンパレートレベル４」の場合、アドレス１、アドレス２、およびアドレス３のテストパターン信号を出力した場合、コンパレータＣＭＰ２によって「Ｌ」が出力される。アドレス４、アドレス５、およびアドレス６のテストパターン信号を出力した場合、コンパレータＣＭＰ１によって「Ｈ」が出力される。比較結果電圧テーブル２２５ａの端子番号の欄には、試験アドレスに応じた論理が順次格納されていく。

測定が終了すると、期待値判定部２２７が、比較結果電圧テーブル２２５ａに格納された値を、図８に示す期待値判定テーブル２２６ａに格納されている「コンパレートレベル４」の期待値と比較し、一致するか否かを判定する。

図７に示す比較結果電圧テーブル２２５ａでは、端子番号ｐ４において期待値と論理が一致しない。従って、端子番号ｐ４のインピーダンス整合用抵抗Ｒａが正しく動作していない旨を出力する。また、それ以外の端子番号のインピーダンス整合用抵抗Ｒａは正しく動作している旨を出力する。

なお、判定結果の出力は、正しく動作していない端子番号のみを出力するようにしてもよいし、正しく動作していない端子番号と正しく動作している端子番号を区別し得る態様で出力するようにしてもよい。

以上述べたように、本実施の形態の試験システム３０によれば、測定部２２が、比較結果電圧と期待値との２値判定を繰り返すことによって、インピーダンス整合用抵抗Ｒａが正しく動作しているか否かを試験することができる。

これにより、直流電流測定や、直流電圧測定を行う場合に比べ大幅な（例えば７０％程度の）試験時間の短縮を図ることができる。
なお、試験装置２０によれば、ＬＳＩ回路１０の端子数およびインピーダンス整合用抵抗Ｒａが備える抵抗の組み合わせが増加する程、試験時間短縮の効果も増大する。

なお、本実施の形態では、期待値判定部２２７は、期待値判定テーブル２２６ａの内容に基づいて判定を行ったが、本発明はこれに限らず、例えば、各端子番号の比較結果電圧の論理同士を比較して判定を行うようにしてもよい。

以上、本発明の測定方法、測定プログラムおよび測定装置を、図示の実施の形態に基づいて説明したが、本発明はこれに限定されるものではなく、各部の構成は、同様の機能を有する任意の構成のものに置換することができる。また、本発明に、他の任意の構成物や工程が付加されていてもよい。

また、本発明は、前述した実施の形態のうちの、任意の２以上の構成（特徴）を組み合わせたものであってもよい。
なお、本発明の測定方法は、前述したＤＤＲ２ ＳＤＲＡＭの他に、例えばＰＣＩエキスプレス（Express）を備えるＬＳＩ等に適用することができる。

なお、上記の処理機能は、コンピュータによって実現することができる。その場合、測定部２２が有すべき機能の処理内容を記述したプログラムが提供される。そのプログラムをコンピュータで実行することにより、上記処理機能がコンピュータ上で実現される。処理内容を記述したプログラムは、コンピュータで読み取り可能な記録媒体に記録しておくことができる。コンピュータで読み取り可能な記録媒体としては、例えば、磁気記録装置、光ディスク、光磁気記録媒体、半導体メモリ等が挙げられる。磁気記録装置としては、例えば、ハードディスク装置（ＨＤＤ）、フレキシブルディスク（ＦＤ）、磁気テープ等が挙げられる。光ディスクとしては、例えば、ＤＶＤ（Digital Versatile Disc）、ＤＶＤ−ＲＡＭ（Random Access Memory）、ＣＤ−ＲＯＭ（Compact Disc Read Only Memory）、ＣＤ−Ｒ（Recordable）／ＲＷ（ReWritable）等が挙げられる。光磁気記録媒体としては、例えば、ＭＯ（Magneto-Optical disk）等が挙げられる。

プログラムを流通させる場合には、例えば、そのプログラムが記録されたＤＶＤ、ＣＤ−ＲＯＭ等の可搬型記録媒体が販売される。また、プログラムをサーバコンピュータの記憶装置に格納しておき、ネットワークを介して、サーバコンピュータから他のコンピュータにそのプログラムを転送することもできる。

測定プログラムを実行するコンピュータは、例えば、可搬型記録媒体に記録されたプログラムもしくはサーバコンピュータから転送されたプログラムを、自己の記憶装置に格納する。そして、コンピュータは、自己の記憶装置からプログラムを読み取り、プログラムに従った処理を実行する。なお、コンピュータは、可搬型記録媒体から直接プログラムを読み取り、そのプログラムに従った処理を実行することもできる。また、コンピュータは、サーバコンピュータからプログラムが転送される毎に、逐次、受け取ったプログラムに従った処理を実行することもできる。

システムの構成を示す図である。 ドライブ回路の回路構成を示す図である。 試験装置の回路構成を示す図である。 測定部のハードウェア構成例を示す図である。 測定部の機能を示すブロック図である。 テストパターンテーブルのデータ構造例を示す図である。 比較結果電圧テーブルのデータ構造例を示す図である。 期待値判定テーブルのデータ構造例を示す図である。 コンパレートレベルの具体例を示す図である。 コンパレートレベルの具体例を示す図である。 測定部の処理を示すフローチャートである。

符号の説明

１０ ＬＳＩ回路
１１ ドライブ回路
２０ 試験装置
２１ テスト回路
２２ 測定部
２２ａ ＣＰＵ
２２ｂ ＲＡＭ
２２ｃ ＲＯＭ
２２ｄ 電源
３０ 試験システム
２２１ 比較用電圧出力部
２２２ テストパターン格納部
２２２ａ テストパターンテーブル
２２３ テストパターン信号出力部
２２４ 比較結果電圧取得部
２２５ 比較結果電圧格納部
２２５ａ 比較結果電圧テーブル
２２６ 期待値判定テーブル格納部
２２６ａ 期待値判定テーブル
２２７ 期待値判定部
２２８ 結果出力部
ＣＭＰ１、ＣＭＰ２ コンパレータ
Ａ、Ａ１〜Ａ６ 制御端子
Ｂ１ 出力端子
Ｄ１ 入出力ドライバ
Ｒａ インピーダンス整合用抵抗
Ｒｒｅｆ 終端抵抗

Claims (8)

1. 電子回路に含まれる可変抵抗の抵抗値を測定する測定方法において、
   前記可変抵抗の予め定められた可変パターンに従って変化する前記可変抵抗の電圧と、基準となる第１の電圧との大小をそれぞれ比較する工程と、
   前記第１の電圧による比較結果を格納手段に格納する工程と、
   前記可変抵抗の電圧と、前記第１の電圧とは異なる第２の電圧との大小をそれぞれ比較する工程と、
   前記第２の電圧による比較結果を前記格納手段に格納する工程と、
   前記第１の電圧による比較結果と、前記第２の電圧による比較結果とに基づき、前記可変抵抗の抵抗値を特定する工程と、
   を有することを特徴とする測定方法。
2. 前記抵抗値を特定する工程は、前記第１の電圧による比較結果および前記第２の電圧による比較結果を、それぞれ予め用意された判定用の値と比較する工程を有することを特徴とする請求項１記載の測定方法。
3. 前記可変抵抗は、前記電子回路のインピーダンス整合用の抵抗素子であることを特徴とする請求項１記載の測定方法。
4. 電子回路に含まれる可変抵抗の抵抗値を測定する測定プログラムにおいて、
   コンピュータに、
   前記可変抵抗の予め定められた可変パターンに従って変化する前記可変抵抗の電圧と、基準となる第１の電圧との大小をそれぞれ比較する工程、
   前記第１の電圧による比較結果を格納手段に格納する工程、
   前記可変抵抗の電圧と、前記第１の電圧とは異なる第２の電圧との大小をそれぞれ比較する工程、
   前記第２の電圧による比較結果を前記格納手段に格納する工程、
   前記第１の電圧による比較結果と、前記第２の電圧による比較結果とに基づき、前記可変抵抗の抵抗値を特定する工程、
   を実行させることを特徴とする測定プログラム。
5. 電子回路の信号出力端子のインピーダンスを調整する可変抵抗を試験する測定装置において、
   前記可変抵抗の抵抗値を変化させる複数のパターン信号を出力するパターン信号出力部と、
   前記抵抗値の変化に応じて前記信号出力端子から出力される値の異なる出力電圧を、前記抵抗値の変化を区別し得る比較用電圧とそれぞれ比較する比較部と、
   前記比較部が比較したそれぞれの結果が、前記比較用電圧の大きさに応じて予め用意された結果と一致しているか否かを判定する判定部と、
   を有することを特徴とする測定装置。
6. 前記比較用電圧は複数用意されており、
   前記比較部は、前記抵抗値の変化に応じて前記信号出力端子から出力される値の異なる出力電圧を、複数の前記比較用電圧とそれぞれ比較することを特徴とする請求項５記載の測定装置。
7. 前記可変抵抗は、抵抗値の異なる複数の抵抗素子を有しており、
   前記パターン信号は、前記複数の抵抗素子のうちいずれか１つの抵抗を用いる信号であり、
   前記各比較用電圧は、それぞれ前記可変抵抗の分解能に応じた電圧であることを特徴とする請求項６記載の測定装置。
8. 前記比較用電圧を前記比較部に出力する比較用電圧出力部をさらに有することを特徴とする請求項５記載の測定装置。

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