JP2009272000A - 不揮発性半導体記憶装置およびそのテスト方法 - Google Patents

Abstract

【課題】微細化に対して有利な不揮発性半導体記憶装置およびそのテスト方法を提供する。
【解決手段】不揮発性半導体記憶装置は、ワード線とビット線との交差位置にマトリクス状に配置された複数のメモリセルを有するメモリセルアレイ１１と、ワード線を選択するための下位アドレスが入力されるロウサブデコーダ１１−１を有するロウデコーダ１１とを具備し、１つのワード線を選択するロウサブデコーダ１１−１の一単位（1unit）は、第１導電型の第１トランジスタＰ１と、第２導電型の第２トランジスタＮ１とによりそれぞれ構成され、第１、第２トランジスタＰ１、Ｎ１のゲート電極Ｇp1、Ｇn1は、ビット線が配置される方向（ＢＬ方向）に沿って配置される。
【選択図】図４

Description

この発明は、不揮発性半導体記憶装置およびそのテスト方法に関し、例えば、ＮＯＲ型フラッシュメモリ等に適用されるものである。

不揮発性半導体記憶装置の一例として、ＮＯＲ型フラッシュメモリがある。このＮＯＲ型フラッシュメモリは、ワード線を選択するため下位アドレス（ロウアドレス）が入力されるロウサブデコーダを備えるものが多い（例えば、特許文献１参照）。このロウサブデコーダとしては、１つのワード線を選択する一単位（1unit）として、例えば、１個のＰ型トランジスタと２個のＮ型トランジスタにより構成されるものがある（以下、３Ｔｒ型ロウサブデコーダと称する）。従来の世代では、この３Ｔｒ型ロウサブデコーダのレイアウト配置であっても、セルピッチのレイアウト構成を満足することが可能であった。

しかし、従来の３Ｔｒ型ロウサブデコーダ構成において、微細化がさらに進行すると、セルピッチが縮小するため、微細化したセルピッチを満足するようにロウサブデコーダをレイアウトすることができず、微細化に対して不利となる可能性があった。
特開２００１−４３６９３号公報

この発明は、微細化に対して有利な不揮発性半導体記憶装置およびそのテスト方法を提供する。

この発明の一態様によれば、ワード線とビット線との交差位置にマトリクス状に配置された複数のメモリセルを有するメモリセルアレイと、前記ワード線を選択するための下位アドレスが入力されるロウサブデコーダを有するロウデコーダとを具備し、１つの前記ワード線を選択する前記ロウサブデコーダの一単位は、第１導電型の第１トランジスタと、第２導電型の第２トランジスタとによりそれぞれ構成され、前記第１、第２トランジスタのゲート電極は、前記ビット線が配置される方向に沿って配置されることを特徴とする不揮発性半導体記憶装置を提供できる。

この発明の一態様によれば、ワード線とビット線との交差位置にマトリクス状に配置された複数のメモリセルを有するメモリセルアレイと、前記ワード線を選択するためのロウアドレスが入力されるロウサブデコーダを有するロウデコーダとを備え、１つの前記ワード線を選択する前記ロウサブデコーダの一単位は、第１導電型の第１トランジスタと、第２導電型の第２トランジスタとによりそれぞれ構成され、前記第１、第２トランジスタのゲート電極は、前記ビット線が配置される方向に沿って配置される不揮発性半導体記憶装置のテスト方法であって、前記ロウサブデコーダに、奇数側の前記ワード線に対応するロウアドレスをセットする工程と、前記奇数側のワード線にストレス電圧を印加する工程と、前記ロウサブデコーダに、偶数側の前記ワード線に対応するロウアドレスをセットする工程と、前記偶数側のワード線にストレス電圧を印加する工程とを具備することを特徴とする不揮発性半導体記憶装置のテスト方法を提供できる。

この発明によれば、微細化に対して有利な不揮発性半導体記憶装置およびそのテスト方法が得られる。

以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。

［第１実施形態］
＜１．構成例＞
１−１．全体構成例（ＮＯＲ型フラッシュメモリ）
まず、図１を用いて、この発明の第１実施形態に係る不揮発性半導体記憶装置の全体構成例を説明する。本例では、不揮発性半導体記憶装置として、ＮＯＲ型フラッシュメモリを一例に挙げて説明する。

図示するように、システムＬＳＩ１は、ＣＰＵ２及び不揮発性半導体記憶装置（ＥＥＰＲＯＭ）３を備えている。ＣＰＵ２とＥＥＰＲＯＭ３とは、図示せぬデータバスによって互いにデータを授受可能に接続されている。

ＥＥＰＲＯＭ３は、本例では、例えばＮＯＲ型フラッシュメモリであり、ＣＰＵ２が動作するために必要なプログラムやデータ等を保持する。ＣＰＵ２は、ＥＥＰＲＯＭ３に保持されたデータ等を用いて各種の演算処理を行う。ＣＰＵ２及びＥＥＰＲＯＭ３には、外部からクロックＣＬＫが入力される。そしてＣＰＵ２はクロックＣＬＫに同期して動作し、ＥＥＰＲＯＭ３はクロックＣＬＫに同期してデータを出力する。

次に、ＥＥＰＲＯＭ３の構成の詳細について説明する。図１に示すようにＥＥＰＲＯＭ３は、メモリセルアレイ１０、ロウデコーダ１１、カラムデコーダ１２、カラムセレクタ１３、ソース線ドライバ１４、書き込みデータバッファ１５、センスアンプ１６、データ入出力回路１７、入力バッファ１８、アドレスバッファ１９、アドレスレジスタ２０、電圧発生回路２１、電源回路（バンドギャップリファレンス回路）２２、及び制御回路２３を備えている。

メモリセルアレイ１０は、複数のブロックにより構成される。複数のブロックのそれぞれは、マトリクス状に配置された複数のＮＯＲ型フラッシュメモリセルを備えている。各メモリセルは、ビット線、ワード線、及びソース線に接続されている。

ロウデコーダ１１は、ロウサブデコーダ１１−１およびロウメインデコーダ１１−２を備え、メモリセルアレイ１０のロウ方向を選択する。すなわち、ワード線を選択する。

ロウサブデコーダ（RowsubDecoder）１１−１には、ワード線を選択するための下位アドレス（ロウアドレス）が入力される。

ロウメインデコーダ（RowmainDecoder）１１−２には、ブロックを選択するための上位アドレスが入力される。

カラムデコーダ１２は、メモリセルアレイ１０のカラム方向を選択する。カラムセレクタ１３は、カラムデコーダ１２の選択動作に基づいてビット線を選択し、ビット線を書き込みデータバッファ１５またはセンスアンプ１６に接続する。ソース線ドライバ１４はソース線に電圧を与える。センスアンプ１６は、ロウデコーダ１１及びカラムデコーダ１２によって選択されたメモリセルから読み出されたデータをセンスして増幅する。書き込みデータバッファ１５は、メモリセルに対して書き込むべきデータを保持し、所定のメモリセル単位で、一括してデータをメモリセルに書き込む。

入力バッファ１８は、ＣＰＵ２から与えられる制御信号を受信し、制御回路２３へ出力する。制御信号は、例えばチップイネーブル信号、ライトイネーブル信号、アウトプットイネーブル信号などである。チップイネーブル信号は、ＥＥＰＲＯＭ３を動作可能とする信号である。ライトイネーブル信号は、ＥＥＰＲＯＭ３に対してデータを書き込み可能とする信号である。またアウトプットイネーブル信号は、ＥＥＰＲＯＭ３に対してデータを出力可能とする信号である。アドレスバッファ１９は、ＣＰＵ２から与えられるアドレスを受信し、アドレスレジスタ２０へ出力する。

データ入出力回路１７は、ＣＰＵ２から与えられる書き込みデータを受け取り、書き込みデータバッファ１５に転送する。また、センスアンプ１６で増幅されたデータを、クロックに同期して連続的にＣＰＵ２へ出力する。

アドレスレジスタ２０は、アドレスバッファ１９から与えられるアドレスに従って、カラムデコーダ１２に対してカラムアドレスＣＡを出力し、ロウデコーダ１１に対してロウアドレスＲＡを出力する。カラムデコーダ１２及びロウデコーダ１１はそれぞれ、カラムアドレスＣＡ及びロウアドレスＲＡに基づいて、ビット線及びワード線の選択動作を行う。

電圧発生回路２１は、外部電圧に従って電圧を発生する。電圧発生回路２１によって発生された電圧は、例えばロウデコーダ１１、メモリセルアレイ１０、書き込みデータバッファ１５、センスアンプ１６等に与えられる。

電源回路２２は、バンドギャップリファレンス（band gap reference）回路である。以下、電源回路２２をバンドギャップリファレンス回路２２と呼ぶ。バンドギャップリファレンス回路２２は電圧Ｖ_ＢＧＲを発生し、データ入出力回路１７に供給する。データ入出力回路１７は、電圧発生回路２１で発生された電圧では無く、バンドギャップリファレンス回路２２で発生された電圧Ｖ_ＢＧＲを電源電圧として用いて動作する。
制御回路２３は、上記回路の動作を制御する。

１−２．メモリセルアレイの構成例
次に、図２を用いてメモリセルアレイ１０の構成例について説明する。図２はメモリセルアレイの構成を示す回路図である。図示するように、メモリセルアレイ１０は、（（ｍ＋１）×（ｎ＋１））個（ｍ、ｎは自然数）のメモリセルＭＣを備えている。メモリセルＭＣは、電荷蓄積層（例えばフローティングゲート）と制御ゲートとを含む積層ゲートを備えたＭＯＳトランジスタである。そして、同一行にあるメモリセルＭＣの制御ゲートは、同一のワード線ＷＬ０〜ＷＬｍのいずれかに共通接続される。また同一列にあるメモリセルＭＣのドレインは、同一のビット線ＢＬ０〜ＢＬｎのいずれかに共通接続される。更にメモリセルＭＣのソースは、同一のソース線ＳＬに共通接続される。

１−３．メモリセルの断面構成例
次に、メモリセルＭＣの断面構成例について図３を用いて説明する。図３はメモリセルアレイ１０の一部領域の断面図である。図示するように、ｐ型半導体基板３０の表面領域内にｎ型ウェル領域３１が形成され、ｎ型ウェル領域３１の表面領域内にはｐ型ウェル領域３２が形成されている。

ｐ型ウェル領域３２上にはゲート絶縁膜３３が形成され、ゲート絶縁膜３３上に、メモリセルＭＣのゲート電極が形成されている。メモリセルＭＣのゲート電極は、ゲート絶縁膜３３上に形成された多結晶シリコン層３４、多結晶シリコン層３４上にゲート間絶縁膜３５を介在して形成された多結晶シリコン層３６を有している。

ゲート間絶縁膜３５は、例えばシリコン酸化膜、またはシリコン酸化膜とシリコン窒化膜との積層構造であるＯＮ膜、ＮＯ膜、またはＯＮＯ膜で形成される。多結晶シリコン層３４はフローティングゲート（ＦＧ）として機能し、メモリセルＭＣ毎に分離されている。他方、多結晶シリコン層３６はビット線に直交する方向で隣接するもの同士で共通接続されており、コントロールゲート（ワード線ＷＬ）として機能する。

隣接するゲート電極間に位置するｐ型ウェル領域３２表面内には、ｎ^＋型不純物拡散層３７が形成されている。不純物拡散層３７は隣接するトランジスタ同士で共用されており、ソース領域またはドレイン領域として機能する。そして、メモリセルＭＣのソース領域はソース線ＳＬに接続され、ドレインはビット線ＢＬに接続される。

更にｐ型ウェル領域３２の表面領域内にはｐ^＋型不純物拡散層３８が形成され、ｎ型ウェル領域３１の表面領域内にはｎ^＋型不純物拡散層３９が形成されている。ｐ型ウェル領域３２に対しては、不純物拡散層３８を介してソース線ＳＬと同じ電位が与えられ、ｎ型ウェル領域３１に対しては、不純物拡散層３９を介してウェル電圧ＶＮＷが与えられる。

１−４．ロウサブデコーダの構成例
次に、本例に係るロウサブデコーダの構成例について図４乃至図６を用いて説明する。本例では、例えば、１ブロックのワード線本数が５１２本である２Ｔｒ型ロウサブデコーダを一例に挙げて説明する（WL：8本×RowsubDecoder：64BLK）。

１−４−１．レイアウト構成例
まず、図４を用いて、本例に係るロウサブデコーダの平面レイアウト例について説明する。図示するように、本例に係るロウサブデコーダは、１つのワード線ＷＬを選択する一単位（１ユニット：1unit）が、Ｐ型（第１導電型）の第１トランジスタＰ１と、Ｎ型（第２導電型）の第２トランジスタＮ１とによりそれぞれ構成される２Ｔｒ型ロウサブデコーダである。例えば、図４に示すように、Ｐ型の第１トランジスタＰ１＜０＞と、Ｎ型の第２トランジスタＮ１＜０＞とが、１つのワード線ＷＬ＜０＞を選択する一単位を構成する。

図示するように、第１、第２トランジスタＰ１、Ｎ１のゲート電極Ｇp1、Ｇn1は、ビット線方向（ＢＬ方向）に沿ってそれぞれレイアウトされている。第１、第２トランジスタＰ１、Ｎ１のソース／ドレイン拡散層Ｓ／Ｄは、ワード線方向（ＷＬ方向）に沿って、シリコン（Ｓｉ）等の半導体基板（図示せず）中に上記ゲート電極Ｇp1、Ｇn1を挟むように隔離してそれぞれレイアウトされている。

ここで、図１２で後述する比較例では、一単位は３つのトランジスタにより構成され、かつゲート電極はワード線方向に沿って配置（紙面において縦置き）されているため、微細化に対して不利である。これは、例えば、６５ｎｍ世代以降になりセルピッチが縮小すると、ロウサブデコーダのレイアウトピッチもそれに応じて縮小する必要があるところ、ゲート長方向Ｌ１はプロセス要因にて決定されている一方、ゲート幅方向Ｗ１はシュリンクすることができるからである。

これに対して、本例では、ロウサブデコーダ１１−１の１つのワード線を選択する一単位は、２Ｔｒ型であり、１つのトランジスタ（Ｎｃｈ）を削除できるため、占有面積を低減できる。加えて、第１、第２トランジスタＰ１、Ｎ１のゲート電極Ｇp1、Ｇn1は、ビット線方向（ＢＬ方向）に沿ってそれぞれレイアウトされているため、ビット線方向（ゲート幅Ｗ１）をシュリンクでき、微細化に対して有利である。

第１トランジスタＰ１は、半導体基板中に、例えば、ホウ素（Ｂ）等のＰ型の不純物を拡散することにより形成されたＰｃｈエリア４１に配置される。第２トランジスタＮ１は、半導体基板中に、例えば、リン（Ｐ）等のＮ型の不純物を拡散することにより形成されたＮｃｈエリア４２に配置される。

第１トランジスタＰ１のゲート電極Ｇp1はロウメインデコーダ１１−２の出力ＭｉＢに接続され、電流経路の一端の拡散層はブロック選択信号ＢＬＫＦに接続され、電流経路の他端の拡散層は第２トランジスタＮ１の電流経路の他端（共通ノード）に接続されワード線に接続される。例えば、第１トランジスタＰ１＜０＞のゲート電極Ｇp1はロウメインデコーダの出力ＭｉＢ＜３＞に接続され、電流経路の一端のドレイン拡散層Ｄ＜０＞はブロック選択信号ＢＬＫＦ＜０＞に接続され、電流経路の他端のソース拡散層Ｓ＜０＞は第２トランジスタＮ１の電流経路の他端に接続され（共通ノード）ワード線ＷＬ＜０＞に接続される。

第２トランジスタＮ１のゲート電極Ｇn1はロウメインデコーダ１１−２の出力ＭｉＢに接続され、電流経路の一端の拡散層は接地され（図示せず）、電流経路の他端の拡散層は第１トランジスタＰ１の電流経路の他端（共通ノード）に接続されワード線に接続される。例えば、第２トランジスタＮ１＜０＞のゲート電極Ｇn1はロウメインデコーダの出力ＭｉＢ＜３＞に接続され、電流経路の一端のソース拡散層Ｓ＜０＞は接地され（図示せず）、電流経路の他端のドレイン拡散層Ｄ＜０＞は第１トランジスタＰ１の電流経路の他端（共通ノード）に接続されワード線ＷＬ＜０＞に接続される。

上記のように、第１、第２トランジスタＰ１、Ｎ１の電流経路の共通ノード拡散層は、１つのワード線ＷＬ＜０＞〜ＷＬ＜３１＞のいずれかに電気的に接続される。

さらに、第１、第２トランジスタＰ１、Ｎ１のゲート電極Ｇp1、Ｇn1、およびソース／ドレイン拡散層Ｓ／Ｄのレイアウト関係は、ビット線方向に沿って繰り返しのパターンとなるように共通に配置（図４中の下段：ｐ−ｐ−ｐ−ｐ−、…、−ｐ）されている。

１−４−２．レイアウト構成例（Ｓ／Ｄ配線、ストレス印加順番）
次に、図５を用いて、本例に係るロウサブデコーダの平面レイアウト例についてさらに説明する。ここでは、第１、第２トランジスタＰ１、Ｎ１のソース／ドレインコンタクト配線４３、４４を図示し、更に後述するストレステストの際において、ワード線ＷＬに印加するストレス印加順番を上段に図示するものである。

図示するように、第１、第２トランジスタＰ１、Ｎ１のソース／ドレインコンタクト配線４３は、ワード線方向に配置されている。また、第２トランジスタのソースコンタクト配線４４は、ビット線方向に引き出されている。このソースコンタクト配線４３には、接地電位（０Ｖ、若しくはＶｓｓ）または負電位が与えられる。

このように、第１、第２トランジスタＰ１、Ｎ１のソース／ドレインコンタクト配線４３、および第２トランジスタのソースコンタクト配線４４のレイアウト関係も、ビット線方向に沿って共通に繰り返しのパターンとなるように共通に配置（図中の下段：ｐ−ｐ−ｐ−ｐ−、…、−ｐ）されている。

ここで、図１２で後述する比較例では、一単位のレイアウトが、ビット線方向において鏡像関係となるように配置（図１２中の下段：ｐ−ｑ−ｐ−ｑ、…、）されている。このようなレイアウトを本例に係る２Ｔｒ型ロウサブデコーダに適用した場合、例えば、ワード線ＷＬ８、ＷＬ１６のように、フローティング状態（Ｆ）のワード線が隣接する箇所が生じるため、ワード線電位の浮きが大きくなり、オフリーク電流が増大する点不利である。

一方、本例に係る２Ｔｒ型ロウサブデコーダのレイアウト関係は、ビット線方向に沿って繰り返しのパターンとなるように共通に配置（図４中の下段：ｐ−ｐ−ｐ−ｐ−、…、−ｐ）されているため、フローティング状態のワード線を接地電位Ｖｓｓで挟むことで電位遮蔽（シールドする）することが可能である。これにより、フローティング状態のワード線の電位浮きを低減し、オフリーク電流の増大を抑制することが可能となる。

より具体的には、図５に示した結線関係からも明らかなように、２Ｔｒ型ロウサブデコーダでは、図１２で示すようなロウメインデコーダからの出力Ｍｉ（ＭｉＢの反転信号）に接続されるＮ型トランジスタを設けていないため、Ｐ型トランジスタ（第１トランジスタＰ１）からの充電パスしか存在しない。

よって、選択されたワード線と共通の出力ＭｉＢに接続される他のロウサブデコーダ（例えば、ＷＬ＜０＞を選択した場合、ＷＬ＜１＞〜ＷＬ＜７＞に接続されるロウサブデコーダ）は、ＭｉＢ＝“Ｌ”、かつ、ＢＬＫＦ＝“Ｌ”のため第１トランジスタＰ１がカットオフする。すなわち、１本のワード線の選択に伴い、一部のワード線がフローティング状態となる。

そこで、本例では、２Ｔｒ型ロウサブデコーダのレイアウト関係を、ビット線方向に沿って繰り返しのパターンとなるように共通に配置（図４中の下段：ｐ−ｐ−ｐ−ｐ−、…、−ｐ）することで、フローティング状態になるワード線同士が隣接することを防止している。

また、２Ｔｒ型ロウサブデコーダのレイアウト関係を、ビット線方向に沿って繰り返しのパターンとなるように共通に配置することで、例えば、奇数（Odd）側のワード線、偶数（Even）側のワード線に交互に高電圧を印加するストレス試験を行う際は、２回のストレス印加（図５中に示した、“１”、“２”に対応）のみで十分である。

１−４−３．ロウサブデコーダの等価回路の構成例
次に、図６を用いて、本例に係るロウサブデコーダ１１−１の等価回路の構成例について説明する。図示するように、本例に係るロウサブデコーダ１１−１は、１つのワード線ＷＬを選択する一単位（１ユニット：1unit）が、Ｐ型の第１トランジスタＰ１と、Ｎ型の第２トランジスタＮ１とによりそれぞれ構成される２Ｔｒ型ロウサブデコーダである。

第１トランジスタＰ１のゲート電極はロウメインデコーダ１１−２の出力ＭｉＢに接続され、電流経路の一端であるドレインはブロック選択信号ＢＬＫＦに接続され、電流経路の他端であるソースは第２トランジスタＮ１の電流経路の他端（共通ノード）に接続されワード線に接続される。

第２トランジスタＮ１のゲート電極はロウメインデコーダ１１−２の出力ＭｉＢに接続され、電流経路の一端であるソースは図示しない上記配線４４を介して接地され、電流経路の他端であるドレインは第１トランジスタＰ１の電流経路の他端（共通ノード）に接続されワード線に接続される。

例えば、図６において、ワード線ＷＬ＜０＞を選択する場合、ＭｉＢ＝“Ｈ”、かつ、ＢＬＫＦ＜０＞＝“Ｈ”であるから、ワード線ＷＬ＜０＞は第１トランジスタＰ１を介して充電される。一方、非選択のワード線ＷＬ＜１＞〜ＷＬ＜７＞については、ＢＬＫＦ＜１＞〜＜７＞＝“Ｌ”であるから、第１トランジスタＰ１はカットオフし、これらのワード線はフローティング状態とされる。

１−５．ロウメインデコーダの等価回路の構成例
次に、図７を用いて、本例に係るロウメインデコーダ１１−２の等価回路の構成例について説明する。図示するように、ロウメインデコーダ１１−２の一単位（1unit）は、３つのＰ型トランジスタＰ４５〜Ｐ４７、および３つのＮ型トランジスタＮ４７〜Ｎ４９により構成される。

Ｐ型トランジスタＰ４５のゲートは信号ＢＰＨに接続され、電流経路の一端はＮ型トランジスタＮ４７の電流経路の一端に接続され、電流経路の他端は出力端子ＭｉＢに接続される。

Ｐ型トランジスタＰ４６のゲートは信号ＭｉＧＢＨ（ロウアドレスの上位アドレスでデコードされた信号）に接続され、電流経路の一端は電源電圧ＶＤＤＲ（読み出し（Read）時の電源電圧）に接続され、電流経路の他端は出力端子ＭｉＢに接続される。

Ｐ型トランジスタＰ４７のゲートは信号ＭｉＧＡＨ（ロウアドレスの下位アドレスでデコードされた信号）に接続され、電流経路の他端は出力端子ＭｉＢに接続される。

Ｎ型トランジスタＮ４７のゲートは信号ＭｉＧＡＨ（ロウアドレスの下位アドレスでデコードされた信号）に接続され、電流経路の一端は出力端子ＭｉＢに接続され、電流経路の他端はＮ型トランジスタＮ４８の電流経路の一端に接続される。

Ｎ型トランジスタＮ４８のゲートは信号ＭｉＧＢＨ（ロウアドレスの上位アドレスでデコードされた信号）に接続され、電流経路の他端はＮ型トランジスタＮ４９の電流経路の一端に接続される。

Ｎ型トランジスタＮ４９のゲートは、信号ＢＰＨ（ブロック選択信号）に接続され、電流経路の他端は接地される。

上記のように、本例では、ロウサブデコーダ１１−１が、２Ｔｒ型となるように構成されている。そのため、比較例に係る３Ｔｒ型ロウサブデコーダのように、Ｍｉ端子に供給するＮ型トランジスタが必要ない。

そのため、図７に示すように、本例に係るロウメインデコーダ１１−２において、Ｍｉ端子に信号を供給する際に必要となるインバータＩＮ１を削除することができる。その結果、ロウメインデコーダ１１−２のレイアウト面積を縮小することができる。

＜２．ストレス印加テスト＞
次に、図８を用いて、本例に係る不揮発性半導体記憶装置のテスト方法について説明する。ここで、メモリセルに高電圧を印可する加速試験には、例えば、ゲートストレス試験、ドレインストレス試験、ウエルストレス試験等がある。

ここでは、ウェハのダイソートテスト時において、奇数（Odd）側のワード線、偶数（Even）側のワード線に対して交互にストレス電圧を印加するゲートストレス試験を一例に挙げて説明する。この説明においては、図８のフローに則し、図５に示すワード線のストレス印加順番を参照して説明する。

ステップＳ１
まず、ステップＳ１において、図５の上段に示す“１”番号のワード線（奇数側のワード線）に、対応するロウアドレス（Row address）をセットする。

ステップＳ２
続いて、ステップＳ２において、上記“１”番号に対応しロウアドレスがセットされたワード線（奇数側のワード線）に、後述する選択電圧（例えば、５Ｖ程度）よりも高い所定のテスト用のストレスとなる電圧（例えば、１０Ｖ程度）を印加する。例えば、図５の上段において、“１”番号に対応するワード線ＷＬ＜０＞に、１０Ｖ程度のストレス電圧を印加する。

ステップＳ３
続いて、ステップＳ３において、図５の上段に示す“２”番号のワード線（偶数側のワード線）に、対応するロウアドレス（Row address）をセットする。

ステップＳ４
最後に、ステップＳ４において、上記“２”番号に対応しロウアドレスがセットされたワード線（偶数側のワード線）に、所定のテスト用のストレスとなる電圧（例えば、１０Ｖ程度）を同様に印加する。例えば、この際、図５の上段において、“２”番号に対応するワード線ＷＬ＜１３＞に、１０Ｖ程度のストレス電圧を印加する。

ここで、後述する比較例では、一単位のレイアウトが、ビット線方向において鏡像関係となるように配置（図１２中の下段：ｐ−ｑ−ｐ−ｑ、…、）されている。そのため、ストレステスト（図１６中、Ｓ１１〜Ｓ１８）において、合計４回のストレスをかけなければならず、テスト時間およびテストコストが増大する点で不利である。

これに対して、本例では、一単位のレイアウトが、ビット線方向に沿って共通に繰り返しのパターンとなるように配置（図４中の下段：ｐ−ｐ−ｐ−ｐ−、…、−ｐ）されている。そのため、ストレステスト（図６中、Ｓ１〜Ｓ４）において、合計２回のストレス印加で済み、テスト時間およびテストコストを低減できる点で有利である。

＜３．通常動作＞
次に、本例に係る不揮発性半導体記憶装置の通常動作（書き込み、読み出し、消去、ベリファイ動作）について説明する。ここでは、図４中の上段において、１本のワード線ＷＬ＜０＞を選択する場合を一例に挙げて説明する。この場合では、選択ワード線であるワード線ＷＬ＜０＞に、選択電圧として、上記ストレス電圧（例えば、１０Ｖ程度）よりも低い電圧（例えば、５Ｖ程度の読み出し電圧）が与えられる。

即ち、図４の上段において、選択ワード線ＷＬ＜０＞には、選択電圧である５Ｖ程度が与えられる。これに伴い、選択ワード線ＷＬ＜０＞と共通のＭｉＢ＜３＞により制御されるワード線ＷＬ＜１＞、ＷＬ＜２＞、ＷＬ＜３＞、ＷＬ＜４＞、ＷＬ＜５＞、ＷＬ＜６＞、ＷＬ＜７＞は、フローティング状態（Ｆ）となる。

一方、選択ワード線ＷＬ＜０＞とは異なるＭｉＢ＜０＞、ＭｉＢ＜１＞、ＭｉＢ＜２＞により制御されるワード線ＷＬ＜８＞〜ＷＬ＜１５＞、ＷＬ＜１６＞〜ＷＬ＜２３＞、ＷＬ＜２４＞〜ＷＬ＜３１＞は、ＭｉＢ＝“Ｈ”、かつ、ＢＬＫＦ＝“Ｌ”であるため、Ｎ型トランジスタ（第２トランジスタＮ１）を介して接地電位Ｖｓｓが与えられる。

すなわち、２Ｔｒ型ロウサブデコーダにおいて、後述する比較例と同様に、ロウサブデコーダを構成するトランジスタおよびその配線のレイアウトを、ビット線方向において鏡像関係となるように配置（図１２、図１３中の下段：ｐ−ｑ−ｐ−ｑ、…、）した場合、５１１本の非選択ワード線のうち７本がフローティング状態（Ｆ）となり、更に、これらフローティング状態（Ｆ）となるワード線同士が隣接して電位が浮き、メモリセルからオフリーク電流が発生する可能性がある点で不利である。

しかし、本例では、ロウサブデコーダ１１−１を構成するトランジスタＰ１、Ｎ１およびその配線４３、４４のレイアウトが、ビット線方向に沿って共通に繰り返しのパターン（図４、図５中の下段：ｐ−ｐ−ｐ−ｐ−、…、−ｐ）となるように配置されている。そのため、フローティング状態（Ｆ）となるワード線が隣接する電圧関係となることがなく、フローティング状態（Ｆ）となるワード線を接地電位Ｖｓｓで挟んでシールドすることができる。その結果、フローティング状態となるワード線の電位上昇を防止できるため、セルからのオフリーク電流の発生を防止できる点で有利である。

＜４．この第１実施形態に係る効果＞
この実施形態に係る不揮発性半導体記憶装置およびそのテスト方法によれば、少なくとも下記（１）乃至（３）の効果が得られる。

（１）微細化に対して有利である。
本例に係るロウサブデコーダ１１−１の１つのワード線を選択する一単位（1unit）は、Ｐ型の第１トランジスタＰ１と、Ｎ型の第２トランジスタＮ１とによりそれぞれ構成され、第１、第２トランジスタＰ１、Ｎ１のゲート電極Ｇp1、Ｇn1は、ビット線が配置される方向（ＢＬ方向）に沿って配置される。換言すれば、ゲート電極Ｇp1、Ｇn1が、紙面に対して横向きにレイアウトされる。

ここで、図１２で後述する比較例では、一単位（1unit）は３つのトランジスタにより構成され、かつゲート電極がワード線方向に沿って配置（紙面において縦置き）されているため、微細化に対して不利である。これは、例えば、６５ｎｍ世代以降になりセルピッチが縮小すると、ロウサブデコーダのレイアウトピッチもそれに応じて縮小する必要があるところ、ゲート長方向Ｌ１はプロセス要因にて決定されている一方、ゲート幅方向Ｗ１はシュリンクすることができるからである。

これに対して、本例では、ロウサブデコーダ１１−１の１つのワード線を選択する一単位は２Ｔｒ型であり、１つのトランジスタ（Ｎｃｈ）を削除できるため、占有面積を低減できる。さらに、第１、第２トランジスタＰ１、Ｎ１のゲート電極Ｇp1、Ｇn1は、ビット線方向（ＢＬ方向）に沿ってそれぞれレイアウトされているため、ビット線方向にシュリンクできる。

そのため、本例に係る構成によれば、微細化に対して有利である。

（２）テスト時間およびテストコストを低減できる。
ここで、後述する比較例では、ロウサブデコーダは３Ｔｒ型であり、かつ一単位（1unit）を構成するトランジスタおよびその配線のレイアウトが、ビット線方向において鏡像関係となるように配置（図１２、図１３中の下段：ｐ−ｑ−ｐ−ｑ、…、）されている。そのため、ストレステスト（図１６中、Ｓ１１〜Ｓ１８）において、合計４回のストレスをかけなければならず、テスト時間およびテストコストが増大する点で不利である。

これに対して、本例では、ロウサブデコーダ１１−１は２Ｔｒ型であり、かつ一単位（1unit）を構成するトランジスタＰ１、Ｎ１およびその配線レイアウトが、ビット線方向に沿って共通に繰り返しのパターンとなるように配置（図４、図５中の下段：ｐ−ｐ−ｐ−ｐ−、…、−ｐ）されている。そのため、ストレステスト（図６中、Ｓ１〜Ｓ４）において、合計２回のストレス印加で済み、テスト時間およびテストコストを低減できる点で有利である。

（３）フローティング状態となりワード線が浮くことを防止できるため、セルからのオフリーク電流の発生を防止できる。
ここで、後述する比較例では、上記のように、ロウサブデコーダを構成するトランジスタおよびその配線のレイアウトが、ビット線方向において鏡像関係となるように配置（図１２、図１３中の下段：ｐ−ｑ−ｐ−ｑ、…、）されている。

そのため、仮に、２Ｔｒ型ロウサブデコーダの構成に適用しようとすると、ロウメインデコーダからの出力Ｍｉに接続されるＮ型トランジスタ（Ｎｃｈ）がないため、Ｐ型トランジスタ（Ｐｃｈ）Ｐ１からの充電パスしか存在しないことになる。続いて、ＭｉＢ＝“Ｌ”、かつ、ＢＬＫＦ＝“Ｌ”のため、Ｐ型トランジスタ（Ｐｃｈ）Ｐ１がカットオフし、ワード線はフローティング状態（Ｆ）となる。

その結果、図１３の上段に示すように、フローティング状態（Ｆ）となるワード線が隣接して浮き、メモリセルからオフリーク電流が発生する点で不利である。例えば、図１３中において、フローティング状態（Ｆ）となるワード線ＷＬ＜８＞、ＷＬ＜１６＞が隣接する関係となる。単純に、３Ｔｒ型ロウサブデコーダから２Ｔｒ型ロウサブデコーダに適用しようとした場合、このような点で不利である。

これに対して、本例では、ロウサブデコーダ１１−１の一単位（1unit）を構成する第１、第２トランジスタＰ１、Ｎ１およびその配線４２、４３のレイアウトが、ビット線方向に沿って共通に繰り返しのパターン（図４、図５中の下段：ｐ−ｐ−ｐ−ｐ−、…、−ｐ）となるように配置されている。

そのため、図４の上段に示すように、フローティング状態（Ｆ）となるワード線が隣接する電圧関係となることがなく、フローティング状態（Ｆ）となるワード線を接地電位Ｖｓｓで挟みシールドすることができる。その結果、フローティング状態となるワード線の電位上昇を防止できるため、セルからのオフリーク電流の発生を防止できる点で有利である。

［第２実施形態（ＮＡＮＤ型フラッシュメモリに適用した一例）］
次に、図９乃至図１１を用いて、第２実施形態に係る不揮発性半導体記憶装置およびそのテスト方法について説明する。この第２実施形態は、ＮＡＮＤ型フラッシュメモリに適用した場合の一例に関するものである。この説明において、上記実施形態と重複する部分の詳細な説明を省略する。

＜全体構成例＞
まず、図９を用いて、この発明の第２実施形態に係るＮＡＮＤ型フラッシュメモリの全体構成例を説明する。図９は、本例に係るＮＡＮＤ型フラッシュメモリを示すブロック図である。

図示するように、ＮＡＮＤ型フラッシュメモリは、メモリセルアレイ５１、ビット線制御回路５２、カラムデコーダ５３、データ入出力バッファ５４、データ入出力端子５５、ワード線制御回路５６、制御信号及び制御電圧発生回路５７、および制御信号入力端子５８により構成されている。

メモリセルアレイ５１は、複数のブロック（ＢＬＯＣＫ１〜ＢＬＯＣＫｎ）により構成されている。このメモリセルアレイ５１には、ワード線を制御するワード線制御回路５６とビット線を制御するためのビット制御回路５２とが接続されている。

ビット線制御回路５２は、ビット線を介してメモリセルアレイ５１中のメモリセルトランジスタのデータを読み出し、ビット線を介してメモリセルアレイ５１中のメモリセルトランジスタの状態を検出する。また、ビット線制御回路５２は、ビット線を介してメモリセルアレイ５１中のメモリセルトランジスタに書き込み制御電圧を印加してメモリセルに書き込みを行なう。ビット線制御回路５２には、カラムデコーダ５３、データ入出力バッファ５４が接続されている。

ビット線制御回路５２内にはデータ記憶回路（図示せず）が設けられ、このデータ記憶回路は、カラムデコーダ５３によって選択される。データ記憶回路に読み出されたメモリセルトランジスタのデータは、データ入出力バッファ５４を介してデータ入出力端子５５から外部へ出力される。データ入出力端子５５は、例えば、ＮＡＮＤ型フラッシュメモリ外部のホスト機器等に接続される。

ホスト機器は、例えば、マイクロコンピュータ等であって、データ入出力端子１５から出力されたデータを受ける。さらに、ホスト機器は、ＮＡＮＤ型フラッシュメモリの動作を制御する各種コマンドＣＭＤ、アドレスＡＤＤ、及びデータＤＴを出力する。ホスト機器からデータ入出力端子５５に入力された書き込みデータは、データ入出力バッファ５４を介して、カラムデコーダ５３によって選択された上記データ記憶回路（図示せず）に供給される。一方、コマンド及びアドレスは制御信号及び制御電圧発生回路５７に供給される。

ワード線制御回路５６は、メモリセルアレイ５１中のワード線を選択し、選択されたワード線に読み出し、書き込みあるいは消去に必要な電圧を印加する。このワード線制御回路５６は、上記と同様の構成のロウサブデコーダ１１−１およびロウメインデコーダ１１−２を備える。

制御信号及び制御電圧発生回路５７は、上記メモリセルアレイ５１、ビット線制御回路５２、カラムデコーダ５３、データ入出力バッファ５４、およびワード線制御回路５６に接続される。接続された上記構成回路は、制御信号及び制御電圧発生回路５７によって制御される。制御信号及び制御電圧発生回路５７は、制御信号入力端子５８に接続され、ホスト機器から制御信号入力端子５８を介して入力されるＡＬＥ（アドレス・ラッチ・イネーブル）信号等の制御信号によって制御される。

ここで、上記ワード線制御回路５６、ビット線制御回路５２、カラムデコーダ５３、制御信号及び制御電圧発生回路５７は、書き込み回路、および読み出し回路を構成している。

＜ブロックＢＬＯＣＫの構成例＞
次に、メモリセルアレイ５１を構成するブロックＢＬＯＣＫの構成例について、図１０を用いて説明する。ここでは、１つのブロックＢＬＯＣＫ１を例に挙げて説明する。また、このブロックＢＬＯＣＫ１中のメモリセルトランジスタは、一括して消去される。即ち、ブロックは消去単位である。

ブロックＢＬＯＣＫ１は、ワード線方向（ＷＬ方向）に配置された複数のメモリセル列（メモリセルユニット）ＭＵから構成される。メモリセル列ＭＵは、電流経路が直列接続される８個のメモリセルトランジスタＭＴからなるＮＡＮＤストリングと、ＮＡＮＤストリングの一端に接続される選択ランジスタＳ１と、ＮＡＮＤストリングの他端に接続される選択トランジスタＳ２とから構成される。

尚、本例では、ＮＡＮＤストリングは、８個のメモリセルＭＴから構成されるが、２つ以上のメモリセルから構成されていればよく、特に、８個に限定されるというものではない。

選択トランジスタＳ２の電流経路の他端はビット線ＢＬｍに接続され、選択トランジスタＳ１の電流経路の他端はソース線ＳＬに接続される。

ワード線ＷＬ１〜ＷＬ８は、ＷＬ方向に延び、ＷＬ方向の複数のメモリセルトランジスタに共通に接続される。セレクトゲート線ＳＧＤは、ＷＬ方向に延び、ＷＬ方向の複数の選択トランジスタＳ２に共通に接続される。セレクトゲート線ＳＧＳも、ＷＬ方向に延び、ＷＬ方向の複数の選択トランジスタＳ１に共通に接続される。

また、ワード線ＷＬ１〜ＷＬ８ごとに、ページ（ＰＡＧＥ）と呼ばれる単位を構成している。例えば、図中の破線で囲って示すように、ワード線ＷＬ１には、ページ１（ＰＡＧＥ１）が割り当てられている。このページごとに読み出し動作、書き込み動作が行われるため、ページは読み出し単位であり、書き込み単位である。尚、１つのメモリセルに複数ビットのデータを保持可能な多値メモリセルの場合は、１つのワード線に複数ページが割り当てられる。

＜ビット線方向の断面構造例＞
次に、ビット線方向の断面構造例について、図１１を用いて説明する。この説明では、上記図１０中のビット線ＢＬｍにおけるメモリセル列ＭＵの断面構造を一例に挙げて説明する。

図示するように、メモリセル列ＭＵは、このメモリセル列ＭＵを選択する選択トランジスタＳ１、Ｓ２と複数のメモリセルＭＴにより構成されている。

メモリセルＭＴは、ビット線ＢＬとワード線ＷＬとの交差位置にそれぞれ設けられた上記に説明した積層構造である。メモリセルＭＴの電流経路であるソースＳ／ドレインＤは、隣接するメモリセルＭＴのソースＳ／ドレインＤに直列接続されている。電流経路の一端は選択トランジスタＳ２を介してビット線ＢＬに接続され、電流経路の他端は選択トランジスタＳ１を介してソース線ＳＬに接続される。

また、メモリセルＭＴのそれぞれは、積層構造の側壁上に沿って設けられたスペーサ６４、および上記積層構造を挟むように半導体基板（Ｓｉ基板（Ｓｉ−ｓｕｂ）または図示しないＰウェル）６１中に設けられたソースＳ／ドレインＤを備えている。

選択トランジスタＳ１、Ｓ２は、ゲート絶縁膜６９、ゲート間絶縁膜ＩＰＤ、ゲート電極Ｇを備えている。選択トランジスタＳ１、Ｓ２のゲート間絶縁膜ＩＰＤは、その中央が分離され、その上下層が電気的に接続するように設けられている。ゲート電極Ｇは、例えば、ポリシリコン層および上記ポリシリコン層上に設けられたシリサイド層等により形成されている。

選択トランジスタＳ１、Ｓ２は、同様に、ゲート電極Ｇの側壁上に沿って設けられたスペーサ６４、およびゲート電極Ｇを挟むように半導体基板６１中に設けられたソースＳ／ドレインＤを備えている。

ビット線ＢＬｍは、層間絶縁膜６７−１中のビット線コンタクトＢＣ−１〜ＢＣ−３を介して選択トランジスタＳ２のドレインＤと電気的に接続されている。

ソース線ＳＬは、層間絶縁膜６７−１中のソース線コンタクトＳＣを介して選択トランジスタＳ１のソースＳと電気的に接続されている。

＜この第２実施形態に係る効果＞
上記のように、この実施形態に係る不揮発性半導体記憶装置によれば、少なくとも上記（１）乃至（３）と同様の効果が得られる。

さらに、本例のように、必要に応じて、ＮＡＮＤ型フラッシュメモリにも同様に適用でき、同様の効果を得ることが可能である。

尚、上記第１、第２実施形態の説明においては、電荷蓄積層としてフローティングゲートを用いる型のメモリセル（FG-type）を一例に挙げて説明したが、これに限られるものではない。即ち、例えば、電荷蓄積層として窒化膜などの絶縁層を用いる型のメモリセル（MONOS-type）等であっても同様に適用でき、同様の効果を得ることが可能である。

［比較例（３Ｔｒ型ロウサブデコーダの一例）］
次に、上記第１、第２実施形態に係る不揮発性半導体記憶装置およびそのテスト方法と比較するために、図１２乃至図１６を用いて、比較例に係る不揮発性半導体記憶装置およびそのテスト方法について説明する。この比較例は、ロウサブデコーダにおいて、１つのワード線を選択する一単位（1unit）が、３つのトランジスタにより構成されている一例（３Ｔｒ型）に関するものである。この説明において、上記実施形態と重複する部分の詳細な説明を省略する。

＜３Ｔｒ型ロウサブデコーダのレイアウト＞
まず、図１２、図１３を用いて、比較例に係る３Ｔｒ型ロウサブデコーダのレイアウトについて説明する。

図示するように、比較例に係るロウサブデコーダは、一単位（1unit）が３つのトランジスタにより構成され、かつゲート電極がワード線方向に沿って配置（紙面において縦置き）されている点で、上記実施形態と相違する。

このレイアウト構成であると、上記の実施形態に比べ、更に１つのＮ型トランジスタ（Ｎｃｈ）を必要とするため、占有面積が増大する。さらに、例えば、６５ｎｍ世代以降になりセルピッチが縮小すると、ロウサブデコーダのレイアウトピッチもそれに応じて縮小する必要があるところ、ゲート長方向Ｌ１はプロセス要因にて決定されているため、シュリンクできない。そのため、微細化に対して不利である。

また、例えば、１ブロックのワード線本数を５１２本とする（WL：8本×RowsubDecoder：64BLK）。この場合、ある任意のアドレスで１本のワード線を選択すると、５１２本のワード線の内１本の選択ワード線と、５１１本の非選択ワード線が存在する。

アドレスからＭｉ＝“Ｈ”、ＭｉＢ＝“Ｌ”となり、ＢＬＦＫ＜０＞〜ＢＬＦＫ＜７＞の内どれか１本が“Ｈ”、その他７本が“Ｌ”となるので、１本は選択ワード線で７本は非選択ワード線となる。

５１１本の非選択ワード線のうち、その他の５０４本の非選択ワード線はＭｉＢ＝“Ｈ”となるので、Ｎ型トランジスタＮ１から“Ｌ”になる。よって非選択ワード線５１１本はすべて“Ｌ”となる。

この構成において、単純に２Ｔｒ型ロウサブデコーダに適用しようとすると、ロウメインデコーダの出力ＭｉにつながるＮ型トランジスタＮ２（Ｎｃｈ）がないので、Ｐ型トランジスタＰ１（Ｐｃｈ）からの充電パスしかない。

従って、ＭｉＢ＝“Ｌ”、かつ、ＢＬＦＫ＝“Ｌ”のためＰ型トランジスタＰ１（Ｐｃｈ）がカットオフし、ワード線はフローティング状態となる。５１１本の非選択ワード線のうち７本がフローティングになるために、フローティング状態（Ｆ）となるワード線が隣接して浮き、メモリセルからオフリーク電流が発生する点で不利である。

例えば、図１３中の上段において、フローティング状態（Ｆ）となるワード線ＷＬ＜８＞、ＷＬ＜１６＞が隣接する電圧関係となる。このように、単純に、３Ｔｒ型ロウサブデコーダから２Ｔｒ型ロウサブデコーダに適用しようとした場合、このような点で不利である。

＜ロウサブデコーダの等価回路の構成例＞
次に、図１４を用いて、比較例に係るロウサブデコーダの等価回路の構成例について説明する。

図示するように、比較例に係るロウサブデコーダでは、１つのワード線を選択する一単位（1unit）が、更にＮ型の第３トランジスタＮ２（Ｎｃｈ）を加えた３つのトランジスタにより構成（３Ｔｒ型）されている点で、上記実施形態と相違する。

第３トランジスタＮ２のゲート電極はロウメインデコーダのインバータＩＮ１の出力Ｍｉに接続され、電流経路の一端はワード線に接続され、電流経路の他端はブロック選択信号ＢＬＫＦに接続される。

＜ロウメインデコーダの等価回路の構成例＞
次に、図１５を用いて、比較例に係るロウメインデコーダの等価回路の構成例について説明する。図示するように、ロウメインデコーダの一単位（1unit）が、更にインバータＩＮ１が加えられて構成される点で、上記実施形態と相違する。

インバータＩＮ１の入力は出力端子ＭｉＢに接続され、出力（Ｍｉ）は第３トランジスタＮ２のゲート電極に接続される。

上記のように、本比較例では、ロウサブデコーダが、３Ｔｒ型となるように構成されている。そのため、ロウメインデコーダの一単位において、Ｍｉ端子に供給する際に必要となるインバータＩＮ１を削除することができない。その結果、ロウメインデコーダのレイアウト面積が増大する点で、微細化に対して不利である。

＜ストレス印加テスト＞
次に、図１６を用いて、本例に係る不揮発性半導体記憶装置のテスト方法について説明する。この説明においては、図１６のフローに則し、図１３に示すワード線のストレス印加順番を参照して説明する。

ステップＳ１１
まず、ステップＳ１１において、図１３の上段に示す“１”番号のワード線に、対応するロウアドレス（Row address）をセットする。

ステップＳ１２
続いて、ステップＳ１２において、上記“１”番号に対応しロウアドレスがセットされたワード線に、所定のテスト用のストレスとなる電圧（１０Ｖ程度）を印加する。

ステップＳ１３
続いて、ステップＳ３において、図１３の上段に示す“２”番号のワード線に、対応するロウアドレス（Row address）をセットする。

ステップＳ１４
続いて、ステップＳ１４において、上記“２”番号に対応しロウアドレスがセットされたワード線に、所定のテスト用のストレスとなる電圧（１０Ｖ程度）を同様に印加する。

ステップＳ１５
続いて、ステップＳ１５において、図１３の上段に示す“３”番号のワード線に、対応するロウアドレス（Row address）をセットする。

ステップＳ１６
続いて、ステップＳ１６において、上記“３”番号に対応しロウアドレスがセットされたワード線に、所定のテスト用のストレスとなる電圧（１０Ｖ程度）を印加する。

ステップＳ１７
続いて、ステップＳ１７において、図１３の上段に示す“４”番号のワード線に、対応するロウアドレス（Row address）をセットする。

ステップＳ１８
最後に、ステップＳ１８において、上記“４”番号に対応しロウアドレスがセットされたワード線に、所定のテスト用のストレスとなる電圧（１０Ｖ程度）を同様に印加する。

上記のように、比較例では、ロウサブデコーダの一単位（1unit）が、３つのトランジスタで構成され（３Ｔｒ型）、一単位のレイアウトが、ビット線方向において鏡像関係となるように配置（図１３中の下段：ｐ−ｑ−ｐ−ｑ、…、）されている。そのため、ストレステスト（図１６中、Ｓ１１〜Ｓ１８）において、合計４回のストレスをかけなければならず、テスト時間およびテストコストが増大する点で不利である。

以上、第１、第２実施形態、および比較例を用いて本発明の説明を行ったが、この発明は上記第１、第２実施形態、および比較例に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記第１、第２実施形態、および比較例には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば、第１、第２実施形態、および比較例に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

この発明の第１実施形態に係る不揮発性半導体記憶装置（ＮＯＲ型フラッシュメモリ）の全体構成例を示すブロック図。 第１実施形態に係る不揮発性半導体記憶装置のメモリセルアレイを示す等価回路図。 ビット線方向におけるメモリセルアレイを示す断面図。 第１実施形態に係るロウサブデコーダ（２Ｔｒ型）のレイアウト例を示す平面図。 図４のロウサブデコーダにソース／ドレインコンタクト配線およびワード線へのストレス印加順番を加えて示す平面図。 第１実施形態に係るロウサブデコーダの一単位を示す等価回路図。 第１実施形態に係るロウメインデコーダの一単位を示す等価回路図。 第１実施形態に係る不揮発性半導体記憶装置のストレステスト工程を示すフロー図。 この発明の第２実施形態に係る不揮発性半導体記憶装置（ＮＡＮＤ型フラッシュメモリ）の全体構成例を示すブロック図。 図９中の一ブロックを示す等価回路図。 図９中のビット線方向のメモリセルアレイを示す断面図。 比較例に係るロウサブデコーダ（３Ｔｒ型）のレイアウト構成を示す平面図。 図１２のロウサブデコーダにソース／ドレインコンタクト配線およびワード線へのストレス印加順番を加えて示す平面図。 比較例に係るロウサブデコーダの一単位を示す等価回路図。 比較例に係るロウメインデコーダの一単位を示す等価回路図。 比較例に係る不揮発性半導体記憶装置のストレステスト工程を示すフロー図。

符号の説明

１０…メモリセルアレイ、１１…ロウデコーダ、１１−１…ロウサブデコーダ、Ｐ１…第１トランジスタ、Ｎ１…第２トランジスタ、ゲート電極…Ｇp1、Ｇn1。

Claims (5)

1. ワード線とビット線との交差位置にマトリクス状に配置された複数のメモリセルを有するメモリセルアレイと、
   前記ワード線を選択するための下位アドレスが入力されるロウサブデコーダを有するロウデコーダとを具備し、
   １つの前記ワード線を選択する前記ロウサブデコーダの一単位は、第１導電型の第１トランジスタと、第２導電型の第２トランジスタとによりそれぞれ構成され、
   前記第１、第２トランジスタのゲート電極は、前記ビット線が配置される方向に沿って配置されること
   を特徴とする不揮発性半導体記憶装置。
2. 前記第１、第２トランジスタの前記ゲート電極、ソース／ドレイン拡散層、および前記ソース／ドレイン拡散層上に設けられるソース／ドレインコンタクト配線は、前記ビット線方向に沿って繰り返しのパターンとなるように配置されること
   を特徴とする請求項１に記載の不揮発性半導体記憶装置。
3. 前記ロウデコーダは、前記メモリセルアレイを構成するブロックを選択するための上位アドレスが入力され、前記ロウサブデコーダを駆動するロウメインデコーダを更に備えること
   を特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
4. 前記第１トランジスタのゲート電極は前記ロウメインデコーダの出力に接続され、電流経路の一端は前記ブロックの選択信号に接続され、電流経路の他端は前記ワード線に接続され、
   前記第２トランジスタのゲート電極は前記ロウメインデコーダの出力に接続され、電流経路の一端は接地電位に接続され、電流経路の他端は前記ワード線に接続されること
   を特徴とする請求項３に記載の不揮発性半導体記憶装置。
5. ワード線とビット線との交差位置にマトリクス状に配置された複数のメモリセルを有するメモリセルアレイと、前記ワード線を選択するためのロウアドレスが入力されるロウサブデコーダを有するロウデコーダとを備え、１つの前記ワード線を選択する前記ロウサブデコーダの一単位は、第１導電型の第１トランジスタと、第２導電型の第２トランジスタとによりそれぞれ構成され、前記第１、第２トランジスタのゲート電極は、前記ビット線が配置される方向に沿って配置される不揮発性半導体記憶装置のテスト方法であって、
   前記ロウサブデコーダに、奇数側の前記ワード線に対応するロウアドレスをセットする工程と、
   前記奇数側のワード線にストレス電圧を印加する工程と、
   前記ロウサブデコーダに、偶数側の前記ワード線に対応するロウアドレスをセットする工程と、
   前記偶数側のワード線にストレス電圧を印加する工程とを具備すること
   を特徴とする不揮発性半導体記憶装置のテスト方法。

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