JP2009195054A - パワースイッチング回路 - Google Patents

Abstract

【課題】誘導性負荷のフライホイル電流が流れる接合ダイオードの逆回復電流を実質的に低減するパワースイッチング回路を提供すること。
【解決手段】たとえばMOSFET４１ｈの寄生ダイオードからなる第１ダイオード４２ｈからなる第１転流経路と並列に、第２ダイオード４３ｈとインダクタンス素子４４ｈとを直列接続してなる第２転流経路を設ける。フライホイル電流によりインダクタンス素子４４ｈに蓄積された磁気エネルギーにより、第１ダイオード４２ｈを流れる逆回復電流を吸収する。これにより、下アームスイッチのMOSFET４１ｌに流れ込む逆回復電流を低減することができる。
【選択図】図１

Description

本発明は、半導体スイッチング素子と逆並列に接続されて誘導性負荷のための還流電流を通電するダイオードの逆回復電流損失を低減可能なパワースイッチング回路に関する。

モータ駆動用のインバータなどの誘導性負荷を駆動する電力変換回路の半導体スイッチング素子には、還流電流を通電するためのダイオードを逆並列に接続している。このダイオードが導通状態から阻止状態に移行する遷移期間に逆回復電流が流れることが知られている。この逆回復電流は、スイッチング損失やノイズの原因となるため、少数キャリアのライフタイムを制御したファストリカバリダイオードやショットキーバリアダイオードがダイオードとして用いられている。

けれども、半導体スイッチング素子と逆並列に寄生ダイオードを有するが形成されたMOSFETなどでは、この寄生ダイオードの逆回復電流により損失が発生する。寄生ダイオードの逆回復電流は高耐圧のMOSFETほど大きくなる傾向にある。特に高耐圧と低抵抗を両立することで近年開発が進んでいるスーパージャンクション（ＳＪ）構造のMOSFETは、寄生ダイオードの逆回復電流が大きくかつ急峻な特性をもち、損失やノイズが増大するという問題があった。

この寄生ダイオードの逆回復損失やノイズの低減技術として、下記非特許文献１は、寄生ダイオードと逆直列に低耐圧のダイオードを接続し、寄生ダイオードに順方向電流が流れないようにすることを提案し、下記の特許文献１、２、３は、逆回復電荷を外部回路でキャンセルして逆回復を抑えることを提案している。
「パワーMOSFETの応用技術」 日刊工業新聞社 P138 特開平10-327585 特開平2006-141167 特開平2006-141168

しかしながら、寄生ダイオードと逆直列にダイオードを挿入する特許文献１の方法は、回路構造が複雑となる他、スイッチング素子が導通状態のときに逆直列ダイオードの順方向電圧降下分の損失が発生して導通損失が増加するという問題がある。また、外部回路で逆回復電荷をキャンセルする特許文献２、３の方法は、電荷の供給とその制御のための電源とスイッチが新たに必要になり、回路構造が複雑化するという問題があり、損失も増加するという問題もある。

本発明は上記の問題を鑑みてなされたものであり、簡素な回路構成により半導体スイッチング素子と逆並列に接続された寄生ダイオードを含むダイオードの逆回復電流による損失やノイズを低減可能なパワースイッチング回路を提供することをその目的としている。

上記課題を解決する本発明は、電力源側に接続される電源側端子と、誘導性負荷に接続される負荷側端子と、前記電源側端子と前記負荷側端子との間を流れるスイッチ電流を断続する半導体スイッチング素子と、前記半導体スイッチング素子に対して逆並列接続される第１ダイオードを有して前記半導体スイッチング素子のオフ時に誘導性負荷の転流電流を前記スイッチ電流と逆向きに流す第１転流経路とを備えるパワースイッチング回路において、前記半導体スイッチング素子に対して逆並列接続される第２ダイオードを有して前記第１転流経路と並列接続されるとともに、前記半導体スイッチング素子のオフ時に前記スイッチ電流と逆向きに前記誘導性負荷の転流電流を流す第２転流経路を有し、前記第２ダイオードは、前記第１ダイオードよりも短い逆回復時間を有し、前記第２転流経路のインダクタンスは、前記第１転流経路のインダクタンスよりも大きいことを特徴としている。

すなわち、本発明は、半導体スイッチング素子と逆並列に接続されるダイオード（フライホイルダイオード）として、互いに並列接続され、半導体スイッチング素子に対して逆並列接続された第１、第２ダイオードをもつ。第１ダイオードは、MOSFETのような半導体スイッチング素子の寄生ダイオードでもよい。更に、本発明は、半導体スイッチング素子の両端間の第２ダイオードの電流経路である第２転流経路のインダクタンスは、半導体スイッチング素子の両端間の第１ダイオードの電流経路である第１転流経路のインダクタンスよりも大きく設定され。第２ダイオードは第１ダイオードよりも短い逆回復時間をもつ点をその特徴とする。

本発明によれば、半導体スイッチング素子のオフ期間に、誘導性負荷に蓄積された磁気エネルギーによる電流が第１、第２ダイオードを通じて転流する転流期間の終了後、半導体スイッチング素子の負荷側端子の電位が低下し、第１ダイオードがオフする際の逆回復電流を、第２ダイオードと直列接続されて転流期間に蓄積されたインダクタンスの磁気エネルギー消勢するための消勢電流により低減することができる。これにより、第１、第２ダイオードの合計電流を転流期間終了後に速やかに低減することができる。なお、第２ダイオードは、第１ダイオードよりも優れた逆回復特性をもち、相対的にその悪影響は小さい。

そのうえ、この発明では、上記転流期間において、従来、第１ダイオードにのみ流れていた電流を第２ダイオードに分流させるため、第１ダイオードの順方向通電による小数キャリア蓄積量も小さくなり、その分だけ逆回復電流も低減することもできる。

本発明によれば、第１ダイオードの逆回復電流の大きさに応じて適切な大きさのインダクタンスを、第１ダイオードの両端間で第２ダイオードと直列接続するというきわめて簡単な回路構成により上記効果を実現することができ、実用性に優れている。

好適な態様において、本発明のパワースイッチング回路は、インバータやDCDCコンバータに用いられる１乃至複数のハーフブリッジ回路の上アームや下アームに採用される。ハーフブリッジとして用いる場合、本願発明のパワースイッチング回路は、誘導性負荷を交流駆動するハーフブリッジ回路に適用される。このハーフブリッジ回路に適用された本発明は、直流電源に接続される高位電源側端子と、負荷に接続される負荷側端子と、前記高位電源側端子と前記負荷側端子とを接続する半導体スイッチング素子とを有し、前記高位電源側主端子から前記負荷側主端子へスイッチ電流を流す主電流経路と、前記半導体スイッチング素子に対して逆並列接続される第１ダイオードを有して前記半導体スイッチング素子オフ時に転流電流を前記スイッチ電流と逆向きに流す第１転流経路とを有する上アームと、直流電源に接続される低位電源側端子と、負荷に接続される負荷側端子と、前記低位電源側端子と前記負荷側端子とを接続する半導体スイッチング素子とを有し、前記高位電源側端子から前記負荷側端子へスイッチ電流を流す主電流経路と、前記半導体スイッチング素子に対して逆並列接続される第１ダイオードを有して前記半導体スイッチング素子オフ時に転流電流を前記スイッチ電流と逆向きへ流す第１転流経路とを有する下アームとを備え、前記上アーム及び下アームの前記負荷側端子は、互いに接続されて誘導性負荷に交流電流を給電するハーフブリッジ回路を有するパワー半導体スイッチング回路において、前記半導体スイッチング素子に対して逆並列接続される第２ダイオードを有して前記主電流経路及び前記第１転流経路と並列接続されて、前記半導体スイッチング素子オフ時に転流電流を前記スイッチ電流と逆向きへ流す第２転流経路を有し、前記第２ダイオードは、前記第１ダイオードよりも短い逆回復時間を有し、前記第２転流経路のインダクタンスは、前記第１転流経路のインダクタンスよりも大きいことをその特徴とする。

このようにすれば、たとえば上アームの第１ダイオードの逆回復電流が、下アームの半導体スイッチング素子のオン遷移期間に流れて大きな損失を生じたり、下アームの第１ダイオードの逆回復電流が、上アームの半導体スイッチング素子のオン遷移期間に流れて大きな損失を生じたりするのを大幅に低減することができる。

好適な態様において、前記逆回復電流が前記第１ダイオードに流れる期間に前記第２転流経路を前記逆回復電流と逆向きに流れて前記第２転流経路のインダクタンスの磁気エネルギーを消勢する前記第２転流経路の磁気エネルギー消勢電流の平均値は、前記逆回復電流の平均値に略等しく設定されている。上記で言う略等しいとは、５０〜１００％を言うものとする。このようにすれば、第１ダイオードに逆回復電流が流れる期間に第２転流経路に逆向きに流れる消勢電流がこの逆回復電流に略キャンセルすることができるため、この逆回復電流による損失やノイズを大幅に低減することができる。

好適な態様において、前記第２転流経路のインダクタンスは、前記第１転流経路のインダクタンスの２〜８倍、更に好適には４〜６倍に設定されている。このようにすれば、第１ダイオードに逆回復電流が流れる期間に第２転流経路に逆向きに流れる消勢電流がこの逆回復電流に略キャンセルする効果を奏する。更に説明する。第１ダイオードを流れる逆回復電流と逆向きの上記消勢電流が、第１、第２ダイオードを循環する回路を考えると、転流期間に第１転流経路のインダクタンスに蓄積された磁気エネルギーは、転流期間に第２転流経路のインダクタンスに蓄積された磁気エネルギーと逆向きとなる。このため、これら両磁気エネルギーによる消勢電流の差が、逆回復電流のエネルギーに略等しい場合に、このパワースイッチング回路から転流期間後の逆回復期間に外部に流れる電流を最小とすることがわかる。シミュレーションによれば、前記第２転流経路のインダクタンスは、前記第１転流経路のインダクタンスの２〜８倍更に好適には４〜６倍に設定すると、良好に逆回復電流がこのパワースイッチング回路から外部に流れるのを低減できることがわかった。

好適な態様において、前記第２転流経路のインダクタンスは、主として配線インダクタンスにより構成されている。このようにすれば、製造工程の複雑化や回路の大型化を招くことなく、逆回復電流による悪影響を低減することができる。

その他、第２転流経路のインダクタンスを通常の配線とは別に製造されたインダクタンス素子により構成してもよい。この種の小インダクタンス値をもつインダクタンス素子は、たとえば第２ダイオードが実装される基板の導電パターンにより容易に構成することができる。たとえば、導電パターンを螺旋巻きしてインダクタンス素子を構成することができる。その他、第２ダイオードが形成された半導体チップの電極領域とこの半導体チップが実装されるパッケージに固定された端子とを接続するボンディングワイヤによりこのインダクタンス素子を構成することができる。この場合、第１転流経路をなす導電パターンやボンディングワイヤなどは、第２転流経路をなす導電パターンやボンディングワイヤよりも相対的に短くされるべきである。

好適な態様において、前記第２転流経路の配線長は、前記第１転流経路の配線長よりも大きく形成されている。これにより、容易に第２転流経路のインダクタンスを第１転流経路のそれよりも増大することができる。

好適な態様において、前記半導体スイッチング素子、第１ダイオード及び第２ダイオードは同一基板に実装されて同一パッケージに収容され、前記第１転流経路と前記第２転流経路との接続点は、前記パッケージ内に配置されている。このようにすれば、第２ダイオードを外付けしないため、第１転流経路及び第２転流経路のインダクタンスを好適な値に容易かつ高精度に設定することができる。

なお、ここで言う第１転流経路と第２転流経路の接続点とは、半導体スイッチング素子及び第１ダイオードと電源側又は負荷とを接続する配線に、第２転流経路の配線が接続される分岐点を意味する。

好適な態様において、前記半導体スイッチング素子及び第１ダイオードは同一の半導体チップに集積され、前記第２ダイオードは前記半導体チップとは異なる半導体チップに作成されて前記半導体スイッチング素子及び第１ダイオードと同一パッケージに収容されている。このようにすれば、第２ダイオードを外付けしないため、第２転流経路のインダクタンスを好適な値に容易かつ高精度に設定することができる。なお、半導体スイッチング素子をMOSFETとする場合の寄生ダイオードを、ここで言う第１ダイオードとみなすことができる。

好適な態様において、前記半導体スイッチング素子、第１ダイオード及び第２ダイオードは、同一の半導体チップに集積されている。このようにすれば、ボンディングワイヤに接続する端子配置の設計などにより、第２転流経路のインダクタンスを第１転流経路のインダクタンスより容易かつ高精度に設定することができる。

好適な態様において、前記半導体スイッチング素子は、前記第１ダイオードとしての寄生ダイオードをもつMOSFETにより構成され、前記第１転流経路と前記第２転流経路との接続点は、前記MOSFETが形成された半導体チップ表面に形成された電極により構成されている。このようにすれば、第１転流経路の配線インダクタンスを大幅に低減することができ、第２転流経路の配線インダクタンスを増大することができる。

好適な態様において、前記第１ダイオードの逆回復電流の積分値と、前記第１ダイオードの逆回復電流通電期間の前記第２電流経路に流れるインダクタンス減勢方向の電流の積分値は略等しくされている。このようにすれば、外部に流れ出す逆回復電流を大幅に低減することができる。なお、ここで言う略等しいとは、５０〜１５０％以内の差を含むものとする。このようにすれば、逆回復電流による損失やその電流変化率に比例するノイズ電圧を良好に低減することができる。

好適な態様において、前記第１ダイオードは、接合ダイオードからなり、前記第２ダイオードは、第１ダイオードの順方向オン電圧よりも小さい順方向オン電圧をもつショットキーダイオード又はファストリカバリダイオードからなる。これにより、第２ダイオードの逆回復電流による問題を軽減できるうえ、転流期間に第２ダイオードが先に導通するため、第１ダイオードの小数キャリア蓄積を減らしてその逆回復電流を低減することができる。

好適な態様において、前記第１ダイオードは、ファストリカバリダイオードからなり、前記第２ダイオードは、ショットキーダイオードからなる。これにより、上記と同様の効果を奏することができる。

好適な態様において、前記第１ダイオードは、前記半導体スイッチング素子をなすSJ−MOSFETの寄生ダイオードからなる。これにより、SJ−MOSFETの大きくかつ急峻な波形の逆回復電流による悪影響を良好に低減することができる。なお、この態様では、逆回復電流の波形が急峻であるため、第２転流経路の配線抵抗をそのインダクタンスに対して相対的に小さくするべきである。これに対して、第１ダイオードがMOSFETの寄生ダイオードである場合には、第２転流経路の抵抗は相対的に大きくされることが好適である。

好適な態様において、前記半導体スイッチング素子及び前記第１ダイオードは、前記電源側端子または前記負荷側端子として複数の電極端子をもつ同一のパッケージに実装され、前記第２ダイオードは、配線を通じて前記複数の電極端子の一部に接続される。このようにすれば、第１転流経路や第２転流経路の配線長さを容易かつ高精度に設定することができるため、インダクタンス値のばらつきを低減することができる。

発明の実施形態

本発明のパワースイッチング回路の好適な実施形態を図面を参照して説明する。本発明は、下記の実施形態に限定解釈されるべきではなく、本発明の技術思想を公知の他のパワースイッチング回路に適用しても良いことはもちろんである。

（実施形態１）
（全体回路構成）
誘導性負荷をハーフブリッジにより駆動する実施形態１を図１を参照して説明する。図１において、４１ｈ、４１ｌは本発明で言う半導体スイッチング素子をなすMOSFET、４２ｈ、４２ｌは本発明で言う第１ダイオードをなすMOSFET４１ｈ、４１ｌの寄生ダイオードである。４３ｈ、４３ｌは、本発明で言う第２ダイオードをなすショットキーダイオード、４４ｈ、４４ｌは配線インダクタンスからなるインダクタンス、４６は直流電源、４７は誘導性負荷である。このハーフブリッジは、よく知られているように、上アームスイッチ（単に上アームとも略称する）と下アームスイッチ（単に下アームとも呼ぶ）とを直列接続し、直流電源４６の両端に接続して構成されている。

（上アームスイッチ）
上アームスイッチは、直流電源４６の正極端に接続される高位電源側端子４９と、誘導性負荷４７の一端に接続される負荷側端子４８と、MOSFET４１ｈと、第１ダイオード４２ｈと、第２ダイオード４３ｈと、インダクタンス素子４４ｈとにより構成されている。

MOSFET４１ｈは、高位電源側端子４９と負荷側端子４８とを接続している。高位電源側端子４９からMOSFET４１ｈのチャンネルを通じて負荷側端子４８に達する主電流経路の電流はMOSFET４１ｈのチャンネルスイッチングにより断続される。

第１ダイオード４２ｈは、MOSFET４１ｈの寄生ダイオードであるため、破線で略示される半導体チップ内にてMOSFET４１ｈのチャンネルに対して逆並列に接続されている。高位電源側端子４９から第１ダイオード４２ｈを通じて負荷側端子４８に達する電流経路を以下、第１転流経路と呼ぶ。

第２ダイオード４３ｈは、ショットキーダイオードであり、インダクタンス素子４４ｈと直列に接続されている。第２ダイオード４３ｈ及びインダクタンス素子４４ｈは、寄生ダイオードである第１ダイオード４２ｈを内蔵するMOSFET４１ｈと並列に接続されている。第２ダイオード４３ｈは、いわゆるフライホイルダイオードであって、MOSFET４１ｈに対して周知のように逆並列に接続されている。高位電源側端子４９から第２ダイオード４３ｈ及びインダクタンス素子４４ｈを通じて負荷側端子４８に達する電流経路を以下、第２転流経路と呼ぶ。

MOSFET４１ｈの高位電源側端子４９は、正確には、MOSFET４１ｈのドレイン電極側と、直流電源４６の正極側と、第２ダイオード４３ｈのカソード電極側とが接続される分岐点により構成される。同じく、MOSFET４１ｈの負荷側端子４８は、正確には、MOSFET４１ｈのソース電極側と、誘導性負荷４７の低電位端側と第２ダイオード４３ｈのアノード電極側とが接続される分岐点を意味する。

（下アームスイッチ）
下アームスイッチは、直流電源４６の負極端に接続される低位電源側端子５０と、誘導性負荷４７の一端に接続される負荷側端子５１と、MOSFET４１ｌと、第１ダイオード４２ｌと、第２ダイオード４３ｌと、インダクタンス素子４４ｌとにより構成されている。

MOSFET４１ｌは、低位電源側端子５０と負荷側端子５１とを接続している。負荷側端子５１からMOSFET４１ｌのチャンネルを通じて低位電源側端子５０に達する主電流経路の電流はMOSFET４１ｌのチャンネルスイッチングにより断続される。

第１ダイオード４２ｌは、MOSFET４１ｌの寄生ダイオードであるため、破線で略示される半導体チップ内にてMOSFET４１ｌのチャンネルに対して逆並列に接続されている。負荷側端子５１から第１ダイオード４２ｈを通じて低位電源側端子５０に達する電流経路を以下、第１転流経路と呼ぶ。

第２ダイオード４３ｌは、ショットキーダイオードであり、インダクタンス素子４４ｌと直列に接続されている。第２ダイオード４３ｌ及びインダクタンス素子４４ｌは、寄生ダイオードである第１ダイオード４２ｌを内蔵するMOSFET４１ｌと並列に接続されている。第２ダイオード４３ｌは、いわゆるフライホイルダイオードであって、MOSFET４１ｌに対して周知のように逆並列に接続されている。負荷側端子５１から第２ダイオード４３ｌ及びインダクタンス素子４４ｌを通じて低位電源側端子５０に達する電流経路を以下、第２転流経路と呼ぶ。

MOSFET４１ｌの低位電源側端子５０は、正確には、MOSFET４１ｌのソース電極側と、直流電源４６の負極側と、第２ダイオード４３ｌのカソード電極側とが接続される分岐点により構成される。同じく、MOSFET４１ｌの負荷側端子５１は、正確には、MOSFET４１ｌのドレイン電極側と、誘導性負荷４７の低電位端側と第２ダイオード４３ｌのアノード電極側とが接続される分岐点（接続点）を意味する。

図１において、Ｓは破線で示す半導体パッケージに収容されたMOSFET４１ｈ、４１ｌのソース端子、Ｄは同じく破線で示す半導体パッケージに収容されたMOSFET４１ｈ、４１ｌのドレイン端子である。

ショットキーダイオードにより構成される第２ダイオード４３ｈ、４３ｌは、寄生ダイオードである第１ダイオード４２ｈ、４２ｌよりも短い逆回復時間をもつ。なお、第２ダイオード４３ｈ、４３ｌを接合ダイオードで構成してもよい。ただし、この場合には、よく知られているように、接合ダイオードのｐｎ接合近傍の耐圧層にAu、Pｔなどの重金属をドープすることにより、第２ダイオード４３ｈ、４３ｌの小数キャリアのライフタイムを減少させ、逆回復時間を短縮してファストリカバリダイオードとすることが好適である。ショットキー接合ダイオードの順方向オンしきい値電圧値は、ｐｎ接合ダイオードのそれよりも小さいため、寄生ダイオードである第１ダイオード４２ｈへのフライホイル電流を低減することができ、その結果として、インダクタンス素子４４ｈのインダクタンス値を小さくすることができる。その他、第２ダイオード４３ｈとして、ショットキー接合ダイオードとｐｎ接合ダイオードとを並列接続して構成してもよい。第２ダイオード４３ｈとして用いるショットキー接合ダイオードの耐圧特性を改善するために、ジャンクション・バリア・ショットキーダイオードを採用しても良い。

（動作説明）
この実施例のハーフブリッジの動作原理を説明するために、上アームスイッチ（ハイサイドスイッチ）のスイッチング動作を図２を参照して説明する。

時点ｔ１以前には、MOSFET４１ｈ、４１ｌがともにオフ状態（デッドタイム状態）であり、誘導性負荷４７の磁気エネルギーによる負荷電流が、MOSFET４１ｈの寄生ダイオードである第１ダイオード４２ｈと第２ダイオード４３ｈとを通じてMOSFET４１ｈ、４１ｌのソース電極側からMOSFET４１ｈ、４１ｌのドレイン電極側に流れている。

この負荷電流は、第１ダイオード４２ｈと第２ダイオード４３ｈとに分配される。一例いおいて、第１ダイオード４２ｈ、４２ｌの特性を調整することにより、第１ダイオード４２ｈの電流と第２ダイオード４３ｈの電流を略等しくすることが好適である。他例において、第２ダイオード４３ｈの電流を第１ダイオード４２ｈの電流よりも大きくしてもよい。このフライホイル電流により、インダクタンス素子４４ｈには、電流量に応じた磁気エネルギーが蓄積される。

時点ｔ１において、下アームスイッチ（ローサイドスイッチ）のMOSFET４１ｌがオンし、そのチャンネルに電流が流れる。これにより、いままで上アームスイッチの第１ダイオード４２ｈ及び第２ダイオード４３ｈに流れていたフライホイル電流がそれぞれ減少する。

第２ダイオード４３ｈが存在する第２転流経路の電流減少率は、インダクタンス素子４４ｈの存在のため、第１ダイオード４２ｈをもつ第１転流経路の電流減少率よりも小さい。このため、時点ｔ２にて第１ダイオード４２ｈの順方向電流が０になった後も、第２ダイオード４３ｈにはフライホイル電流がまだ流れる。接合ダイオードである第１ダイオード４２ｈには、時点ｔ２から時点ｔ４まで逆回復電流がMOSFET４１ｈのドレイン電極側からソース電極側へ流れ、この逆回復電流は、時点ｔ３にて最大となる。

結局、時点ｔ２〜ｔ４の期間に、上記逆回復電流ｉｒから、第２転流経路におけるインダクタンス素子４４ｈの磁気エネルギーによるフライホイル電流ｉ２を差し引いた電流差ｉｒ−ｉ２が、MOSFET４１ｌのチャンネルに流れる。時点ｔ２〜ｔ４は、MOSFET４１ｌのオン立ち上がり期間であるため、そのチャンネル抵抗はその後の定常的なオン状態におけるチャンネル抵抗よりも高い。したがって、インダクタンス素子４４ｈを無視できる従来においては、逆回復電流ｉｒによりMOSFET４１ｌに追加的なオーム損失（電流の２乗×チャンネル抵抗）が発生する。言い換えると、MOSFET４１ｌのチャンネル両端の電圧は、直流電源４６の電源電圧から略０Ｖまで低下するが、時点ｔ２〜ｔ４の間においてMOSFET４１ｌのチャンネル両端の電圧は十分に大きい。この期間のオーム損失は、電圧×電流となる。

これに対して、この実施形態では、時点ｔ２〜ｔ４において、逆回復電流ｉｒがフライホイル電流ｉ２だけ減少するため、このMOSFET４１ｌのオーム損失を低減することができる。

なお、下アームスイッチ（ローサイドスイッチ）の第１ダイオード４２ｌ、第２ダイオード４３ｌにフライホイル電流が流れ、上アームスイッチのMOSFET４１ｈをオンする場合における損失低減原理も上記と同じであるため、その説明は省略される。

図２において、破線は、インダクタンス素子４４ｈが無視し得る従来の場合の電流波形を示し、実線はインダクタンス素子４４ｈがあるこの実施形態の電流波形を示す。図２の破線では、第２ダイオード４３ｈとしてショットキーダイオードを仮定しているため、その逆回復電流は無いとしている。

（等価回路の説明）
図１にて本発明の原理を説明したが、より実際に即した動作、等価回路形態を図３を参照して説明する。図３は、時点ｔ２〜ｔ４における第１転流経路及び第２転流経路の状態を示す。ｉｒは時点ｔ２〜ｔ４に第１転流経路を流れる逆回復電流、ｉ２は時点ｔ２〜ｔ４にインダクタンス素子４４ｈの蓄積磁気エネルギーにより第２転流経路を流れるフライホイル電流である。

ｒ１は第１転流経路の抵抗、Ｌ１は第１転流経路のインダクタンス、ｒ２は第２転流経路の抵抗、Ｌ２は第２転流経路のインダクタンスであって、インダクタンス素子４４ｈのインダクタンスを構成している。逆回復電流ｉｒは、抵抗ｒ１及びインダクタンスＬ１を通じて流れる。電流ｉ２は、インダクタンス素子４４ｈの蓄積磁気エネルギー（０．５Ｌ２×ｉ２×ｉ２）と、第２ダイオード４３ｈの順方向電圧降下ΔＶと抵抗ｒ２とにより決定される。

これらの各回路パラメータを調整することにより、時点ｔ２〜ｔ４における逆回復電流ｉｒの平均値と、フライホイル電流ｉ２の平均値が等しくなるように調整される。これにより、電流差ｉｒ−ｉ２の平均値を略０とすることができるので、電流差ｉｒ−ｉ２による上記したMOSFET４１ｌのオーム損失を良好に低減することができる。その他、電流差ｉｒ−ｉ２の平均値が略０となるように、各回路パラメータを調整してもよい。

（インダクタンスＬ１、Ｌ２と逆回復電流ｉｒと第２ダイオード電流ｉ２との関係）
インダクタンスＬ１、Ｌ２の関係を図４を参照して説明する。図４は、逆回復電流ｉｒのうち第２ダイオード４３ｈに流れる割合が、インダクタンスＬ２とインダクタンスＬ１とを種々変更した場合にどのように変化するかを調べたものである。つまり、逆回復電流ｉｒと第２ダイオード電流ｉ２との比率とインダクタンスＬ１、Ｌ２の関係を以下に説明する。

ただし、第１ダイオード４２ｈと第２ダイオード４３ｈとの順方向特性は等しいと仮定する。図４は、時点ｔ２〜ｔ４における逆回復電流ｉｒの平均値を基準とした場合の、時点ｔ２〜ｔ４における第２ダイオード４３ｈのフライホイル電流ｉ２の平均値の割合を示す。図４から、インダクタンス４４ｈのインダクタンス値Ｌ２が、大きいほど、第１転流経路のインダクタンス値Ｌ１が小さいほど、この割合は大きくなることがわかる。

図４から、第１ダイオード４２ｈのインダクタンス値Ｌ１を小さく、第２ダイオード４３ｈのインダクタンス値Ｌ２を３〜７倍、更に好適には、４〜６倍とすることが電流差ｉｒ−ｉ２を低減するために好適であることがわかる。第１転流経路のインダクタンスＬ１が１０ｎＨ以下である通常の上アームスイッチでは、インダクタンスＬ２は数十ｎH程度となる。したがって、インダクタンス素子４４ｈは、配線の寄生インダクタンスで構成することが可能である。第１ダイオード４２ｈのインダクタンス値Ｌ１に対する第２ダイオード４３ｈのインダクタンス値Ｌ２の割合が、上記値より小さい場合には、時点ｔ２〜ｔ４における電流差ｉｒ−ｉ２を低減するのに不十分となり、MOSFET４１ｌの損失が増大する。

第１ダイオード４２ｈのインダクタンス値Ｌ１に対する第２ダイオード４３ｈのインダクタンス値Ｌ２の割合が、上記値より大きい場合には、MOSFET４１ｌがオフして、フライホイル電流が第１ダイオード４２ｈ及び第２ダイオード４３ｈに流れ始める転流期間の初期において、インダクタンス素子４４ｈが第２ダイオード４３ｈへのフライホイル電流ｉ２の通電を抑制するため、第１ダイオード４２ｈに流れるフライホイル電流の割合が増大する。このことは、その後に流れる第１ダイオード４２ｈの逆回復電流が増大することを意味する。更に、第２ダイオード４３ｈに流れるフライホイル電流が減少するため、インダクタンス素子４４ｈに蓄積される磁気エネルギーが減少する。このことは、その後のフライホイル電流ｉ２の減少により、時点ｔ２〜ｔ４における電流差ｉｒ−ｉ２が増大し、時点ｔ２〜ｔ４におけるMOSFET４１ｌの抵抗損失が増大することを意味する。

結局、インダクタンス素子４４ｈのインダクタンス値Ｌ２は時点ｔ２〜ｔ４の終期に第２ダイオード４３ｈの電流値を定常状態に近い値になるように設定することが好適である。

（回路実装例１）
寄生ダイオードである第１転流ダイオードを内蔵するMOSFET４１ｈを縦型MOSFETチップ８１により構成した例を図５、及び図６に示す。縦型MOSFETチップ８１の表面にはソース電極８２及びゲート電極８３が、裏面には図略のドレイン電極が形成されている。８１０は、複数のリード端子８４〜８７を有するパッケージであり、縦型MOSFETチップ８１のソース電極８２は、リード端子８５、８７にボンディングワイヤ８９により接続されている。８８は縦型MOSFETチップ８１のドレイン電極が接合される導体であり、導体８８はボンディングワイヤによりリード端子８６に接続されている。同じく、ゲート電極８３は、ボンディングワイヤによりリード端子８４に接続されている。

この実施形態では、ソース電極８２に接続されるリード端子８５、８７のうちの1つ（ここでは８５）を、図略の第２ダイオード４３ｈのアノード電極に接続し、リード端子８５、８７のうちの他の1つ（ここでは８７）を、MOSFET４１ｌを内蔵する図略のパッケージの各リード端子のうちドレイン電極端子に接続されるリード端子と、誘導性負荷４７に接続される端子とに接続している。

このようにすると、MOSFET４１ｈのソース電極と、第２ダイオード４３ｈのアノード電極と、MOSFET４１ｌのドレイン電極及び誘導性負荷４７との分岐部が、MOSFET４１ｈのソース電極８２となる。したがって、寄生ダイオードである第１ダイオード４２ｈをもつ第１転流経路のインダクタンス値を最小とすることができる。

これに対して、第１ダイオード４２ｈを含む第２転流経路は、ソース電極８２からリード端子８７を通じて図略の第２ダイオード４３ｈのアノード電極にいたる配線の配線インダクタンスをもつことになる。この配線インダクタンスは、配線の形状や配置状態により影響されるが、通常１mmあたり1ｎH程度になる。したがって、リード端子８７と外部の第２ダイオード４３ｈのアノード電極端子との間の配線長を数cｍ程度の範囲で調整して必要なインダクタンス値をえることができる。

なお、市販のディスクリート縦型MOSFETパッケージのソース電極用のリード端子と、ドレイン電極に接続されるリード端子との間には、第１転流経路の配線インダクタンスＬ１として10ｎH程度の寄生インダクタンスが存在する。この場合には、このパッケージのソース電極に接続されるリード端子又はその近傍に、上記した分岐部を設け、この分岐部に４０〜６０ｎHのインダクタンス素子を通じて第２ダイオード４３ｈのアノードを接続すればよい。このインダクタンス素子は直線的な配線により作製してもよく、あるいは渦巻き状の配線により作製してもよく、さらには特別のコイルにより構成してもよい。分岐部がパッケージのソース電極用のリード端子近傍に配置されるため、第１転流経路の配線インダクタンスを減らすことができる。

（回路実装例２）
第２ダイオード４３ｈをなすフライホイルダイオードチップ９１１を、MOSFET４１ｈと同一パッケージに実装した例を図７を参照して説明する。縦型MOSFETチップ９１の表面にはソース電極９２及びゲート電極９３が、裏面には図略のドレイン電極が形成されている。９１３は、複数のリード端子９４〜９８を有するパッケージであり、パッケージ９１３内の導体９９には縦型MOSFETチップ９１のドレイン電極と、第２ダイオード４３ｈをなすフライホイルダイオードチップ９１１のカソード電極とが接合されている。

縦型MOSFETチップ９１のソース電極９２は、リード端子９５、９７にボンディングワイヤにより接続されている。リード端子９４はゲート電極９３に、リード端子９５、９７はソース電極に、リード端子９６は導体９９に、リード端子９８はフライホイルダイオードチップ９１１のアノード電極９１２に、それぞれボンディングワイヤ９１０により接続されている。

この実施形態では、リード端子９７とリード端子９８との間にインダクタンス素子４４ｈを接続すればよい。この実施形態によれば、アノード電極９１２とリード端子９８との間の配線インダクタンス、並びに、リード端子９７とソース電極９２との間の配線インダクタンスのばらつきを高精度に決定できるため、インダクタンス素子４４ｈのばらつきを減らすことができる。

（回路実装例３）
回路実装例３を図８を参照して説明する。図８は、図７において、ソース電極９２とアノード電極９１２とをインダクタンス素子４４ｈを通じて接続するためのリード端子９７、９８を省略し、その代わりに、ソース電極９２とアノード電極９１２とをボンディングワイヤ１１０により直接接続したものである。この実装例では、この実施形態では、MOSFET４１ｈをなす縦型MOSFETチップ９１と、第２ダイオード４３ｈをなすフライホイルダイオードチップ９１１とが同一パッケージに実装され、第１転流経路及び第２転流経路が、同一パッケージ内に作り込まれるため、インダクタンスＬ１、Ｌ２を精密に作り込むことができる。

（回路実装例４）
回路実装例４を図９を参照して説明する。図９は、図７において、アノード電極９１２に接続するためのリード端子９８を省略し、その代わりに、アノード電極９１２をボンディングワイヤ９１０によりリード端子９７に接続したものである。ただし、リード端子９７は外部には接続されない。このようにすれば、インダクタンス素子４４ｈのインダクタンス値を増大することができる。

（回路実装例５）
回路実装例５を図１０を参照して説明する。図１０は、図９において、空きのリード端子９８の代わりに、導体９９に隣接配置されてパッケージ９１３に内蔵された導体１１１１に、ボンディングワイヤ１１１０、１１１２を通じて、縦型MOSFETチップ９１のソース電極９２及び第１ダイオード４２ｈをなすフライホイルダイオードチップ９１１のアノード電極９１２を接続した点に、その特徴がある。これにより、第２ダイオード４３ｈをなすフライホイルダイオードチップ９１１と直列接続されるインダクタンス素子４４ｈのインダクタンスＬ２を大きくし、第１ダイオード４２ｈと直列接続されるインダクタンスＬ１を最小とすることができる。また、インダクタンスＬ１、Ｌ２がパッケージ９１３内に作り込まれるため、それらのばらつきを低減することができる。なお、導体１１１１の形状を種々変更することにより、インダクタンスＬ２や抵抗ｒ２の大きさを容易かつ高精度に調整することができる。

（回路実装例６）
回路実装例６を図１１を参照して説明する。図１１は図１０において、導体９９と導体１１１１とを絶縁基板１１１２上に形成し、導体１１１１をフライホイルダイオードチップ９１１を囲んで配置した例である。導体１１１１の両端はボンディングワイヤ１２１０、１２１０によりアノード電極９１２及びソース電極９２に個別に接続されている。このようにすれば、コンパクトにインダクタンスＬ２を銅題することができる。

（変形態様１）
上記各回路実装例では、MOSFET４１ｈと第２ダイオード４３ｈとを別のチップで構成したが、それらを一体に形成しても良いことはもちろんである。この場合、MOSFET４１ｈのソース電極と、第２ダイオード４３ｈのアノード電極とは、別々に形成することが好適である。更に、このチップに、インダクタンス素子４４ｈを更に集積してもよい。

（変形態様２）
上記各回路実装例では、縦型MOSFETチップ９１のソース電極と第２ダイオード４３ｈのアノード電極との間に、インダクタンス素子４４ｈを配置したが、縦型MOSFETチップ９１のドレイン電極と第２ダイオード４３ｈのカソード電極との間にインダクタンス素子４４ｈを設けても良い。つまり、インダクタンスＬ２は、縦型MOSFETチップ９１のソース電極側の電流分岐点と、ドレイン電極側の電流分岐点との間の第１転流経路全体のインダクタンスにより構成される。

（変形態様３）
上記各回路実装例では、縦型MOSFETチップ９１の寄生ダイオードである第１ダイオード４２ｈの逆回復電流の低減を行ったが、縦型MOSFETチップ９１の代わりに同様の小数キャリア蓄積効果をもつ種々のパワー半導体スイッチング素子の逆回復電流の低減にも、上記第２ダイオード４３ｈ及びインダクタンス素子４４ｈからなる第２転流経路を用いることができる。この種のパワー半導体スイッチング素子として、特に高耐圧のＤＭＯＳＦＥＴ、スーパージャンクション（ＳＪ）構造のＭＯＳＦＥＴがある。なお、ＳＪ構造のＭＯＳＦＥＴは逆回復電流の電流変化率が大きいため、第２転流経路の抵抗ｒ２を小さくして、フライホイル電流ｉ２の変化率を大きくすることが好適である。

その他、図１２に示すように、ＩＧＢＴにたとえばファストリカバリーダイオードからなる第１ダイオード４２ｈを逆並列接続する場合には、更に上記した第２ダイオード４３ｈとインダクタンス素子４４ｈとを直列接続して、第１ダイオード４２ｈと並列接続することにより、この第１ダイオード４２ｈの逆回復電流の悪影響を低減することができる。

（変形態様４）
上記各回路実装例では、ハーフブリッジ回路の上アームスイッチ（ハイサイドスイッチ）に本発明を適用した実施形態を説明したが、本発明の第２ダイオード４３ｈとインダクタンス素子４４ｈとからなる第２転流経路は、下アームスイッチにも適用することができ、ハーフブリッジ回路を複数並列接続してなるインバータ回路にも適用でき、ＤＣＤＣコンバータなどのパワースイッチング回路にも適用できることは明らかである。

（MOSFET４１ｌの電流実測波形）
寄生ダイオードである第１ダイオード４２ｈをもつMOSFET４１ｈに対して、第２ダイオード４３ｈとインダクタンス素子４４ｈとが直列接続された第２転流経路を設けた場合（Ａ）、第２ダイオード４３ｈだけの第２転流経路を設けた場合（Ｂ）、第２転流経路を設けない場合（Ｃ）の、MOSFET４１ｌのオン立ち上がり電流波形を図１３に示す。インダクタンス素子４４ｈの設置により逆回復電流を良好に抑制できることがわかる。

実施形態１のハーフブリッジを示す回路図である。 図１のハーフブリッジの電流波形図である。 図１の逆回復電流が流れる場合の第１転流経路及び第２転流経路の等価回路図である。 インダクタンスＬ１、Ｌ２の大きさと、逆回復電流ｉｒと第２ダイオードのフライホイル電流ｉ２との割合との関係を示す図である。 回路実装例１のモジュールの模式平面図である。 図５の模式斜視図である。 回路実装例２のモジュールの模式平面図である。 回路実装例３のモジュールの模式平面図である。 回路実装例４のモジュールの模式平面図である。 回路実装例５のモジュールの模式平面図である。 回路実装例６のモジュールの模式平面図である。 ＩＧＢＴに第１ダイオード、第２ダイオード及びインダクタンス素子を設けた場合を示す回路図である。 各種形態における下アーム電流の立ち上がり波形を示す電流波形図である。

符号の説明

４２ｈ 寄生ダイオード（第１ダイオード）
４２ｌ 寄生ダイオード（第１ダイオード）
４３ｈ 第２ダイオード
４３ｌ 第２ダイオード
４４ｈ インダクタンス（インダクタンス素子）
４４ｌ インダクタンス（インダクタンス素子）
４６ 直流電源
４７ 誘導性負荷
４８ 負荷側端子
４９ 高位電源側端子
５０ 低位電源側端子
５１ 負荷側端子
８１ チップ
８２ ソース電極
８３ ゲート電極
８４〜８７ リード端子
８８ 導体
８９ ボンディングワイヤ
９１ チップ
９２ ソース電極
９３ ゲート電極
９４〜９８ リード端子
９９ 導体
１１０ ボンディングワイヤ
１１１０ ボンディングワイヤ
１１１１ 導体
１１１２ 絶縁基板
１２１０ ボンディングワイヤ
９１０ ボンディングワイヤ
９１１ フライホイルダイオードチップ
９１２ アノード電極
９１３ パッケージ

Claims (16)

1. 電力源側に接続される電源側端子と、誘導性負荷に接続される負荷側端子と、前記電源側端子と前記負荷側端子との間を流れるスイッチ電流を断続する半導体スイッチング素子と、
   前記半導体スイッチング素子に対して逆並列接続される第１ダイオードを有して前記半導体スイッチング素子のオフ時に誘導性負荷の転流電流を前記スイッチ電流と逆向きに流す第１転流経路と、
   を備えるパワースイッチング回路において、
   前記半導体スイッチング素子に対して逆並列接続される第２ダイオードを有して前記第１転流経路と並列接続されるとともに、前記半導体スイッチング素子のオフ時に前記スイッチ電流と逆向きに前記誘導性負荷の転流電流を流す第２転流経路を有し、
   前記第２ダイオードは、前記第１ダイオードよりも短い逆回復時間を有し、
   前記第２転流経路のインダクタンスは、前記第１転流経路のインダクタンスよりも大きいことを特徴とするパワースイッチング回路。
2. 請求項１記載のパワースイッチング回路において、
   前記逆回復電流が前記第１ダイオードに流れる期間に前記第２転流経路を前記逆回復電流と逆向きに流れて前記第２転流経路のインダクタンスの磁気エネルギーを消勢する前記第２転流経路の磁気エネルギー消勢電流の平均値は、前記逆回復電流の平均値に略等しく設定されているパワースイッチング回路。
3. 請求項１記載のパワースイッチング回路において、
   前記第２転流経路のインダクタンスは、前記第１転流経路のインダクタンスの２〜８倍に設定されているパワースイッチング回路。
4. 請求項１記載のパワースイッチング回路において、
   前記第２転流経路のインダクタンスは、前記第１転流経路のインダクタンスの４〜６倍に設定されているパワースイッチング回路。
5. 請求項１記載のパワースイッチング回路において、
   前記第２転流経路のインダクタンスは、配線インダクタンスにより構成されているパワースイッチング回路。
6. 請求項５記載のパワースイッチング回路において、
   前記第２転流経路の配線長は、前記第１転流経路の配線長よりも大きく形成されているパワースイッチング回路。
7. 請求項６記載のパワースイッチング回路において、
   前記半導体スイッチング素子、第１ダイオード及び第２ダイオードは同一基板に実装されて同一パッケージに収容され、前記第１転流経路と前記第２転流経路との接続点は、前記パッケージ内に配置されているパワースイッチング回路。
8. 請求項６又は７記載のパワースイッチング回路において、
   前記半導体スイッチング素子及び第１ダイオードは同一の半導体チップに集積され、
   前記第２ダイオードは前記半導体チップとは異なる半導体チップに作成されて前記半導体スイッチング素子及び第１ダイオードと同一パッケージに収容されているパワースイッチング回路。
9. 請求項６又は７記載のパワースイッチング回路において、
   前記半導体スイッチング素子、第１ダイオード及び第２ダイオードは、同一の半導体チップに集積されているパワースイッチング回路。
10. 請求項１記載のパワースイッチング回路において、
    前記半導体スイッチング素子は、前記第１ダイオードとしての寄生ダイオードをもつMOSFETにより構成され、
    前記第１転流経路と前記第２転流経路との接続点は、前記MOSFETが形成された半導体チップ表面に形成された電極により構成されているパワースイッチング回路。
11. 請求項１記載のパワースイッチング回路において、
    前記第１ダイオードの逆回復電流の積分値と、前記第１ダイオードの逆回復電流通電期間の前記第２電流経路に流れるインダクタンス減勢方向の電流の積分値は略等しくされているパワースイッチング回路。
12. 請求項１記載のパワースイッチング回路において、
    前記第１ダイオードは、接合ダイオードからなり、前記第２ダイオードは、ショットキーダイオードからなるパワースイッチング回路。
13. 請求項１記載のパワースイッチング回路において、
    前記第１ダイオードは、接合ダイオードからなり、前記第２ダイオードは、ファストリカバリダイオードからなるパワースイッチング回路。
14. 請求項１記載のパワースイッチング回路において、
    前記第１ダイオードは、ファストリカバリダイオードからなり、前記第２ダイオードは、ショットキーダイオードからなるパワースイッチング回路。
15. 請求項１記載のパワースイッチング回路において、
    前記第１ダイオードは、前記半導体スイッチング素子をなすSJ−MOSFETの寄生ダイオードからなるパワースイッチング回路。
16. 請求項１記載のパワースイッチング回路において、
    前記半導体スイッチング素子及び前記第１ダイオードは、前記電源側端子または前記負荷側端子として複数の電極端子をもつ同一のパッケージに実装され、前記第２ダイオードは、配線を通じて前記複数の電極端子の一部に接続されるパワースイッチング回路。

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