JP2009194330A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】十分な逆バイアス安全動作領域を有する半導体装置を提供する。
【解決手段】ｎ−基板１１は、外周面Ｐ１ｏと外周面Ｐ１ｏに囲まれた内周面Ｐ１ｉとを有する第１主面と、第１主面と対向する第２主面とを有している。絶縁ゲート型電界トランジスタ部ＦＴはｎ−基板１１の内周面Ｐ１ｉ上に設けられている。ｎ＋層１５は、第２主面の内周面Ｐ１ｉに対向する部分の上に設けられ、ｎ−基板１１よりも高い不純物濃度を有している。ｎ＋＋バッファ層２０は、第２主面の外周面Ｐ１ｏに対向する部分の上に少なくとも一部が位置し、ｎ＋層１５よりも高い不純物濃度を有している。ｐ＋層１６は、ｎ＋層１５およびｎ＋＋バッファ層２０の上に設けられている。
【選択図】図１

Description

本発明は、半導体装置およびその製造方法に関し、特に、絶縁ゲート型電界トランジスタ部とコレクタ層とを有する半導体装置およびその製造方法に関するものである。

民生機器から電鉄用途まで、ＩＧＢＴ(Insulated Gate Bipolar Transistor)などパワー半導体デバイスが幅広く利用されている。通常、ＩＧＢＴの低ロス化が進められると安全動作領域：ＳＯＡ(Safe Operating Area)を指標として表される耐性が低下してしまう。ＳＯＡとしては、たとえば逆バイアス安全動作領域：ＲＢＳＯＡ(Reverse Bias SOA)がある。ＲＢＳＯＡは、ＩＧＢＴに逆バイアスが印加される際のＳＯＡであり、ターンオフ時の耐性の指標となる。この耐性の低下を抑制するための構造が、近年、提案されている。

たとえば特開２００５−１３６０９２号公報によれば、ＩＧＢＴは、ｎ−型半導体層と、ｎ＋型半導体層と、ｐ型半導体層と、エミッタ領域と、ゲート電極と、ガードリング部と、コレクタ層とを有している。コレクタ層は、ガードリング部が設けられた領域の直下において、他の領域よりも不純物濃度が小さくされている。これによりＩＧＢＴの弱点であるラッチアップ耐性が向上される、と記載されている。
特開２００５−１３６０９２号公報（第１図）

ＩＧＢＴのターンオフ時、ガードリング部直下のコレクタ層から注入されてきたホールはセル部最外周のｐ型半導体層へ集中的に吸収されていく。この吸収量が一定の値を超えてしまうことでＩＧＢＴが熱破壊を起こすことがあるため、ＩＧＢＴのＲＢＳＯＡを十分に確保することができないという問題があった。

それゆえ、本発明の目的は、十分なＲＢＳＯＡを有する半導体装置およびその製造方法を提供することである。

本発明の半導体装置は、ゲート電極を有する絶縁ゲート型電界効果トランジスタ部と、コレクタ層とを含む半導体装置であって、第１導電型の半導体基板と、絶縁ゲート型電界効果トランジスタ部と、第１導電型のバッファ層と、第１導電型の高濃度バッファ層と、第１導電型と異なる第２導電型のコレクタ層とを備えている。半導体基板は、外周面と外周面に囲まれた内周面とを有する第１主面と、第１主面と対向する第２主面とを有している。絶縁ゲート型電界効果トランジスタ部は半導体基板の内周面の上に設けられている。バッファ層は、第２主面の内周面に対向する部分の上に設けられ、半導体基板よりも高い不純物濃度を有している。高濃度バッファ層は、第２主面の外周面に対向する部分の上に少なくとも一部が位置し、バッファ層よりも高い不純物濃度を有している。コレクタ層は、バッファ層および高濃度バッファ層の上に設けられている。

本発明の半導体装置の製造方法は、ゲート電極を有する絶縁ゲート型電界効果トランジスタ部と、コレクタ層とを含む半導体装置の製造方法であって、以下の工程を有している。

第１導電型の半導体基板の第１主面において外周面に囲まれた内周面の上に、絶縁ゲート型電界効果トランジスタ部が形成される。第２主面の内周面に対向する部分の上に第１導電型のバッファ層が形成される。第２主面の外周面に対向する部分の少なくとも一部を含む被成膜面の上にリンガラス層が成膜される。リンガラス層を加熱することで、第２主面の外周面に対向する部分の上に少なくとも一部が位置し、かつバッファ層よりも高い不純物濃度を有する第１導電型の高濃度バッファ層が形成される。バッファ層および高濃度バッファ層の上に、第１導電型と異なる第２導電型のコレクタ層が形成される。

本発明によれば、高濃度バッファ層により、第２主面の外周面に対向する部分の上のコレクタ層から注入されてきたホールの大半が消滅させられるため、半導体装置のＲＢＳＯＡを十分に確保することができる。

以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
図１は、本発明の実施の形態１における半導体装置の構成を概略的に示す部分断面図である。図２は、本発明の実施の形態１における半導体装置の構成を概略的に示す上面図である。図３は、図１のＩＩＩ−ＩＩＩ線に沿った概略断面図である。なお、図１は、図２のＩ−Ｉ線に沿った断面図である。

図１〜図３を参照して、本実施の形態の半導体装置は、セル領域ＣＬと、セル領域ＣＬを取り囲むように設けられたガードリング領域ＧＲとを有するＩＧＢＴ（半導体装置）である。より具体的には、ＩＧＢＴは、ｎ−基板１１（半導体基板）と、ｎ＋層１５（バッファ層）と、ｎ＋＋バッファ層２０（高濃度バッファ層）と、ｐ＋層１６（コレクタ層）と、裏面電極１７と、ベース部３１（ｐウエル層）と、エミッタ部３２ｅと、エミッタ電極１２ｅと、ゲート絶縁膜４１ｇと、ゲート電極５１と、酸化膜４２と、層間膜４３と、ガードリング部６１と、ｎ＋部３２と、電極１２と、絶縁膜４１と、オーバーコート膜６３とを有している。

ｎ−基板１１は、ｎ型（第１導電型）の導電型を有する基板であり、たとえばＦＺウエハである。ｎ−基板１１は、上面（第１主面）として、外周面Ｐ１ｏと、外周面Ｐ１ｏに囲まれた内周面Ｐ１ｉとを有している。またｎ−基板１１は、この上面と対向する裏面（第２主面）として、内周面Ｐ１ｉと対向する内周対向面Ｐ２ｉと、外周面Ｐ１ｏと対向する外周対向面Ｐ２ｏとを有している。ｎ−基板１１の内周面Ｐ１ｉおよび内周対向面Ｐ２ｉに挟まれた部分は、セル領域ＣＬに含まれる。またｎ−基板１１の外周面Ｐ１ｏおよび外周対向面Ｐ２ｏに挟まれた部分は、ガードリング領域ＧＲに含まれる。なおｎ−基板１１は、内周対向面Ｐ２ｉおよび外周対向面Ｐ２ｏ側にライフタイムキラー層１１ｋを有している。ライフタイムキラー層１１ｋは、たとえば水素イオン（Ｈ⁺）が照射量１×１０¹⁰／ｃｍ²で照射されることにより形成されている。

ｎ−基板１１の内周面Ｐ１ｉの上には、ｎ−基板１１と、ベース部３１と、エミッタ部３２ｅと、ゲート絶縁膜４１ｇと、ゲート電極５１とを有する絶縁ゲート型電界トランジスタ部ＦＴが形成されている。なおベース部３１はエミッタ電極１２ｅ側に高濃度ベース部３１ｄを有している。

ｎ＋層１５は、内周対向面Ｐ２ｉ上に設けられ、ｎ−基板１１よりも高い不純物濃度を有するｎ型の層である。ｎ＋層１５の不純物は、たとえば注入量１×１０¹¹／ｃｍ²で注入されたリン（Ｐ）である。

ｎ＋＋バッファ層２０は、外周対向面Ｐ２ｏ上に少なくとも一部が位置し、ｎ＋層１５よりも高い不純物濃度を有するｎ型の層である。ｎ＋＋バッファ層２０の不純物は、たとえば注入量５×１０¹³／ｃｍ²で注入されたリン（Ｐ）である。

ｐ＋層１６は、ｎ＋層１５およびｎ＋＋バッファ層２０の上に設けられたｐ型の層である。ｐ＋層１６の不純物は、たとえば注入量５×１０¹²／ｃｍ²で注入されたボロン（Ｂ）である。

ゲートパッド２２（パッド層）は、内周面Ｐ１ｉ上に設けられ、ＩＧＢＴの外部とゲート電極５１とを電気的に接続するためのものである。ｎ＋＋バッファ層２０は、ｎ−基板１１を挟んでゲートパッド２２と対向する部分を有している。

次に本実施の形態のＩＧＢＴのスイッチング動作について説明する。
まずスイッチング動作のうちターンオン動作について説明する。ゲート電極５１に所定の電圧が印加されることで、絶縁ゲート型電界トランジスタ部ＦＴからｎ−基板１１へ電子が注入される。また裏面電極１７とエミッタ電極１２ｅとの間に所定の電圧が印加されることで、ｐ＋層１６とエミッタ部３２ｅとの間が順バイアス状態とされる。この順バイアス状態により、ｐ＋層１６からｎ−基板１１へホールが注入される。セル領域ＣＬにおいては、上記の電子とホールとが平衡状態となり、伝導度変調が起こる。一方、ガードリング領域ＧＲにおいては、ｐ＋層１６とｎ−基板１１との間にｎ型の高濃度不純物領域であるｎ＋＋バッファ層２０が形成されている。このためｐ＋層１６からのホールの大半が消滅する。

続いてスイッチング動作のうちターンオフ動作について説明する。ＩＧＢＴが順バイアス状態から逆バイアス状態に切り替えられることにより、電子の注入が停止される。セル領域ＣＬにおいては、ｎ−基板１１のｎ＋層１５近傍に残存したホールはライフタイムキラー層１１ｋにトラップされ、ｎ−基板１１の厚み方向の中間部に残存したホールは自己ライフタイムにより消滅し、ｎ−基板１１の内周面Ｐ１ｉ側に残存したホールはエミッタ部３２ｅ側へ抜ける。一方、ガードリング領域ＧＲにおいては、上述したようにｎ＋＋バッファ層２０により大半のホールが消滅している。少量の残存したホールは、セル領域ＣＬ最外周のベース部３１に流れ込む。

次にｎ＋層１５およびｎ＋＋バッファ層２０の形成方法について説明する。まずｎ−基板１１の内周対向面Ｐ２ｉおよび外周対向面Ｐ２ｏ側の面全体に１×１０¹¹／ｃｍ²の注入量でリン（Ｐ）が注入される。その後、外周対向面Ｐ２ｏに選択的に５×１０¹³／ｃｍ²の注入量でリン（Ｐ）が注入されることで、外周対向面Ｐ２ｏの不純物濃度が５×１０¹³／ｃｍ²の注入量で規定される濃度とされる。この選択的な不純物の注入は、両面アライナー装置を適用し、裏面マスクを用いてパターニングを行なうことで行なわれる。

次に比較例の半導体装置について説明する。図４は、比較例における半導体装置の構成を概略的に示す部分断面図である。図４を参照して、比較例のＩＧＢＴはｎ＋層１５が内周対向面Ｐ２ｉおよび外周対向面Ｐ２ｏ上に形成されており、ｎ＋＋バッファ層２０が形成されていない。このためターンオン時にガードリング領域ＧＲにおいて、本実施の形態よりも多くのホールがｎ−基板１１に注入される。このホールは、ターンオフ時にセル領域ＣＬ部最外周のベース部３１に集中する。この集中は、上述したようにホールが多いために過度になりやすいので、ＩＧＢＴの熱破壊が生じやすい。

一方、本実施の形態によれば、ガードリング領域ＧＲにおいては、ｐ＋層１６からのホールはｎ＋＋バッファ層２０の影響によりｎ−基板１１に少量しか注入されない。よってターンオフ時にセル領域ＣＬの最外周のベース部３１に流れ込むホールの量が少なくなる。このためホールの集中による熱破壊が抑制されるので、十分なＲＢＳＯＡを確保することができる。

また、図３に示すように、ｎ＋＋バッファ層２０は、ガードリング領域ＧＲと同様に無効領域であるゲートパッド２２が形成された領域と対向する部分を有している。これにより、ｎ−基板１１に注入されるホールの量が抑制されるので、上記と同様の原理で、より広いＲＢＳＯＡを確保することができる。

（実施の形態２）
図５は、本発明の実施の形態２における半導体装置の構成を概略的に示す部分断面図である。

図５を参照して、本実施の形態の半導体装置としてのＩＧＢＴは、実施の形態１のＩＧＢＴ（図１）のｎ＋＋バッファ層２０の代わりに、ｎ＋＋バッファ層２１を有している。ｎ＋＋バッファ層２１は、ｎ＋＋バッファ層２０と同様に、ｎ＋層１５よりも高い不純物濃度を有するｎ型の層である。ｎ＋＋バッファ層２１は、たとえば濃度２×１０¹⁶／ｃｍ³で添加されたリン（Ｐ）を不純物として有している。ｎ＋＋バッファ層２１のｐ＋層１６側の面における不純物濃度は１×１０¹⁹／ｃｍ³以上である。なおｎ＋層１５は、たとえば濃度１×１０¹⁵〜１×１０¹⁶／ｃｍ³のリン（Ｐ）を不純物として有している。

なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。

次に本実施の形態のＩＧＢＴの製造方法について説明する。
図５を参照して、ｎ−基板１１の内周面Ｐ１ｉの上に、絶縁ゲート型電界トランジスタ部ＦＴが形成される。内周対向面Ｐ２ｉおよび外周対向面Ｐ２ｏの全体に、低濃度でリン（Ｐ）が注入されることで、ｎ＋層１５が形成される。

次に厚い酸化膜でｎ−基板１１が覆われる。この酸化膜のうち、外周対向面Ｐ２ｏの少なくとも一部を含む面が選択的に露出されて、被被覆面とされる。この選択的な露出は、両面アライナー装置を適用し、裏面のパターニングを行なうことで可能である。次にリン（Ｐ）成膜処理が行なわれる。

図６は、本発明の実施の形態２における半導体装置の製造方法の一工程を説明するための概略的な部分断面図である。図７は、本発明の実施の形態２における半導体装置の製造方法の一工程を説明するための温度プロファイル図である。

図６および図７を参照して、まずステップＳ０１にて、窒素および酸素の混合ガスが噴出された製造装置内にｎ−基板１１が搬入される。ステップＳ０２にて、リンガラス層の成膜に適した値まで温度Ｔが上げられる。ステップＳ０３にて、製造装置内にＰＨ₃ガスが噴出される。これにより上述した被成膜面、すなわち外周対向面Ｐ２ｏの少なくとも一部を含む面に、リンガラス層２ｕが形成される。ステップＳ０４にて、温度Ｔが下げられ、ステップＳ０５にてフラッシュ工程が行なわれる。

ステップＳ０６にて、ドライブ工程に適した値まで温度Ｔが上げられる。これによりリンガラス層２ｕが加熱される。ステップＳ０７にてドライブ工程が行なわれることで、外周対向面Ｐ２ｏの少なくとも一部に、ｎ＋＋バッファ層２１が形成される。その後、リンガラス層２ｕおよび酸化膜が除去される。ｎ＋層１５およびｎ＋＋バッファ層２１の上に、ｐ＋層１６が形成される。ｎ＋＋バッファ層２１がｎ−基板１１を挟んでゲートパッド２２と対向する部分を有するように、ゲートパッド２２が内周面Ｐ１ｉ上に設けられる。これにより、図５に示すＩＧＢＴが得られる。

本実施の形態によれば、実施の形態１と同様の効果が得られる。また、図６の矢印に示すように、リンガラス層２ｕによる不純物ＩＰのゲッタリング効果が得られるため、ＩＧＢＴのリーク電流を抑制することができる。

今回開示された実施の形態および実施例はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明は、絶縁ゲート型電界トランジスタ部とコレクタ層とを有する半導体装置およびその製造方法に特に有利に適用され得る。

本発明の実施の形態１における半導体装置の構成を概略的に示す部分断面図である。 本発明の実施の形態１における半導体装置の構成を概略的に示す上面図である。 図１のＩＩＩ−ＩＩＩ線に沿った概略断面図である。 比較例における半導体装置の構成を概略的に示す部分断面図である。 本発明の実施の形態２における半導体装置の構成を概略的に示す部分断面図である。 本発明の実施の形態２における半導体装置の製造方法の一工程を説明するための概略的な部分断面図である。 本発明の実施の形態２における半導体装置の製造方法の一工程を説明するための温度プロファイル図である。

符号の説明

ＣＬ セル領域、ＦＴ 絶縁ゲート型電界トランジスタ部、ＧＲ ガードリング領域、２ｕ リンガラス層、１１ ｎ−基板、１２ｅ エミッタ電極、１５ ｎ＋層、１６ ｐ＋層、１７ 裏面電極、２０，２１ ｎ＋＋バッファ層、２２ ゲートパッド、４１ｇ ゲート絶縁膜、５１ ゲート電極、６１ ガードリング部。

Claims (4)

1. ゲート電極を有する絶縁ゲート型電界効果トランジスタ部と、コレクタ層とを含む半導体装置であって、
   外周面と前記外周面に囲まれた内周面とを有する第１主面と、前記第１主面と対向する第２主面とを有する、第１導電型の半導体基板と、
   前記半導体基板の前記内周面の上に設けられた前記絶縁ゲート型電界効果トランジスタ部と、
   前記第２主面の前記内周面に対向する部分の上に設けられ、前記半導体基板よりも高い不純物濃度を有する前記第１導電型のバッファ層と、
   前記第２主面の前記外周面に対向する部分の上に少なくとも一部が位置し、前記バッファ層よりも高い不純物濃度を有する前記第１導電型の高濃度バッファ層と、
   前記バッファ層および前記高濃度バッファ層の上に設けられた、前記第１導電型と異なる第２導電型の前記コレクタ層とを備えた、半導体装置。
2. 前記第１主面の上に設けられた、前記半導体装置の外部と前記ゲート電極とを電気的に接続するためのパッド層をさらに備え、
   前記高濃度バッファ層は、前記半導体基板を挟んで前記パッド層と対向する部分を有する、請求項１に記載の半導体装置。
3. ゲート電極を有する絶縁ゲート型電界効果トランジスタ部と、コレクタ層とを含む半導体装置の製造方法であって、
   第１導電型の半導体基板の第１主面において外周面に囲まれた内周面の上に、前記絶縁ゲート型電界効果トランジスタ部を形成する工程と、
   前記第２主面の前記内周面に対向する部分の上に前記第１導電型のバッファ層を形成する工程と、
   前記第２主面の前記外周面に対向する部分の少なくとも一部を含む被成膜面の上にリンガラス層を成膜する工程と、
   前記リンガラス層を加熱することで、前記第２主面の前記外周面に対向する部分の上に少なくとも一部が位置し、かつ前記バッファ層よりも高い不純物濃度を有する前記第１導電型の高濃度バッファ層を形成する工程と、
   前記バッファ層および前記高濃度バッファ層の上に、前記第１導電型と異なる第２導電型の前記コレクタ層を形成する工程とを備えた、半導体装置の製造方法。
4. 前記第１主面の上に、前記半導体装置の外部と前記ゲート電極とを電気的に接続するためのパッド層を形成する工程をさらに備え、
   前記被成膜面は前記半導体基板を挟んで前記パッド層と対向する部分を有する、請求項３に記載の半導体装置の製造方法。

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