JP2000058820A

JP2000058820A - パワー半導体素子及びパワーモジュール

Info

Publication number: JP2000058820A
Application number: JP10224028A
Authority: JP
Inventors: Akihiro Tanba; 昭浩丹波; Ryoichi Kajiwara; 良一梶原; Koichi Inoue; 広一井上; Kazuji Yamada; 一二山田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1998-08-07
Filing date: 1998-08-07
Publication date: 2000-02-25

Abstract

(57)【要約】【課題】パワー半導体素子において、素子の性能や信頼
性を向上できる電極構造を提供する。【解決手段】パワー半導体素子において、半導体層の表
面上に第１の電極１２を設け、第１の電極１２の表面上
に層間絶縁層１１を形成し、層間絶縁層１１の表面上に
おける第１の電極１１の直上に第２の電極１０を設け
る。【効果】素子の面積利用率が向上したり、ボンディング
のダメージが緩和されるので、パワー半導体素子の性能
及び信頼性が向上できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、インバータ等の電
力変換装置に用いられるパワー半導体素子及びパワーモ
ジュールに関する。

【０００２】

【従来の技術】代表的パワー半導体素子であるＩＧＢＴ
は、ライフタイム制御，微細化等の手法により、スイッ
チング時間短縮、及び低飽和電圧化の低損失化が着実に
進んでいる。しかしながら、低飽和電圧化の結果、ＩＧ
ＢＴの飽和電流も増大し、負荷短絡，上下アーム短絡、
等によりＩＧＢＴに飽和電流が流れた場合の素子破壊が
問題になってきている。いわゆる短絡耐量の低下であ
る。この問題を解決するために、ＩＧＢＴとゲート駆動
回路，過電流保護回路等の各種保護回路を一つのパッケ
ージに封止した、インテリジェントパワーモジュール
(ＩＰＭ)が、ＩＧＢＴモジュールにおいて一般的になっ
てきている。

【０００３】ＩＰＭを実現するためには、ＩＧＢＴ中に
流れる電流をモニタしなければならない。このために、
主電流の数千分の一の電流を検出する端子を備えたＩＧ
ＢＴ（センス端子付きＩＧＢＴ）が必要である。図４に
センス端子付きＩＧＢＴの等価回路を示す。ゲート端子
４３，コレクタ端子４２共通で、センスIGBT40と主IGBT
41が並列接続された構造である。センスIGBT40の電流は
主IGBT41の数千分の一のため、通電に寄与する、いわゆ
るアクティブ領域の面積は主IGBT41の数千分の一であ
る。センスIGBT40のエミッタ端子がセンス端子４４とな
り、電流検出回路（通常、抵抗）へ接続される。

【０００４】図２はセンス端子付きＩＧＢＴの平面構造
模式図である。アルミ電極パタンを模式的に示してい
る。ゲート電極のワイヤボンディング領域(ゲートパッ
ド)２１からチップ全体にゲート電極Ａｌ配線２４が形
成され、その他、ほとんどの領域が主IGBT41のエミッタ
電極２０である。ゲートパッド２１とほぼ同面積の電極
パッド２２がセンス端子（センスIGBT40のエミッタ端子
４４）のワイヤボンディング領域（センスパッド）であ
る。ゲートパッド２１とセンスパッド２２の大きさは、
Ａｌワイヤをボンディングするために必要な面積で決定
される。例えば、線経０.３mm のＡｌワイヤをボンディ
ングする場合、パッドの大きさは概略、１mm²程度であ
る。矩形で囲んだ領域２３はセンスIGBT40のアクティブ
領域を示している。前述のように、このアクティブ領域
は主IGBT41（ほぼチップ全体）の数千分の一であるた
め、ボンディングに必要な面積１mm²程度よりもはるか
に小さい。

【０００５】また、ＩＧＢＴの実装上キーとなる、電気
的接続は、低コストであることから、Ａｌワイヤの超音
波ボンディングが一般的である。これはＩＧＢＴのＡｌ
電極にＡｌワイヤを数百グラムの圧力で加圧しながら超
音波で溶接するものである。

【０００６】

【発明が解決しようとする課題】上記、従来のセンス端
子付きＩＧＢＴは、低損失化に関して以下の問題があ
る。上述のように、センスパッド２２下のアクティブ領
域２３の面積は、センスパッド２２の大きさよりもはる
かに小さい。この部分の断面構造の一例を模式図で図３
に示す。領域１９がセンスIGBT40のアクティブ領域２３
であり、いわゆる通常のＩＧＢＴ構造である。ｎ⁺−エ
ミッタ１３，ｐ−ベース１４，ｐ⁺−領域１５，ゲート
電極（poly−Ｓｉ）１０２，ｎ^-−ベース１６、ｐ⁺−
コレクタ１７から構成されている。Ａｌ電極３３がセン
スＩＧＢＴのエミッタ電極であるセンスパッド２２であ
る。センスＩＧＢＴ領域１９以外の領域３２は素子分離
用酸化膜３１、深いｐ⁺−層（ｐ−well層）３０より構
成されている。ｐ−well層３０は主IGBT41のエミッタ端
子４５と短絡されている。この領域には、本来、主IGBT
41のアクティブ領域が存在すべきであるが、この領域上
にはセンスパッド２２が存在するために、エミッタ電極
を形成することができないのである。そこで、エミッタ
電極をフローティングにしたＩＧＢＴセルを多数存在さ
せることはラッチアップ等の問題があり、センスパッド
２２下のセンスＩＧＢＴ領域１９以外の領域はすべて領
域３２となっている。従って、センスパッド下にＩＧＢ
Ｔはほとんど形成されない。つまり、センスパッド２２
の下のほとんどの領域は通電に寄与しないデッドスペー
スになっているのである。このことはＩＧＢＴチップの
飽和電圧を増大させることになり、低飽和電圧が高性能
化の重要な指針であるパワー半導体デバイスにとって重
大な欠点になる。

【０００７】また、上記理由により、センスＩＧＢＴ領
域２３をチップ中複数設けることは現実的に不可能であ
り、一箇所のみとなる。従って、主IGBT41とセンスIGBT
40のゲート抵抗等の差が顕著となり、両者の動作に不均
一が生じ、電流比が過渡的に異なってしまう、等の問題
も生じる。

【０００８】さらには、温度検出等、その他の機能をＩ
ＧＢＴチップ中に持たせてチップ外の制御回路と接続す
る場合、Ａｌ電極パッドが多数となり、主IGBT41領域の
減少は顕著となる。

【０００９】次に、上記ＩＧＢＴ実装上の問題として、
Ａｌワイヤボンディングによる素子耐圧劣化が挙げられ
る。この原因は以下のとおりである。ＩＧＢＴのＡｌ電
極中には微量にＳｉが存在する。このＳｉは電極膜中、
局所的に析出し（Ｓｉノジュール）、くさび型の形状に
なる場合がある。すると、この析出したＳｉは、超音波
ボンディング時に激しくゆさぶられ、ＩＧＢＴのパッシ
ベーション膜を突き破り、ＩＧＢＴの拡散層中につき刺
さる。この現象が生じると、例えば、エミッタ，コレク
タ間の短絡が発生し、ＩＧＢＴは動作不良となる。この
現象は、IGBTの高性能化のために拡散層が浅くなると発
生しやすくなり、Ａｌワイヤボンディングによる歩留り
低下は顕著になる。

【００１０】本発明は、上記のような問題を考慮してな
されたものであり、パワー半導体素子において、素子の
性能や信頼性を向上できる電極構造を提供することを目
的とする。

【００１１】

【課題を解決するための手段】本発明によるパワー半導
体素子の主要構成は、半導体層の表面上に設けられる第
１の電極と、第１の電極の表面上に位置する層間絶縁層
と、層間絶縁層の表面上において第１の電極の直上に位
置する第２の電極を有する。このような構成により、パ
ワー半導体素子における素子領域及び電極の配置の自由
度が向上する。より具体的な構成としては、次の各構成
が有る。

【００１２】上記主要構成において、半導体層が第１の
素子領域と第２の素子領域を有し、第１の電極は第１の
素子領域に接触し、第２の電極は、第１の電極に電気的
に接続されるとともに、第２の素子領域の直上の層間絶
縁膜の表面上に位置する。そして、第２の電極が外部リ
ードを接続するためのパッドとなる。本構成によれば、
第１の素子領域に接続されるパッドの直下に第２の素子
領域を設けることができる。従って、第２の素子領域の
利用面積を増やすことができる。本構成は、第１の素子
領域がセンスＩＧＢＴ領域であり、第２の素子領域が主
ＩＧＢＴ領域である場合に好適である。

【００１３】上記主要構成において、第２の電極をボン
ディングパッドとする。本構成によれば、層間絶縁膜に
より、ボンディングによって半導体層が受けるダメージ
が緩和される。

【００１４】上記主要構成において、半導体層が素子領
域を有し、さらに半導体層の表面上に位置する他の素子
を有し、第２の電極は、素子に接続されるとともに、前
記素子領域の直上の前記層間絶縁膜の表面上に位置させ
る。本構成は、他の素子が、酸化膜上に形成されるダイ
オードである場合に好適である。本構成によれば、半導
体層上に他の素子を形成する場合に、素子領域及び電極
の配置の自由度が大きくできる。

【００１５】上記主要構成において、半導体層がスイッ
チング素子領域を有し、第１の電極がスイッチング素子
領域の制御電極配線であり、制御電極配線が層間絶縁膜
により被覆され、第２の電極がスイッチング素子領域に
接続される。本構成は、スイッチング素子領域ＩＧＢＴ
領域であり、制御電極配線がゲート配線である場合に好
適である。本構成によれば、制御電極配線があってもス
イッチング素子領域に接続される電極パターンを広くす
ることができる。このため、スイッチング素子領域に接
続される電極パターンに、電気抵抗の低い板状の外部リ
ード電極、例えばブスバー電極配線を接続することがで
きる。このような板状の外部リード電極が接続されるパ
ワー半導体素子を収納するパワーモジュール、例えばＩ
ＧＢＴモジュールは、配線抵抗や配線インダクタンスが
低減される。

【００１６】なお、本発明は、ＩＧＢＴ，パワーMOSFE
T，バイポーラトランジスタ等の各種のパワー素子に適
用できる。

【００１７】

【発明の実施の形態】本発明の実施例を、以下図面を使
用して詳細に説明する。

【００１８】（実施例１）図１，図１８を使用して基本
構成を説明する。図１は、本発明によるセンス端子付Ｉ
ＧＢＴのセンスＩＧＢＴ領域１９及びその周囲近傍の主
ＩＧＢＴ領域１８の断面構造を模式的に示したものであ
る。ＩＧＢＴのゲート及び拡散層の構造は通常のＩＧＢ
Ｔと同一である。すなわち、ｐ⁺−コレクタ層１７，ｎ
^-−ベース層１６，ゲート酸化膜１０４，ゲート電極po
ly−Ｓｉ層１０２が形成され、ｐ−ベース１４，ｎ⁺−
エミッタ１３，オーミックコンタクトを得るためのｐ⁺
−層１５が形成される。ゲート電極パッシベーション酸
化膜１０１が形成された後、エミッタ電極１２（Ａｌ
膜）とｐ−ベース１４、ｎ⁺−エミッタ１３が接続され
る。Ａｌ膜１２は、従来ＩＧＢＴのエミッタ電極膜より
も薄く、１μｍ以下の厚さである。さらに、Ａｌ膜１２
上にはプラズマＣＶＤ等で堆積される層間絶縁膜（酸化
膜）１１が、膜厚０.５μｍ程度形成され、スルーホー
ル１０３が形成される。このスルーホール１０３で第二
Ａｌ層１０と第一Ａｌ層１２が接続される。本実施例で
は、第二Ａｌ層１０の厚さは従来ＩＧＢＴのエミッタ電
極と同程度の５μｍである。

【００１９】本実施例の固有の特徴は、センスＩＧＢＴ
領域１９のごく近傍から主ＩＧＢＴ領域１８が形成され
ることである。すなわち、主ＩＧＢＴのデッドスペース
は存在しない。比較のため、通常のセンス端子付ＩＧＢ
ＴのセンスＩＧＢＴ領域１９近傍の断面構造模式図を図
３に示す（図１に相当）。従来例ではセンスＩＧＢＴ領
域１９の近傍は、前述のように深いｐ⁺−層（ｐ−well
層）３０が形成され（領域３２）、主ＩＧＢＴは形成さ
れない。この理由は既述したが、図１９で詳細に説明す
る。図１９は図２のセンスパッド２２領域の断面構造模
式図を示している。簡単のため、ゲート配線２４の領域
は省略し、また、エミッタコンタクト領域はｐ−ベース
１４のみで示し、ｎ⁺−エミッタ１３，ｐ⁺−層１５は
省略している。従来、ＩＧＢＴのエミッタ電極は膜厚５
μｍ以上の厚いＡｌ層３３一層のみで形成される。従っ
て、Ａｌワイヤボンディングのため、大面積を必要とす
るセンスパッド２２下にはエミッタ電極２０を形成でき
ないため、ｐ−well層３０は基本的にデッドスペースと
なってしまう。

【００２０】一方、図１９に相当する本実施例の図を図
１８に示す。本実施例の場合、エミッタ電極は第一，第
二のＡｌ層で形成されるため、第二のＡｌ層で構成され
るセンスパッド１８０下に層間酸化膜１１を配置して、
第一のＡｌ層を配置することができる。従って、主ＩＧ
ＢＴをセンスＩＧＢＴのごく近傍より配置し、主IGBTの
エミッタ電極を第一のＡｌ層１２で構成し、センスパッ
ド１８０周囲のエミッタ電極（第二Ａｌ層）１８１へ接
続することができる。

【００２１】以上のように、第一，第二のＡｌ層１０，
１２を利用し、層間酸化膜１１の下に主ＩＧＢＴを配置
することにより、センスパッド下のデッドスペースを無
くすことができる。

【００２２】電力変換用パワー半導体であるＩＧＢＴに
おいて、エミッタ電流は素子上面全体に形成されたＡｌ
電極から素子上方へ通電される。従って、Ａｌ電極の抵
抗による損失は無視できる。しかしながら、本実施例の
場合、層間酸化膜１１下の主ＩＧＢＴの電流は、その他
の領域と異なり、素子上方へ通電することはできず、周
囲のＡｌ電極１８１までは素子表面に平行に通電しなけ
ればならない。よって、Ａｌ電極１２の膜厚は、この部
分の抵抗も考慮して決定しなければならない。本実施例
では、Ａｌ電極１２の膜厚は１μｍとしている。

【００２３】（実施例２）本発明によると、従来問題で
あったセンスパッド２２下のデッドスペースは基本的に
無くすことができる。従って、センスＩＧＢＴを１チッ
プ中に多数形成することができる（図６）。従来構造で
は、デッドスペースが存在するために、多数形成するこ
とは、主ＩＧＢＴ領域の面積を著しく減少させることか
ら、到底不可能なことであった。エミッタ・コレクタ飽
和電圧（ＶＣＥ（sat)）を大幅に増大させ、損失を著し
く増大させるからである。例えば、定格電圧／電流、６
００Ｖ／５０ＡのＩＧＢＴの場合、エミッタ電極中、セ
ンスパッドの占める割合は約６％であった（１パッドの
場合）。従って、センスＩＧＢＴ領域を４パッドとした
場合、その割合は２５％程度にもなってしまい、到底許
容できないのである。図６に示した実施例は、エミッタ
電極２０が４パッドの場合を示しており、そのエミッタ
電極２０各々の領域に対応して、センスＩＧＢＴを配置
し、センスパッド２２を４パッド配置している。本構造
で、独立した４つのＩＧＢＴ領域各々にセンス領域を設
けることができるので、より精度良い電流検出ができ
る。

【００２４】本実施例では、ゲートパッド２１はチップ
の中央に配置されているが、もちろんチップ端等、別の
配置でもいっこうに構わない。

【００２５】（実施例３）本発明によると、センスパッ
ド下のデッドスペースを解消すること以外にも、ＩＧＢ
Ｔモジュールの信頼性を大幅に向上できる、という極め
て重要な効果がある。図１０を使用して本効果を実現し
た実施例を説明する。

【００２６】Ａｌワイヤボンディング領域１００１の断
面構造模式図を示している。特徴は、ＩＧＢＴチップ電
極のＡｌ２層化に必要な層間酸化膜１１を、Ａｌワイヤ
ボンディング領域１００１に配置していることである。
従来構造はＡｌ電極一層のため、Ａｌ電極中に発生した
Ｓｉノジュール１００３は、Ａｌワイヤが超音波溶接さ
れる際、Ｓｉ基板に直接ダメージを与え、場合によって
は、基板パッシベーション層を破壊して、基板内部に侵
入する。しかしながら、本実施例では、たとえＡｌワイ
ヤボンディング部にＳｉノジュール１００３が発生して
も、その下には硬い酸化膜１１が存在するため、Ｓｉ基
板中に侵入することは殆どなく、また、ダメージも硬い
酸化膜１１で分散されるため、集中すること無く、極め
て高信頼のワイヤボンディング部が実現できる。本例で
は、層間酸化膜１１の膜厚は0.5μｍとしている。この
厚さは、Ｓｉノジュール１００３のダメージに耐えられ
る剛性を持つように設計される。従って、本例ではプラ
ズマＣＶＤ等で堆積された酸化膜としているが、シリコ
ンナイトライド膜等、その絶縁膜の種類によって、適宜
厚さが決定されるものである。

【００２７】図１１はエミッタパッド２０が６パッド構
成の場合の従来構造ＩＧＢＴチップ平面模式図を示して
いる。Ａｌワイヤ１００２の線経は０.３mm である。線
経は、太いほど電流容量を大きくできるため本数を少な
くできるので、実装上は太くすることが望ましい。しか
しながら、線経を太くすることは、超音波溶接する際の
パワーを大きくしなければならず、前記問題を顕在化さ
せる。そこで、０.３mmと比較的細くして本数を各パッ
ド３本と多くしている。一方、本実施例の場合を図１２
に示す。この場合、前述のようにワイヤボンディングの
ダメージはほとんど考慮しなくても良いので、超音波パ
ワーを大きくできる。従って、Ａｌワイヤ１００２の線
経は０.５mm と、従来と比べて大きくし、本数を各パッ
ド１本と少なくしている。この時、ワイヤボンディング
１００１下には、もちろん層間酸化膜１１を配置してい
る。

【００２８】以上の様に、本実施例によると、信頼性を
維持して、かつ、Ａｌワイヤ本数を少なくできるので、
ＩＧＢＴモジュールの製造コストを削減できる効果もあ
る。（実施例４）ＩＰＭを構成するＩＧＢＴチップに、電流
検出機能のみでなく、チップの温度を検出するためのダ
イオードを内蔵した場合が有る。ダイオード内蔵ＩＧＢ
Ｔチップの等価回路を図７に、断面構造模式図を図９
に、チップ平面摸式図を図８に示す。動作原理は、ダイ
オード７１のアノード，カソード間に一定電流を通電
し、ダイオード７１のオン電圧の変化で温度を検出する
ものである。

【００２９】このダイオード７１を、本実施例ではpoly
−Ｓｉ層で形成している。ｐ型poly−Ｓｉ層９１，ｎ型
poly−Ｓｉ層９２を素子分離用酸化膜３１上に形成し、
第一Ａｌ層１２，第二Ａｌ層１０で配線している。前述
のセンスＩＧＢＴ領域と同じ理由で、Ａｌ一層の場合、
アノード８０，カソード８１パッドの下は、デッドスペ
ースとなってしまう。この場合、センスパッド２２も含
めて、３パッド下の領域がデッドスペースとなる。低損
失が特徴のＩＧＢＴでは問題になる。そこで、第二Ａｌ
層１０で形成したアノード８０，カソード８１電極下に
層間酸化膜１１を配置し、主ＩＧＢＴを形成している。

【００３０】以上、本実施例ではダイオードを内蔵した
場合について示した。今後のIGBTのインテリジェント化
を考えると、ダイオードの他にも、様々な周辺素子、及
び、回路が内蔵される可能性がある。その場合にも、内
蔵素子、及び、回路の電極パッド（第二Ａｌ層）の下に
層間酸化膜を配置し、主ＩＧＢＴをその下に配置するこ
とは極めて有効になる。

【００３１】（実施例５）これまで述べてきたように、
ＩＧＢＴのエミッタ電極は１チップ中、複数に分割され
ている。例えば、定格電圧６００Ｖ素子の場合、４パッ
ド（５０Ａ），１２パッド（１００Ａ）である。この理
由は、ゲートのＡｌ配線をチップ中に配線する必要があ
るからである。従来構造ＩＧＢＴチップのＡｌ配線近傍
の断面構造摸式図を図５に示す。Ａｌ一層３３のみしか
使用できないため、Ａｌ配線２４とエミッタ電極２０は
分離する必要があるため、エミッタ電極は必然的に分離
してしまうのである。

【００３２】このＡｌ配線２４が存在しない場合、ゲー
ト配線はゲート電極材料であるpoly−Ｓｉのみで配線さ
れ、極めて高抵抗となってしまう。これでは、チップ一
辺の長さが最大１cm以上あるＩＧＢＴチップでは、もは
やチップ中の各ＩＧＢＴセルの均一動作は全く期待でき
ない。

【００３３】そこで、ゲートＡｌ配線部にも本発明を適
用する。図１３に断面構造模式図を示す。ゲートＡｌ配
線部１３０において、Ａｌ配線を第一Ａｌ層１２で配線
し、この配線を層間酸化膜１１で絶縁し、エミッタ電極
を第二Ａｌ層１０でチップ一面に形成するのである。も
ちろん、ゲートパッド、及び、センス端子付ＩＧＢＴの
場合、センスパッドは分離する必要はある。

【００３４】以上の様に、本実施例の場合、電流定格に
かかわらず、エミッタ電極をチップ中分離すること無
く、１パッドで形成できる。このことは、ワイヤボンデ
ィングの線経，本数，位置等の自由度が大きくなり、実
装形態に自由度を増すとともに、ＩＧＢＴモジュールの
小型化等にも寄与する。

【００３５】（実施例６）実施例５によると、エミッタ
電極を分離すること無く、１パッドにできる。このこと
を利用すると、従来のＡｌワイヤボンディング法ではな
く、ＩＧＢＴチップへの様々な配線接続法が考えられ
る。

【００３６】従来よりダイオード等では行われていた、
ブスバーをチップ電極へ直接接着させた場合について、
図１４，図１５に示す。図１４はチップとブスバー１４
０のみを示した平面模式図、図１５は、モジュールの例
で、モジュールベース１５１までの断面構造模式図を示
している。

【００３７】本実施例では定格電圧／電流、６００Ｖ／
５０Ａの場合について示しており、チップサイズは６mm
である。ゲート配線はＡｌワイヤ１１１を超音波ボンデ
ィングして行い（従来と同一）、エミッタ配線は幅５mm
のＡｌリボン１４０を同じく超音波ボンディングしてい
る。このエミッタ配線で、従来のＡｌワイヤボンディン
グでは実現困難な、低抵抗，低インダクタンスが実現で
きる。このように、チップサイズと同程度の幅の広いブ
スバーは、ゲート配線とエミッタ電極を異なる金属層で
形成することで実現できる。また、本実施例では、ブス
バー１４０の接着はＡｌリボンの超音波溶接で実現して
いるが、その他、Ｎｉメッキ銅板のはんだ接着等の方法
も考えられる。この場合、エミッタ電極２０はＡｌ層で
は困難であり、Ｎｉ／Ｔｉ／Ｎｉ／Ａｕ積層構造等にし
なければならない。第一Ａｌ層はそのままで、第二Ａｌ
層を、このはんだづけ用のメタライズ層にすることが考
えられる。

【００３８】（実施例７）実施例６に示した、ブスバー
をＩＧＢＴチップに接続した場合の構造について、等価
回路を図１６に示す三相インバータモジュールを構成し
た場合の実施例を図１７に示す。モジュールの形態は、
Ｎ，Ｐ，Ｕ，Ｖ，Ｗのパワー端子、及び、制御端子（図
示せず）をケースにインサート成型した、いわゆるイン
サートケースを使用した場合について示している。すな
わち、ケース１７０には、Ｐ配線１７３、Ｎ配線１７
４、Ｕ，Ｖ，Ｗ配線１７５，１７６，１７７がインサー
ト成型されている。

【００３９】従来のＩＧＢＴモジュールと同様、セラミ
ック基板１５０には、フライホイーリングダイオード
（ＦＷＤ）１７２、ＩＧＢＴ１５２がはんだ接着されて
いる。一つのセラミック基板１５０が、図１５中の１ア
ーム１６０に相当する。この基板がヒートシンクである
銅ベース１５１にはんだ接着され、Ｓｉチップからヒー
トシンクへの放熱系が完成している。以上、素子，セラ
ミック基板が搭載された銅ベース１５１に、前記ケース
１７０がシリコーン系の熱硬化性接着剤により接着され
ている。ゲート配線、及び、その他の制御系の配線は、
従来と同様Ａｌワイヤボンディングにより、制御端子１
７１に接続されているが、以下のパワー系の配線接続法
が特徴である。

【００４０】本実施例の場合、Ｓｉチップの電極は前述
のはんだ接着用にメタライズされており、インサート成
型された厚さ０.８mm のＮｉメッキ銅板１７４，１７
３，１７５が一つのセラミック基板１５０及びその基板
に搭載されたＳｉチップにはんだ接着される。具体的に
は、Ｐ配線１７３はセラミック基板１５０上の銅箔１７
８に、Ｎ配線１７４はＩＧＢＴ１５２に、Ｗ配線１７５
はセラミック基板１５０上の銅箔１７９，FWD172，IGBT
153 にはんだ接着される。セラミック基板，インサート
ケース１７０は、銅ベース１５１にアラインメントされ
ているため、これらのはんだ接着は、位置合わせをする
必要が無く、容易に接着できる。

【００４１】以上、パワー系の配線にＡｌワイヤを使用
するかわりに、銅のブスバー配線を使用するため、低抵
抗，低インダクタンスのＩＧＢＴモジュールが実現でき
る。

【００４２】

【発明の効果】本発明によれば、素子の面積利用率向上
したり、ボンディングのダメージが緩和できるので、素
子の性能や信頼性が向上する。

【図面の簡単な説明】

【図１】本発明の一実施例を示す断面構造模式図。

【図２】従来のセンス端子付きＩＧＢＴの平面模式図。

【図３】従来のセンス端子付きＩＧＢＴの断面構造模式
図。

【図４】センス端子付きＩＧＢＴの等価回路図。

【図５】従来ＩＧＢＴのゲート電極配線領域の断面構造
模式図。

【図６】本発明センス端子付きＩＧＢＴの一実施例。

【図７】温度検出端子付きＩＧＢＴの等価回路。

【図８】図７の平面構造模式図。

【図９】本実施例による図７の断面構造模式図。

【図１０】本発明の低ダメージ電極の一実施例。

【図１１】従来ＩＧＢＴのワイヤボンディング模式図。

【図１２】本発明ＩＧＢＴのワイヤボンディング模式
図。

【図１３】本発明ＩＧＢＴのゲート電極配線部の断面構
造模式図。

【図１４】本発明ＩＧＢＴの電極配線の一実施例。

【図１５】図１４の断面構造模式図。

【図１６】三相インバータモジュールの等価回路。

【図１７】本発明ＩＧＢＴチップを搭載した三相インバ
ータモジュールの実施例。

【図１８】図１をズームアウトした図。

【図１９】図３をズームアウトした図。

【符号の説明】

１０…第二Ａｌ層、１１…層間絶縁膜、１２…第一Ａｌ
層、１３…ｎ⁺−エミッタ層、１４…ｐ−ベース層、１
５…ｐ⁺−層、１６…ｎ^-−ベース、１７…ｐ⁺−コレ
クタ層、１８…主ＩＧＢＴ領域、１９…センスＩＧＢＴ
領域、１０１…パッシベーション膜、１０２…ゲート電
極（poly−Ｓｉ）、１０３…スルーホール、１０４…ゲ
ート酸化膜、２０…主ＩＧＢＴエミッタ電極、２１…ゲ
ート電極、２２…センスＩＧＢＴエミッタ電極（センス
電極）、２３…センスＩＧＢＴアクティブ領域、２４，
１３０…ゲート電極Ａｌ配線、３０…深いｐ⁺層（ｐ−
well層）、３１…素子分離酸化膜、３２…ｐ−well層領
域、３３…Ａｌ層、４０…センスＩＧＢＴ、４１…主Ｉ
ＧＢＴ、４２…コレクタ端子、４３…ゲート端子、４４
…センスＩＧＢＴエミッタ端子（センス端子）、４５…
主ＩＧＢＴエミッタ端子、７０…温度検出ダイオード内
蔵ＩＧＢＴ、７１…温度検出ダイオード、７２…温度検
出端子、７３…温度検出端子（グランド）、８０…温度
検出端子電極、８１…温度検出端子電極（グランド）、
９０…温度検出ダイオード領域、９１…温度検出ダイオ
ード（ｐ層）、９２…温度検出ダイオード(ｎ層)、１１
１，１００２…Ａｌワイヤ、１４０…ブスバー配線、１
５０…セラミック基板、１５１…銅ベース、１５２，１
５３…ＩＧＢＴチップ、１６０…１アーム、170…モジ
ュールケース、１７１…制御端子用パッド、１７２…フ
ライホイーリングダイオード（ＦＥＤ）、１７３…Ｐ配
線、１７４…Ｎ配線、１７５…Ｗ配線、１７６…Ｖ配
線、１７７…Ｕ配線、１７８，１７９…セラミック基板
上銅箔、１００１…Ａｌワイヤボンディング領域、１０
０３…Ｓｉノジュール。

───────────────────────────────────────────────────── フロントページの続き (72)発明者井上広一茨城県日立市大みか町七丁目１番１号株式会社日立製作所日立研究所内 (72)発明者山田一二茨城県日立市大みか町七丁目１番１号株式会社日立製作所日立研究所内Ｆターム(参考） 5F033 BA02 BA12 CA01 DA05 DA35 EA03 EA25 5F044 EE06 EE11

Claims

【特許請求の範囲】

【請求項１】半導体層の表面上に設けられる第１の電極
と、前記第１の電極の表面上に位置する層間絶縁層と、
前記層間絶縁層の表面上において前記第１の電極の直上
に位置する第２の電極を有することを特徴とするパワー
半導体素子。
【請求項２】請求項１において、前記半導体層が第１の
素子領域と第２の素子領域を有し、前記第１の電極は第
１の素子領域に接触し、前記第２の電極は、前記第１の
電極に電気的に接続されるとともに、前記第２の素子領
域の直上の前記層間絶縁膜の表面上に位置し、前記第２
の電極が外部リードを接続するためのパッドであること
を特徴とするパワー半導体素子。
【請求項３】請求項２において、前記第１の素子領域が
センスＩＧＢＴ領域であり、前記第２の素子領域が主Ｉ
ＧＢＴ領域であることを特徴とするパワー半導体素子。
【請求項４】請求項１において、前記第２の電極がボン
ディングパッドであることを特徴とするパワー半導体素
子。
【請求項５】請求項１において、半導体層が素子領域を
有し、さらに前記半導体層の表面上に位置する酸化膜上
に形成されるダイオードを有し、前記第１の電極は前記
素子領域に接続され、前記第２の電極は、前記ダイオー
ドに接続されるとともに、前記素子領域の直上の前記層
間絶縁膜の表面上に位置することを特徴とするパワー半
導体素子。
【請求項６】請求項１において、前記半導体層がスイッ
チング素子領域を有し、前記第１の電極が前記スイッチ
ング素子領域の制御電極配線であり、前記制御電極配線
が前記層間絶縁膜により被覆され、前記第２の電極が前
記スイッチング素子領域に接続されることを特徴とする
パワー半導体素子。
【請求項７】請求項６において、前記スイッチング素子
領域がＩＧＢＴ領域であり、前記制御電極配線がゲート
配線であることを特徴とするパワー半導体素子。
【請求項８】半導体素子がケースに収納されるパワーモ
ジュールであって、前記半導体素子が請求項６または７
に記載のパワー半導体素子であり、前記第２の電極に板
状の外部リード電極が接続されることを特徴とするパワ
ーモジュール。