JP2009175201A

JP2009175201A - プラズマディスプレイの駆動方法及びプラズマディスプレイ装置

Info

Publication number: JP2009175201A
Application number: JP2008011062A
Authority: JP
Inventors: Takashi Sasaki; 孝佐々木; Akihiro Takagi; 彰浩高木
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2008-01-22
Filing date: 2008-01-22
Publication date: 2009-08-06
Also published as: US20090184945A1; KR20090080882A

Abstract

【課題】所謂飛び越し走査を行う際の後半アドレス時のアドレス誤放電を防止する。
【解決手段】アドレス表示分離方式のプラズマディスプレイにおいてアドレス期間の後に非点灯セルの電荷を調整する期間を設ける。この期間の放電はＸ電極またはアドレス電極と走査電極の間での放電であり、極性はアドレス時に印加される電圧の大小関係と同じ極性を持つが相対電圧は低く、放電は点灯セルのアドレス放電より弱くする。
【選択図】図１

Description

本発明はパーソナルコンピュータやワークステーション等のディスプレイ装置、平面型のテレビジョン、広告や情報等の表示用のディスプレイに使用するプラズマディスプレイの駆動方法及び装置に関する。

従来のＡＣ型カラープラズマディスプレイ（以下ＰＤＰと称する）においては発光表示するセルを規定する期間（アドレス期間）と発光表示のための表示期間（サステイン期間）とを分離したアドレス・表示分離方式が広く採用されている。この方式においては発光表示するセルにアドレス期間で電荷（電荷）を蓄積し、その電荷を利用してサステイン期間で発光表示のための放電を行なっている。一方、アドレス期間に先立ってリセット期間が設けられ、セル内の電荷量を増やすことでアドレス期間の放電を発生しやすくしている。このため、アドレス期間で放電しなかったセルには多くの電荷が残留している。この残留電荷を消去する駆動方法が特許文献１に開示されている。

特開２００２−１４６５０号公報

このアドレス・表示分離方式において、発光させる表示セルは電荷が形成され、サステイン期間の放電につながる。一方、発光させないセルではアドレス期間に放電は発生しないためアドレス期間の前の電荷状態が保持されてサステイン期間にはいる。この電荷状態は多くの場合、アドレス期間に、各電極に印加される電圧に加算される極性を有している。すなわち、走査電極近傍には負極性、アドレス電極近傍には正極性の電荷を有する。この時、アドレス期間に走査電極の複数本おきに走査パルスを印加し、複数周期のサブ走査期間を有する所謂跳び越し走査を採用したＰＤＰにおいては、次のサブ走査期間においてアドレス誤放電が生じる。

これは、発光させないセルでは直前のサブ走査期間においてはアドレス放電しないまでも、直前のサブ走査期間においてアドレスパルスや走査パルスが印加されているため、プライミング粒子である空間電荷が多量に存在する。そのためこの状態で次のサブ走査期間でアドレスパルスが印加されると、アドレス放電が発生してしまい、発光させないセルが発光することになるという問題が発生する恐れがあった。

従って、直前のサブ走査期間でアドレス放電を行なわないセルにおいても、空間電荷を減少させる必要がある。

上記課題に対して本発明では、複数の走査電極及び維持電極と、該走査電極及び維持電極に交差する方向に配置されたアドレス電極を有し、該アドレス電極と走査電極の間でのアドレス放電により発光セルを規定するアドレス期間と前記走査電極及び維持電極間で繰り返し放電を行ない、セルを発光させる表示維持期間とセル内の電荷量を調整するリセット期間を有するプラズマディスプレイの駆動方法であって、前記アドレス期間はＮ個（Ｎは複数）のサブ走査期間を有し、当該サブ走査期間の各々には、前記Ｎに基づく所定数の前記走査電極おきに走査パルスを印加し、前記アドレス期間の最初の第１のサブ走査期間と第２のサブ走査期間との間に、前記第１のサブ走査期間でアドレス放電した前記発光セル以外のセルで、前記アドレス放電よりも弱い放電を生じさせる電荷調整パルスを印加する電荷調整期間を設けるようにするものである。

本発明によれば、所謂飛び越し走査でのアドレス誤放電を抑えることができる。

（実施例１）以下、図１から図７により本発明の実施の形態を説明する。

図２は本発明にかかわるＰＤＰのパネル構造の一例を示す分解斜視図である。前面板１には繰り返し放電を行なう維持電極１１、走査電極１２が並行に交互に配置されている。この電極群は誘電体層１３に覆われており、さらにその表面はＭｇＯ等の保護層１４に覆われている。背面板２には維持電極１１、走査電極１２とほぼ垂直方向にアドレス電極１５が配置されており、さらに誘電体層１６に覆われている。アドレス電極１５の両側には隔壁１７が配置され、列方向のセルを区分けしている。さらにアドレス電極１５上の誘電体層１６及び隔壁１７の側面には紫外線により励起されて赤（Ｒ），緑（Ｇ），青（Ｂ）の可視光を発生する蛍光体１８，１９，２０が塗布されている。この前面板１と背面板２を保護層１４と隔壁１７が接するように貼り合わせて、Ｎｅ−Ｘｅ等の放電ガスを封入し、パネルを構成している。

この構造において、走査電極１２は一方に隣接する維持電極１１との間で選択的に繰り返し放電を行なう。

次に図３により本発明の装置の構成を説明する。本図は前面板１と背面板２を貼り合わせて構成されたＰＤＰパネル３と駆動回路を示す。図３においてＰＤＰパネル３の維持電極１２、走査電極１１とアドレス電極１５はそれぞれＸ電極駆動回路４、Ｙ電極駆動回路(スキャンドライバ５、Ｙ駆動回路６)、アドレス駆動回路７に接続されている。また、各駆動回路は制御回路８により制御され、ＰＤＰパネル３の各電極に電圧を印加する。

図１は１画像（１フィールド：１／６０ｓｅｃ）の画を表示する際の、駆動方式を示す模式図であり、アドレス・表示分離方式の一例である。１フィールドは複数（本例では１０サブフィールド２１〜３０）のサブフィールドにより構成される。各サブフィールドはリセット期間３１、前半アドレス期間３２、電荷調整期間３３、後半アドレス期間３４、サステイン期間３５よりなる。リセット期間３１ではその直前のサステイン期間３４に形成された電荷を消去すると共に、続くアドレス期間３２、３４の放電を援助する目的でセル内の電荷の再配置を行なう。アドレス期間３２、３４では発光させるセルを決定する放電を行ない、発光セル内に電荷を形成する方式と非発光セルの電荷を消去する方式があるが、本実施の形態は発光セル内に電荷を形成する方式である。前半アドレス期間３２では例えば奇数行目の走査電極１１に走査パルスが印加され、後半アドレス期間３４では偶数行目の走査電極１１に走査パルスが印加される。

前半アドレス期間３２と後半アドレス期間３４の間に位置する電荷調整期間３３が本発明であり、直前のアドレス期間での非選択セル（アドレス放電を行なわなかったセル）の電荷を調整する。続くサステイン期間３４では繰り返し放電を行なってセルを発光させる。本例ではアドレス期間は前後半に２分割されているが、４分割、あるいは他の分割でもよい。この際、分割数に応じてその行ごとに走査パルスが印加される。

次に図４に駆動波形の一例を示す。（ａ）〜（ｅ）はそれぞれリセット期間から表示期間にＸ１、Ｙ１、Ｘ２、Ｙ２、アドレスの各電極に印加する駆動波形を示している。尚、Ｘ,Ｙに付された数字は行数を示し、本波形は同じ数字を付した２電極間で放電する場合を示す。
まず、図４（ａ）（ｂ）のＸ１，Ｙ１電極にリセット期間においては直前の維持放電でセル内に形成された電荷を消去するためのＸ消去鈍波４０とＹ消去電圧５０が印加される。続いて全セルに電荷を形成するＹ書き込み鈍波５１とＸ電圧４１が印加される。さらに続いてセル内に形成された電荷を必要量残して消去するＹ補償鈍波５２とＸ補償電圧４２が印加される。

次のアドレス期間において印加される電圧波形は行方向の表示するセルを決める放電を行なう奇数行の走査パルス５３と本放電により、電荷を形成するためのＸ電圧４３である。この走査パルス５３は行毎にタイミングをずらして印加される。続いて本発明の電荷調整期間３３には電荷調整パルス５４が印加される。その後の表示期間には第1のサステインパルス４５、５６、繰り返しサステインパルス４６、４７、４８、５７、５８、５９が印加される。尚、本実施の形態において、電荷調整パルス５４はスキャンドライバ５により印加する構成であり、電荷調整パルス５４の電位は走査パルス５３の電位と等しく設定している。また、実験結果によると、アドレス電極に電圧が印加されない状態ではＸＹ電極間の電界が弱く、放電遅れが大きい。このため、電荷調整パルス５４は走査パルス５３よりも１０倍程度長く、望ましくは２０〜３０μｓｅｃである。
図４（ｃ）（ｄ）のＸ２，Ｙ２電極にリセット期間においては直前の維持放電でセル内に形成された電荷を消去するためのＸ消去鈍波６０とＹ消去電圧７０が印加される。続いて全セルに電荷を形成するＹ書き込み鈍波７１とＸ電圧６１が印加される。さらに続いてセル内に形成された電荷を必要量残して消去するＹ補償鈍波７２とＸ補償電圧６２が印加される。

次のアドレス期間において印加される電圧波形は行方向の表示するセルを決める放電を行なう偶数行の走査パルス７４と本放電により、電荷を形成するためのＸ電圧６４である。この走査パルス７４も行毎にタイミングをずらして印加される。その後の表示期間には第1のサステインパルス６５、７６、繰り返しサステインパルス６６、６７、６８、７７、７８、７９が印加される。
図４（ｅ）のアドレス電極１５にアドレス期間において印加される電圧波形は列方向の表示するセルを決める放電を行なうアドレスパルス８０、８１である。尚、アドレスパルスは行毎に印加される走査パルスに合わせ、Ｙ電極１１とアドレス電極１５の交点に位置する表示させたいセルに放電を起こすタイミングで印加される。

次に本駆動での放電をＸ１，Ｙ１に印加する駆動波形で説明する。尚、Ｘ２，Ｙ２に印加される駆動波形は電荷調整パルス５４と一部のタイミングを除いて同じであり、放電はＸ１，Ｙ１の説明で代表する。Ｘ電極に印加されるＸ消去鈍波４０と６０はＹ電極に印加されるＹ消去電圧５０および７０とで直前の維持放電で放電が発生し、セル内に電荷が形成されたセルでのみ微弱な放電を繰返し発生させてセル内の電荷を消去する。この時、維持放電の最後で形成されている電荷の極性はＸ電極の近傍が（−）の電荷、Ｙ電極の近傍が（＋）の電荷であり、印加される電圧に加算されて放電が発生する。従って、電荷がないセルではこの放電は発生しない。

続いてＹ電極に印加されるＹ書き込み鈍波５１はＸ電極に印加されるＸ電圧４１とで微弱な放電を繰返し発生させてセル内に電荷を形成する。この際、Ｘ，Ｙ間の電位差は十分大きいため、全てのセルにおいてこの放電が発生し、Ｙ電極の近傍には（−）の電荷、Ｘ電極の近傍には（＋）の電荷を形成する。続いてＹ電極に印加されるＹ補償鈍波５２はＸ電極に印加されるＸ補償電圧４２とで微弱な放電を繰返し発生させて、セル内に形成された電荷を必要量残して消去する。この際、Ｙ補償鈍波５２の到達電位は走査パルス５３の電位よりも小さく、残った電荷はアドレス放電時の印加電圧に加算され、アドレス放電を確実に行なう。
次にＹ電極に印加される走査パルス５３に合わせてアドレス電極にアドレスパルス８０が印加されたセルではＹ電極とアドレス電極の間で放電が発生する。走査パルス５３の時間幅は通常１〜２μｓｅｃ前後に設定されている。放電は電圧が印加されてから実際に放電が発生するまで時間遅れがあり、走査パルス幅はこの放電の時間遅れを考慮して設定されている。また、放電の時間遅れは放電する二電極間の相対電位差の影響を受けるため、アドレスパルスと走査パルスで作られる二電極間の相対電位差は上記走査パルスの幅で放電が発生するように設定されている。さらに、この時、Ｙ電極とＸ電極の間にも大きな電界ができており、Ｙ電極とＸ電極の間で放電が発生する。この放電により、Ｙ電極とＸ電極の近傍にはそれぞれの電極に印加されている電圧と逆の極性の電荷を蓄積する。本実施の形態においてはＹ電極の近傍に（＋）の極性の電荷、Ｘ電極の近傍に（−）の極性の電荷、アドレス電極近傍に（−）の極性の電荷が形成される。このアドレス放電を起こす際に各電極近傍に印加される電圧と同じ極性の電荷を予め形成しておくとアドレス放電を確実に起こすことができる。そのため、図１に示したリセット期間３１において、Ｙ電極近傍に（−）の極性の電荷を、Ｘ電極近傍とアドレス電極近傍に（＋）の極性の電荷を形成しておくことがある。アドレス放電を起こさなかったセルでは次に放電が発生するまでこの電荷が保持される。
電荷調整期間３３においてはＹ電極に（−）極性の電荷調整パルス５４が印加される。前述のように表示セルではアドレス放電により、Ｙ電極の近傍に（＋）の極性の電荷、Ｘ電極の近傍に（−）の極性の電荷、アドレス電極近傍に（−）の極性の電荷が形成されているため、電荷調整パルスの印加電圧を相殺し、セル内で放電は発生しない。一方、非表示セルではＹ電極近傍に（−）の極性の電荷、Ｘ電極近傍に（＋）の極性の電荷、アドレス電極近傍に（＋）の極性の電荷が形成されているため、電荷調整パルスの印加電圧に加算され、非表示セル内で微弱な放電が発生する。この際、Ｙ電極とアドレス電極またはＸ電極との相対電位は放電を発生させるときの相対電位より小さいため、放電の時間遅れが大きくなる。実験においては５μｓｅｃのパルス幅では放電はほとんど発生しない。１０μｓｅｃのパルス幅では放電は発生するが、バラツキによってはこの時間幅を超えることもある。２０μｓｅｃのパルス幅ではほぼ放電が発生した。以上より、電荷調整パルスの幅は２０μｓｅｃ以上必要であり、アドレス期間の長時間化を防ぐためにも３０μｓｅｃ以下が望ましい。但し、二電極間の相対電位を大きくした場合には、遅れは小さくなるため、電荷調整パルスの幅は狭くすることができるが、Ｙ電極の近傍に形成される（＋）の極性の電荷が多くなり、非表示セルの誤点灯の可能性が高くなる。逆に、二電極間の相対電位を小さくした場合には、遅れは大きくなるため、電荷調整パルスの幅は広くする必要があるが、放電が発生しない可能性も高くなり、望ましくない。よって、選択できる相対電位の電圧幅はそれほど広くなく、電荷調整パルスの幅としてはほぼ上述の２０μｓｅｃ以上、３０μｓｅｃ以下が望ましい。

この後、後半スキャンに対応するアドレスパルスが印加された際に奇数行のセルに対してもアドレス電圧は印加されるが、非表示セル内では電荷が減少しているため、誤って放電を起こすことがない。
次に、表示期間においてはまず、アドレス放電が発生したセルで形成された電荷を利用し、第１のサステインパルス４５、５６で第１のサステイン放電が発生する。この放電により、放電したセルのＹ電極近傍に（−）の極性の電荷、Ｘ電極近傍に（＋）の極性の電荷が形成される。次に繰り返しサステインパルス４６、４７、４８、５７、５８、５９を繰り返すことにより、電荷を反転させながら繰り返し放電を行なう。
以上のように、前半アドレス期間３２と後半アドレス期間３４の間に非点灯セルの残留電荷を調整する期間３３を設け、非点灯セルの空間電荷を減らすことで、後半アドレスでの誤放電を抑えた駆動を行なうことができる。

（実施例２）次に図５、６により本発明における第２の実施の形態を説明する。

図５は本発明の第２の実施例におけるモジュール構成図である。本例ではＹ電極に対して奇数行の電極に電圧を印加するＹ奇数行駆動回路９とＹ偶数行駆動回路１０を有する。それ以外のＰＤＰパネル３、Ｘ電極駆動回路４、スキャンドライバ５、アドレス駆動回路７、制御回路８は第１の実施例１と同様であり、詳細な説明は省略する。Ｙ奇数行駆動回路９とＹ偶数行駆動回路１０はそれぞれ、奇数行のＹ電極と偶数行のＹ電極に共通に電圧を印加できる回路であり、奇数行と偶数行に異なる電圧波形を印加できる構成である。

図６において電荷調整パルス５４は第１の実施例のようにスキャンドライバにより印加するのではなく、Ｙ奇数行駆動回路９により、奇数行のＹ電極に印加される。波形は図４に示した第１の実施の形態よりも電位を低く(絶対値としては高く)し、Ｙ電極とアドレス電極間の相対電位を大きくしている。他のリセット期間、アドレス期間、維持期間の駆動波形は第１の実施例と同じであり、同じ符合を付けて説明を省略する。

この電荷調整パルス５４では、第１の実施の形態よりもＸまたはアドレス−Ｙ電極間の電位差が大きくなり、非点灯セルに残留する電荷を少なくすることが可能となる。これにより、後半アドレスでの誤放電を抑えた駆動を行なうことができる。

（実施例３）次に図７により本発明における第３の実施の形態を説明する。

モジュール構成の概要は図５に示した第２の実施例と同様にＹ電極の奇数行と偶数行に異なる電圧波形を印加できる構成である。図７において電荷調整パルス５４と同時にアドレス電極にもパルス８６を印加すると共に、図６に示した第２の実施例と同様に走査パルスよりも電位を低く(絶対値としては高く)している。一方、本実施例の電荷調整パルス５４は連続的に電位が負の方向に低く(絶対値としては高く)なるのでＹ電極とアドレス電極またはＸ電極間で微弱な放電を発生させ、電荷を減少させている。他のリセット期間、アドレス期間、維持期間の駆動波形は第１の実施例と同じであり、同じ符合を付けて説明を省略する。この場合にも非点灯セルに残留する電荷を少なくすることが可能となる。これにより、後半アドレスでの誤放電を抑えた駆動を行なうことができる。

本発明のサブフィールド構成を示す概念図本発明のパネル構造を示す分解斜視図本発明のパネルと回路構成を示す図本発明の第１の実施の形態における駆動波形の一例を示す波形図本発明の第２の実施の形態における駆動波形の一例を示す波形図本発明の第３の実施の形態における駆動波形の一例を示す波形図本発明の第３の実施の形態における駆動波形の一例を示す波形図

符号の説明

１・・・前面板、２・・・背面板、３・・・パネル、４・・・Ｘ駆動回路、５・・・Ｙ駆動回路、６・・・アドレス駆動回路、１１・・・Ｘ電極、１２・・・Ｙ電極、１５・・・アドレス電極、１７・・・隔壁、１８〜２０・・・蛍光体、２１〜３０・・・サブフィールド、３１・・・リセット期間、３２・・・アドレス期間、３３・・・本発明の電荷調整期間、３４・・・サステイン期間、５５，７５，８２〜８６・・・電荷調整パルス、４５，５６，６５，７６・・・第１のサステインパルス、４６，５７・・・極性合わせパルス、４７，４８，５８，５９，６６，６７，７７，７８・・・繰り返しサステインパルス、６８，７９・・・放電回数の合わせパルス。

Claims

複数の走査電極及び維持電極と、該走査電極及び維持電極に交差する方向に配置されたアドレス電極を有し、該アドレス電極と走査電極の間でのアドレス放電により発光セルを規定するアドレス期間と前記走査電極及び維持電極間で繰り返し放電を行ない、セルを発光させる表示維持期間とセル内の電荷量を調整するリセット期間を有するプラズマディスプレイの駆動方法であって、
前記アドレス期間はＮ個（Ｎは複数）のサブ走査期間を有し、
当該サブ走査期間の各々には、前記Ｎに基づく所定数の前記走査電極おきに走査パルスを印加し、
前記アドレス期間の最初の第１のサブ走査期間と第２のサブ走査期間との間に、前記第１のサブ走査期間でアドレス放電した前記発光セル以外のセルで、前記アドレス放電よりも弱い放電を生じさせる電荷調整パルスを印加する電荷調整期間を設けたことを特徴とするプラズマディスプレイの駆動方法。
請求項１に記載のプラズマディスプレイの駆動方法であって、
前記電荷調整パルスは、前記第１のサブ走査期間に前記走査パルスが印加された前記走査電極の全てに印加され、前記走査パルスと同電位で前記走査パルスよりも幅の広いパルスであることを特徴とするプラズマディスプレイの駆動方法。
請求項２に記載のプラズマディスプレイの駆動方法であって、
前記電荷調整パルスのパルス幅は、２０μｓｅｃ以上、３０μｓｅｃ以下であることを特徴とするプラズマディスプレイの駆動方法。
請求項１に記載のプラズマディスプレイの駆動方法であって、
前記電荷調整パルスは、前記第１のサブ走査期間に前記走査パルスが印加された前記走査電極の全てに印加され、前記走査パルスと同電位まで連続的に電位が低下するスロープ波形を有するパルスであることを特徴とするプラズマディスプレイの駆動方法。
複数の走査電極及び維持電極と、該走査電極及び維持電極に交差する方向に配置されたアドレス電極を有し、該アドレス電極と走査電極の間でのアドレス放電により発光セルを規定するアドレス期間と前記走査電極及び維持電極間で繰り返し放電を行ない、セルを発光させる表示維持期間とセル内の電荷量を調整するリセット期間を有するプラズマディスプレイ装置であって、
前記走査電極及び前記維持電極と、前記アドレス電極の各々を駆動する走査電極駆動回路及び維持電極駆動回路と、アドレス電極駆動回路と、
前記走査電極駆動回路及び前記維持電極駆動回路と、前記アドレス電極駆動回路とを制御する制御回路を有し、
前記制御回路は、前記アドレス期間をＮ個（Ｎは複数）に分割したサブ走査期間の各々で、前記Ｎに基づく所定数の前記走査電極おきに走査パルスを印加するように前記走査電極駆動回路を制御すると共に、
前記アドレス期間の最初の第１のサブ走査期間と第２のサブ走査期間との間に、前記第１のサブ走査期間でアドレス放電した前記発光セル以外のセルで、前記アドレス放電よりも弱い放電を生じさせる電荷調整パルスを印加するように前記走査電極駆動回路を制御することを特徴とするプラズマディスプレイ装置。
請求項５に記載のプラズマディスプレイ装置であって、
前記電荷調整パルスは、前記第１のサブ走査期間に前記走査パルスが印加された前記走査電極の全てに印加され、前記走査パルスと同電位で前記走査パルスよりも幅の広いパルスであることを特徴とするプラズマディスプレイ装置。
請求項６に記載のプラズマディスプレイ装置であって、
前記電荷調整パルスのパルス幅は、２０μｓｅｃ以上、３０μｓｅｃ以下であることを特徴とするプラズマディスプレイ装置。
請求項５に記載のプラズマディスプレイ装置であって、
前記電荷調整パルスは、前記第１のサブ走査期間に前記走査パルスが印加された前記走査電極の全てに印加され、前記走査パルスと同電位まで連続的に電位が低下するスロープ波形を有するパルスであることを特徴とするプラズマディスプレイ装置。