JP2009164875A - デューティ比調整回路 - Google Patents

Abstract

【課題】制御電圧に応じて所望のデューティ比を設定することができるデューティ比調整回路を提供する。
【解決手段】入力信号ＩＮは、バッファ用のインバータ１１を介して抵抗１２及びキャパシタ１３からなる時定数Ｔ１０のＣＲ積分回路で積分され、接続点Ｎ１から信号Ｓ１０として比較器３０の反転入力端子に与えられる。比較器３０の出力信号ＯＵＴは、時定数Ｔ１０よりも大きな時定数Ｔ２０を有する積分器２０によって積分され、制御電圧ＶＣに応じた信号Ｓ２０として比較器３０の非反転入力端子に与えられる。比較器３０は、信号Ｓ１０が信号Ｓ２０よりも高いときに、接地電圧ＧＮＤの出力信号ＯＵＴを出力し、逆の時には電源電圧ＶＤＤの出力信号ＯＵＴを出力する。この帰還動作により、出力信号ＯＵＴの平均レベル（即ち、デューティ比）が、制御電圧ＶＣに応じた値に制御される。
【選択図】図１

Description

本発明は、クロック信号等のデューティ比を調整するデューティ比調整回路に関するものである。

図２は、下記特許文献１に記載された従来のデューティ比補正回路の構成図である。
このデューティ比補正回路は、クロック信号のデューティ比を５０％となるように補正するもので、クロック入力信号ＣＫＩを反転するバッファ用のインバータ１と、このインバータ１の出力側に接続された第１および第２のＣＲ積分回路を有している。第１のＣＲ積分回路は抵抗２とキャパシタ３で構成され、第２のＣＲ積分回路は抵抗４とキャパシタ５で構成されている。第１のＣＲ積分回路の時定数Ｔ１は、クロック入力信号ＣＫＩの半周期よりも小さく設定され、第２のＣＲ積分回路の時定数Ｔ２は、このクロック入力信号ＣＫＩの周期に対して十分に大きく設定されている。

第１のＣＲ積分回路の出力側は比較器６の反転入力端子に接続され、第２のＣＲ積分回路の出力側はこの比較器６の非反転入力端子に接続されている。そして、比較器６から補正されたクロック出力信号ＣＫＯが出力されると共に、このクロック出力信号ＣＫＯは、ヒステリシス特性を持たせるために、抵抗７を介して比較器６の非反転入力端子にフィードバックされるようになっている。

このデューティ比補正回路では、入力されたクロック入力信号ＣＫＩはインバータ１で反転されて第１のＣＲ積分回路に与えられ、台形波（または三角波）となって比較器６の反転入力端子に与えられる。一方、第２のＣＲ積分回路の出力は、時定数Ｔ２がクロック入力信号ＣＫＩの周期に対して十分に大きいので、このクロック入力信号ＣＫＩのデューティ比に対応した直流電圧と見なすことができる。

比較器６は、第１のＣＲ積分回路の出力が第２のＣＲ積分回路の出力よりも高いときにレベル“Ｌ”を出力し、逆の時にはレベル“Ｈ”を出力するようになっている。従って、インバータ１の出力信号のデューティ比が小さいときには第２のＣＲ積分回路の出力は“Ｌ”側にシフトし、第１のＣＲ積分回路の出力がこの“Ｌ”側に近い電圧で比較される。これにより、比較器６から出力されるクロック出力信号ＣＫＯのデューティ比は増加する。逆に、インバータ１の出力信号のデューティ比が大きいときには第２のＣＲ積分回路の出力は“Ｈ”側にシフトし、第１のＣＲ積分回路の出力がこの“Ｈ”側に近い電圧で比較される。これにより、比較器６から出力されるクロック出力信号ＣＫＯのデューティ比は減少する。このような動作により、クロック出力信号ＣＫＯのデューティ比は５０％に近づく。

特開平１０−１６３８２３号公報

しかしながら、前記デューティ比補正回路は、クロック信号のデューティ比を５０％に近づけるように補正するものであり、任意のデューティ比に調整することはできなかった。

本発明は、制御電圧に応じて所望のデューティ比に設定することができるデューティ比調整回路を提供することを目的としている。

本発明は、周期的にハイレベルとロウレベルに変化する入力信号のデューティ比を制御電圧に従って制御して所望のデューティ比を有する出力信号を出力するデューティ比調整回路であって、前記入力信号を第１の時定数で積分して第１の信号を生成する第１の積分手段と、前記出力信号を前記第１の時定数よりも大きな第２の時定数で積分すると共に、その積分した信号に前記制御電圧を加算した第２の信号を生成する第２の積分手段と、前記第１の信号のレベルが前記第２の信号のレベルよりも低いときは前記出力信号をハイレベルにして出力し、該第１の信号のレベルが該第２の信号のレベルよりも高いときには該出力信号をロウレベルにして出力する比較手段とを備えたことを特徴としている。

本発明では、周期的にハイレベルとロウレベルに変化する入力信号を第１の時定数で積分して三角波や台形波に近似される第１の信号を生成する第１の積分手段と、出力信号を第１の時定数よりも大きな第２の時定数で積分した信号に制御電圧を加算した第２の信号を生成する第２の積分手段に加えて、これらの第１及び第２の信号のレベルを比較することによって出力信号を出力する比較手段を有している。このような、フィードバック構成により、出力信号の平均レベルが制御電圧に等しくなるように制御され、この出力信号のデューティ比を制御電圧に基づいて所望の値に設定することができるという効果がある。

この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。

図１は、本発明の実施例１を示すデューティ比調整回路の構成図である。
このデューティ比調整回路は、入力信号ＩＮを積分した信号Ｓ１０を生成するフィルタ１０、制御電圧ＶＣを基準に出力信号ＯＵＴを積分した信号Ｓ２０を生成する積分器２０、及びこれらの信号Ｓ１０，Ｓ２０を比較して出力信号ＯＵＴを出力する比較器（ＣＭＰ）３０で構成されている。

フィルタ１０は、例えば、入力信号ＩＮを反転するバッファ用のインバータ１１と、このインバータ１１の出力側に接続された抵抗１２及びキャパシタ１３からなる時定数Ｔ１０のＣＲ積分回路で構成されている。そして、抵抗１２とキャパシタ１３の接続点Ｎ１から出力される信号Ｓ１０が、比較器３０の反転入力端子に与えられるようになっている。

積分器２０は、演算増幅器（ＯＰ）２１を使用した一般的なもので、比較器３０の出力信号ＯＵＴを、抵抗２２を介して演算増幅器２１の反転入力端子に与えると共に、この演算増幅器２１の出力端子と反転入力端子の間にキャパシタ２３を接続したものである。また、演算増幅器２１の非反転入力端子には制御電圧ＶＣが与えられ、出力端子から出力される信号Ｓ２０が、比較器３０の反転入力端子に与えられるようになっている。なお、抵抗２２とキャパシタ２３による積分回路の時定数Ｔ２０は、フィルタ１０の時定数Ｔ１０よりも十分大きく設定されている。

比較器３０は、反転入力端子に与えられる信号Ｓ１０のレベルが、非反転入力端子に与えられる信号Ｓ２０よりも高いときに、レベル“Ｌ”（例えば、接地電圧ＧＮＤ）の出力信号ＯＵＴを出力し、逆の時にはレベル“Ｈ”（例えば、電源電圧ＶＤＤ）の出力信号ＯＵＴを出力するものである。

図３は、図１の動作の一例を示す信号波形図である。ここでは、制御電圧ＶＣを電源電圧ＶＤＤの１／２に設定した場合を示している。

入力信号ＩＮは、インバータ１１で反転された後、抵抗１２とキャパシタ１３で構成されるＣＲ積分回路によって積分され、一定の立ち上がりと立ち下りの時定数Ｔ１０を有する信号Ｓ１０（図中には簡素化して台形波で表示）が生成される。

信号Ｓ１０は比較器３０に与えられ、積分器２０で生成された信号Ｓ２０と比較される。信号Ｓ１０のレベルが信号Ｓ２０のレベルよりも高ければ、比較器３０から出力される出力信号ＯＵＴは“Ｌ”となる。逆に、信号Ｓ１０のレベルが信号Ｓ２０のレベルよりも低ければ、出力信号ＯＵＴは“Ｈ”となる。

出力信号ＯＵＴは、積分器２０の抵抗２２を通して演算増幅器２１の反転入力端子とキャパシタ２３の一端に与えられる。これにより、抵抗２２とキャパシタ２３による時定数Ｔ２０に応じた積分動作が行われる。

出力信号ＯＵＴが“Ｈ”の時（即ち、Ｓ１０＜Ｓ２０の時）、抵抗２２を通してキャパシタ２３に電流が流れ込み、このキャパシタ２３は充電される。演算増幅器２１の非反転入力端子には一定の制御電圧ＶＣ（この場合ＶＣ＝ＶＤＤ／２）が与えられているので、イマジナル・ショート（２つの入力端子間の電位差は０となる）の性質から、この演算増幅器２１の出力端子の信号Ｓ２０は、時定数Ｔ２０に応じて徐々に下降する。

信号Ｓ２０が低下して信号Ｓ１０のレベル以下になると、比較器３０の出力信号ＯＵＴは“Ｈ”から“Ｌ”に変化する。これにより、今度はキャパシタ２３から抵抗２２を通して電流が流れ出し、このキャパシタ２３は放電される。このため、演算増幅器２１の出力端子の信号Ｓ２０は徐々に上昇する。このとき、信号Ｓ１０は時定数Ｔ１０で上昇中であるので、信号Ｓ２０のレベルが信号Ｓ１０のレベルに追い着くことは無い。

フィルタ１０のＣＲ積分回路の飽和によって信号Ｓ１０の上昇がほぼ停止し、更に入力信号ＩＮの変化により今度は信号Ｓ１０が下降を開始する。この時点では、比較器３０の出力信号ＯＵＴは“Ｌ”であるので、積分器２０の信号Ｓ２０は徐々に上昇を続けている。

信号Ｓ１０が低下して信号Ｓ２０のレベル以下になると、比較器３０の出力信号ＯＵＴは“Ｌ”から“Ｈ”に変化する。これにより、抵抗２２を通してキャパシタ２３に電流が流れ込み、このキャパシタ２３は再び充電される。このため、演算増幅器２１の出力端子の信号Ｓ２０は徐々に下降する。このとき、信号Ｓ１０は時定数Ｔ１０で下降中であるので、信号Ｓ２０のレベルが信号Ｓ１０のレベルに追い着くことは無い。

フィルタ１０のＣＲ積分回路の飽和によって信号Ｓ１０の下降がほぼ停止し、更に入力信号ＩＮの変化により信号Ｓ１０が上昇を開始する。この時点では、比較器３０の出力信号ＯＵＴは“Ｈ”であるので、積分器２０の信号Ｓ２０は徐々に下降を続けている。信号Ｓ１０が上昇して信号Ｓ２０のレベル以上になると、比較器３０の出力信号ＯＵＴは“Ｈ”から“Ｌ”に変化する。このような帰還ループの動作により、比較器３０の出力信号ＯＵＴの変化タイミングが制御される。

ここで、演算増幅器２１のイマジナル・ショートの性質から、この演算増幅器２１の非反転入力端子に与えられる出力信号ＯＵＴの平均レベルは、反転入力端子に与えられる制御電圧ＶＣと等しくなるようにフィードバック制御される。出力信号ＯＵＴは、“Ｌ”（接地電圧ＧＮＤ）と“Ｈ”（電源電圧ＶＤＤ）の間をフルスイングし、制御電圧ＶＣは電源電圧ＶＤＤの１／２に設定されているので、この出力信号ＯＵＴのデューティ比は５０％となる。

図３からも明らかなように、出力信号ＯＵＴのデューティ比は、信号Ｓ１０と信号Ｓ２０の相対的なレベルの大小関係によって決定される。また、信号Ｓ２０の平均レベルは、制御電圧ＶＣに従って上下する。従って、制御電圧ＶＣによるデューティ比の調整範囲を広くするには、台形型の信号Ｓ１０の上辺と底辺が殆どなくなるような三角波となるように時定数Ｔ１０を設定し、更に、信号Ｓ２０が殆ど水平となるように時定数Ｔ２０を大きくすれば良いことが分かる。即ち、時定数Ｔ１０を入力信号ＩＮの周期のほぼ１／２となるように設定し、時定数Ｔ２０を入力信号ＩＮの周期よりも十分大きな値（例えば、入力信号ＩＮの周期の１０倍以上）に設定すれば良い。

なお、制御電圧ＶＣを電源電圧ＶＤＤの１／２よりも高く設定すれば、出力信号ＯＵＴの平均レベルは高くなり、そのデューティ比は５０％よりも大きくなる。逆に、制御電圧ＶＣを電源電圧ＶＤＤの１／２よりも低く設定すれば、出力信号ＯＵＴの平均レベルは低くなり、そのデューティ比は５０％よりも小さくなる。

以上のように、この実施例１のデューティ比調整回路は、積分器２０によって制御電圧ＶＣを基準にして出力信号ＯＵＴを積分した信号Ｓ２０を生成し、入力信号ＩＮを積分した信号Ｓ１０とこの信号Ｓ２０とを比較器３０で比較して出力信号ＯＵＴを出力するフィードバック構成を採用している。これにより、出力信号ＯＵＴの平均レベルが制御電圧ＶＣに等しくなるように制御され、この出力信号ＯＵＴのデューティ比を制御電圧ＶＣに基づいて所望の値に設定することができるという利点がある。

図４は、本発明の実施例２を示すデューティ比調整回路の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。このデューティ比調整回路は、図１中のフィルタ１０に代えて、構成の異なるフィルタ１０Ａを設けたものである。

即ち、フィルタ１０Ａは、入力信号ＩＮを反転するバッファ用のインバータ１１と、このインバータ１１の出力信号によってオン・オフ制御されるＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）１４と、ＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）１５を有している。ＮＭＯＳ１４のソースは接地電圧ＧＮＤに接続され、ドレインは抵抗１２を介して接続点Ｎ１に接続されている。接続点Ｎ１にはキャパシタ１３の一端が接続され、このキャパシタ１３の他端が接地電圧ＧＮＤに接続されている。一方、ＰＭＯＳ１５のソースは電源電圧ＶＤＤに接続され、ドレインが接続点Ｎ１に接続されている。そして、この接続点Ｎ１から、信号Ｓ１０Ａが出力されて比較器３０の反転入力端子に与えられるようになっている。その他の構成は、図１と同様である。

図５は、図４の動作の一例を示す信号波形図である。
このデューティ比調整回路のフィルタ１０Ａでは、入力信号ＩＮが“Ｈ”の時、ＮＭＯＳ１４はオフ、ＰＭＯＳ１５はオンになる。これにより、キャパシタ１３はＰＭＯＳ１５を介して直ちに電源電圧ＶＤＤまで充電される。一方、入力信号ＩＮが“Ｌ”になると、ＮＭＯＳ１４はオン、ＰＭＯＳ１５はオフになる。これにより、キャパシタ１３は抵抗１２とＮＭＯＳ１４を介して時定数Ｔ１０に従って、接地電圧ＧＮＤまで放電される。従って、信号Ｓ１０Ａの波形は、図５に示すように、入力信号ＩＮと同時に瞬間的に立ち上がり、入力信号ＩＮが“Ｌ”になったときには、時定数Ｔ１０に従って接地電圧ＧＮＤまで下降する鋸歯状波となる。

一方、制御電圧ＶＣを基準に出力信号ＯＵＴを積分した信号Ｓ２０を生成する積分器２０、及びこれらの信号Ｓ１０，Ｓ２０を比較して出力信号ＯＵＴを出力する比較器３０の動作は、実施例１で説明したとおりである。これにより、この実施例２のデューティ比調整回路でも、実施例１と同様に、出力信号ＯＵＴの平均レベルが制御電圧ＶＣに等しくなるように制御され、この出力信号ＯＵＴのデューティ比を制御電圧ＶＣに基づいて所望の値に設定することができる。なお、実施例２のデューティ比調整回路では、図５に示すように、入力信号ＩＮの立ち上がりに対する積分動作を行っていないため、入力信号ＩＮの“Ｈ”の期間が広がり、実施例１に比べてデューティ比の調整範囲が狭くなるが、入力信号ＩＮの立ち上がりと出力信号ＯＵＴの立ち下がりのタイミングを一致させることができる。この場合でも、実施例１と同様に、時定数Ｔ１０を入力信号ＩＮの周期の１／２となるように設定し、時定数Ｔ２０を入力信号ＩＮの周期よりも十分大きな値に設定すれば、デューティ比の調整範囲を広くすることができる。

なお、本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（ａ） 実施例１のフィルタ１０や積分器２０の構成は一例であり、これに限定するものではない。例えば、フィルタ１０に代えて、２つの定電流源とキャパシタを用い、入力信号ＩＮが“Ｈ”のときには第１の定電流源を介してキャパシタを充電し、この入力信号ＩＮが“Ｌ”のときには第２の定電流源を介してキャパシタを放電させるような回路でも良い。これにより、直線的にレベルが変化する信号Ｓ１０を得ることができる。
（ｂ） 実施例２のフィルタ１０Ａにおける抵抗１２を、ＮＭＯＳ１５のドレインと接続点Ｎ１の間に設けるようにしても良い。これにより、立ち上がりと立ち下がり時の状態が図５とは逆の鋸歯状波となる信号Ｓ１０が得られ、入力信号ＩＮの“Ｈ”の期間を狭めると共に、この入力信号ＩＮの立ち下がりと出力信号ＯＵＴの立ち上がりのタイミングを一致させることができる。

本発明の実施例１を示すデューティ比調整回路の構成図である。 従来のデューティ比補正回路の構成図である。 図１の動作の一例を示す信号波形図である。 本発明の実施例２を示すデューティ比調整回路の構成図である。 図４の動作の一例を示す信号波形図である。

符号の説明

１０，１０Ａ フィルタ
１１ インバータ
１２，２２ 抵抗
１３，２３ キャパシタ
１４ ＮＭＯＳ
１５ ＰＭＯＳ
２０ 積分器
２１ 演算増幅器
３０ 比較器

Claims (4)

1. 周期的にハイレベルとロウレベルに変化する入力信号のデューティ比を制御電圧に従って制御して所望のデューティ比を有する出力信号を出力するデューティ比調整回路であって、
   前記入力信号を第１の時定数で積分して第１の信号を生成する第１の積分手段と、
   前記出力信号を前記第１の時定数よりも大きな第２の時定数で積分すると共に、その積分した信号に前記制御電圧を加算した第２の信号を生成する第２の積分手段と、
   前記第１の信号のレベルが前記第２の信号のレベルよりも低いときは前記出力信号をハイレベルにして出力し、該第１の信号のレベルが該第２の信号のレベルよりも高いときには該出力信号をロウレベルにして出力する比較手段とを、
   備えたことを特徴とするデューティ比調整回路。
2. 周期的にハイレベルとロウレベルに変化する入力信号のデューティ比を制御電圧に従って制御して所望のデューティ比を有する出力信号を出力するデューティ比調整回路であって、
   前記入力信号の立ち上がりまたは立ち下りのいずれか一方の変化に応じて該入力信号を第１の時定数で積分し、それ以外の変化時には直ちに該入力信号に従って変化する第１の信号を生成する第１の積分手段と、
   前記出力信号を前記第１の時定数よりも大きな第２の時定数で積分すると共に、その積分した信号に前記制御電圧を加算した第２の信号を生成する第２の積分手段と、
   前記第１の信号のレベルが前記第２の信号のレベルよりも低いときは前記出力信号をハイレベルにして出力し、該第１の信号のレベルが該第２の信号のレベルよりも高いときには該出力信号をロウレベルにして出力する比較手段とを、
   備えたことを特徴とするデューティ比調整回路。
3. 前記第２の積分手段は、非反転入力端子に前記制御電圧が与えられ、反転入力端子に前記出力信号が抵抗を介して与えられ、出力端子と該反転入力端子との間にはキャパシタが接続され、該出力端子から前記第２の信号が出力される演算増幅器で構成したことを特徴とする請求項１または２記載のデューティ比調整回路。
4. 前記第１の時定数を前記入力信号の周期のほぼ１／２の値に設定し、前記第２の時定数を該入力信号の周期の１０倍以上の値に設定したことを特徴とする請求項１、２または３記載のデューティ比調整回路。

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