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JP2009159250A - Bias circuit and differential amplifier - Google Patents

Bias circuit and differential amplifier Download PDF

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JP2009159250A
JP2009159250A JP2007334481A JP2007334481A JP2009159250A JP 2009159250 A JP2009159250 A JP 2009159250A JP 2007334481 A JP2007334481 A JP 2007334481A JP 2007334481 A JP2007334481 A JP 2007334481A JP 2009159250 A JP2009159250 A JP 2009159250A
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    • H03F3/45—Differential amplifiers
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a bias circuit performing precise current control with low power consumption, and also to provide a differential amplifier using the same. <P>SOLUTION: A control-side transistor 100 constitutes a current mirror circuit including transistors of an amplification stage connected to differential input terminals 20pi and 20ni as controlled-side transistors 201 and 202. A resistance element 111 and a resistance element 112 are mutually connected in parallel between the differential input terminals 20pi and 20ni, and are also connected in series at a connection point and a resistance element 113 and a resistance element 114 are connected in series at a connection point. The base of the control-side transistor is connected to a positive input terminal, the connection point between the resistance elements 113 and 114 is connected to a negative input terminal, and the connection point between the resistance element 111 and resistance element 112 is connected to an output terminal, respectively. The ratio of the base-emitter junction area of the control-side transistor 100 and an input bias current Ibi is made equal to the ratios of the base-emitter junction areas of the controlled-side transistors 201 and 202 and DC collector currents Ic1 and Ic2. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、カレントミラー回路の制御側トランジスタをバイアス回路に、被制御側トランジスタを差動増幅器の増幅段に、それぞれ用いたバイアス回路、及びそれを含む差動増幅器に関する。   The present invention relates to a bias circuit using a control-side transistor of a current mirror circuit as a bias circuit and a controlled-side transistor as an amplification stage of a differential amplifier, and a differential amplifier including the same.

半導体集積回路のトランジスタ増幅器に着目した場合、トランジスタを正確な動作点にて作動させるためバイアス回路が存在する。このバイアス回路は増幅器には必要不可欠であり、一般には増幅器の一部とみなされる。本書では発明の成立上バイアス回路と増幅器とを分けて以下説明する。
エミッタ接地増幅回路のベースである入力端子にバイアス電流を供給する手段として、図４に示すバイアス回路が特許文献１に記載されている。図４は、エミッタ接地増幅回路とそのバイアス回路を示す。この図４の回路の特徴は、カレントミラー回路を構成しており、バイアス回路の入力バイアス電流にてエミッタ接地増幅回路の直流コレクタ電流を制御し、仮に同じ集積回路内のトランジスタの電流増幅率の変化があったとしても、いわゆるカレントミラー比にて電流増幅特性を制御するというものである。 When attention is focused on a transistor amplifier of a semiconductor integrated circuit, there is a bias circuit for operating the transistor at an accurate operating point. This bias circuit is essential for the amplifier and is generally considered part of the amplifier. In this document, the bias circuit and the amplifier will be described separately for the purpose of the invention.
As a means for supplying a bias current to an input terminal which is a base of a grounded-emitter amplifier circuit, a bias circuit shown in FIG. FIG. 4 shows a grounded emitter amplifier circuit and its bias circuit. The circuit of FIG. 4 has a current mirror circuit, which controls the DC collector current of the grounded emitter amplifier circuit by the input bias current of the bias circuit, and suppose the current amplification factor of the transistors in the same integrated circuit. Even if there is a change, the current amplification characteristic is controlled by the so-called current mirror ratio.

図４を参照して説明する。エミッタ接地増幅回路４０には増幅器本体としてのトランジスタ４１及びそのエミッタに接続された抵抗素子４２を有し、直流コレクタ電流４４が流れるコレクタは出力端子４３に接続される構成を有している。また、このトランジスタ４１のベースは直流カットのコンデンサ４０Ｃを介して入力信号源４０Ｓに接続されている。   This will be described with reference to FIG. The grounded-emitter amplifier circuit 40 includes a transistor 41 as an amplifier body and a resistance element 42 connected to the emitter thereof, and a collector through which a DC collector current 44 flows is connected to an output terminal 43. The base of the transistor 41 is connected to the input signal source 40S via a DC cut capacitor 40C.

バイアス回路４００は、エミッタ接地増幅回路４０を構成するトランジスタ４１のベースに接続され、そのベース電流を供給する。ここで、バイアス回路４００は、トランジスタ４０１及びそのエミッタに接続され接地された抵抗素子４０２を有し、入力バイアス電流４０４が流れるコレクタは、バイアス入力端子４０３に接続される。更に、トランジスタ４０１のコレクタとベースとの間には、エミッタフォロアトランジスタ４０５が介在され、トランジスタ４０１のコレクタとエミッタフォロアトランジスタ４０５のベースとが接続され、エミッタフォロアトランジスタ４０５のエミッタとトランジスタ４０１のベースとが抵抗素子４０６を介して接続される構造である。また、エミッタフォロアトランジスタ４０５のエミッタとエミッタ接地増幅回路４０を構成するトランジスタ４１のベースとの間にも抵抗素子４０７が介在されている。   The bias circuit 400 is connected to the base of the transistor 41 constituting the grounded emitter amplifier circuit 40 and supplies the base current. Here, the bias circuit 400 includes a transistor 401 and a resistance element 402 connected to the emitter of the transistor 401 and grounded, and a collector through which an input bias current 404 flows is connected to a bias input terminal 403. Further, an emitter follower transistor 405 is interposed between the collector and base of the transistor 401, the collector of the transistor 401 and the base of the emitter follower transistor 405 are connected, and the emitter of the emitter follower transistor 405 and the base of the transistor 401 are connected. Is connected through a resistance element 406. A resistance element 407 is also interposed between the emitter of the emitter follower transistor 405 and the base of the transistor 41 constituting the grounded emitter amplifier circuit 40.

この結果、トランジスタ４１、トランジスタ４０１、及びエミッタフォロアトランジスタ４０５にてベース電流補償型カレントミラー回路を構成し、エミッタフォロアトランジスタ４０５のエミッタ電流がトランジスタ４１及び４０１のベース電流に振り分けられ、入力バイアス電流Ｉ４０４に応じた直流コレクタ電流Ｉ４４が流れることになる。すなわち、抵抗素子４０２、４０６、４０７、４２の各抵抗値をＲ４０２、Ｒ４０６、Ｒ４０７、Ｒ４２とするとき、Ｒ４０２／Ｒ４２＝Ｒ４０６／Ｒ４０７の関係を成立させる。これによって、電源電圧や製造プロセス更には温度変化に起因するトランジスタの電流増幅率の変化に拘らず、Ｉ４４／Ｉ４０４＝Ｒ４０２／Ｒ４２＝Ｒ４０６／Ｒ４０７からなるカレントミラー比が得られ、入力バイアス電流Ｉ４０４に応じてエミッタ接地増幅回路４０のトランジスタ４１に流れる直流コレクタ電流Ｉ４４を決定することができる。   As a result, the transistor 41, the transistor 401, and the emitter follower transistor 405 form a base current compensation type current mirror circuit. The emitter current of the emitter follower transistor 405 is distributed to the base currents of the transistors 41 and 401, and the input bias current I404. A DC collector current I44 corresponding to the current flows. That is, when the resistance values of the resistance elements 402, 406, 407, 42 are R402, R406, R407, R42, the relationship of R402 / R42 = R406 / R407 is established. As a result, a current mirror ratio of I44 / I404 = R402 / R42 = R406 / R407 is obtained regardless of changes in the current amplification factor of the transistor due to power supply voltage, manufacturing process, and temperature change, and the input bias current I404 is obtained. Accordingly, the DC collector current I44 flowing through the transistor 41 of the grounded-emitter amplifier circuit 40 can be determined.

図５は、図４のバイアス回路を差動増幅器に適用した回路を例示する。すなわち、差動増幅器５０では、トランジスタ５１とそのエミッタの抵抗素子５２と直流コレクタ電流Ｉ５４が流れる出力端子５３とを有し、更にトランジスタ５５とそのエミッタの抵抗素子５６と直流コレクタ電流Ｉ５８が流れる出力端子５７とを有し、トランジスタ５１、５５のエミッタ同士はインピーダンス調整の抵抗素子５９にて接続され、トランジスタ５１、５５の各ベースは、容量素子５０Ｃ１、５０Ｃ２を介して差動入力信号源５０Ｓに接続されると共に、バイアス回路５００に接続される。   FIG. 5 illustrates a circuit in which the bias circuit of FIG. 4 is applied to a differential amplifier. That is, the differential amplifier 50 has a transistor 51, a resistance element 52 of its emitter, and an output terminal 53 through which a DC collector current I54 flows, and an output through which the transistor 55, a resistance element 56 of its emitter, and a DC collector current I58 flow. And the emitters of the transistors 51 and 55 are connected to each other by an impedance adjusting resistor 59, and the bases of the transistors 51 and 55 are connected to the differential input signal source 50S via the capacitors 50C1 and 50C2. Connected to the bias circuit 500.

バイアス回路５００は、図４に示すバイアス回路４００と略同様の回路構成を有する。すなわち、トランジスタ５０１、抵抗素子５０２、バイアス入力端子５０３、エミッタフォロアトランジスタ５０５、抵抗素子５０６を有し、トランジスタ５０１のベースに接続されエミッタフォロアトランジスタ５０５のエミッタより分岐して差動増幅器５０の差動入力端子に接続される途中には、抵抗素子５０７、５０８が介在されている。   The bias circuit 500 has substantially the same circuit configuration as the bias circuit 400 shown in FIG. That is, the transistor 501, the resistance element 502, the bias input terminal 503, the emitter follower transistor 505, and the resistance element 506 are connected to the base of the transistor 501 and branch off from the emitter of the emitter follower transistor 505. In the middle of being connected to the input terminal, resistance elements 507 and 508 are interposed.

このバイアス回路５００にあっても、抵抗素子５０２、５０６、５０７、５０８、５２、５６の各抵抗値をＲ５０２、Ｒ５０６、Ｒ５０７、Ｒ５０８、Ｒ５２、Ｒ５６とするとき、Ｒ５０７＝Ｒ５０８、Ｒ５２＝Ｒ５６、Ｒ５０２／Ｒ５２＝Ｒ５０６／Ｒ５０７の関係を成立させる。これによって、Ｉ５４／Ｉ５０４＝Ｉ５８／Ｉ５０４＝Ｒ５０２／Ｒ５２＝Ｒ５０２／Ｒ５６＝Ｒ５０６／Ｒ５０７＝Ｒ５０６／Ｒ５０８からなるカレントミラー比が得られ、入力バイアス電流Ｉ５０４によって差動増幅回路の各直流コレクタ電流Ｉ５４、Ｉ５８を決定することができる。
米国特許第６３００８３７号明細書 Even in this bias circuit 500, when the resistance values of the resistance elements 502, 506, 507, 508, 52, 56 are R502, R506, R507, R508, R52, R56, R507 = R508, R52 = R56, The relationship R502 / R52 = R506 / R507 is established. As a result, a current mirror ratio of I54 / I504 = I58 / I504 = R502 / R52 = R502 / R56 = R506 / R507 = R506 / R508 is obtained. , I58 can be determined.
US Pat. No. 6300837

上述した図５に示す差動増幅器５０及びそのバイアス回路５００にあって、差動入力信号源５０Ｓからバイアス回路５００を含む差動増幅器５０の入力インピーダンスを見る。この時、入力インピーダンスは、直接接続された抵抗素子５０７、５０８によるインピーダンスとトランジスタ５１、５５の各ベース間のインピーダンスとの並列回路による合成インピーダンスである。この合成インピーダンスをＺｉ、差動入力信号源５０Ｓの出力インピーダンスをＺｏ、差動入力信号源５０Ｓの出力振幅をＶｓ、差動増幅器５０の入力端での信号振幅をＶｉｎとするとき、Ｖｉｎ＝Ｚｉ／（Ｚｏ＋Ｚｉ）×Ｖｓの関係を生ずる。ここで合成インピーダンスＺｉが小さくなると、差動増幅器５０の入力信号振幅Ｖｉｎが減少する。すなわち、差動入力信号源５０Ｓによる入力信号の電力ロスが発生する。
この入力信号の電力ロスを減少させるためには、抵抗素子５０７、５０８の抵抗値を十分大きくする必要がある。 In the differential amplifier 50 and its bias circuit 500 shown in FIG. 5 described above, the input impedance of the differential amplifier 50 including the bias circuit 500 is viewed from the differential input signal source 50S. At this time, the input impedance is a combined impedance by a parallel circuit of the impedance between the directly connected resistance elements 507 and 508 and the impedance between the bases of the transistors 51 and 55. When this combined impedance is Zi, the output impedance of the differential input signal source 50S is Zo, the output amplitude of the differential input signal source 50S is Vs, and the signal amplitude at the input terminal of the differential amplifier 50 is Vin, Vin = Zi A relationship of / (Zo + Zi) × Vs is generated. Here, when the synthetic impedance Zi becomes small, the input signal amplitude Vin of the differential amplifier 50 decreases. That is, the power loss of the input signal by the differential input signal source 50S occurs.
In order to reduce the power loss of the input signal, it is necessary to sufficiently increase the resistance values of the resistance elements 507 and 508.

一方、バイアス回路５００の消費電力をできるだけ抑えるためには、入力バイアス電流Ｉ５０４を小さくカレントミラー比を十分大きくする必要がある。カレントミラー比は前述のようにＩ５４／Ｉ５０４＝Ｉ５８／Ｉ５０４＝Ｒ５０６／Ｒ５０７＝Ｒ５０６／Ｒ５０８にて決まる。したがって、入力信号の電力ロスを減少させ、バイアス回路の消費電力を減少させるためには、抵抗素子５０６の抵抗値を大きくすることになる。   On the other hand, in order to suppress the power consumption of the bias circuit 500 as much as possible, it is necessary to reduce the input bias current I504 and sufficiently increase the current mirror ratio. As described above, the current mirror ratio is determined by I54 / I504 = I58 / I504 = R506 / R507 = R506 / R508. Therefore, in order to reduce the power loss of the input signal and reduce the power consumption of the bias circuit, the resistance value of the resistance element 506 is increased.

ここで、抵抗素子５０６とトランジスタ５０１のベース容量によってＲＣローパスフィルタが形成される。したがって、この抵抗素子５０６の抵抗値の増大は、トランジスタ５０１のベース容量を加味するときＲＣローパスフィルタによる位相遅れを増大させる。この結果、エミッタフォロアトランジスタ５０５を含むループの周波数応答にピーキング特性を生じ、ひいてはサーマルノイズを増幅させ、ノイズ特性を劣化する。こうしてみると、抵抗素子５０６の抵抗値の増大も限度がある。すなわち、抵抗素子５０６を増大させてバイアス回路の消費電力を減少させることは、限度がある。   Here, an RC low-pass filter is formed by the resistance element 506 and the base capacitance of the transistor 501. Therefore, the increase in the resistance value of the resistance element 506 increases the phase delay due to the RC low-pass filter when the base capacitance of the transistor 501 is taken into account. As a result, a peaking characteristic is generated in the frequency response of the loop including the emitter follower transistor 505, thereby amplifying the thermal noise and degrading the noise characteristic. In this way, the resistance value of the resistance element 506 is also limited. That is, there is a limit to increasing the resistance element 506 to reduce the power consumption of the bias circuit.

また、バイアス回路を半導体集積回路にて作成するとき、製造工程上個々のトランジスタ５０１、５１、５５の電流増幅率がばらつき、あるいは、個々の抵抗素子５０２、５０６、５０７、５０８の抵抗値がばらつく。このため、計算どおりのカレントミラー比が得られず、バイアス回路の消費電流並びに特性のばらつきを生じ、精度の高い電流制御ができない。
本発明は、上記した点に鑑みてなされたものであって、低消費電力で精度の高い電流制御が可能なバイアス回路並びにこれを用いた差動増幅器を提供することを目的とする。 Further, when the bias circuit is formed by a semiconductor integrated circuit, the current amplification factors of the individual transistors 501, 51, and 55 vary in the manufacturing process, or the resistance values of the individual resistance elements 502, 506, 507, and 508 vary. . Therefore, the current mirror ratio as calculated cannot be obtained, the current consumption and characteristics of the bias circuit vary, and current control with high accuracy cannot be performed.
The present invention has been made in view of the above points, and an object of the present invention is to provide a bias circuit capable of highly accurate current control with low power consumption and a differential amplifier using the same.

以上の課題を解決するため、本発明の請求項１に記載のバイアス回路は、差動増幅回路の差動入力端子に接続可能なバイアス回路であって、前記差動入力端子に接続される前記差動増幅回路内の増幅段のトランジスタを被制御側トランジスタとしてカレントミラー回路を構成可能な制御側トランジスタと、
接続点にて直列接続された第１インピーダンス素子と第２インピーダンス素子とからなり前記差動入力端子間に接続された出力インピーダンス素子と、接続点にて直列接続された第３インピーダンス素子と第４インピーダンス素子とからなり前記差動入力端子間に接続された帰還インピーダンス素子と、
前記制御側トランジスタのベースが正入力端子に、前記帰還インピーダンス素子の接続点が負入力端子に、前記出力インピーダンス素子の接続点が出力端子にそれぞれ接続した演算増幅器と、を有することを特徴とする。 In order to solve the above problems, a bias circuit according to claim 1 of the present invention is a bias circuit connectable to a differential input terminal of a differential amplifier circuit, and is connected to the differential input terminal. A control-side transistor capable of configuring a current mirror circuit with the transistor at the amplification stage in the differential amplifier circuit as a controlled-side transistor;
An output impedance element composed of a first impedance element and a second impedance element connected in series at a connection point, connected between the differential input terminals, a third impedance element connected in series at the connection point, and a fourth impedance element. A feedback impedance element composed of an impedance element and connected between the differential input terminals;
And an operational amplifier in which a base of the control side transistor is connected to a positive input terminal, a connection point of the feedback impedance element is connected to a negative input terminal, and a connection point of the output impedance element is connected to an output terminal. .

また、請求項２に記載のバイアス回路は、請求項１に記載の発明において、前記制御側トランジスタのベースエミッタ接合面積と入力バイアス電流との比を、前記被制御側トランジスタのベースエミッタ接合面積と直流コレクタ電流との比と同等にしたことを特徴とする。
また、請求項３に記載のバイアス回路は、請求項１または請求項２に記載の発明において、前記制御側トランジスタのエミッタは第５インピーダンス素子を介して電源線に接続されることを特徴とする。
また、請求項４に記載のバイアス回路は、請求項１又は請求項２に記載の発明において、前記制御側トランジスタのエミッタは電源線に直結されることを特徴とする。 According to a second aspect of the present invention, there is provided the bias circuit according to the first aspect, wherein the ratio of the base-emitter junction area of the control-side transistor to the input bias current is set to the base-emitter junction area of the controlled-side transistor. It is characterized by having a ratio equivalent to the DC collector current.
According to a third aspect of the present invention, in the bias circuit according to the first or second aspect, the emitter of the control-side transistor is connected to a power supply line via a fifth impedance element. .
According to a fourth aspect of the present invention, there is provided the bias circuit according to the first or second aspect, wherein the emitter of the control side transistor is directly connected to a power supply line.

また、請求項５に記載のバイアス回路は、請求項１乃至請求項４のいずれか１項に記載の発明において、前記演算増幅器の出力端子と負入力端子との間には、容量素子が介在されることを特徴とする。
また、請求項６に記載のバイアス回路は、請求項１乃至請求項５のいずれか１項に記載の発明において、前記演算増幅器は、正入力端子及び負入力端子が電界効果トランジスタのゲートに接続される構成であることを特徴とする。
また、請求項７に記載の差動増幅器は、請求項１乃至請求項６のいずれか１項に記載のバイアス回路を差動入力端子に接続したことを特徴とする。 The bias circuit according to claim 5 is the bias circuit according to any one of claims 1 to 4, wherein a capacitive element is interposed between the output terminal and the negative input terminal of the operational amplifier. It is characterized by being.
According to a sixth aspect of the present invention, in the bias circuit according to any one of the first to fifth aspects, the operational amplifier has a positive input terminal and a negative input terminal connected to a gate of a field effect transistor. It is the structure which is made.
A differential amplifier according to a seventh aspect is characterized in that the bias circuit according to any one of the first to sixth aspects is connected to a differential input terminal.

請求項１に記載のバイアス回路は、差動入力信号源から差動増幅器の入力インピーダンスを見るに、出力インピーダンス素子と帰還インピーダンス素子とによって合成インピーダンスを増大させることができ、差動入力信号源からの入力信号の電力ロスを減少させることができ、また、バイアス回路の制御側トランジスタのコレクタベース間を直結することによりしかも抵抗素子が介在されないことにより、入力バイアス電流を一層減少させることが可能となり、しかもバイアス回路の制御側トランジスタのベース容量による位相遅れも問題なくなってこのトランジスタのフィードバックループの安定を図ることができる。この結果、低消費電力で精度の高い電流制御が可能となる。   The bias circuit according to claim 1 can increase the combined impedance by the output impedance element and the feedback impedance element when the input impedance of the differential amplifier is viewed from the differential input signal source. The power loss of the input signal can be reduced, and the input bias current can be further reduced by connecting the collector base of the control side transistor of the bias circuit directly and without interposing a resistive element. In addition, the phase delay due to the base capacitance of the control side transistor of the bias circuit is eliminated, and the feedback loop of this transistor can be stabilized. As a result, accurate current control with low power consumption is possible.

請求項２に記載のバイアス回路は、カレントミラー比を制御側トランジスタと被制御側トランジスタとのエミッタのインピーダンス素子のみにて決定することができ、よって製造プロセスや温度変化に起因する各トランジスタの電流増幅率のばらつきの影響を受けることなく、直流コレクタ電流を制御することができ、出力インピーダンス素子と帰還インピーダンス素子とのインピーダンスのばらつきによる影響も少ない。
請求項３に記載のバイアス回路は、この第５インピーダンスによって、カレントミラー比による電流制御を行うことができる。 In the bias circuit according to claim 2, the current mirror ratio can be determined only by the impedance elements of the emitters of the control-side transistor and the controlled-side transistor, so that the current of each transistor caused by the manufacturing process and temperature change can be determined. The DC collector current can be controlled without being affected by variations in amplification factor, and is less affected by variations in impedance between the output impedance element and the feedback impedance element.
The bias circuit according to claim 3 can perform current control based on the current mirror ratio by the fifth impedance.

請求項４に記載のバイアス回路は、カレントミラー比はベースエミッタ接合面積に依存させることができる。
請求項５に記載のバイアス回路は、位相遅れを解消し演算増幅器を含むフィードバックループを安定化させることができる。
請求項６に記載のバイアス回路は、演算増幅器の入力インピーダンスの増大により、演算増幅器の入力端子に流入する直流電流は非常に小さいので、精度の高いカレントミラー比による電流制御を行うことができる。
請求項７に記載の差動増幅器は、差動増幅器への適用にて、精度よく安定したカレントミラー比を得ることができる。 In the bias circuit according to the fourth aspect, the current mirror ratio can depend on the base-emitter junction area.
The bias circuit according to the fifth aspect can eliminate the phase delay and stabilize the feedback loop including the operational amplifier.
In the bias circuit according to the sixth aspect, since the direct current flowing into the input terminal of the operational amplifier is very small due to the increase in the input impedance of the operational amplifier, it is possible to perform current control with a highly accurate current mirror ratio.
The differential amplifier according to claim 7 can obtain a stable current mirror ratio with high accuracy when applied to the differential amplifier.

以下、図を参照して本発明に係るバイアス回路及び差動増幅器の一実施形態を説明する。
（回路構成）
図１は、本実施形態のバイアス回路及び差動増幅器を説明するための回路図である。この図１に示す回路は、バイアス回路１０及びこのバイアス回路１０にて制御される差動増幅器２０を備える。このうち、バイアス回路１０は、バイアス入力端子１０ｉ及び差動増幅器２０の差動入力端子に対応するバイアス出力端子１０ｐｏ、１０ｎｏを有する。バイアス入力端子１０ｉは、ＮＰＮバイポーラトランジスタであるトランジスタ１００のコレクタに接続される。このトランジスタ１００は、そのコレクタとベースとが短絡されてダイオード化され、ワイドラー型カレントミラー回路の制御用トランジスタを構成する。トランジスタ１００のエミッタは、抵抗素子（第５インピーダンス素子）１１０を経て電源線３２に接続（例えば接地）される。 Hereinafter, an embodiment of a bias circuit and a differential amplifier according to the present invention will be described with reference to the drawings.
(Circuit configuration)
FIG. 1 is a circuit diagram for explaining a bias circuit and a differential amplifier according to the present embodiment. The circuit shown in FIG. 1 includes a bias circuit 10 and a differential amplifier 20 controlled by the bias circuit 10. Among these, the bias circuit 10 has bias output terminals 10 po and 10 no corresponding to the bias input terminal 10 i and the differential input terminal of the differential amplifier 20. The bias input terminal 10i is connected to the collector of the transistor 100, which is an NPN bipolar transistor. The transistor 100 has a collector and base that are short-circuited to form a diode, and constitutes a control transistor for a Wideler-type current mirror circuit. The emitter of the transistor 100 is connected (for example, grounded) to the power supply line 32 via a resistance element (fifth impedance element) 110.

トランジスタ１００のベースでコレクタとの短絡点は、演算増幅器（オペアンプという）１２１の正入力端子に接続される。オペアンプ１２１の出力端子は、バイアス出力端子１０ｐｏ及び１０ｎｏ間に直列接続された抵抗素子（第１インピーダンス素子）１１１と抵抗素子（第２インピーダンス素子）１１２との接続点に接続されている。更に、バイアス出力端子１０ｐｏ及び１０ｎｏ間には、抵抗素子（第３インピーダンス素子）１１３と抵抗素子（第４インピーダンス素子）１１４とが直列接続され、この直列接続された抵抗素子１１３、１１４の接続点は、オペアンプ１２１の負入力端子に接続される。したがって、抵抗素子１１１、１１２では、オペアンプ１２１からの出力電圧が得られ、抵抗素子１１３、１１４は、オペアンプ１２１の帰還抵抗となる。   A short-circuit point between the base of the transistor 100 and the collector is connected to a positive input terminal of an operational amplifier (referred to as an operational amplifier) 121. An output terminal of the operational amplifier 121 is connected to a connection point between a resistance element (first impedance element) 111 and a resistance element (second impedance element) 112 connected in series between the bias output terminals 10po and 10no. Further, a resistance element (third impedance element) 113 and a resistance element (fourth impedance element) 114 are connected in series between the bias output terminals 10po and 10no, and a connection point between the resistance elements 113 and 114 connected in series. Is connected to the negative input terminal of the operational amplifier 121. Therefore, the resistance elements 111 and 112 can obtain the output voltage from the operational amplifier 121, and the resistance elements 113 and 114 serve as feedback resistors for the operational amplifier 121.

一方、差動増幅器２０は、差動入力端子２０ｐｉ及び２０ｎｉを有すると共に、出力端子２０ｐｏ及び２０ｎｏを有する。差動増幅器２０の一方の増幅段を構成するトランジスタ２０１は、ＮＰＮ型バイポーラトランジスタであり、そのコレクタが出力端子２０ｐｏにそのベースが差動入力端子２０ｐｉに接続され、エミッタは抵抗素子２１１を経て電源線３２に接続される。同様に、差動増幅器２０の他方の増幅段を構成するトランジスタ２０２も、ＮＰＮ型バイポーラトランジスタであり、そのコレクタが出力端子２０ｎｏにそのベースが差動入力端子２０ｎｉに接続され、エミッタは抵抗素子２１２を経て電源線３２に接続される。また、抵抗素子２１１及び２１２間は、インピーダンス調整の抵抗素子２１３にて接続される。   On the other hand, the differential amplifier 20 has differential input terminals 20pi and 20ni and output terminals 20po and 20no. The transistor 201 constituting one amplification stage of the differential amplifier 20 is an NPN-type bipolar transistor, the collector is connected to the output terminal 20po, the base is connected to the differential input terminal 20pi, and the emitter is connected to the power source via the resistance element 211. Connected to line 32. Similarly, the transistor 202 constituting the other amplification stage of the differential amplifier 20 is also an NPN bipolar transistor, the collector thereof being connected to the output terminal 20no, the base thereof being connected to the differential input terminal 20ni, and the emitter being the resistance element 212. And connected to the power line 32. The resistance elements 211 and 212 are connected by a resistance element 213 for impedance adjustment.

更に、差動入力端子２０ｐｉ、２０ｎｉは、容量素子３０Ｃ１、３０Ｃ２を介して差動入力信号源３１Ｓに接続される。
また、差動増幅器２０の差動入力端子２０ｐｉ、２０ｎｉは、差動入力信号源３１Ｓに接続されると共に、バイアス回路の出力端子１０ｐｏ、１０ｎｏに接続される。
したがって、差動入力端子２０ｐｉ、２０ｎｉには、バイアス回路１０からバイアス電圧が印加されると共に、差動入力信号源３１Ｓから差動交流信号Ｖｉｎｐｕｔが入力されることになる。この結果、差動増幅器２０の各トランジスタ２０１、２０２では、差動交流信号Ｖｉｎｐｕｔの振幅が増幅され、出力端子２０ｐｏ、２０ｎｏから差動増幅信号が出力される。 Further, the differential input terminals 20pi and 20ni are connected to the differential input signal source 31S via the capacitive elements 30C1 and 30C2.
The differential input terminals 20pi and 20ni of the differential amplifier 20 are connected to the differential input signal source 31S and to the output terminals 10po and 10no of the bias circuit.
Accordingly, a bias voltage is applied from the bias circuit 10 to the differential input terminals 20pi and 20ni, and a differential AC signal Vinput is input from the differential input signal source 31S. As a result, in each of the transistors 201 and 202 of the differential amplifier 20, the amplitude of the differential AC signal Vinput is amplified, and a differential amplified signal is output from the output terminals 20po and 20no.

（バイアス回路の動作）
バイアス入力端子１０ｉからは、入力バイアス電流Ｉｂｉが入力される。この入力バイアス電流Ｉｂｉは、定電流、トランジスタ相互コンダクタンス温度補償電流、あるいは出力可変の制御電流が考えられる。この入力バイアス電流Ｉｂｉは、オペアンプ１２１の入力インピーダンスが高インピーダンスであるために、コレクタとベースとが短絡されたトランジスタ１００を介して、抵抗素子１１０を流れる。すなわち、トランジスタ１００のベース（コレクタ）電圧Ｖｂｉは、トランジスタ１００のベースエミッタ電圧をＶｂｅ１００及び抵抗素子１１０の抵抗値をＲ１１０とするとき、（Ｖｂｅ１００＋Ｉｂｉ×Ｒ１１０）となる。そして、このトランジスタ１００のベース電圧Ｖｂｉが、オペアンプ１２１の正入力端子に加えられることになる。 (Bias circuit operation)
An input bias current Ibi is input from the bias input terminal 10i. The input bias current Ibi can be a constant current, a transistor mutual conductance temperature compensation current, or a variable output control current. Since the input impedance of the operational amplifier 121 is high impedance, the input bias current Ibi flows through the resistance element 110 via the transistor 100 whose collector and base are short-circuited. That is, the base (collector) voltage Vbi of the transistor 100 is (Vbe100 + Ibi × R110), where Vbe100 is the base emitter voltage of the transistor 100 and R110 is the resistance value of the resistance element 110. The base voltage Vbi of the transistor 100 is applied to the positive input terminal of the operational amplifier 121.

ここで、オペアンプ１２１の出力電圧は、抵抗素子１１１を介して出力端子１０ｐｏに現れ、抵抗素子１１２を介して出力端子１０ｎｏに現れる。一方、オペアンプ１２１の負入力端子には抵抗１１３、１１４を介して、出力端子１０ｐｏ、１０ｎｏの電圧中点が入力される。このように接続すると、オペアンプ１２１は出力端子１０ｐｏ、１０ｎｏの電圧中点がトランジスタ１００のベース電圧Ｖｂｉと等しくなるようにオペアンプ１２１の出力端子電圧を制御する。この結果、バイアス回路１０に差動増幅器２０を接続することによって、トランジスタ１００のベース電圧、トランジスタ２０１のベース電圧、並びにトランジスタ２０２のベース電圧は、すべて同一の電圧Ｖｂｉを得る。   Here, the output voltage of the operational amplifier 121 appears at the output terminal 10po via the resistance element 111 and appears at the output terminal 10no via the resistance element 112. On the other hand, the voltage midpoint of the output terminals 10po and 10no is input to the negative input terminal of the operational amplifier 121 via the resistors 113 and 114. With this connection, the operational amplifier 121 controls the output terminal voltage of the operational amplifier 121 so that the voltage midpoint of the output terminals 10po and 10no is equal to the base voltage Vbi of the transistor 100. As a result, by connecting the differential amplifier 20 to the bias circuit 10, the base voltage of the transistor 100, the base voltage of the transistor 201, and the base voltage of the transistor 202 all have the same voltage Vbi.

このトランジスタ１００、２０１、２０２の各ベース電圧が等しいことは、以下のような結論を導き出すことができる。すなわち、今トランジスタ２０１、２０２のベースエミッタ間電圧をＶｂｅ２０１、Ｖｂｅ２０２とし、抵抗素子２１１、２１２の抵抗値をＲ２１１、Ｒ２１２とし、トランジスタ２０１、２０２の直流コレクタ電流をＩｃ１、Ｉｃ２とする。すると、各トランジスタ１００、２０１、２０２の等しいベース電圧Ｖｂｉは、（Ｖｂｉ＝Ｖｂｅ１００＋Ｉｂｉ×Ｒ１１０＝Ｖｂｅ２０１＋Ｉｃ１×Ｒ２１１
＝Ｖｂｅ２０２＋Ｉｃ２×Ｒ２１２）・・・式（１）のようになる。 The following conclusions can be drawn from the fact that the base voltages of the transistors 100, 201, and 202 are equal. That is, the base-emitter voltages of the transistors 201 and 202 are now Vbe201 and Vbe202, the resistance values of the resistance elements 211 and 212 are R211 and R212, and the DC collector currents of the transistors 201 and 202 are Ic1 and Ic2. Then, the equal base voltage Vbi of each transistor 100, 201, 202 is (Vbi = Vbe100 + Ibi × R110 = Vbe201 + Ic1 × R211).
= Vbe202 + Ic2 × R212) Equation (1).

一方、コレクタ電流Ｉｃとベースエミッタ間電圧Ｖｂｅとの一般的な関係は、バイポーラトランジスタのベースエミッタ接合面積（サイズという）をＮＡとし、比例定数をＡとすると、Ｉｃ＝ＮＡ×Ａ×exp（Ｖｂｅ）なる関係がある。すなわち、複数のバイポーラトランジスタにあって、コレクタ電流ＩｃとサイズＮＡとの比を同じにすれば、同じベースエミッタ間電圧Ｖｂｅを得る。したがって、トランジスタ１００のサイズをＮＡ１００とし、トランジスタ２０１のサイズをＮＡ２０１とし、トランジスタ２０２のサイズをＮＡ２０２とした場合、
（ＮＡ１００／Ｉｂｉ＝ＮＡ２０１／Ｉｃ１＝ＮＡ２０２／Ｉｃ２）とすることによって、
（Ｖｂｅ１００＝Ｖｂｅ２０１＝Ｖｂｅ２０２）となる。 On the other hand, the general relationship between the collector current Ic and the base-emitter voltage Vbe is that Ic = NA × A × exp (Vbe) where NA is the base-emitter junction area (referred to as size) of the bipolar transistor and A is a proportionality constant. There is a relationship. That is, in a plurality of bipolar transistors, the same base-emitter voltage Vbe is obtained if the ratio between the collector current Ic and the size NA is the same. Therefore, when the size of the transistor 100 is NA100, the size of the transistor 201 is NA201, and the size of the transistor 202 is NA202,
By setting (NA100 / Ibi = NA201 / Ic1 = NA202 / Ic2),
(Vbe100 = Vbe201 = Vbe202).

この結果、前式（１）のＶｂｉは、
（Ｖｂｉ＝Ｉｂｉ×Ｒ１１０＝Ｉｃ１×Ｒ２１１＝Ｉｃ２×Ｒ２１２）となる。すなわち、バイアス回路１０のバイアス電流Ｉｂｉと差動増幅器２０の直流コレクタ電流Ｉｃ１、Ｉｃ２とのカレントミラー比は、抵抗素子１１０、２１１、２１２によってのみ決定されることになる。また、上記式にて抵抗素子１１０、２１１、２１２の抵抗値をなくしエミッタを信号源３２に直結することでトランジスタ１００、２０１、２０２のサイズＮＡのみにてカレントミラー比が決定される。 As a result, Vbi in the previous equation (1) is
(Vbi = Ibi × R110 = Ic1 × R211 = Ic2 × R212). That is, the current mirror ratio between the bias current Ibi of the bias circuit 10 and the DC collector currents Ic1 and Ic2 of the differential amplifier 20 is determined only by the resistance elements 110, 211, and 212. Further, the current mirror ratio is determined only by the size NA of the transistors 100, 201, and 202 by eliminating the resistance values of the resistance elements 110, 211, and 212 and directly connecting the emitter to the signal source 32 in the above formula.

本実施形態において、差動入力信号源３１Ｓから差動増幅器２０の入力インピーダンスを見るに、合成インピーダンスは、トランジスタ２０１及び２０２間のベース間インピーダンスと直列な抵抗素子１１１及び１１２の抵抗値と直列な抵抗素子１１３及び１１４の抵抗値との並列回路によるインピーダンスになる。この場合、直列な抵抗素子１１１及び１１２の抵抗値とオペアンプ１２１の帰還のための直列な抵抗素子１１３及び１１４の抵抗値によって合成インピーダンスを増大させることができる。したがって、差動入力信号源３１Ｓからの入力信号の電力ロスを減少させることができる。   In this embodiment, when looking at the input impedance of the differential amplifier 20 from the differential input signal source 31S, the combined impedance is in series with the resistance values of the resistance elements 111 and 112 in series with the impedance between the bases between the transistors 201 and 202. It becomes an impedance by a parallel circuit with the resistance values of the resistance elements 113 and 114. In this case, the combined impedance can be increased by the resistance values of the serial resistance elements 111 and 112 and the resistance values of the serial resistance elements 113 and 114 for feedback of the operational amplifier 121. Therefore, the power loss of the input signal from the differential input signal source 31S can be reduced.

また、本実施形態において、図５に示す従来のようにバイアス回路のトランジスタ５０１にエミッタフォロアトランジスタ５０５や抵抗素子５０６を備える必要がないので、言い換えればバイアス回路１０のトランジスタ１００のコレクタベース間は直結されしかも抵抗素子が介在されないので、入力バイアス電流Ｉｂｉを一層減少させることが可能となる。   Further, in this embodiment, it is not necessary to provide the emitter follower transistor 505 and the resistance element 506 in the transistor 501 of the bias circuit as in the conventional case shown in FIG. 5, in other words, the collector base of the transistor 100 of the bias circuit 10 is directly connected. In addition, since no resistive element is interposed, the input bias current Ibi can be further reduced.

また、本実施形態においては、従来のようにトランジスタ５０１に抵抗素子５０６を備える必要がなくなるので、トランジスタ１００のベース容量による位相遅れによる弊害の発生を除去することができる。なお、位相遅れに関して本実施形態では、抵抗素子１１１、容量３０Ｃ１、トランジスタ２０１のベース容量によるローパスフィルタ、抵抗素子１１２、容量３０Ｃ２、トランジスタ２０２のベース容量によるローパスフィルタ、抵抗素子１１３、１１４とオペアンプ１２１の負入力端子の入力容量によるローパスフィルタは、位相遅れを発生させることになる。しかし、オペアンプ１２１の出力と負入力端子との間に容量素子を介在させることにより、これらローパスフィルタによる位相遅れを低減し、オペアンプ１２１を含むフィードバックループの安定性を向上させることができる。   Further, in this embodiment, since it is not necessary to provide the resistor 506 in the transistor 501 as in the prior art, it is possible to eliminate the occurrence of an adverse effect due to the phase delay due to the base capacitance of the transistor 100. In this embodiment, regarding the phase delay, the resistor element 111, the capacitor 30C1, the low-pass filter based on the base capacitance of the transistor 201, the resistor element 112, the capacitor 30C2, the low-pass filter based on the base capacitance of the transistor 202, the resistor elements 113 and 114, and the operational amplifier 121. The low-pass filter based on the input capacitance of the negative input terminal generates a phase delay. However, by interposing a capacitive element between the output of the operational amplifier 121 and the negative input terminal, the phase delay due to these low-pass filters can be reduced, and the stability of the feedback loop including the operational amplifier 121 can be improved.

更に、本実施形態では、入力バイアス電流Ｉｂｉに対する差動増幅器２０の直流コレクタ電流Ｉｃ１、Ｉｃ２はトランジスタ１００、２０１、２０２と抵抗素子１１０、２１１、２１２の抵抗値によってのみ決まることになるので、製造プロセスや温度変化に起因する各トランジスタの電流増幅率のばらつきの影響を受けることなく、直流コレクタ電流を制御することができる。この場合、前述したトランジスタのサイズは、集積回路製造工程にて高精度のサイズを得ることができる。また、トランジスタのベースに接続される抵抗素子１１１、１１２、１１３、１１４は、カレントミラー比には関係しないので、これらの抵抗素子のばらつきによるカレントミラー比の劣化は少ない。   Furthermore, in this embodiment, the DC collector currents Ic1 and Ic2 of the differential amplifier 20 with respect to the input bias current Ibi are determined only by the resistance values of the transistors 100, 201, and 202 and the resistance elements 110, 211, and 212. The DC collector current can be controlled without being affected by variations in the current amplification factor of each transistor due to a process or temperature change. In this case, the size of the transistor described above can be obtained with high accuracy in the integrated circuit manufacturing process. Further, since the resistance elements 111, 112, 113, and 114 connected to the base of the transistor are not related to the current mirror ratio, the degradation of the current mirror ratio due to variations in these resistance elements is small.

図１に示す本実施形態では、各トランジスタ１００、２０１、２０２のエミッタの抵抗素子１１０、２１１、２１２の抵抗値を零としても良い。この場合、カレントミラー比は前式に基づきトランジスタ１００、２０１、２０２のサイズ比によって決定されるので、抵抗素子１１０、２１１、２１２の抵抗値のばらつきによるカレントミラー比の劣化はなくなる。   In the present embodiment shown in FIG. 1, the resistance values of the emitter resistance elements 110, 211, and 212 of the transistors 100, 201, and 202 may be zero. In this case, since the current mirror ratio is determined by the size ratio of the transistors 100, 201, and 202 based on the previous equation, there is no deterioration in the current mirror ratio due to variations in resistance values of the resistance elements 110, 211, and 212.

本実施形態では、ＮＰＮ型バイポーラトランジスタを用いた差動増幅器を例示したが、ＰＮＰ型バイポーラトランジスタを用いた回路構成についても、適用することができる。
オペアンプ１２１は、その内部構成がバイポーラトランジスタにて構成されていても、その入力インピーダンスは大きい。しかし、正入力端子及び負入力端子は、図２、図３に示すように電界効果トランジスタのゲートに接続することで、入力抵抗が更に大きくなり、高入力インピーダンスのオペアンプを得ることができる。なお、図２は、Ｎチャネル電界効果トランジスタを入力に用いたオペアンプを例示し、図３は、Ｐチャネル電界効果トランジスタを入力に用いたオペアンプを例示する。 In the present embodiment, a differential amplifier using an NPN bipolar transistor is exemplified, but the present invention can also be applied to a circuit configuration using a PNP bipolar transistor.
The operational amplifier 121 has a large input impedance even if its internal configuration is composed of bipolar transistors. However, the positive input terminal and the negative input terminal are connected to the gate of the field effect transistor as shown in FIGS. 2 and 3, so that the input resistance is further increased and an operational amplifier having a high input impedance can be obtained. 2 illustrates an operational amplifier using an N-channel field effect transistor as an input, and FIG. 3 illustrates an operational amplifier using a P-channel field effect transistor as an input.

本発明の一実施形態のバイアス回路及び差動増幅器の回路図である。1 is a circuit diagram of a bias circuit and a differential amplifier according to an embodiment of the present invention. Ｎチャネル電界効果トランジスタを用いたオペアンプの回路図である。It is a circuit diagram of an operational amplifier using an N-channel field effect transistor. Ｐチャネル電界効果トランジスタを用いたオペアンプの回路図である。It is a circuit diagram of an operational amplifier using a P-channel field effect transistor. 従来のバイアス回路と増幅器を例示する回路図である。It is a circuit diagram which illustrates the conventional bias circuit and amplifier. 従来のバイアス回路と差動増幅器を例示する回路図である。It is a circuit diagram which illustrates the conventional bias circuit and differential amplifier.

符号の説明Explanation of symbols

１０ バイアス回路
２０ 差動増幅器
３０Ｃ１、３０Ｃ２ 容量
３１Ｓ 差動入力信号源
１００ 制御側トランジスタ
１２１ オペアンプ
２０１、２０２ 被制御側トランジスタ
１１０、１１１、１１２、１１３、１１４、２１１、２１２、２１３ 抵抗素子
１０ｉ バイアス入力端子
１０ｐｏ、１０ｎｏ 出力端子
２０ｐｉ、２０ｎｉ 差動入力端子
２０ｐｏ、２０ｎｏ 出力端子
Ｉｂｉ 入力バイアス電流
Ｉｃ１、Ｉｃ２ 直流コレクタ電流 DESCRIPTION OF SYMBOLS 10 Bias circuit 20 Differential amplifier 30C1, 30C2 Capacity | capacitance 31S Differential input signal source 100 Control side transistor 121 Operational amplifier 201, 202 Controlled side transistor 110, 111, 112, 113, 114, 211, 212, 213 Resistance element 10i Bias input Terminal 10po, 10no Output terminal 20pi, 20ni Differential input terminal 20po, 20no Output terminal Ibi Input bias current Ic1, Ic2 DC collector current

Claims (7)

差動増幅回路の差動入力端子に接続可能なバイアス回路であって、
前記差動入力端子に接続される前記差動増幅回路内の増幅段のトランジスタを被制御側トランジスタとしてカレントミラー回路を構成可能な制御側トランジスタと、
接続点にて直列接続された第１インピーダンス素子と第２インピーダンス素子とからなり前記差動入力端子間に接続された出力インピーダンス素子と、接続点にて直列接続された第３インピーダンス素子と第４インピーダンス素子とからなり前記差動入力端子間に接続された帰還インピーダンス素子と、
前記制御側トランジスタのベースが正入力端子に、前記帰還インピーダンス素子の接続点が負入力端子に、前記出力インピーダンス素子の接続点が出力端子にそれぞれ接続された演算増幅器と、
を有することを特徴とするバイアス回路。 A bias circuit connectable to a differential input terminal of a differential amplifier circuit,
A control-side transistor capable of configuring a current mirror circuit using a transistor in an amplification stage in the differential amplifier circuit connected to the differential input terminal as a controlled-side transistor;
An output impedance element composed of a first impedance element and a second impedance element connected in series at a connection point, connected between the differential input terminals, a third impedance element connected in series at the connection point, and a fourth impedance element. A feedback impedance element composed of an impedance element and connected between the differential input terminals;
An operational amplifier in which a base of the control side transistor is connected to a positive input terminal, a connection point of the feedback impedance element is connected to a negative input terminal, and a connection point of the output impedance element is connected to an output terminal;
A bias circuit comprising: 前記制御側トランジスタのベースエミッタ接合面積と入力バイアス電流との比を、前記被制御側トランジスタのベースエミッタ接合面積と直流コレクタ電流との比と同等にしたことを特徴とする請求項１記載のバイアス回路。   2. The bias according to claim 1, wherein the ratio of the base-emitter junction area of the control-side transistor to the input bias current is made equal to the ratio of the base-emitter junction area of the controlled-side transistor to the DC collector current. circuit. 前記制御側トランジスタのエミッタは第５インピーダンス素子を介して電源線に接続されることを特徴とする請求項１または請求項２に記載のバイアス回路。   3. The bias circuit according to claim 1, wherein the emitter of the control-side transistor is connected to a power supply line via a fifth impedance element. 前記制御側トランジスタのエミッタは電源線に直結されることを特徴とする請求項１または請求項２に記載のバイアス回路。   The bias circuit according to claim 1, wherein the emitter of the control-side transistor is directly connected to a power supply line. 前記演算増幅器の出力端子と負入力端子との間には、容量素子が介在されることを特徴とする請求項１乃至請求項４のいずれか１項に記載のバイアス回路。   5. The bias circuit according to claim 1, wherein a capacitive element is interposed between an output terminal and a negative input terminal of the operational amplifier. 前記演算増幅器は、正入力端子及び負入力端子が電界効果トランジスタのゲートに接続される構成であることを特徴とする請求項１乃至請求項５のいずれか１項に記載のバイアス回路。   The bias circuit according to any one of claims 1 to 5, wherein the operational amplifier has a configuration in which a positive input terminal and a negative input terminal are connected to a gate of a field effect transistor. 請求項１乃至請求項６記載のいずれか１項のバイアス回路を差動入力端子に接続したことを特徴とする差動増幅器。   7. A differential amplifier, wherein the bias circuit according to claim 1 is connected to a differential input terminal.
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