JP2009033050A

JP2009033050A - 半導体装置の製造方法

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Publication number: JP2009033050A
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Inventors: Fumihiko Inoue; 文彦井上
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Abstract

【課題】分離した電荷蓄積層を容易に形成することができ、メモリセルの高集積化、微細化が可能な半導体装置の製造方法を提供すること。
【解決手段】本発明は、半導体基板１０上に窒化膜１４を形成する工程と、窒化膜１４上にゲート電極２２を形成する工程と、ゲート電極２２の中央部の下方に窒化膜１４が残存するように、窒化膜１４を除去する工程と、残存した窒化膜１４を酸化する工程と、窒化膜１４を除去した領域に電荷蓄積層１８を形成する工程と、を有する半導体装置の製造方法である。
【選択図】図３

Description

本発明は、半導体装置の製造方法に関し、より詳細には、分離した電荷蓄積層を有する半導体装置の製造方法に関する。

データの書き換えが可能で、電源をＯＦＦしても記憶データを保持し続ける半導体装置である不揮発性メモリが広く利用されている。代表的な不揮発性メモリであるフラッシュメモリにおいては、メモリセルを構成するトランジスタが電荷蓄積層と呼ばれるフローティングゲートもしくは絶縁膜を有している。この電荷蓄積層に電子を蓄積させることによりデータを記憶する。絶縁膜を電荷蓄積層とするフラッシュメモリとしてＯＮＯ（Oxide Nitride Oxide）膜中の窒化膜に局所的に電子を蓄積させるＳＯＮＯＳ（Silicon Oxide Nitride Oxide Silicon）型構造のフラッシュメモリがある。

近年、メモリセルの高集積化、微細化の要求が高くなっている。メモリセルの微細化を図るには、ソース領域とドレイン領域との間隔であるチャネル間隔を短くする必要がある。しかしながら、チャネル間隔が短くなると、ゲート電極の両端の電荷蓄積層に局所的に電荷が蓄積された電荷蓄積領域の間隔も短くなる。このため、ＣＢＤ（Complementary bit disturb）と呼ばれる現象が生じ、電荷蓄積領域に蓄積された電荷が互いに干渉し合うようになる。

ＮＡＮＤ型のフラッシュメモリにおいては、図１（ａ）に示す従来例１や図１（ｂ）に示す従来例２の構造を採用することにより、電荷蓄積領域に蓄積された電荷の干渉を抑制する方法が提案されている。図１（ａ）を参照に、半導体基板１０上に酸化膜１１を挟んでゲート電極２２が設けられており、ゲート電極２２の両側面には酸化膜１１で覆われた電荷蓄積層１８が分離して設けられている。半導体基板１０内には、ソース領域およびドレイン領域となる拡散領域２４が設けられている。図１（ｂ）を参照に、半導体基板１０上に酸化膜１１を挟んでゲート電極２２が設けられており、ゲート電極２２の両端で、ゲート電極２２と半導体基板１０との間に酸化膜１１で覆われた電荷蓄積層１８が分離して設けられている。半導体基板１０内には、ソース領域およびドレイン領域となる拡散領域２４が設けられている。

従来例１および従来例２に示すように、電荷蓄積層１８を分離して形成することで、電荷蓄積層１８に電荷が蓄積された電荷蓄積領域を分離させることができる。このため、電荷蓄積領域に蓄積された電荷が互いに干渉し合うことを抑制することができる。

特許文献１には、ゲート電極の両端に分離して形成された電荷蓄積層を有する半導体装置およびその製造方法が開示されている。
特開２００４−７１８７７号公報

しかしながら、従来例１に係るフラッシュメモリでは、電荷蓄積層１８をゲート電極２２の両側面に形成するため、メモリセルの微細化が難しいという課題がある。また、従来例２に係るフラッシュメモリでは、メモリセルの微細化は可能であるが、ゲート電極２２を形成する前に、分離した電荷蓄積層１８を形成するため、ゲート電極２２と電荷蓄積層１８との位置合わせが難しく、また製造工程が複雑になるという課題がある。

本発明は、上記課題に鑑みなされたものであり、分離した電荷蓄積層を容易に形成することができ、メモリセルの高集積化、微細化が可能な半導体装置の製造方法を提供することを目的とする。

本発明は、半導体基板上に窒化膜を形成する工程と、前記窒化膜上にゲート電極を形成する工程と、前記ゲート電極の中央部の下方に前記窒化膜が残存するように、前記窒化膜を除去する工程と、残存した前記窒化膜を酸化する工程と、前記窒化膜を除去した領域に電荷蓄積層を形成する工程と、を有することを特徴とする半導体装置の製造方法である。本発明によれば、半導体基板とゲート電極との間に、分離した電荷蓄積層をゲート電極に自己整合的に容易に形成することができる。これにより、メモリセルの高集積化、微細化を図ることが可能となる。

上記構成において、前記窒化膜を酸化する工程は、残存した前記窒化膜を完全に酸化する工程を含む構成とすることができる。

上記構成において、前記窒化膜を酸化する工程は、残存した前記窒化膜の中央部は酸化せずに、端部を酸化する工程を含む構成とすることができる。この構成によれば、窒化膜を酸化する時間を短くすることができる。このため、半導体装置の信頼性の低下を抑制することができる。

上記構成において、前記窒化膜を除去する工程は、等方性エッチングを用いて、前記窒化膜を除去する工程である構成とすることができる。この構成によれば、窒化膜をゲート電極の中央部の下方に容易に残存させることができる。

上記構成において、前記窒化膜を酸化する工程は、プラズマ酸化を用いて、前記窒化膜を酸化する工程である構成とすることができる。この構成によれば、窒化膜を低温で、且つ、短時間で酸化させることができる。このため、半導体装置の信頼性の低下を抑制することができる。

上記構成において、前記窒化膜を酸化する工程は、ラジカル酸化を用いて、前記窒化膜を酸化する工程である構成とすることができる。この構成によれば、窒化膜を低温で、且つ、短時間で酸化させることができる。このため、半導体装置の信頼性の低下を抑制することができる。

上記構成において、前記電荷蓄積層を形成する工程は、前記窒化膜を除去した領域から前記ゲート電極の側面にかけて前記電荷蓄積層を形成する工程と、前記ゲート電極の側面に形成された前記電荷蓄積層を酸化する工程と、を有する構成とすることができる。この構成によれば、ゲート電極の両端に、酸化膜により保護され、分離した電荷蓄積層を容易に形成することができる。

上記構成において、前記電荷蓄積層を形成する工程は、前記窒化膜を除去した領域から前記ゲート電極の側面にかけて前記電荷蓄積層を形成する工程を含み、前記ゲート電極の側面に形成された前記電荷蓄積層を覆うように前記電荷蓄積層の側面にサイドウォール層を形成する工程を有する構成とすることができる。この構成によれば、ゲート電極の両端に、サイドウォール層により保護され、分離した電荷蓄積層を容易に形成することができる。

上記構成において、前記窒化膜を除去した領域から前記ゲート電極の側面にかけて前記電荷蓄積層を形成する工程は、前記ゲート電極を覆うように前記半導体基板上に前記電荷蓄積層を形成する工程と、前記ゲート電極上および前記ゲート電極周囲の前記半導体基板上に形成された前記電荷蓄積層を除去する工程と、を含む構成とすることができる。

上記構成において、前記ゲート電極をマスクに、前記半導体基板内にソース領域およびドレイン領域を形成する工程を有する構成とすることができる。また、上記構成において、前記電荷蓄積層は、窒化膜である構成とすることができる。

本発明によれば、半導体基板とゲート電極との間に、分離した電荷蓄積層をゲート電極に自己整合的に容易に形成することができる。これにより、メモリセルの高集積化、微細化を図ることが可能となる。

以下、図面を参照に本発明の実施例を説明する。

図２（ａ）から図３（ｃ）は実施例１に係るフラッシュメモリの製造方法を示す模式的断面図である。

図２（ａ）を参照に、例えばＰ型Ｓｉ基板（あるいは半導体基板内のＰ型領域）である半導体基板１０上に例えばＳｉＯ_２膜からなり厚さ１０ｎｍのトンネル酸化膜１２を形成する。トンネル酸化膜１２上に例えば厚さ７ｎｍのＳｉＮ膜である窒化膜１４を形成する。窒化膜１４上に例えばＳｉＯ_２膜からなり厚さ１０ｎｍのトップ酸化膜１６を形成する。トンネル酸化膜１２およびトップ酸化膜１６は例えばＣＶＤ（化学気層成長）法や熱酸化法を用いて形成することができ、窒化膜１４は例えばＣＶＤ法を用いて形成することができる。トップ酸化膜１６上に例えば厚さ１００ｎｍのポリシリコン膜を形成する。ポリシリコン膜上に例えば厚さ３０ｎｍのＳｉＮ膜からなり、ゲート電極を形成すべき領域以外の領域に開口部を有するマスク層２０を形成する。マスク層２０をマスクとして、例えばＲＩＥ（反応性イオンエッチング）法を用いて、ポリシリコン膜、トップ酸化膜１６、窒化膜１４をエッチングする。これにより、ポリシリコン膜は、例えば幅６０ｎｍのゲート電極２２となる。

図２（ｂ）を参照に、例えば１４０℃から１５５℃のリン酸をエッチング液とし、窒化膜１４をこのリン酸に浸すことにより、窒化膜１４をゲート電極２２の側面から中央に向かって、例えば２３ｎｍ除去する。これにより、ゲート電極２２の中央部の下方に、幅１４ｎｍの窒化膜１４が残存する。窒化膜１４をリン酸に浸す際、トンネル酸化膜１２やトップ酸化膜１６もリン酸に浸されるが、ＳｉＯ_２膜に対するＳｉＮ膜の選択比は１００以上あるため、トンネル酸化膜１２やトップ酸化膜１６はほとんどエッチングがされない。

図２（ｃ）を参照に、ゲート電極２２の中央部の下方に残存した窒化膜１４を、例えばＡｒ：Ｏ_２：Ｈ_２＝２００：２：１の流量比の混合ガス中で、基板温度４００℃、ガス圧力２Ｔｏｒｒの条件でプラズマ酸化する。これにより、残存した窒化膜１４は完全に酸化され、幅２１ｎｍの酸化膜１４ａになる。また、このプラズマ酸化により、ゲート電極２２の側面やマスク層２０の側面、上面にも酸化膜１５が形成される。また、窒化膜１４を酸化する方法としては、プラズマ酸化以外にも、例えばラジカル酸化を用いることができる。ラジカル酸化の酸化条件を、例えばＯ_２：Ｈ_２＝１０：１の流量比の混合ガスで、基板温度７００℃、ガス圧力０．４Ｔｏｒｒとすることで、図２（ｃ）に示すように、残存した窒化膜１４を、幅２１ｎｍの酸化膜１４ａとすることができる。

図３（ａ）を参照に、例えばＳｉＨ_２Ｃｌ_２：ＮＨ_３＝１：１０の流量比の混合ガス中で、基板温度７００℃、ガス圧力０．３Ｔｏｒｒの条件によるＬＰ−ＣＶＤ（減圧化学気層成長）法を用いて、ゲート電極２２およびマスク層２０を覆うように、半導体基板１０上に例えばＳｉＮ膜からなる電荷蓄積層１８を形成する。ＬＰ−ＣＶＤ法は回り込み堆積が良好であるため、トンネル酸化膜１２とトップ酸化膜１６との間の領域、つまり、窒化膜１４が除去された領域にも電荷蓄積層１８は埋め込まれる。また、電荷蓄積層１８を形成する方法としては、ＬＰ−ＣＶＤ法以外にも、例えばＡＬＤ（原子層堆積）法を用いることができる。

図３（ｂ）を参照に、例えばＲＩＥ法を用いてエッチングを行うことにより、マスク層２０上に形成された電荷蓄積層１８とゲート電極２２周囲の半導体基板１０上に形成された電荷蓄積層１８とを除去する。これにより、電荷蓄積層１８は、窒化膜１４が除去された領域からゲート電極２２およびマスク層２０の側面にかけて残存する。

図３（ｃ）を参照に、ゲート電極２２の側面に形成された電荷蓄積層１８を、例えばプラズマ酸化する。これにより、ゲート電極２２の側面の電荷蓄積層１８は酸化膜１８ａとなる。したがって、窒化膜１４が除去された領域にのみ電荷蓄積層１８が残存する。ゲート電極２２をマスクとして、半導体基板１０内に例えば砒素イオンを注入して、ソース領域およびドレイン領域となるＮ型拡散領域２５を形成する。以上により、実施例１に係るフラッシュメモリの製造が完了する。

ここで、図４に実施例１に係るフラッシュメモリの模式的上面図を示す。なお、図面の煩雑化を防ぐため、トンネル酸化膜１２等については図示を省略している。図４を参照に、半導体基板１０内にソース領域およびドレイン領域を兼ねるビットラインとなるＮ型拡散領域２５が設けられている。Ｎ型拡散領域２５に交差して延伸するようにゲート電極２２を兼ねるワードライン２３が設けられている。ワードライン２３の両端で、ワードライン２３と半導体基板１０との間に電荷蓄積層１８が設けられている。なお、図４においては、ワードライン２３を透過して電荷蓄積層１８を図示している。ワードライン２３とＮ型拡散領域２５とが交わる部分の電荷蓄積層１８は、電荷を蓄積する電荷蓄積領域２７となる。ワードライン２３の両側のＮ型拡散領域２５を、ソース領域およびドレイン領域と入れ替えて使用することにより、ワードライン２３両端の電荷蓄積領域２７それぞれに電荷を蓄積することができる。なお、図２（ａ）から図３（ｃ）で示した模式的断面図は、図４のＡ−Ａ間に相当する箇所の模式的断面図である。

実施例１の製造方法によれば、図２（ａ）に示すように、半導体基板１０上にトンネル酸化膜１２、窒化膜１４、トップ酸化膜１６、ゲート電極２２、マスク層２０を順次形成する。次に、図２（ｂ）に示すように、ゲート電極２２の中央部の下方に窒化膜１４が残存するように、窒化膜１４を除去する。次に、図２（ｃ）に示すように、ゲート電極２２の中央部の下方に残存した窒化膜１４を酸化させて酸化膜１４ａとする。次に、図３（ｃ）に示すように、窒化膜１４を除去した領域に電荷蓄積層１８を形成する。このような製造工程により、ゲート電極２２の両端に、ゲート電極２２に自己整合的に、酸化膜１４ａにより分離された電荷蓄積層１８を形成することができる。よって、従来例２のような、ゲート電極２２と電荷蓄積層１８との位置合わせを行わずに済むため、分離した電荷蓄積層１８を有する半導体装置を容易に形成することができる。また、電荷蓄積層１８が分離して形成されているため、電荷蓄積領域２７に蓄積した電荷による干渉を抑制することが可能となる。

また、分離した電荷蓄積層１８は、図３（ｃ）に示すように、ゲート電極２２の両端の、半導体基板１０とゲート電極２２との間に形成される。このため、メモリセルの微細化、高集積化を図ることが可能となる。

さらに、窒化膜１４を除去する工程は、図２（ｂ）に示すように、リン酸によるウエットエッチングを用いている。リン酸等によるウエットエッチングは等方性エッチングであるため、窒化膜１４の両端から中央に向かってエッチングを進行させることができる。このため、窒化膜１４の中央部、つまり、ゲート電極２２の中央部の下方に窒化膜１４を容易に残存させることができる。よって、窒化膜１４を除去する方法として、等方性エッチングを用いることが好ましい。

また、リン酸によるウエットエッチングは、リン酸の温度を制御することで、エッチングレートを制御することができる。このため、窒化膜１４のエッチング量、言い換えると、ゲート電極２２の中央部の下方に残存させる窒化膜１４の量を精度よく制御することが可能となる。

さらに、窒化膜１４を酸化する工程は、図２（ｃ）に示すように、プラズマ酸化もしくはラジカル酸化を用いている。プラズマ酸化およびラジカル酸化は、窒化膜への酸化力が非常に高いため、窒化膜１４を低温、且つ、速い酸化レートで選択的に酸化することが可能となる。よって、熱酸化法等により高温で長時間酸化する場合に比べて、トンネル酸化膜１２等に与える損傷を抑制することができ、半導体装置の信頼性の低下を抑制することが可能となる。また、窒化膜１４を選択的に酸化することができるため、トンネル酸化膜１２、トップ酸化膜１６の膜厚は、図２（ａ）で説明したように、ＣＶＤ法等により堆積した膜厚で決定することができる。このため、トンネル酸化膜１２、トップ酸化膜１６の膜厚を精度よく制御することができる。したがって、窒化膜１４を酸化する方法として、プラズマ酸化もしくはラジカル酸化を用いることが好ましい。

さらに、図３（ａ）に示すように、ゲート電極２２とマスク層２０とを覆うように半導体基板１０上に電荷蓄積層１８を形成する。そして、図３（ｂ）に示すように、マスク層２０上とゲート電極２２の周囲の半導体基板１０上とに形成された電荷蓄積層１８を除去して、窒化膜１４が除去された領域からゲート電極２２の側面にかけて電荷蓄積層１８を残存させる。そして、図３（ｃ）に示すように、ゲート電極２２の側面に形成された電荷蓄積層１８を酸化させて酸化膜１８ａとする。このような製造工程により、窒化膜１４が除去された領域に電荷蓄積層１８を容易に形成することが可能となる。

さらに、図３（ｃ）に示すように、窒化膜１４が除去された領域からゲート電極２２の側面にかけて残存した電荷蓄積層１８のうち、ゲート電極２２の側面に形成された電荷蓄積層１８を酸化させて酸化膜１８ａとしている。これにより、窒化膜１４が除去された領域に残存した電荷蓄積層１８を酸化膜で覆うことができ、後に行う工程で電荷蓄積層１８に損傷を与えないよう、保護することが可能となる。

さらに、窒化膜１４を酸化する工程において、図２（ｃ）に示すように、窒化膜１４を完全に酸化して酸化膜１４ａとする場合を例に示したがこれに限られない。図５に示すように、窒化膜１４の中央部は酸化させずに窒化膜１４のまま残存させ、窒化膜１４の端部を酸化して酸化膜１４ａとする場合でもよい。この場合でも、ゲート電極２２の両端に形成した電荷蓄積層１８を分離させることができ、電荷蓄積領域２７に蓄積した電荷による干渉を抑制させることが可能となる。また、このように窒化膜１４の中央部は酸化させずに端部を酸化する場合は、酸化時間が短くて済むため、トンネル酸化膜１２等に与える損傷をより抑制することができ、半導体装置の信頼性の低下をより抑制することができる。

さらに、実施例１の製造方法において、電荷蓄積層１８は窒化膜からなる場合を例に示したがこれに限られない。窒化膜と同様に電荷を蓄積することが可能であれば、その他の絶縁膜を用いた場合でもよい。また、フローティングゲートを用いてもよい。

さらに、実施例１の製造方法において、ＮＡＮＤ型フラッシュメモリの場合を例に説明したが、ＮＯＲ型フラッシュメモリの場合についても、実施例１の製造方法を適用することができる。

実施例２に係るフラッシュメモリの製造方法は、マスク層を用いずにゲート電極等を形成する場合の例である。図６（ａ）から図７（ｃ）を用い、実施例２に係るフラッシュメモリの製造方法を説明する。

図６（ａ）を参照に、半導体基板１０上にトンネル酸化膜１２、窒化膜１４、トップ酸化膜１６、ポリシリコン膜を順次形成する。ポリシリコン膜上にゲート電極を形成すべき領域以外の領域に開口部を有するフォトレジスト（不図示）を形成する。フォトレジストをマスクとして、ポリシリコン膜、トップ酸化膜１６、窒化膜１４をエッチングする。これにより、ポリシリコン膜はゲート電極２２となる。

図６（ｂ）を参照に、ゲート電極２２の中央部の下方に窒化膜１４を残存させるように、窒化膜１４を選択的に除去する。

図６（ｃ）を参照に、ゲート電極２２の中央部の下方に残存した窒化膜１４を完全にプラズマ酸化する。これにより、窒化膜１４が酸化膜１４ａとなる。また、このプラズマ酸化により、ゲート電極２２の側面や上面にも酸化膜１５が形成される。

図７（ａ）を参照に、ゲート電極２２を覆うように半導体基板１０上に電荷蓄積層１８を形成する。

図７（ｂ）を参照に、ゲート電極２２上に形成された電荷蓄積層１８とゲート電極２２周囲の半導体基板１０上に形成された電荷蓄積層１８とを除去する。

図７（ｃ）を参照に、ゲート電極２２の側面に形成された電荷蓄積層１８をプラズマ酸化する。これにより、ゲート電極２２側面の電荷蓄積層１８は酸化膜１８ａとなる。ゲート電極２２をマスクとして、半導体基板１０内にソース領域およびドレイン領域となるＮ型拡散領域２５を形成する。以上により、実施例２に係るフラッシュメモリの製造が完了する。

実施例２の製造方法のように、マスク層を用いずに、ゲート電極２２を製造する場合でも、実施例１と同様に、分離した電荷蓄積層１８を容易に形成することができる。このため、電荷蓄積領域に蓄積した電荷による干渉を抑制することができ、メモリセルの高集積化、微細化が可能となる。

実施例３に係るフラッシュメモリの製造方法は、ゲート電極の側面に形成された電荷蓄積層を酸化しない場合の例である。図８（ａ）および図８（ｂ）を用い、実施例３に係るフラッシュメモリの製造方法を説明する。

まず、図６（ａ）から図７（ｂ）で説明した製造工程を実施して、図８（ａ）に示すフラッシュメモリを形成する。

図８（ｂ）を参照に、ゲート電極２２をマスクとして、半導体基板１０内にソース領域およびドレイン領域となるＮ型拡散領域２５を形成する。ゲート電極２２の側面に形成された電荷蓄積層１８を覆うように例えばＳｉＯ_２膜からなるサイドウォール層３０を形成する。サイドウォール層３０は、後に行う工程で電荷蓄積層１８に損傷を与えないよう、露出した電荷蓄積層１８を保護するために形成される。以上により、実施例３に係るフラッシュメモリの製造が完了する。

実施例３の製造方法によれば、実施例１や実施例２の製造方法のように、ゲート電極２２の側面に形成された電荷蓄積層１８を酸化させずに、図８（ｂ）に示すように、そのまま残存させている。ゲート電極２２の両端に形成された電荷蓄積層１８は互いに分離しており、また、ゲート電極２２の側面に形成された電荷蓄積層１８とゲート電極２２とは酸化膜１５により分離しているため、ゲート電極２２の側面に形成された電荷蓄積層１８を酸化させずにそのまま残存させてもよい。この場合でも、電荷蓄積領域に蓄積した電荷による干渉を抑制することができ、メモリセルの高集積化、微細化が可能となる。

以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

図１（ａ）は従来例１に係るフラッシュメモリの模式的断面図であり、図１（ｂ）は従来例２に係るフラッシュメモリの模式的断面図である。図２（ａ）から図２（ｃ）は、実施例１に係るフラッシュメモリの製造方法を示す模式的断面図（その１）である。図３（ａ）から図３（ｃ）は、実施例１に係るフラッシュメモリの製造方法を示す模式的断面図（その２）である。図４は実施例１に係るフラッシュメモリの模式的上面図である。図５は窒化膜の中央部を酸化させずに端部を酸化させる場合を説明する模式的断面図である。図６（ａ）から図６（ｃ）は、実施例２に係るフラッシュメモリの製造方法を示す模式的断面図（その１）である。図７（ａ）から図７（ｃ）は、実施例２に係るフラッシュメモリの製造方法を示す模式的断面図（その２）である。図８（ａ）および図８（ｂ）は、実施例３に係るフラッシュメモリの製造方法を示す模式的断面図である。

符号の説明

１０半導体基板
１１酸化膜
１２トンネル酸化膜
１４窒化膜
１４ａ酸化膜
１５酸化膜
１６トップ酸化膜
１８電荷蓄積層
１８ａ酸化膜
２０マスク層
２２ゲート電極
２３ワードライン
２４拡散領域
２５Ｎ型拡散領域
２７電荷蓄積領域
３０サイドウォール層

Claims

半導体基板上に窒化膜を形成する工程と、
前記窒化膜上にゲート電極を形成する工程と、
前記ゲート電極の中央部の下方に前記窒化膜が残存するように、前記窒化膜を除去する工程と、
残存した前記窒化膜を酸化する工程と、
前記窒化膜を除去した領域に電荷蓄積層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
前記窒化膜を酸化する工程は、残存した前記窒化膜を完全に酸化する工程を含むことを特徴とする請求項１記載の半導体装置の製造方法。
前記窒化膜を酸化する工程は、残存した前記窒化膜の中央部は酸化させずに、端部を酸化する工程を含むことを特徴とする請求項１記載の半導体装置の製造方法。
前記窒化膜を除去する工程は、等方性エッチングを用いて、前記窒化膜を除去する工程であることを特徴とする請求項１から３のいずれか一項記載の半導体装置の製造方法。
前記窒化膜を酸化する工程は、プラズマ酸化を用いて、前記窒化膜を酸化する工程であることを特徴とする請求項１から４のいずれか一項記載の半導体装置の製造方法。
前記窒化膜を酸化する工程は、ラジカル酸化を用いて、前記窒化膜を酸化する工程であることを特徴とする請求項１から４のいずれか一項記載の半導体装置の製造方法。
前記電荷蓄積層を形成する工程は、前記窒化膜を除去した領域から前記ゲート電極の側面にかけて前記電荷蓄積層を形成する工程と、
前記ゲート電極の側面に形成された前記電荷蓄積層を酸化する工程と、を有することを特徴とする請求項１から６のいずれか一項記載の半導体装置の製造方法。
前記電荷蓄積層を形成する工程は、前記窒化膜を除去した領域から前記ゲート電極の側面にかけて前記電荷蓄積層を形成する工程を含み、
前記ゲート電極の側面に形成された前記電荷蓄積層を覆うように前記電荷蓄積層の側面にサイドウォール層を形成する工程を有することを特徴とする請求項１から６のいずれか一項記載の半導体装置の製造方法。
前記窒化膜を除去した領域から前記ゲート電極の側面にかけて前記電荷蓄積層を形成する工程は、前記ゲート電極を覆うように前記半導体基板上に前記電荷蓄積層を形成する工程と、前記ゲート電極上および前記ゲート電極周囲の前記半導体基板上に形成された前記電荷蓄積層を除去する工程と、を含むことを特徴とする請求項７または８記載の半導体装置の製造方法。
前記ゲート電極をマスクに、前記半導体基板内にソース領域およびドレイン領域を形成する工程を有することを特徴とする請求項１から９のいずれか一項記載の半導体装置の製造方法。
前記電荷蓄積層は、窒化膜であることを特徴とする請求項１から１０のいずれか一項記載の半導体装置の製造方法。