JP2009032949A - Ic chip, and method of mounting ic chip - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 15
- 239000000853 adhesive Substances 0.000 claims abstract description 15
- 230000001070 adhesive effect Effects 0.000 claims abstract description 15
- 239000002245 particle Substances 0.000 claims description 20
- 238000003825 pressing Methods 0.000 claims description 6
- 238000010438 heat treatment Methods 0.000 claims description 4
- 239000010931 gold Substances 0.000 description 8
- 230000006835 compression Effects 0.000 description 6
- 238000007906 compression Methods 0.000 description 6
- KDLHZDBZIXYQEI-UHFFFAOYSA-N palladium Substances [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 6
- 239000000758 substrate Substances 0.000 description 6
- 238000007747 plating Methods 0.000 description 5
- 239000010936 titanium Substances 0.000 description 4
- 239000002313 adhesive film Substances 0.000 description 3
- 239000002344 surface layer Substances 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000010410 layer Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 239000004840 adhesive resin Substances 0.000 description 1
- 229920006223 adhesive resin Polymers 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
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- Electric Connection Of Electric Components To Printed Circuits (AREA)
- Wire Bonding (AREA)
Abstract
Description
本発明は、接続端子としてバンプを有するICチップ、及びICチップを用いた実装方法に関する。 The present invention relates to an IC chip having bumps as connection terminals, and a mounting method using the IC chip.
従来より、例えば液晶表示装置等の配線(ガラス)基板上にICチップを実装する手段として、異方導電性接着フィルムが用いられている(例えば、特許文献1参照)。 Conventionally, for example, an anisotropic conductive adhesive film has been used as means for mounting an IC chip on a wiring (glass) substrate such as a liquid crystal display device (see, for example, Patent Document 1).
この異方導電性接着フィルムを用いてICチップの実装を行うには、ICチップの接続端子(バンプ)と配線基部の電極端子との間に異方導電性接着フィルムを介在させ、熱圧着ヘッドによってICチップを加熱するとともに押圧することによって熱圧着を行う。 In order to mount an IC chip using this anisotropic conductive adhesive film, an anisotropic conductive adhesive film is interposed between the connection terminal (bump) of the IC chip and the electrode terminal of the wiring base, and the thermocompression bonding head. The IC chip is heated and pressed by thermocompression bonding.
しかし、従来、ICチップに設けられたバンプのうち、特定のバンプに関して接続不良が生ずる場合がある。 However, conventionally, a connection failure may occur with respect to a specific bump among the bumps provided on the IC chip.
例えば、図7(a)に示すように、ICチップ101のチップ本体102縁部に設けられたバンプ103、104のうち、短辺側に設けられたバンプ(楕円A、B内)に接続不良が生ずる場合がある。
For example, as shown in FIG. 7 (a), poor connection between the
また、図7(b)に示すように、ICチップ201のチップ本体202長辺部に設けられたバンプ203〜205のうち、一方の長辺側においてバンプが千鳥状に設けられたICチップ201にあっては、外側のバンプ204(楕円C内)に接続不良が生ずる場合がある。
Further, as shown in FIG. 7B, among the
さらに、近年、ICチップのバンプの接続面形状が細長いものがあり、そのようなバンプにおいては、チップ縁部の近傍の部分において接続不良が生ずる場合もある。
本発明は、このような従来技術の課題を解決するためになされたもので、接続不良が発生せず導通信頼性を向上させることが可能な異方導電性接着剤を用いたICチップの接続技術を提供することを目的とする。 The present invention has been made to solve the above-described problems of the prior art, and it is possible to connect an IC chip using an anisotropic conductive adhesive capable of improving conduction reliability without causing a connection failure. The purpose is to provide technology.
上記目的を達成するためになされた請求項1記載の発明は、接続電極としてチップ本体に複数のバンプを有し、異方導電性接着剤によって実装されるICチップであって、前記複数のバンプのうち、予め特定された領域のバンプについて、一つのバンプ内において接続部の高さが異なり、かつ、当該バンプの頂部が他のバンプの高さより高い高低差バンプを有するものである。
請求項2記載の発明は、請求項1記載の発明において、前記複数のバンプが長方形状の接続側面の縁部に設けられ、当該複数のバンプのうち、前記高低差バンプが、前記接続側面の長辺側縁部に配置されているものである。
請求項3記載の発明は、請求項1記載の発明において、前記複数のバンプが接続側面の縁部に沿って複数の列状に設けられ、当該複数列のバンプのうち、前記高低差バンプが、当該接続側面の縁部外側に配置されているものである。
請求項4記載の発明は、請求項1乃至3のいずれか1項記載の発明において、前記予め特定された領域の実装端子について、一つの実装端子内における接続部の高さの差が、使用する異方導電性接着剤の導電粒子の粒径の5%〜95%であるものである。
請求項5記載の発明は、所定の接続電極が形成された配線基板と、請求項1乃至4のいずれか1項記載のICチップとの間に異方導電性接着剤を配置し、加熱及び加圧を行うことにより、前記配線基板と前記ICチップを接着するとともに当該電極同士を電気的に接続する工程を有するICチップの実装方法である。
In order to achieve the above object, an invention according to
The invention according to
The invention according to
According to a fourth aspect of the present invention, in the invention according to any one of the first to third aspects, a difference in height of a connection portion in one mounting terminal is used for the mounting terminal in the predetermined area. It is 5% to 95% of the particle size of the conductive particles of the anisotropic conductive adhesive.
According to a fifth aspect of the present invention, an anisotropic conductive adhesive is disposed between a wiring board on which a predetermined connection electrode is formed and the IC chip according to any one of the first to fourth aspects, and heating and An IC chip mounting method including a step of bonding the wiring substrate and the IC chip by applying pressure and electrically connecting the electrodes to each other.
本発明の場合、接続電極としてチップ本体に設けられた複数の実装端子のうち、予め特定された領域(例えば、長方形状の接続側面の短辺側縁部領域や、接続側面の縁部に沿って実装端子が複数の列状に設けられた場合の縁部外側領域)の実装端子について、一つの実装端子内において接続部の高さが異なり、かつ、当該実装端子の頂部が他の実装端子の高さより高い高低差実装端子を有することから、異方導電性接着剤を用いて熱圧着を行った場合に、従来技術ではつぶれ状態が不十分であった特定の導電粒子を十分に圧縮することができる。
その結果、本発明によれば、各実装端子上における導電粒子の圧縮状態を均一にすることができるので、種々のタイプのICチップにおいて、導通信頼性を向上させることができる。
特に、本発明によれば、径の大きな導電粒子を用いることなく、また実装端子の接続面形状が細長い場合であっても、導通信頼性を向上させることができるので、ファインピッチのバンプ状実装端子を有するICチップに有用となるものである。
In the case of the present invention, among a plurality of mounting terminals provided on the chip body as connection electrodes, a region specified in advance (for example, along the short-side edge region of the rectangular connection side surface or the edge of the connection side surface) For the mounting terminals in the outer edge area when the mounting terminals are arranged in a plurality of rows), the height of the connection portion is different within one mounting terminal, and the top of the mounting terminal is the other mounting terminal Because it has a height difference mounting terminal that is higher than the height, when conducting thermocompression bonding using an anisotropic conductive adhesive, it compresses sufficiently certain conductive particles that were insufficiently crushed by the prior art be able to.
As a result, according to the present invention, since the compression state of the conductive particles on each mounting terminal can be made uniform, the conduction reliability can be improved in various types of IC chips.
In particular, according to the present invention, it is possible to improve the conduction reliability without using conductive particles having a large diameter, and even when the connecting surface shape of the mounting terminal is elongated, so that fine pitch bump-shaped mounting is possible. This is useful for an IC chip having a terminal.
本発明によれば、接続不良が発生せず導通信頼性を向上させることができる異方導電性接着剤を用いたICチップの接続技術を提供することができる。 ADVANTAGE OF THE INVENTION According to this invention, the connection technique of the IC chip using the anisotropic conductive adhesive which can improve conduction | electrical_connection reliability without generating a connection failure can be provided.
以下、本発明に係るICチップ及びICチップの実装方法の好ましい形態について図面を用いて説明する。 Hereinafter, preferred embodiments of an IC chip and an IC chip mounting method according to the present invention will be described with reference to the drawings.
なお、後述するように、本発明に用いる異方導電性接着剤7は、絶縁性接着剤樹脂8中に導電粒子9が分散されているものであるが、その態様としては、ペースト状又はフィルム状のいずれにも適用することができる。
As will be described later, the anisotropic
図1(a)(b)は、本発明に係るICチップの実施の形態を示す概略図で、図1(a)は平面図、図1(b)は正面図である。また、図2(a)(b)及び図3(a)(b)は、本発明の原理を示す説明図である。 1A and 1B are schematic views showing an embodiment of an IC chip according to the present invention. FIG. 1A is a plan view and FIG. 1B is a front view. FIGS. 2A and 2B and FIGS. 3A and 3B are explanatory views showing the principle of the present invention.
図1(a)(b)に示すように、本実施の形態のICチップ1は、例えば、COG(Cip On Glass)方式に用いられるもので、長方体形状のチップ本体2を有し、その接続側面2aが長方形形状に形成されている。
As shown in FIGS. 1A and 1B, an
ICチップ1の接続側面2aの縁部(長辺及び短辺)には、接続電極として、以下のようなバンプを用いた実装端子3、4が、所定のピッチをおいて複数個設けられている。なお、実装端子3、4は、その平面形状が長方形形状で、その短辺側がICチップ1の接続側面2aの縁部に対向するように配置されている。
On the edge (long side and short side) of the
本実施の形態の場合、実装端子3、4は、それぞれパターン状のAl(アルミニウム)からなる電極部上に、Au(金)からなるバンプを形成することにより構成されている。
In the case of the present embodiment, the
ここで、Al電極部上にAuバンプを形成するには、例えば以下に説明する公知のめっき法(例えば特許2936680号公報参照)を用いることができる。
すなわち、めっき法では、Al配線(電極部)と絶縁膜が形成されたSi基板を用意し、この絶縁膜にAl配線を外部に接続するための開孔を形成し、その全面にTi(チタン)をスパッタしてTi膜を形成し、Pd(パラジウム)をスパッタしてPd膜を形成する。次いで、その上にレジストを被着しこれをパターニングすることによって、Auバンプ形成用の開孔を有するレジストマスクを形成する。
さらに、前述の開孔からPd膜の上にAuめっきを施してAuめっき層を形成し、その後、前述のレジストマスクを除去し、さらに金めっき層をマスクにしてPd膜とTi膜をエッチングする。これによりAl電極部上に形成されたAuバンプを得る。
Here, in order to form the Au bump on the Al electrode portion, for example, a known plating method described below (see, for example, Japanese Patent No. 2936680) can be used.
That is, in the plating method, an Si substrate on which an Al wiring (electrode part) and an insulating film are formed is prepared, an opening for connecting the Al wiring to the outside is formed in the insulating film, and Ti (titanium) is formed on the entire surface. ) Is sputtered to form a Ti film, and Pd (palladium) is sputtered to form a Pd film. Next, a resist is deposited thereon and patterned to form a resist mask having openings for forming Au bumps.
Further, Au plating is performed on the Pd film from the above-mentioned openings to form an Au plating layer, and then the above-described resist mask is removed, and the Pd film and Ti film are etched using the gold plating layer as a mask. . As a result, an Au bump formed on the Al electrode portion is obtained.
本発明では、複数の実装端子3、4のうち、予め特定された領域の実装端子について、一つの実装端子内において接続部の高さが異なり、かつ、当該実装端子の頂部が他の実装端子の高さより高くされている。
In the present invention, among the plurality of
本実施の形態においては、図1(a)(b)に示すように、ICチップ1の接続側面2aの短辺側縁部(楕円A,Bで示す領域)に設けられた実装端子4は、一つの実装端子内において接続部の高さが異なり、かつ、当該実装端子の頂部4aが長辺側縁部の実装端子3の高さより高くなるように構成されている(以下「高低差実装端子」という)。
In the present embodiment, as shown in FIGS. 1A and 1B, the
本発明の場合、ICチップ1の短辺側縁部の高低差実装端子4の頂部4aの高さを長辺側縁部の実装端子3の高さより高くする方法は、特に限定されることはないが、製造工程の簡易さの観点からは、当初高低差実装端子4を厚く形成しておき、頂部4aを形成する領域以外の領域のバンプ表層部分をエッチング等によって除去してその領域の高さを低くすることが好ましい。
In the case of the present invention, the method of making the height of the
この場合、例えば、図3(b)に示すように、ICチップ1の接続側面2a上にパッシベーション膜21を形成した後、Al電極部20上に、上記方法によって、バンプ部40を形成し、さらに、その表層部分をエッチングによって部分的に低くする(符号4bにより示す領域)。
In this case, for example, as shown in FIG. 3B, after forming the
これにより、一つの実装端子内において接続部の高さが異なり、かつ、当該実装端子の頂部4aが長辺側縁部の実装端子3の高さより高くなるように構成された高低差実装端子4を有するICチップ1が得られる。
Thereby, the height of the connecting portion is different within one mounting terminal, and the height
本発明の場合、高低差実装端子4において頂部4aを設ける位置は特に限定されることはないが、導電粒子9の圧縮率をより確実に高める観点からは、高低差実装端子4の、ICチップ1の接続側面2aの(短)縁部に近い部分に頂部4aを設けることが好ましい。
In the case of the present invention, the position where the
以下、本発明の原理を図2(a)(b)及び図3(a)(b)を用いて説明する。
ここでは、接続電極13、14が設けられた配線基板11上に、ICチップ1を実装する場合を考える。配線基板11の接続電極13、14は、ICチップ1の実装端子3、高低差実装端子4にそれぞれ対応するものである。
The principle of the present invention will be described below with reference to FIGS. 2 (a) and 2 (b) and FIGS. 3 (a) and 3 (b).
Here, consider a case where the
ICチップ1の実装時には、図2(a)に示すように、配線基板11とICチップ1との間に、異方導電性接着剤7を配置して熱圧着を行うが、その際、ICチップ1側から加熱及び加圧を行う。
When the
この場合、ICチップ1の到達温度は200〜250℃程度となるが、配線基板11側の到達温度は100〜150℃程度とICチップ1に比べて低いため、加熱時にはICチップ1の方が延びた状態となっている。このため、実装後、冷却の際にICチップ1のチップ本体2の収縮が大きく、例えば、図2(b)に示すように、配線基板11よりICチップ1の反りが大きくなり、結果として、実装部分全体に反りが発生する。
In this case, the reached temperature of the
この状態では、ICチップ1の接続側面2aの縁部のうち短辺側縁部2bに応力が加わりやすいので、図3(a)に示すように、異方導電性接着剤7の導電粒子9に対する押圧力、特に短辺側縁部2bに最も近い領域の導電粒子9bが接続側面2a内方側の領域の導電粒子9に比べて小さく、導電粒子9bの変形(圧縮)率が不足する傾向にある。
In this state, stress is easily applied to the
そこで、例えば、図3(b)に示すように、ICチップ1の接続側面2aの短辺側縁部2bにおいて、上述した頂部4aを有する高低差実装端子4を設け、この頂部4aの高さを、接続側面2aの長辺側縁部に設けられた実装端子3の高さより高くすることにより、ICチップ1の短辺側縁部の高低差実装端子4において導電粒子9に対して均一の力で押圧して圧縮率を均一にすることができる。そして、その結果、ICチップ1の接続側面2aの各縁部における導電粒子9の圧縮率を均一にすることができる。
Therefore, for example, as shown in FIG. 3B, the height
図4(a)(b)、図5(a)(b)及び図6(a)(b)は、本発明の他の実施の形態を示すものであり、以下、上記実施の形態と同一の部分については同一の符号を付しその詳細な説明を省略する。 4 (a) (b), FIG. 5 (a) (b) and FIG. 6 (a) (b) show other embodiments of the present invention. These parts are denoted by the same reference numerals, and detailed description thereof is omitted.
図4(a)(b)に示すように、本実施の形態のICチップ1Aは、チップ本体2の接続側面2aの長辺側縁部に、接続電極としての実装端子3、4A、5が設けられているものである。
すなわち、本実施の形態では、ICチップ1Aの接続側面2aの長辺側縁部の一方において、この長辺側縁部に沿って2列の実装端子4A、5が千鳥状に配列されている。
As shown in FIGS. 4A and 4B, the
That is, in this embodiment, two rows of mounting
そして、ICチップ1Aの接続側面2aの一方の長辺側縁部外側(楕円Cで示す領域)に、上述した高低差実装端子4Aが設けられている。すなわち、この高低差実装端子4Aは、一つの実装端子内において接続部の高さが異なり、かつ、当該実装端子の頂部4aが長辺側縁部の実装端子3の高さより高くなるように構成されている。
Then, the above-described height
この場合、高低差実装端子4Aの頂部4aは、ICチップ1Aの接続側面2aの長縁部に近い部分に設けられている。また、高低差実装端子4Aに頂部4aを設ける方法は、上記実施の形態と同様の方法を採用することができる。
In this case, the
なお、本実施の形態の場合、ICチップ1Aの接続側面2aの短辺側縁部には、実装端子は設けられていない。
In the case of the present embodiment, no mounting terminal is provided on the short side edge of the
本実施の形態において、ICチップ1Aの実装時にICチップ1A側から加熱及び加圧を行うと、図5(b)に示すように、チップ本体2の中央部分が長辺側縁部と比較して沈み込む傾向がある。
In the present embodiment, when heating and pressurization are performed from the
このため、ICチップ1Aの実装後において、チップ本体2の中央部分と長辺側縁部との高さに差が生ずる。この差は、2列の実装端子4A、5が設けられた側の長辺側縁部において、特に大きくなる(数μm程度)。
For this reason, after mounting the
その結果、この長辺側縁部外側の実装端子4Aの導電粒子9に対する押圧力が、他の領域の導電粒子9に比べて小さくなり、図6(a)に示すように、特に長辺側縁部2cに最も近い領域の導電粒子9cの変形(圧縮)率が不足する傾向にある。
As a result, the pressing force against the
そこで、ICチップ1Aの接続側面2aの長辺側縁部2c外側における実装端子として、上述した頂部4aを有する高低差実装端子4Aを設け、この頂部4aの高さを、接続側面2aの長辺側縁部2c内側の実装端子3の高さより高くすることにより(図6(b)参照)、上記実施の形態と同様に、ICチップ1Aの縁部の各部分において導電粒子9に対して均一の力で押圧して圧縮率を均一にすることができる。
Therefore, the height difference mounting terminal 4A having the top 4a is provided as a mounting terminal outside the
なお、本発明は上述の実施の形態に限られることなく、種々の変更を行うことができる。
例えば、頂部を有する高低差実装端子については、上述の実施の形態のように接続側面の縁部(短辺部又は長辺辺部)に配列されたものの全部には限られず、一部の実装端子であってもよい。
The present invention is not limited to the above-described embodiment, and various changes can be made.
For example, the height difference mounting terminal having the top portion is not limited to all of the elements arranged on the edge (short side portion or long side portion) of the connection side surface as in the above-described embodiment, but part of the mounting It may be a terminal.
この場合、チップ本体の接続側面の隅部分に高低差実装端子を設けるなどICチップに応じて種々の変更を行うことができる。 In this case, various changes can be made according to the IC chip, such as providing height difference mounting terminals at the corners of the connection side surface of the chip body.
また、高低差実装端子の頂部の形状、高さ等については、使用するICチップの大きさ形状に応じて適宜変更することができる。 Further, the shape and height of the top of the height difference mounting terminal can be appropriately changed according to the size and shape of the IC chip to be used.
また、高低差実装端子に頂部を設ける方法については、上述したように、当初電極部を厚く形成しておき、実装端子の高さを高くする領域以外の領域の電極部の表層部分をエッチング等によって除去してその領域の高さを低くする方法のほか、高低差実装端子の頂部を設ける部分について、電極部上に金属によるかさ上げ部を設けて多層化することもできる。 As for the method of providing the top portion on the height difference mounting terminal, as described above, the electrode portion is initially formed thick and the surface layer portion of the electrode portion in the region other than the region where the height of the mounting terminal is increased is etched. In addition to the method of removing the region by reducing the height of the region, the portion where the top portion of the height difference mounting terminal is provided can be multi-layered by providing a metal raised portion on the electrode portion.
この場合、かさ上げ部の形成方法としては、例えば、アルミニウムを用いたスパッタリング法を採用することができる。 In this case, as a method for forming the raised portion, for example, a sputtering method using aluminum can be employed.
さらに、本発明は、上記実施の形態のタイプのICチップのみならず、種々のタイプのICチップに適用することができるものである。 Furthermore, the present invention can be applied not only to the IC chip of the above embodiment type but also to various types of IC chips.
1 ICチップ
2 チップ本体
2a 接続側面
2b 短辺側縁部
3 実装端子
4 高低差実装端子
4a 頂部
7 異方導電性接着剤
9 導電粒子
DESCRIPTION OF
Claims (5)
前記複数の実装端子のうち、予め特定された領域の実装端子について、一つの実装端子内において接続部の高さが異なり、かつ、当該実装端子の頂部が他の実装端子の高さより高い高低差実装端子を有するICチップ。 An IC chip having a plurality of mounting terminals on the chip body as connection electrodes and mounted by an anisotropic conductive adhesive,
Among the plurality of mounting terminals, for the mounting terminals in a predetermined area, the height of the connection portion is different in one mounting terminal, and the height difference between the tops of the mounting terminals is higher than the heights of the other mounting terminals. IC chip having mounting terminals.
加熱及び加圧を行うことにより、前記配線基板と前記ICチップを接着するとともに当該電極同士を電気的に接続する工程を有するICチップの実装方法。 An anisotropic conductive adhesive is disposed between the wiring board on which the predetermined connection electrode is formed and the IC chip according to any one of claims 1 to 4,
An IC chip mounting method including a step of bonding the wiring board and the IC chip and electrically connecting the electrodes by heating and pressing.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007196084A JP4990711B2 (en) | 2007-07-27 | 2007-07-27 | IC chip manufacturing method and IC chip mounting method |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007196084A JP4990711B2 (en) | 2007-07-27 | 2007-07-27 | IC chip manufacturing method and IC chip mounting method |
Publications (2)
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|---|---|
| JP2009032949A true JP2009032949A (en) | 2009-02-12 |
| JP4990711B2 JP4990711B2 (en) | 2012-08-01 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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|---|---|
| JP (1) | JP4990711B2 (en) |
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| JP4990711B2 (en) | 2012-08-01 |
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| A61 | First payment of annual fees (during grant procedure) |
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| R150 | Certificate of patent or registration of utility model |
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