JP2004128183A

JP2004128183A - Semiconductor device and method of manufacturing the same

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Publication number: JP2004128183A
Application number: JP2002289642A
Authority: JP
Inventors: Kazuhiro Ban; 伴　和弘
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2002-10-02
Filing date: 2002-10-02
Publication date: 2004-04-22
Anticipated expiration: 2022-10-02
Also published as: JP4025165B2

Abstract

【課題】ＬＣＤドライバなどの半導体装置側のバンプ電極と、バンプ電極と相対して接続される実装基板側電極等の相手側電極との導通性を十分に確保できるように、実装に供されるバンプ電極の表面の平坦化を向上させる。
【解決手段】バンプ電極１４の構成において、配線電極１１の設置範囲とバンプ電極１４の形成範囲とのオーバーラップ範囲が、非オーバーラップ範囲より小さくなるように設定する。バンプ電極１４の非オーバーラップ範囲側対応部分を、実装基板１６側の電極１６ａとの間に異方性導電膜１５を介在させて導通性を確保するバンプ電極実装用部１４ａとし、オーバーラップ範囲側に対応する側を配線電極１１との電気的接続を専ら行うバンプ電極配線用部１４ｂとし、バンプ電極実装用部１４ａを、バンプ電極配線用部１４ｂより大きく、電極表面の平坦度を高くする。
【選択図】　　図１Provided is mounting so that electrical continuity between a bump electrode on a semiconductor device such as an LCD driver and a counter electrode such as a mounting board electrode connected to the bump electrode can be sufficiently ensured. Improve the planarization of the surface of the bump electrode.
In a configuration of a bump electrode, an overlapping range between a setting range of a wiring electrode and a forming range of a bump electrode is set to be smaller than a non-overlapping range. A portion corresponding to the non-overlapping range side of the bump electrode 14 is a bump electrode mounting portion 14a for ensuring conductivity by interposing an anisotropic conductive film 15 between the bump electrode 14 and the electrode 16a on the mounting substrate 16 side. The side corresponding to the side is a bump electrode wiring portion 14b exclusively used for electrical connection with the wiring electrode 11, the bump electrode mounting portion 14a is larger than the bump electrode wiring portion 14b, and the flatness of the electrode surface is increased. .
[Selection diagram] Fig. 1

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造技術に関し、特に、バンプ電極を用いたフリップチップ方式で実装される半導体装置に適用して有効な技術である。
【０００２】
【従来の技術】
以下に説明する技術は、本発明を研究、完成するに際し、本発明者によって検討されたものであり、その概要は次のとおりである。
【０００３】
半導体チップ等の半導体装置では、その小型化、高密度実装化等が強く求められている。かかる技術的要請に対して、バンプ電極を設けた半導体チップを、フェイスダウンの状態で実装基板側に位置合わせし、バンプ電極と実装基板側電極とを接続する、いわゆるフリップチップ方式による実装技術が広く採用されている。
【０００４】
かかるフリップチップ方式による実装としては、例えば、チップ・オン・ガラス（ＣＯＧ）方式、チップ・オン・フィルム（ＣＯＦ）方式、チップ・オン・ボード（ＣＯＢ）方式等の種々の実装方式が知られている。
【０００５】
近年、高精細化、画素数の増大化が求められている液晶技術の分野でも、例えば、液晶表示に係る電圧切替えを制御するＬＣＤドライバの実装方式として、上記方法が積極的に採用されている。
【０００６】
【発明が解決しようとする課題】
ところが、上記技術においては、以下の課題があることを本発明者は見出した。
【０００７】
上記フリップチップ方式の実装は、一般的には、半導体装置側のバンプ電極と、実装基板側電極との間に、異方性導電樹脂等で構成される異方性導電膜を介在させて、バンプ電極を実装基板側電極に加熱圧着することにより行われている。
【０００８】
かかる実装に際してのバンプ電極と実装基板側電極との電気的接続は、異方性導電膜に含まれる導電性粒子が、バンプ電極と実装基板側電極との間に介在させられることにより確保される。
【０００９】
すなわち、加熱圧着により、異方性導電膜内に含まれていた導電性粒子が、
バンプ電極と実装基板側電極との間に挟まれて、両電極間を電気的に接続できるように介在させられることにより、バンプ電極−導電性粒子−実装基板側電極なるルートで電気的接続が確保されるのである。
【００１０】
かかる介在させた導電性粒子を仲立ちとして両電極間の電気的接続を確保するためには、両電極間における導電性粒子の高密度化が求められる。
【００１１】
しかし、実装に際して、バンプ電極の実装基板側電極への圧着に不均一が発生すると、その加圧不足部分では、両電極間に介在する導電粒子の密度は正常加圧部分に比べて相対的に粗になりがちである。
【００１２】
かかる加圧不足部分では、両電極間に介在する導電性粒子が、正常加圧部分に比べて、両電極間で圧縮される割合が少なく、導電性粒子同士、あるいは電極と導電性粒子との接触度合いが比較的に弱かったり、あるいは非接触状態となる場合もある。かかる場合には、その部分における電気抵抗が高くなり、両電極間の十分な導通性が確保されないこととなる。
【００１３】
例えば、両電極間に電位差をかければ確かに電流は流れるものの、十分な電流は当初から流れず、十分に電圧が上がるまでに時間がかかる等の異常が発生する。電圧の切替えを円滑に行うことで、液晶状態を変化させてその表示を行う液晶表示のＬＣＤドライバにおいては、液晶表示の鮮明性が確保できなくなる重大な障害となる。
【００１４】
また、かかる異常は、完成したＬＣＤドライバ等の半導体装置の完成品検査においても、所定位置に検査用のプローブを当てて、その導通を検査するに際して、反応が遅かったり、あるいは全く導通が示されず、プローブを多少動かして接触位置を変えると導通が俄に確認される等の検査時の問題現象の原因の一つともなる。
【００１５】
かかる導通異常が発生する大きな原因の一つは、バンプ電極の表面形状によるものである。バンプ電極は、半導体装置に設けられた配線電極上のパッシベーション膜をエッチング等で除去し、その上にメッキ等の手段で電極形成を行って作成される。
【００１６】
そのため、このようにして形成されたバンプ電極では、電極表面に、パッシベーション膜をエッチングして配線電極を露出させた際のパッシベーション膜面と配線電極面との段差を反映した窪みが形成されることとなる。
【００１７】
かかる構成のバンプ電極を有する半導体装置をフリップチップ方式でフェイスダウン実装すると、窪みを有した電極表面が、実装基板側電極に対面されることとなり、両電極間に介在させる異方性導電膜中の導電性粒子への押圧力が、窪み部と、窪んでいないその周辺部とでは微妙に異なることとなる。すなわち、実装時に加圧不均一が発生し、接触不良の原因となる。
【００１８】
また段差部の存在は、導電性粒子の接触面積を少なくすることともなり、これも接触不良の原因となる。
【００１９】
そこで、かかる対策として、パッシベーション膜を薄膜化することで、パッシベーション膜面と配線電極面との段差を小さく抑える手段が提案されている。しかし、パッシベーション膜を薄くすることは、逆に、その絶縁性を低下させることにも繋がり、かかるパッシベーション膜の薄膜化を行わずにバンプ電極と実装基板側の電極との導通性を確保する技術の開発が望まれている。
【００２０】
その対策の一つとして、電極表面の前記窪みが形成される範囲に、一つの大きな窪みを形成するのではなく、その窪み形成範囲に、配線電極上に電気的に接続する多数の小さな凹部を形成して、すなわち細かな凹凸部を多数形成して、多数の凸部の頂面により擬似的に平面とする構成が提案されている。
【００２１】
かかる擬似的平面化もそれまでの構成に比べれば導通性の確保には有効で、接触不良の低減にそれなりの効果が認められるが、擬似的平面を形成するためには、パッシベーション膜のエッチング等において多少とも手間をかける必要があり、より簡単な製造方法でより平坦化を実現できる技術の開発が求められている。
【００２２】
本発明の目的は、ＬＣＤドライバなどの半導体装置側のバンプ電極と、バンプ電極と相対して接続される実装基板側電極等の相手側電極との導通性を十分に確保できるように、実装に供されるバンプ電極の表面の平坦化を向上させることにある。
【００２３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００２４】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２５】
すなわち、本発明では、バンプ電極を実装基板側の電極との電気的接続を図るバンプ電極実装用部と、半導体装置内の配線電極との電気的接続を図るバンプ電極配線用部とに意識的に機能を分化させ、バンプ電極の形成範囲とＡｌ等の配線電極の設置範囲をずらすことにより、両範囲のオーバーラップ範囲を小さく設定し、かかるオーバーラップ範囲に対応させた側をバンプ電極配線用部とした。
【００２６】
配線電極に基づくバンプ電極表面に生ずる段差部を小範囲のバンプ電極配線用部側に形成させて、配線電極の設置範囲とオーバーラップしない広い非オーバーラップ範囲に対応した側をバンプ電極実装用部とすれば、バンプ電極実装用部を段差部のない平坦な電極表面とすることができ、実装基板側電極と、バンプ電極実装用部との間に、異方性導電膜を介して接続する際の導電性粒子の介在密度を大きくし、導電粒子を平均的に押し潰しやすくして、接触不良の発生を下げることができる。
【００２７】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明を省略する。
【００２８】
図１（ａ）は本発明の一実施の形態の半導体装置におけるバンプ電極の構成を模式的に示す要部断面図であり、（ｂ）は（ａ）の構成を模式的に示す平面図であり、（ｃ）はバンプ電極の平面構成の変形例を模式的に示す平面図であり、（ｄ）は（ａ）に示す半導体装置の実装時の様子を模式的に示す要部断面説明図である。
【００２９】
図１（ａ）に示すように、ＬＣＤドライバ１０ａに構成した半導体装置１０の表面には、Ａｌ等から形成された配線電極１１が設けられている。配線電極１１は、半導体装置１０内に複数設けられた配線層の内、最上層に位置する電極を示している。かかる配線電極１１上には、一部を残して、パッシベーション膜１２が設けられている。
【００３０】
パッシベーション膜１２が設けられていない配線電極１１の一部は、バンプ下地金属層１３を介して、Ａｕ等で形成されたバンプ電極１４と電気的接続がなされている。
【００３１】
バンプ電極１４は、例えば、図２に示すこれまでのバンプ電極１４の構成とは異なり、図１（ａ）に明確に示すように、配線電極１１とバンプ電極１４との両設置範囲がわざとずらして設けられている。すなわち、配線電極１１の設置範囲と、バンプ電極１４の形成範囲とが、配線層の積層方向に沿って、オーバーラップ範囲が非オーバーラップ範囲より小さくなるようにずらして設定されているのである。
【００３２】
バンプ電極１４の非オーバーラップ範囲に対応する部分は、バンプ電極実装用部１４ａとして、実装時に実装側電極との間に異方性導電膜１５などを介して実装に供される部分である。バンプ電極１４のオーバーラップ範囲に対応する部分は、配線電極１１との電気的接続を図るためのバンプ電極配線用部１４ｂである。
【００３３】
かかるバンプ電極実装用部１４ａとバンプ電極配線用部１４ｂとは、電極形成時に一体に形成されて、バンプ電極１４を構成している。かかる構成のバンプ電極１４は、図１（ｂ）に示すように、バンプ電極配線用部１４ｂは、略四角に形成されたバンプ電極実装用部１４ａから矩形状に突出させた形に形成され、バンプ電極配線用部１４ｂは、バンプ電極実装用部１４ａに比べて小さく形成されている。
【００３４】
なお、図１（ｂ）では、バンプ電極実装用部１４ａ、バンプ電極配線用部１４ｂをそれぞれ四角形状に形成した場合を示しているが、各々の機能が発揮できる範囲でどのような形状を採用しても構わない。
【００３５】
また、図１（ｂ）に示す場合とは異なり、バンプ電極配線用部１４ｂをバンプ電極実装用部１４ａから突出させることなく、図１（ｃ）に示すように、バンプ電極実装用部１４ａの一部で対応させるようにしても一向に構わない。但し、かかる構成であっても、バンプ電極配線用部１４ｂの範囲は、バンプ電極実装用部１４ａの範囲より小さく形成しておくことが好ましい。
【００３６】
これは、バンプ電極実装用部１４ａ側と、バンプ電極配線用部１４ｂ側とは、配線層の積層方向に沿った縦構造が異なるため、かかる縦構造の違いに基づく段差部１４ｃを小範囲に抑えるためである。
【００３７】
バンプ電極配線用部１４ｂは、図１に示すように、バンプ下地金属層１３を介して、配線電極１１側に接続されている。配線電極１１も、バンプ電極１４のバンプ電極配線用部１４ｂと電気的接続を取るために、バンプ電極１４の突出部として形成したバンプ電極配線用部１４ｂに合わせた突出部に形成し、両者の電気的接続ができるようになっている。
【００３８】
図２に示すように、これまで知られていた構成では、バンプ電極１４と配線電極１１との電気的接続構造では、配線層の積層方向に沿って、バンプ電極１４の形成範囲に合わせて、配線電極１１が設けられており、バンプ電極１４と配線電極１１の設置範囲を殆どオーバーラップさせていた。
【００３９】
すなわち、例えば、配線電極１１としてのＡｌパッド配線層の上に、バンプ電極１４を設ける構成が採用され、配線電極１１の設置範囲上にバンプ電極１４の形成範囲が含まれるようになっていた。
【００４０】
半導体装置１０としてＬＣＤドライバ１０ａを想定すると、これまで、例えば、テープをキャリアとして使用するＴＣＰ（　Ｔａｐｅ　Ｃａｒｒｉｅｒ　Ｐａｃｋａｇｅ　）実装方式が広く採用されていた。
【００４１】
かかる場合には、バンプ電極１４の設置範囲下方に、かかる設置範囲に重ねてＡｌ等の配線電極１１を設けておくことにより、間に異方性導電膜１５を介在させた状態で加熱圧着する時の応力緩和を図っていた。そのため、ＴＣＰ方式では、配線電極１１とバンプ電極１４との設置範囲の重複は、技術的に必須の事項であった。
【００４２】
かかるＴＣＰ方式における応力緩和の役割に配慮した構成は、その後、キャリアテープとは異なり十分に強度のあるガラス基板等を用いたＣＯＧ（　Ｃｈｉｐ　Ｏｎ　Ｇｌａｓｓ　）等の実装方式に発展するに至っても特段の見直しがなされることもなく踏襲されてきたのが現状である。
【００４３】
しかし、本発明者は、ＴＣＰであれば確かに、かかるバンプ電極１４と配線電極１１との設置範囲のオーバーラップは必須の要件と考えられるが、組み立て時の応力緩和に対する特段の配慮が必要ない構成では、最早バンプ電極１４と配線電極１１との設置範囲をオーバーラップさせる構成には積極的な技術的意味は見出せず、両範囲をずらして設置しても構わないのではないかと考えた。かかる発想を展開することにより本発明の構成に至った。
【００４４】
本発明の構成では、前述のように、配線電極１１の設置範囲を、バンプ電極１４の設置範囲から敢えてずらし、配線電極１１とバンプ電極１４との電気的接続面積を電気的接続が良好に行える範囲で極力小さくするように設定している。
【００４５】
すなわち、図１（ａ）に示すように、配線電極１１の設置範囲と、バンプ電極１４の形成範囲とが、配線層の積層方向に沿って、オーバーラップ範囲が非オーバーラップ範囲より小さくなるようにずらして設定され、非オーバーラップ範囲に対応する部分をバンプ電極実装用部１４ａとし、オーバーラップ範囲に対応する部分をバンプ電極配線用部１４ｂとして、実装に使用するバンプ電極１４のバンプ電極実装用部１４ａが、バンプ電極配線用部１４ｂより大きくなるように形成されている。
【００４６】
このように構成することにより、パッシベーション膜１２と配線電極１１とに関わる段差部１１ａは、小さく形成されたバンプ電極配線用部１４ｂの周囲に抑え込まれ、結果としてバンプ電極実装用部１４ａは、かかる段差部１１を反映した段差部１４ｃを境界としてバンプ電極１４の大部分を占めることとなる。
【００４７】
バンプ電極実装用部１４ａは、図１（ａ）にも示すように、その下方には、配線電極１１は設けられておらず、一様の層厚に設けられたパッシベーション膜１２が形成されており、かかるパッシベーション膜１２の平坦度を反映した平坦さを有している。
【００４８】
すなわち、図１（ａ）に示す場合には、パッシベーション膜１２と配線電極１１とに関わる段差部１１ａを反映した電極表面の段差部１４ｃは、バンプ電極配線用部１４ｂと配線電極１１との電気的接続をとる小範囲にのみ形成され、バンプ電極実装用部１４ａには段差部１１ａを反映した段差部１４ａは形成されないこととなる。
【００４９】
このように、バンプ電極実装用部１４ａは、図１（ｂ）に示すように、バンプ電極配線用部１４ｂより電極表面積を格段に大きく確保し、図２に示すバンプ電極１４の構成に比べて、平らな電極表面部分を大きく確保することができる。
【００５０】
そのため、図２に示す構成とは異なり、段差部１４ｃの影響を受けることなく、実装基板１６側との導通性を十分に確保することができる。
【００５１】
かかる構成を有するＬＣＤドライバ１０ａ（１０）を、実装基板１６側に異方性導電膜１５を介して、フェイスダウン実装した様子を図１（ｄ）に示す。かかる実装形式の適用例としては、例えば、実装基板１６としてプリント基板などのボードを用いたＣＯＢ（　Ｃｈｉｐ　Ｏｎ　Ｂｏａｒｄ　）、あるいは実装基板１６としてガラス基板を用いたＣＯＧ、あるいはフィルム基板を用いたＣＯＦ（　Ｃｈｉｐ　Ｏｎ　Ｆｉｌｍ　）等を例として挙げることができる。
【００５２】
上記ＣＯＢ、ＣＯＧ、ＣＯＦの構成では、異方性導電膜１５を使用する場合には、上記の如くバンプ電極１４のバンプ電極実装用部１４ａの平坦度を向上させることにより、実装時の導電性粒子の介在を平均化して、良好な導通性の確保が行える。
【００５３】
一方、ＣＯＦの場合には、異方性導電膜１５を介在させず、ハンダを使用する構成もが考えられるが、かかる構成でも、ハンダ接触面積を広く確保することができるため、上記説明のバンプ電極実装用部１４ａの平坦度と面積を大きく確保できる本発明に関わる構成の適用が有効である。
【００５４】
図１（ｄ）に示すように、半導体装置１０のバンプ電極１４側は、間に異方性導電膜１５を介して、実装基板１６の電極１６ａ側に加熱圧着してフェイスダウン実装されている。かかる実装では、バンプ電極実装用部１４ａが、実装基板１６の電極１６ａに対面して、平らに形成されているため、図２（ｂ）に示す場合とは異なり、導電性粒子１５ａの介在密度を高くして、より確実な電気的接合が確保されている。
【００５５】
そのため、電極表面を極力平らにすべく、絶縁性を脆弱化させるおそれのあるパッシベーション膜１２の薄膜化を図らなくても済む。また、パッシベーション膜１２のエッチング等に手間のかかる擬似的平面化を行わなくても済む。
【００５６】
図１（ｄ）に示す場合には、バンプ電極配線用部１４ｂは、バンプ電極実装用部１４ａとは段差部１４ｃで区画されているが、バンプ電極実装用部１４ａとは連続面に形成されている。そのため、実装に際しては、配線電極１１側との電気的接続と併せて、バンプ電極配線用部１４ｂ側でも導電性粒子１５ａを介在させて実装基板１６の電極１６ａ側との導通も図られている。
【００５７】
しかし、かかる構成では、実装基板１６の電極１６ａ側との導通性は、バンプ電極実装用部１４ａが担うものであり、バンプ電極配線用部１４ｂでの電極１６ａ側との導通性が十分に確保されなくても実装時の導通性の確保には特段の支障は発生しない。
【００５８】
次に、上記説明の構造のバンプ電極１４を有する半導体装置１０の製造方法について、半導体装置１０を、図３に示すように、例えば、液晶表示装置の電圧切替え制御用として使用するＬＣＤドライバ１０ａに構成した場合を例に挙げて説明する。
【００５９】
図３は、液晶表示機構の互いに交差する方向に設けられるゲート線群と、ドレイン線群との電圧切替え制御を行う細長矩形形状に形成されたＬＣＤドライバ１０ａ（１０）のバンプ電極１４の配置状況を平面図で示している。
【００６０】
ＬＣＤドライバ１０ａには、図３に示すように、液晶表示画面の画素数に対応したゲート線群、ドレイン線群を構成する多数の線数に対応したバンプ電極１４が、ＬＣＤドライバ１０ａの矩形面の長辺側、短辺側の周縁に沿って多数設けられている。
【００６１】
かかる構成のＬＣＤドライバ１０ａに構成される半導体装置１０は、図４に示す各ステップを経ることにより製造される。なお、図４では、フローを構成する各ステップと、各ステップの様子を示す要部断面説明図（ａ）〜（ｇ）とを併せて示した。
【００６２】
先ず、ステップＳ１１０のＡｌ配線層形成ステップでは、ウエハ２１上に既存の方法で液晶表示装置用の駆動回路素子と、バンプ電極１４の形成範囲からずらした範囲にＡｌからなる最上層の配線電極１１を形成し、その上にパッシベーション膜１２を形成する。ステップＳ１１０の状況を、図４（ａ）に示した。図中、簡単のために、配線電極１１は最上層のもののみ図示した。
【００６３】
ＬＣＤドライバ１０ａでは電極、回路などが複数層積層されて全体としての駆動回路素子が形成されているが、かかる積層方向に沿って、配線電極１１の形成範囲は、配線電極の形成範囲とのオーバーラップ範囲（オーバーラップ範囲）が非オーバーラップ範囲（非オーバーラップ範囲）より小さくなるような範囲に設定される。
【００６４】
図４（ａ）に示す構成において、そのパッシベーション膜１２上にホトレジストを塗布し、バンプ電極１４の形成範囲と重複する配線電極１１の範囲に、ステッパ露光によりホトレジストが断続的に残るようにマスクパターンを露光させ、現像する。現像により形成されたパターンをマスクとして等方性を強調したエッチングにより、パッシベーション膜１２に配線電極１１に通じる小孔１２ａを複数形成する。
【００６５】
因みに、小孔１２ａは、その上方開口面積が配線電極１１側の開口面積より大きく形成されている。このように形成しておくことにより、かかる部分に対応して形成されるバンプ電極配線用部１４ｂの電極表面を疑似平面化することができる。かかる疑似平面化を行っておけば、実装時における導通性の確保においてバンプ電極配線用部１４ｂの寄与度を高めることができる。
【００６６】
尤も、かかるバンプ電極配線用部１４ｂの実装時における導通性への寄与はなくても、バンプ電極実装用部１４ａでの導通性が確保されるため、接触不良等の支障は発生しない。
【００６７】
かかる様子を、パッシベーション膜のエッチングとして、ステップＳ１２０と、図４（ｂ）で示した。なお、図４（ｂ）〜（ｇ）では、図示を簡単にするため、図４（ａ）に示すウエハ２１部分の図示を省略している。
【００６８】
なお、エッチングとしては、通常、等方性のドライエッチングでは、圧力を０．１〜１．０　Ｔｏｒｒ（１．３３３２２×１０〜１．３３３２２×１０^２Ｐａ）に設定し、ガス種としてＣＦ_４に、８％のＯ_２を加えたものを使用して行うのが一般的であるが、上記圧力下、ＣＦ_４に、Ｏ_２を２０％加えることで等方性を強めたエッチングを採用すればよい。また、ガス種としては、ＳＦ_６を使用することもできる。
【００６９】
このようにパッシベーション膜１２に配線電極１１へ通じる小孔１２ａを複数形成した状態で、バンプ下地金属層（ＵＢＭ層）１３を形成する。かかる様子を、ＵＢＭ層形成のステップＳ１３０と、図４（ｃ）とで示す。バンプ下地金属層１３は、例えば、Ｃｒ層、Ｃｕ層、Ａｕ層を下層から順次スパッタリングにより堆積させて積層させることにより形成することができる。なお、ＵＢＭ層の形成には、蒸着法を使用しても構わない。
【００７０】
このようにして、バンプ下地金属層１３を形成した後は、ステップＳ１４０に示すように、バンプ電極１４の形成用にバンプホトレジスト２２を形成する。バンプホトレジスト２２は、バンプ電極形成範囲にホトレジストを塗布し、その後ホトレジストへの所定パターンの露光、現像により形成することができる。かかる様子を、図４（ｄ）に示した。
【００７１】
バンプホトレジスト２２を用いて、バンプ電極形成のステップＳ１５０で、図４（ｅ）に示すように、電解メッキによりバンプ電極１４を形成する。その後、ステップＳ１６０のバンプホトレジスト除去により、図４（ｆ）に示すようにバンプホトレジスト２２をエッチングにより除去する。
【００７２】
併せて、ステップＳ１７０で、不要なＵＢＭ層１３をエッチングで除去し、さらに、ステップＳ１８０でバンプ電極１４のアニールを施す。
【００７３】
このようにして製造されたＬＣＤドライバ１０ａのバンプ電極１４では、その電極表面は、配線電極１１端部の段差を反映した段差部１４ｃと、小孔１２ａ部を反映した段差部１４ｄとが形成されている。
【００７４】
段差部１４ｃは、配線電極１１の厚さに合わせてその高低が決められるが、配線電極１１はＴＣＰの場合とは異なり加熱圧着における応力緩和の役割を有していないため、これまでの場合とは異なり導通性が確保される範囲で十分に薄くすることができる。
【００７５】
このように配線電極１１の厚みを十分に薄くすることができるため、段差部１４ｃの高さを、かかる構成を採用する前と比べて、格段に低く抑えることができる。一方、段差部１４ｄは、配線電極１１上に設けるパッシベーション膜１２の層厚により決められるが、パッシベーション膜１２は絶縁破壊が発生しないように薄膜化を避けなければならず、一般的には、配線電極１１に比して層厚が厚めに設定されるため、段差部１４ｄの高さは、段差部１４ｃより高くなっている。
【００７６】
以上のようにステップＳ１１０〜Ｓ１８０までの各ステップを経ることにより製造されたＬＣＤドライバ１０ａでは、バンプ電極１４のバンプ電極実装用部１４ａは、バンプ電極配線用部１４ｂより電極表面面積が大きく、且つ、平坦度が大きくなっている。バンプ電極実装用部１４ａとバンプ電極配線用部１４ｂとは、配線電極１１端部の厚みを反映した段差部１４ｃで区画されている。併せて、バンプ電極配線用部１４ｂでは、電極表面の疑似平面化が図られている。
【００７７】
かかる構成のバンプ電極１４を用いた実装は、前述の如く、例えば、図１（ｄ）に示すようになる。
【００７８】
図１（ｄ）に示す構成では、バンプ電極配線用部１４ｂでも実装基板１６の電極１６ａとの間に、導電性粒子１５ａを介在させている様子を示しているが、バンプ電極配線用部１４ｂでは、必ずしも実装基板１６側の電極１６ａとの間に導電性粒子１５ａを介在させた導通が確保されていなくても構わない。あくまで、配線電極１１との電気的接続さえ確保されていれば、上記導通性の確保はなされていなくても構わない。
【００７９】
実装基板１６の電極１６ａ側とのかかる導通性の確保は、バンプ電極配線用部１４ｂよりも電極表面の平坦度が高く、面積の大きなバンプ電極実装用部１４ａで行われていればよい。
【００８０】
（実施の形態２）
上記実施の形態１の構成では、バンプ電極１４の電極表面では、表面が平らに形成されたバンプ電極実装用部１４ａとバンプ電極配線用部１４ｂとは面一に形成されており、その境界部に段差部１４ｃが設けられた構成となっている。
【００８１】
本発明者は、実装側の電極と対面配置されて、両者の導通性を確保する部分の電極表面全体を、周囲等に段差部１４ｃを設けることなく平らにすることができないかと考えた。
【００８２】
上記実施の形態１を発展させた構成として、バンプ電極実装用部１４ａの電極表面を、バンプ電極配線用部１４ｂの表面より高い位置に設定することにより、かかる問題の解決を図った。
【００８３】
図５（ａ）には、本実施の形態のバンプ電極１４を有するＬＣＤドライバ１０ａに構成した半導体装置１０の要部断面図を示し、図５（ｂ）にはその平面図を示した。
【００８４】
図５（ａ）に示す場合には、ＬＣＤドライバ１０ａには、Ａｌ等で形成した配線電極１１と、その上に一部を残して設けられたパッシベーション膜１２が形成されている。
【００８５】
パッシベーション膜１２が設けられていない配線電極１１の一部は、下地金属層１３を介して、バンプ電極１４側に電気的に接続している。バンプ電極１４は、実装時に実装基板１６の電極１６ａと対面配置されるバンプ電極実装用部１４ａと、専ら配線電極１１との電気的接続に使用されるバンプ電極配線用部１４ｂとから構成されている。
【００８６】
バンプ電極配線用部１４ｂは、前記実施の形態１の場合とは異なり、図５（ａ）に示すように、バンプ電極実装用部１４ａの電極表面位置より低い位置に電極表面が形成されている。
【００８７】
図５（ｂ）に示すように、バンプ電極実装用部１４ａは、バンプ電極配線用部１４ｂよりも大きく形成され、実装基板１６の電極１６ａとの導通性が十分に確保できるようになっている。一方、バンプ電極配線用部１４ｂは、配線電極１１との接続が良好に維持される範囲内で、極力小さく形成されている。
【００８８】
このようにして、実装時における実装基板１６の電極１６ａとの導通性は、専らバンプ電極実装用部１４ａを介して行われ、バンプ電極１４と配線電極１１との電気的接続は、専らバンプ電極配線用部１４ｂを介して行われている。
【００８９】
かかる構成のバンプ電極１４を、実装基板１６側に接続した様子を、図５（ｃ）に示した。ＬＣＤドライバ１０ａに構成した半導体装置１０のバンプ電極１４は、そのバンプ電極実装用部１４ａが、実装基板１６側の電極１６ａと対面配置させられ、その間に異方性導電膜１５を介在させて加熱圧着させられている。
【００９０】
その結果、微視的には、実装基板１６側の電極１６ａとバンプ電極実装用部１４ａとの間では、図５（ｃ）に模式的に示すように、導電性粒子１５ａが介在し、導電性粒子１５ａがバンプ電極実装用部１４ａ、電極１６ａを仲立ちして双方の間の導通性が確保されている。
【００９１】
一方、バンプ電極配線用部１４ｂは、図５（ｃ）に示すように、実装時には、実装側の電極１６ａとの間に大きな間隔があくため、バンプ電極配線用部１４ｂと電極１６ａとの間の導電性粒子１５ａによる導通性の確保は必ずしも行えるとは限らない。
【００９２】
かかる様子を、図５（ｃ）に示した。すなわち、バンプ電極配線用部１４ｂでは、導電性粒子１５ａは実装基板１６側の電極１６ａ上に配在されるものの、電極１６ａの間には密に充填されておらず、バンプ電極配線用部１４ｂ側では、バンプ電極配線用部１４ｂ−導電性粒子１５ａ−電極１６ａからなるルートによる導通性は確保されていない。
【００９３】
しかし、かかる構成であっても、バンプ電極実装用部１４ａで導通性が十分に確保されているため、何ら支障は発生しない。特に、バンプ電極実装用部１４ａ側では、本実施の形態の発明の構成では、バンプ電極配線用部１４ｂ領域側に段差部１４ｃ等の発生を抑え込んでいるため、表面が平らな分、実装時の加圧不均一が解消され、バンプ電極実装用部１４ａと電極１６ａとの間の導電性粒子１５ａの介在密度が均一にされて十分な導通性が確保されている。
【００９４】
あくまで、バンプ電極配線用部１４ｂでは、配線電極１１との電気的接続が十分に確保できれば、その役割は十分に果たされている。
【００９５】
次に、このようにバンプ電極実装用部１４ａと、これよりも電極表面が低く形成されているバンプ電極配線用部１４ｂとを有するバンプ電極１４を設けたＬＣＤドライバ１０ａに構成される半導体装置１０の製造方法ついて、図６により説明する。図６には、製造フローの各ステップと、併せて、そのステップの内容を示す要部断面説明図を示した。
【００９６】
なお、前記実施の形態１で説明した製造方法におけると同様のステップは、その重複を避けるため省略している。すなわち、前記実施の形態１で説明した製造方法における図４（ａ）〜（ｃ）まで、すなわちステップＳ１１０〜Ｓ１３０までは、本実施の形態２における製造方法でも踏襲する工程であるが、説明の重複を省くためかかるステップについての説明は省略する。
【００９７】
図６（ａ）に示す工程は、前記実施の形態１の製造方法における説明のステップＳ１３０に次ぐ工程であり、ステップＳ１４００として示す。
【００９８】
ステップＳ１４００では、前のステップＳ１３０（図示しない）で形成されたバンプ下地金属層１３上に、バンプホトレジスト２２を設ける工程である。かかる工程は、実質的には図４に示すステップＳ１４０と同様に行えばよいが、本実施の形態の製造方法では、かかるバンプホトレジスト２２の形成を２回に分けて行う。最初のバンプホトレジスト２２の形成を、第１ホトレジスト形成としてステップＳ１４００で示す。
【００９９】
ステップＳ１５００では、第１ホトレジスト形成工程で形成されたバンプホトレジスト２２に合わせて電解メッキによりバンプ電極１４を中途高さまで形成する。このように、ステップＳ１５００では、バンプ電極１４を途中高さまで一次形成するが、かかる一次形成では、バンプ電極配線用部１４ｂの電極厚さが、配線電極１１との電気的接続が良好に行える範囲で十分な強度が確保できる程度になるようにすればよい。
【０１００】
かかるステップＳ１５００では、図６（ｂ）に示すように、配線電極１１側にかかる範囲で形成された一次形成電極表面に凹凸が見られる。かかる凹凸部をバンプ電極１４の電極表面に面一にならないよう低く抑える構成が本実施の形態の特徴的構成の一つである。
【０１０１】
ステップＳ１５００で、バンプ電極１４の一次形成が終了したら、ステップＳ１６００で、第１ホトレジストを除去する。かかるステップＳ１６００に対応する内容の図示は省略する。
【０１０２】
その後、ステップＳ１７００で第２バンプホトレジストを形成する。第２バンプホトレジスト２２は、図６（ｃ）に示すように、バンプ電極配線用部１４ｂに相当する表面凹凸部を覆うように形成する。
【０１０３】
この状態で、ステップＳ１８００に示すように、バンプ電極の二次形成を行う。すなわち、ステップＳ１７００で設けた第２バンプホトレジストを用いて、ステップＳ１５００で一次形成されたバンプ電極１４上に、再度電解メッキによって所定の電極厚さになるまで一次形成バンプ電極上にメッキ成長させて所望高さのバンプ電極１４を形成する。
【０１０４】
その後は、ステップＳ１９００で第２バンプホトレジストを除去し、ステップＳ２０００で不要なＵＢＭ層１３を除去することで、本実施の形態２のバンプ電極１４を有したＬＣＤドライバ１０ａが製造される。
【０１０５】
本実施の形態では、バンプ電極配線用部１４ｂに相当する箇所では、当初より実装時の相手方電極との導通性確保を期待しない部分であるため、かかるバンプ電極配線用部１４ｂの形成に際しては、電極表面の平坦度を何ら気にかけることなく、疑似平面化を行わない構成でも一向に構わない。
【０１０６】
（実施の形態３）
近年の半導体装置の小型化の要請に対して、一つの半導体装置においては多数の回路が積層構造で設けられるため、基本的には、配線電極１１の下地側は、平坦ではない。そのため、かかる下地をそのままの状態にして、その上の配線電極１１にかかわる段差部１１ａを解消して、電極表面の平坦化度の向上を図ろうとしても、限度がある。
【０１０７】
そこで、本発明者は、前記実施の形態１、２で示す半導体装置１０の製造に際して、一旦、上記配線電極１１の下地側の平坦化工程を設けることを考えた。
【０１０８】
すなわち、配線電極１１を形成する前の工程で、それまでの多層積層に基づく表面の凹凸を一旦平らに研磨して、その上で、図４、６で説明する製造手順を採用することで、バンプ電極実装用部１４ａのより一層の平坦度の向上を図ることができる。
【０１０９】
かかる手順を、図７、８に、実施の形態１に示した構造のバンプ電極１４を有するＬＣＤドライバ１０ａを例に挙げて示した。図７、８では、図４、６と同様に、フローを構成する各ステップに対応して、各ステップの様子を示す要部断面説明図を図７（ａ）〜（ｅ）、図８（ａ）〜（ｄ）で示した。
【０１１０】
図７（ａ）では、先ず、配線電極１１を形成する前に、それまで多層に積層されてきた絶縁層の表面を、ステップＳ１００の絶縁層の平坦化処理で、ＣＭＰ装置を使用して平坦にする。図７（ａ）は、平坦化する前の状況を示している。
【０１１１】
絶縁層２３は、それまで複数積層させた例えばゲート電極２５等により表面は凸凹になっている。因みに、図７（ａ）には、ゲート電極２５と共に、層間絶縁膜２４に設けたソースおよびドレイン用の半導体領域（拡散層とも云う）２６と、ゲート絶縁膜２７も示した。
【０１１２】
このように下方に設けたゲート電極２５等の凹凸状況を反映して表面が凸凹状の絶縁層２３の表面を平坦化する。平坦化した状況を、図７（ｂ）に示した。平坦化に際しては、例えば、ＣＭＰ（　Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ　）処理で行えばよい。なお、平坦化処理には、ＣＭＰ処理以外の方法を採用しても勿論構わない。
【０１１３】
このようにして表面の平坦化を行った上で、ステップＳ１１０のＡｌ配線層形成ステップに移り、絶縁層２３の表面に配線電極１１を形成する。配線電極１１は、図７（ｃ）に示すように、例えば３層に形成しておけばよい。図中、中間層の配線電極の図示は省略している。なお、配線電極１１は、かかる３層構造に限定する必要はなく、４層以上に構成しても、あるいは、単層に構成してもよい。
【０１１４】
図７（ｃ）では、最上層のみ配線電極１１を示している。このようにして配線電極１１を形成し、その上にパッシベーション膜１２を設けた後は、前記実施の形態１の図４で示した各ステップＳ１２０〜Ｓ１８０の各ステップを経ることにより、ＬＣＤドライバ１０ａを製造することができる。
【０１１５】
因みに、ステップＳ１２０と図７（ｄ）が、ステップＳ１３０と図７（ｅ）が、ステップＳ１４０と図８（ａ）が、ステップＳ１５０と図８（ｂ）が、ステップＳ１６０と図８（ｃ）が、ステップＳ１７０と図８（ｄ）がそれぞれ対応している。なお、図７（ｄ）、（ｅ）、図８（ａ）〜（ｄ）では、ウエハ２１の図示は省略している。
【０１１６】
このようにして図７、８に示す各フローを経て製造されたＬＣＤドライバ１０ａでは、前記実施の形態１、２と同様に、バンプ電極実装用部１４ａと、これより小さいバンプ電極配線用部１４とからなるバンプ電極１４が形成されているが、バンプ電極実装用部１４ａの平坦度は、ステップＳ１００に示す絶縁層の平坦化処理工程を設けない場合に比べて格段に平坦化度が向上している。
【０１１７】
次に、前記実施の形態１、２、あるいは３で説明した構成のバンプ電極１４を有するＬＣＤドライバ１０ａをＬＣＤ（　Ｌｉｑｕｉｄ　Ｃｒｙｓｔａｌ　Ｄｉｓｐｌａｙ　：液晶ティスプレイ）へ組み込む場合の接続構成を図９（ａ）、（ｂ）に示した。
【０１１８】
ＬＣＤには、種々の形式のものが開発されているが、以下、代表的なＴＦＴ液晶ディスプレイを例に挙げて説明する。ＴＦＴ（　Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ　）ディスプレイでは、図９（ａ）、（ｂ）に示すように、内側に配向膜（図示省略）を設けた２枚のガラス基板３１ａ、３１ｂを、配向膜同士を相対させた状態で、その間にＳＴＮ液晶３２を挟んで液晶パネル３０が構成されている。
【０１１９】
液晶パネル３０の一方のガラス基板３１ｂには、ガラス基板３１ｂの板面方向沿って互いに交差するＸ電極線、Ｙ電極線がそれぞれ複数本設けられ、一方のＸ電極線がゲート線（データ信号線とも云う）に、他方のＹ電極線がドレイン線（アドレス線とも云う）に形成され、他方のガラス基板３１ａが共通電極に形成されている。
【０１２０】
両複数本のＸ電極線、Ｙ電極線の各々の交差位置に対応してアドレスが指定された画素が設定され、個々の画素に対応してＴＦＴアクティブ素子が設けられている。そこで、モノクロディスプレイでは、画素数は、Ｘ電極の本数とＹ電極の本数を掛け合わせた数となる。一方、カラーディスプレイでは、各々の画素が、赤、青、黄色の三原色表示用のサブ画素にさらに分かれ、併せてＸ電極の数も３倍となるため、画素数はモノクロディスプレイの場合の３倍となる。
【０１２１】
このようにＸ電極線群と、Ｙ電極線群との交差域で画素を決めるマトリックス表示方式では、Ｙ電極線により特定されたアドレスにＸ電極線から送られた映像データを、ＴＦＴアクティブ素子を介して取り込み、各々の画素に映像データの書込を行う。ＴＦＴアクティブ素子で取り込まれた映像データは、各々の画素に設けた蓄積キャパシタに充放電電荷として蓄えられ、この電荷により映像表示を行う。
【０１２２】
かかる構成の液晶パネル３０では、図９（ａ）に示すように、ガラス基板３１ｂがガラス基板３１ａより大きく形成されており、ガラス基板３１ａの二方の周縁に沿って、マトリックス表示に必要な上記Ｘ電極線群、Ｙ電極線群の線数に合わせて、Ｘ電極線用、すなわちゲート線用にＬＣＤドライバ１０ａが、Ｙ電極線、すなわちドレイン線用にＬＣＤドライバ１０ｂが、それぞれ必要な数ＣＯＧ実装形式で設けられている。
【０１２３】
図９（ｂ）に示すように、ガラス基板３１ａ、３１ｂの間にシール部３３により封止されたＳＴＮ液晶３２が封入されている。かかる液晶ディスプレイ側からは、入力側基板配線３４が延ばされて外部端子が形成され、かかる外部端子とＬＣＤドライバ１０ａのバンプ電極１４の一方がフリップチップ方式で、異方性導電膜１５を介在させて実装されている。
【０１２４】
ＬＣＤドライバ１０ａの他方のバンプ電極１４は、図９（ｂ）に示すように、出力側基板配線３５に、異方性導電膜１５を介してフリップチップ方式で実装され、出力側基板配線３５が異方性導電膜１５を介在させてプリント基板などの外部回路３６に接続されている。かかる構成は、ＬＣＤドライバ１０ｂにおいても同様である。
【０１２５】
外部回路３６から映像データが出力側基板配線３５を通してＬＣＤドライバ１０ａ、入力側基板配線３４を通して所定アドレスにＸ電極線を通して送られることとなる。同様に、ＬＣＤドライバ１０ｂによりＹ電極線による画素の書込などのアドレス指定がなされる。このようにして、ＬＣＤドライバ１０ａ、１０ｂにより、Ｘ電極線を介しての所要アドレスの画素における電圧制御が行われる。
【０１２６】
図１０には、フィルムなどフレキシブル素材上に液晶パネルに必要な周辺回路を設けて、かかるフィルム上に前記構成の電極表面の平坦度を向上させたバンプ電極１４を有するＬＣＤドライバ１０ａをフェイスダウン実装した構成を示す。
【０１２７】
フィルム３７上には、周辺回路がプリントされ、これに通じる配線電極３８、３９が、それぞれ異方性導電膜１５を介在させて、ガラス基板３１ｂ上の透明な入力側配線電極３３、ＬＣＤドライバ１０ａのバンプ電極１４に接続されている。このようにＬＣＤにおける分野のＣＯＦ実装方式でも本発明は有効に適用することができる。
【０１２８】
かかるＣＯＦ実装においても、前述の如く、バンプ電極１４の平坦化により導電性粒子との接触面積の増加により、ＬＣＤモジュールの信頼性が向上する。
【０１２９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１３０】
例えば、上記説明では、ＬＣＤドライバを例に挙げて説明したが、本発明は、ＬＣＤドライバ以外でも、異方性導電膜を介在させてフェイスダウン実装によりバンプ電極を実装基板側電極等の相手側電極と電気的に接続させる構成の半導体装置に適用することができることは言うまでもない。
【０１３１】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【０１３２】
すなわち、バンプ電極の表面の平坦度を高めて、バンプ電極と相手側電極との導通性を良好にすることができる。
【図面の簡単な説明】
【図１】（ａ）は本発明の一実施の形態の半導体装置におけるバンプ電極の構成を模式的に示す要部断面図であり、（ｂ）は（ａ）の構成を模式的に示す平面図であり、（ｃ）はバンプ電極の平面構成の変形例を模式的に示す平面図であり、（ｄ）は（ａ）に示す半導体装置の実装時の様子を模式的に示す要部断面説明図である。
【図２】（ａ）は、本発明とは異なり配線電極とバンプ電極との設置範囲をずらすことなく構成した場合を模式的に示す要部断面図であり、（ｂ）は（ａ）に示す構成のバンプ電極を用いて実装した様子を示す要部断面図である。
【図３】ＬＬＣＤドライバに構成した半導体装置におけるバンプ電極の配置状況を示す平面図である。
【図４】（ａ）〜（ｇ）は、本発明の一実施の形態の半導体装置の製造方法の一連のステップ例を示す断面説明図である。
【図５】（ａ）は本発明の一実施の形態の半導体装置におけるバンプ電極の変形例の構成を模式的に示す要部断面図であり、（ｂ）は（ａ）の構成を模式的に示す平面図であり、（ｃ）は（ａ）に示す半導体装置の実装時の様子を模式的に示す要部断面説明図である。
【図６】（ａ）〜（ｆ）は、図５に示す構成の半導体装置の製造方法の一連のステップ例を示す断面説明図である。
【図７】（ａ）〜（ｅ）は、配線層を形成する前に絶縁層の凹凸の平坦化を施す工程を組み込んだ場合の半導体装置の製造方法の一連のステップ例を示す断面説明図である。
【図８】（ａ）〜（ｄ）は、図７に示すステップに繋がる一連のステップ例を示す断面説明図である。
【図９】（ａ）液晶パネルを模式的に示す平面図であり、（ｂ）は（ａ）におけるＬＣＤドライバの接続状況を模式的に示す要部断面図である。
【図１０】液晶ディスプレイにおいてＬＣＤドライバをＣＯＦ実装方式で実装した様子を模式的に示す要部断面図である。
【符号の説明】
１０　　半導体装置
１０ａ　ＬＣＤドライバ
１０ｂ　ＬＣＤドライバ
１１　　配線電極
１１ａ　段差部
１２　　パッシベーション膜
１３　　下地金属層
１４　　バンプ電極
１４ａ　バンプ電極実装用部
１４ｂ　バンプ電極配線用部
１４ｃ　段差部
１４ｄ　段差部
１５　　異方性導電膜
１５ａ　導電性粒子
１６　　実装基板
１６ａ　電極
２１　　ウエハ
２２　　バンプホトレジスト
２３　　絶縁層
２４　　層間絶縁膜
２５　　ゲート電極
２６　　半導体領域（拡散層）
２７　　ゲート絶縁膜
３０　　液晶パネル
３１ａ　ガラス基板
３１ｂ　ガラス基板
３２　　ＳＴＮ液晶
３３　　シール部
３４　　入力側基板配線
３５　　出力側基板配線
３６　　外部回路
３７　　フィルム
３８　　配線電極
３９　　配線電極[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device and a manufacturing technology thereof, and is particularly effective when applied to a semiconductor device mounted by a flip chip method using bump electrodes.
[0002]
[Prior art]
The technology described below has been studied by the inventor when researching and completing the present invention, and the outline thereof is as follows.
[0003]
2. Description of the Related Art In semiconductor devices such as semiconductor chips, downsizing, high-density mounting, and the like are strongly demanded. In response to such technical demands, a so-called flip-chip mounting technique of aligning a semiconductor chip provided with bump electrodes on a mounting board side face down and connecting the bump electrodes and the mounting board side electrodes has been developed. Widely adopted.
[0004]
Various mounting methods such as a chip-on-glass (COG) method, a chip-on-film (COF) method, and a chip-on-board (COB) method are known as such flip-chip mounting. I have.
[0005]
In recent years, even in the field of liquid crystal technology in which higher definition and an increase in the number of pixels are required, for example, the above method is actively adopted as a mounting method of an LCD driver for controlling voltage switching related to liquid crystal display. .
[0006]
[Problems to be solved by the invention]
However, the present inventor has found that the above-described technology has the following problems.
[0007]
The flip-chip mounting is generally performed by interposing an anisotropic conductive film made of an anisotropic conductive resin or the like between a bump electrode on the semiconductor device side and an electrode on the mounting substrate. This is performed by heat-pressing the bump electrode to the mounting substrate side electrode.
[0008]
The electrical connection between the bump electrode and the mounting substrate-side electrode during such mounting is ensured by the conductive particles contained in the anisotropic conductive film being interposed between the bump electrode and the mounting substrate-side electrode. .
[0009]
That is, the conductive particles contained in the anisotropic conductive film by the heat compression bonding,
By being interposed between the bump electrode and the mounting substrate side electrode so that the two electrodes can be electrically connected to each other, the electrical connection can be established through the route of the bump electrode, the conductive particles, and the mounting substrate side electrode. It is secured.
[0010]
In order to secure electrical connection between the two electrodes by using the interposed conductive particles as intermediates, it is required to increase the density of the conductive particles between the two electrodes.
[0011]
However, during the mounting, if unevenness occurs in the pressure bonding of the bump electrode to the mounting board side electrode, the density of the conductive particles interposed between the two electrodes is relatively lower in the insufficiently pressed portion than in the normally pressed portion. It tends to be coarse.
[0012]
In such an underpressurized portion, the conductive particles interposed between the two electrodes are less compressed between the two electrodes as compared to the normal pressurized portion, and the conductive particles between the conductive particles, or between the electrode and the conductive particles, In some cases, the degree of contact is relatively weak, or a non-contact state occurs. In such a case, the electrical resistance at that portion increases, and sufficient conductivity between the two electrodes cannot be ensured.
[0013]
For example, if a potential difference is applied between the two electrodes, a current certainly flows, but a sufficient current does not flow from the beginning, and an abnormality such as a long time is required until the voltage is sufficiently increased. Smooth switching of the voltage causes a serious obstacle to the clarity of the liquid crystal display in a liquid crystal display LCD driver that changes the liquid crystal state and performs the display.
[0014]
In addition, such an abnormality is caused in a completed product inspection of a semiconductor device such as a completed LCD driver or the like, when a test probe is applied to a predetermined position and its conduction is inspected, the reaction is slow or no conduction is shown. If the contact position is changed by slightly moving the probe, this may be one of the causes of a problem at the time of inspection such that conduction is suddenly confirmed.
[0015]
One of the major causes of such conduction abnormality is due to the surface shape of the bump electrode. A bump electrode is formed by removing a passivation film on a wiring electrode provided in a semiconductor device by etching or the like, and forming an electrode thereon by plating or the like.
[0016]
Therefore, in the bump electrode thus formed, a depression is formed on the electrode surface that reflects a step between the passivation film surface and the wiring electrode surface when the passivation film is etched to expose the wiring electrode. It becomes.
[0017]
When a semiconductor device having a bump electrode having such a configuration is mounted face-down by a flip-chip method, the surface of the electrode having a depression faces the mounting substrate-side electrode, and the surface of the anisotropic conductive film interposed between the two electrodes is formed. The pressing force on the conductive particles is slightly different between the recessed portion and the peripheral portion that is not recessed. That is, pressure unevenness occurs at the time of mounting, which causes poor contact.
[0018]
In addition, the presence of the step reduces the contact area of the conductive particles, which also causes poor contact.
[0019]
Therefore, as a countermeasure, a means has been proposed to reduce the step between the passivation film surface and the wiring electrode surface by reducing the thickness of the passivation film. However, making the passivation film thinner, on the contrary, also lowers its insulating properties, and a technique for securing the conductivity between the bump electrode and the electrode on the mounting board side without making the passivation film thinner. The development of is desired.
[0020]
As one of the countermeasures, instead of forming one large depression in the area where the depression on the electrode surface is formed, a large number of small depressions electrically connected on the wiring electrode are formed in the depression formation area. There has been proposed a configuration in which a large number of fine irregularities are formed, that is, the top surfaces of a large number of projections are pseudo-flat.
[0021]
Such a quasi-planarization is also effective in securing conductivity and has a certain effect in reducing the contact failure as compared with the conventional structure, but in order to form a quasi-plane, etching of a passivation film or the like is required. Therefore, there is a need for some effort, and there is a demand for the development of a technology that can realize more planarization with a simpler manufacturing method.
[0022]
An object of the present invention is to provide a semiconductor device, such as an LCD driver, with a bump electrode and a mounting electrode, such as a mounting substrate electrode, which is connected to the bump electrode. An object of the present invention is to improve flattening of the surface of a bump electrode to be provided.
[0023]
The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.
[0024]
[Means for Solving the Problems]
The following is a brief description of an outline of typical inventions disclosed in the present application.
[0025]
That is, in the present invention, the bump electrode mounting section for electrically connecting the bump electrode to the electrode on the mounting board side and the bump electrode wiring section for electrically connecting the bump electrode to the wiring electrode in the semiconductor device are conscious. The overlapping area of both areas is set to be small by shifting the area where bump electrodes are formed and the area where wiring electrodes such as Al are placed, and the side corresponding to the overlapping area is used for bump electrode wiring. Department.
[0026]
A step formed on the surface of the bump electrode based on the wiring electrode is formed on the side of the bump electrode wiring part in a small area, and the side corresponding to a wide non-overlapping area which does not overlap with the wiring electrode installation area is used for the bump electrode mounting part. In this case, the bump electrode mounting portion can have a flat electrode surface with no steps, and is connected between the mounting substrate side electrode and the bump electrode mounting portion via an anisotropic conductive film. In this case, the density of the conductive particles can be increased, the conductive particles can be easily crushed on average, and the occurrence of poor contact can be reduced.
[0027]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In all the drawings for describing the embodiments, members having the same functions are denoted by the same reference numerals, and repeated description thereof will be omitted.
[0028]
FIG. 1A is a cross-sectional view of a principal part schematically showing a configuration of a bump electrode in a semiconductor device according to an embodiment of the present invention, and FIG. 1B is a plan view schematically showing the configuration of FIG. FIG. 3C is a plan view schematically showing a modification of the planar configuration of the bump electrode, and FIG. 4D is a cross-sectional view schematically showing a main part of the semiconductor device shown in FIG. It is.
[0029]
As shown in FIG. 1A, a wiring electrode 11 made of Al or the like is provided on a surface of a semiconductor device 10 configured as an LCD driver 10a. The wiring electrode 11 is an electrode located at the uppermost layer among a plurality of wiring layers provided in the semiconductor device 10. A passivation film 12 is provided on the wiring electrode 11 except for a part.
[0030]
A part of the wiring electrode 11 on which the passivation film 12 is not provided is electrically connected to a bump electrode 14 made of Au or the like via a bump base metal layer 13.
[0031]
The bump electrode 14 differs from, for example, the conventional configuration of the bump electrode 14 shown in FIG. 2 and, as clearly shown in FIG. 1A, the installation ranges of both the wiring electrode 11 and the bump electrode 14 are deliberately shifted. It is provided. That is, the installation range of the wiring electrode 11 and the formation range of the bump electrode 14 are set so as to be shifted along the lamination direction of the wiring layers so that the overlapping range is smaller than the non-overlapping range.
[0032]
The portion corresponding to the non-overlapping range of the bump electrode 14 is a portion serving as a bump electrode mounting portion 14a which is provided for mounting via an anisotropic conductive film 15 between the mounting electrode and the mounting electrode during mounting. The portion corresponding to the overlapping range of the bump electrode 14 is a bump electrode wiring portion 14b for achieving electrical connection with the wiring electrode 11.
[0033]
The bump electrode mounting portion 14a and the bump electrode wiring portion 14b are integrally formed at the time of forming the electrode to form the bump electrode 14. As shown in FIG. 1B, in the bump electrode 14 having such a configuration, the bump electrode wiring portion 14b is formed in a rectangular shape so as to protrude from the substantially square bump electrode mounting portion 14a. The bump electrode wiring portion 14b is formed smaller than the bump electrode mounting portion 14a.
[0034]
Although FIG. 1B shows a case where the bump electrode mounting portion 14a and the bump electrode wiring portion 14b are each formed in a square shape, any shape is adopted as long as each function can be exhibited. It does not matter.
[0035]
Also, unlike the case shown in FIG. 1B, the bump electrode wiring portion 14b does not protrude from the bump electrode mounting portion 14a, and as shown in FIG. It does not matter even if some of them are supported. However, even in such a configuration, the range of the bump electrode wiring portion 14b is preferably formed smaller than the range of the bump electrode mounting portion 14a.
[0036]
This is because the vertical structure along the laminating direction of the wiring layers is different between the bump electrode mounting portion 14a side and the bump electrode wiring portion 14b side. It is to suppress.
[0037]
The bump electrode wiring portion 14b is connected to the wiring electrode 11 via the bump base metal layer 13, as shown in FIG. The wiring electrode 11 is also formed in a protruding portion corresponding to the bump electrode wiring portion 14b formed as a protruding portion of the bump electrode 14 in order to electrically connect with the bump electrode wiring portion 14b of the bump electrode 14. The electrical connection can be made.
[0038]
As shown in FIG. 2, in the known configuration, in the electrical connection structure between the bump electrode 14 and the wiring electrode 11, along the stacking direction of the wiring layer, in accordance with the formation range of the bump electrode 14, The wiring electrode 11 was provided, and the installation range of the bump electrode 14 and the wiring electrode 11 almost overlapped.
[0039]
That is, for example, a configuration in which the bump electrode 14 is provided on the Al pad wiring layer serving as the wiring electrode 11 is adopted, and the formation range of the bump electrode 14 is included in the installation range of the wiring electrode 11.
[0040]
Assuming an LCD driver 10 a as the semiconductor device 10, for example, a TCP (Tape Carrier Package) mounting method using a tape as a carrier has been widely adopted.
[0041]
In such a case, the wiring electrode 11 made of Al or the like is provided below the installation range of the bump electrode 14 so as to overlap the installation range, thereby performing thermocompression bonding with the anisotropic conductive film 15 interposed therebetween. In this case, stress was relaxed. Therefore, in the TCP system, the overlapping of the installation ranges of the wiring electrode 11 and the bump electrode 14 is technically essential.
[0042]
Such a configuration in which the role of stress relaxation in the TCP system is taken into consideration, is particularly remarkable even if it is later developed into a mounting system such as a COG (Chip On Glass) using a glass substrate or the like having sufficient strength unlike a carrier tape. At present, it has been followed without being reviewed.
[0043]
However, the present inventor certainly considers that the overlapping of the installation ranges of the bump electrode 14 and the wiring electrode 11 is an essential requirement in the case of TCP, but does not require special consideration for stress relaxation during assembly. In the configuration, no positive technical meaning was found in the configuration in which the installation range of the bump electrode 14 and the wiring electrode 11 is overlapped any more, and it was considered that both ranges may be shifted from each other. By developing such an idea, the present invention was achieved.
[0044]
In the configuration of the present invention, as described above, the installation range of the wiring electrode 11 is deliberately shifted from the installation range of the bump electrode 14 so that the electrical connection area between the wiring electrode 11 and the bump electrode 14 can be excellently connected. It is set to be as small as possible in the range.
[0045]
In other words, as shown in FIG. 1A, the area where the wiring electrode 11 is provided and the area where the bump electrode 14 is formed are such that the overlapping range is smaller than the non-overlapping area along the lamination direction of the wiring layers. The portion corresponding to the non-overlapping range is defined as a bump electrode mounting portion 14a, and the portion corresponding to the overlapping range is defined as a bump electrode wiring portion 14b. The forming portion 14a is formed to be larger than the bump electrode wiring portion 14b.
[0046]
With such a configuration, the step portion 11a relating to the passivation film 12 and the wiring electrode 11 is suppressed around the small bump electrode wiring portion 14b, and as a result, the bump electrode mounting portion 14a Most of the bump electrode 14 is occupied with the step portion 14c reflecting the step portion 11 as a boundary.
[0047]
As shown in FIG. 1A, the bump electrode mounting portion 14a does not have the wiring electrode 11 provided thereunder, and has a passivation film 12 provided with a uniform layer thickness. In addition, the passivation film 12 has a flatness reflecting the flatness of the passivation film 12.
[0048]
That is, in the case shown in FIG. 1A, the step portion 14c on the electrode surface reflecting the step portion 11a relating to the passivation film 12 and the wiring electrode 11 is electrically connected between the bump electrode wiring portion 14b and the wiring electrode 11. Therefore, the bump 14 is not formed in the bump electrode mounting portion 14a because the bump 14a is formed only in the small area where the connection is established.
[0049]
In this manner, as shown in FIG. 1B, the bump electrode mounting portion 14a secures a much larger electrode surface area than the bump electrode wiring portion 14b, and has a greater structure than the bump electrode 14 shown in FIG. In addition, a large flat electrode surface portion can be secured.
[0050]
Therefore, unlike the configuration shown in FIG. 2, it is possible to sufficiently secure conductivity with the mounting substrate 16 without being affected by the step portion 14c.
[0051]
FIG. 1D shows a state in which the LCD driver 10a (10) having such a configuration is mounted face-down on the mounting substrate 16 side via the anisotropic conductive film 15. As an application example of such a mounting format, for example, COB (Chip On Board) using a board such as a printed board as the mounting board 16, COG using a glass substrate as the mounting board 16, or COF using a film board ( Chip On Film) and the like.
[0052]
In the above-described configuration of COB, COG, and COF, when the anisotropic conductive film 15 is used, the flatness of the bump electrode mounting portion 14a of the bump electrode 14 is improved as described above, so that the conductivity during mounting is improved. By averaging the interposition of particles, good conductivity can be ensured.
[0053]
On the other hand, in the case of COF, a configuration in which solder is used without interposing the anisotropic conductive film 15 can be considered. However, even in such a configuration, a large solder contact area can be ensured. It is effective to apply the configuration according to the present invention that can ensure a large flatness and area of the electrode mounting portion 14a.
[0054]
As shown in FIG. 1D, the bump electrode 14 side of the semiconductor device 10 is heat-pressed to the electrode 16a side of the mounting substrate 16 with an anisotropic conductive film 15 interposed therebetween, and face-down mounted. . In such mounting, since the bump electrode mounting portion 14a is formed flat so as to face the electrode 16a of the mounting substrate 16, unlike the case shown in FIG. And a more reliable electrical connection is ensured.
[0055]
Therefore, in order to make the electrode surface as flat as possible, it is not necessary to reduce the thickness of the passivation film 12, which may weaken the insulating property. Further, it is not necessary to perform a quasi-planarization, which is troublesome for etching the passivation film 12 or the like.
[0056]
In the case shown in FIG. 1D, the bump electrode wiring portion 14b is separated from the bump electrode mounting portion 14a by a step 14c, but is formed on a continuous surface with the bump electrode mounting portion 14a. ing. For this reason, at the time of mounting, in addition to the electrical connection with the wiring electrode 11 side, conduction with the electrode 16a side of the mounting substrate 16 is also achieved with the conductive particles 15a interposed also on the bump electrode wiring portion 14b side. .
[0057]
However, in such a configuration, the continuity between the mounting substrate 16 and the electrode 16a is provided by the bump electrode mounting portion 14a, and the continuity between the bump electrode wiring portion 14b and the electrode 16a is sufficiently ensured. Even if not performed, there is no particular problem in securing the conductivity during mounting.
[0058]
Next, in the method of manufacturing the semiconductor device 10 having the bump electrode 14 having the above-described structure, as shown in FIG. 3, the semiconductor device 10 may be used, for example, in an LCD driver 10a used for controlling voltage switching of a liquid crystal display device. The configuration will be described as an example.
[0059]
FIG. 3 shows the arrangement of the bump electrodes 14 of the LCD driver 10a (10) formed in a slender rectangular shape for controlling the voltage switching between the gate line group and the drain line group provided in the direction crossing each other in the liquid crystal display mechanism. Is shown in a plan view.
[0060]
As shown in FIG. 3, the LCD driver 10a has bump electrodes 14 corresponding to a large number of lines constituting a group of gate lines and drain lines corresponding to the number of pixels of the liquid crystal display screen, and a rectangular surface of the LCD driver 10a. Are provided along the periphery of the long side and the short side.
[0061]
The semiconductor device 10 configured in the LCD driver 10a having such a configuration is manufactured through the steps shown in FIG. Note that FIG. 4 also shows each step constituting the flow and principal part sectional explanatory views (a) to (g) showing the state of each step.
[0062]
First, in the Al wiring layer forming step of step S110, the driving circuit element for the liquid crystal display device is formed on the wafer 21 by the existing method, and the uppermost wiring electrode 11 made of Al is shifted from the forming range of the bump electrode 14. Is formed, and a passivation film 12 is formed thereon. FIG. 4A shows the situation of step S110. In the drawing, for the sake of simplicity, only the uppermost layer of the wiring electrode 11 is shown.
[0063]
In the LCD driver 10a, a plurality of layers of electrodes, circuits, and the like are stacked to form a drive circuit element as a whole. The range is set such that the overlap range (overlap range) is smaller than the non-overlap range (non-overlap range).
[0064]
In the structure shown in FIG. 4A, a photoresist is applied on the passivation film 12, and a mask pattern is formed so that the photoresist is intermittently left by stepper exposure in the area of the wiring electrode 11 overlapping with the area where the bump electrode 14 is formed. Is exposed and developed. A plurality of small holes 12a communicating with the wiring electrodes 11 are formed in the passivation film 12 by etching using a pattern formed by development as a mask and emphasizing isotropy.
[0065]
Incidentally, the small hole 12a is formed such that its upper opening area is larger than the opening area on the wiring electrode 11 side. By forming in this way, the electrode surface of the bump electrode wiring portion 14b formed corresponding to such a portion can be made pseudo-planar. By performing such pseudo-planarization, it is possible to increase the contribution of the bump electrode wiring portion 14b in securing conductivity during mounting.
[0066]
However, even if there is no contribution to the conductivity at the time of mounting the bump electrode wiring portion 14b, the conductivity at the bump electrode mounting portion 14a is ensured, so that trouble such as poor contact does not occur.
[0067]
This state is shown in step S120 and FIG. 4B as the etching of the passivation film. 4 (b) to 4 (g), the illustration of the portion of the wafer 21 shown in FIG. 4 (a) is omitted to simplify the illustration.
[0068]
In addition, as for etching, usually, in isotropic dry etching, the pressure is 0.1 to 1.0 Torr (1.3332 × 10 to 1.33322 × 10 3 Torr). ² Pa) and the gas type is CF ₄ And 8% O ₂ In general, it is carried out using a material to which CF is added. ₄ And O ₂ Is added by 20% to enhance the isotropic etching. The gas type is SF ₆ Can also be used.
[0069]
With the plurality of small holes 12a communicating with the wiring electrodes 11 formed in the passivation film 12, the under bump metal layer (UBM layer) 13 is formed. This is shown in FIG. 4 (c) in step S130 for forming the UBM layer. The bump underlayer metal layer 13 can be formed, for example, by sequentially depositing a Cr layer, a Cu layer, and an Au layer from the lower layer by sputtering and stacking them. Note that a vapor deposition method may be used for forming the UBM layer.
[0070]
After the formation of the bump base metal layer 13 in this manner, as shown in step S140, the bump photoresist 22 for forming the bump electrode 14 is formed. The bump photoresist 22 can be formed by applying a photoresist to a bump electrode formation area, and then exposing and developing a predetermined pattern on the photoresist. This is shown in FIG.
[0071]
In step S150 of forming a bump electrode using the bump photoresist 22, as shown in FIG. 4E, the bump electrode 14 is formed by electrolytic plating. Then, the bump photoresist 22 is removed by etching as shown in FIG. 4F by the removal of the bump photoresist in step S160.
[0072]
In addition, unnecessary UBM layer 13 is removed by etching in step S170, and annealing of bump electrode 14 is performed in step S180.
[0073]
In the bump electrode 14 of the LCD driver 10a manufactured in this manner, a step portion 14c reflecting the step at the end of the wiring electrode 11 and a step portion 14d reflecting the small hole 12a are formed on the electrode surface. ing.
[0074]
The height of the step portion 14 c is determined according to the thickness of the wiring electrode 11. However, unlike the case of TCP, the wiring electrode 11 does not have a role of stress relaxation in thermocompression bonding. However, the thickness can be made sufficiently thin as long as the conductivity is ensured.
[0075]
Since the thickness of the wiring electrode 11 can be sufficiently reduced in this way, the height of the step portion 14c can be significantly reduced as compared to before the configuration is adopted. On the other hand, the step portion 14d is determined by the layer thickness of the passivation film 12 provided on the wiring electrode 11, but the passivation film 12 must be made thinner so that dielectric breakdown does not occur. Since the layer thickness is set to be thicker than the electrode 11, the height of the step portion 14d is higher than that of the step portion 14c.
[0076]
As described above, in the LCD driver 10a manufactured through the steps S110 to S180, the bump electrode mounting portion 14a of the bump electrode 14 has a larger electrode surface area than the bump electrode wiring portion 14b, and , Flatness is increased. The bump electrode mounting portion 14a and the bump electrode wiring portion 14b are partitioned by a step 14c reflecting the thickness of the end of the wiring electrode 11. In addition, in the bump electrode wiring portion 14b, the surface of the electrode is pseudo-planarized.
[0077]
As described above, the mounting using the bump electrodes 14 having such a configuration is as shown in FIG. 1D, for example.
[0078]
The configuration shown in FIG. 1D shows a state in which the conductive particles 15a are interposed between the bump electrode wiring portion 14b and the electrode 16a of the mounting board 16 as well. In this case, conduction through the conductive particles 15a between the electrodes 16a on the mounting substrate 16 side may not necessarily be ensured. To the last, as long as the electrical connection with the wiring electrode 11 is ensured, the conductivity need not be ensured.
[0079]
Such conductivity with the electrode 16a side of the mounting substrate 16 may be ensured in the bump electrode mounting portion 14a having a larger area and a larger area than the bump electrode wiring portion 14b.
[0080]
(Embodiment 2)
In the configuration of the first embodiment, on the electrode surface of the bump electrode 14, the bump electrode mounting portion 14a and the bump electrode wiring portion 14b, whose surfaces are formed flat, are formed flush with each other. Is provided with a stepped portion 14c.
[0081]
The inventor of the present invention considered that the entire surface of the electrode, which was disposed to face the mounting-side electrode and ensured electrical conductivity between the two, could be flattened without providing a step 14c around the periphery or the like.
[0082]
As a configuration obtained by developing the first embodiment, the problem is solved by setting the electrode surface of the bump electrode mounting portion 14a at a position higher than the surface of the bump electrode wiring portion 14b.
[0083]
FIG. 5A is a cross-sectional view of a main part of the semiconductor device 10 configured in the LCD driver 10a having the bump electrode 14 according to the present embodiment, and FIG. 5B is a plan view thereof.
[0084]
In the case shown in FIG. 5A, the LCD driver 10a has a wiring electrode 11 made of Al or the like, and a passivation film 12 provided partially over the electrode.
[0085]
Part of the wiring electrode 11 on which the passivation film 12 is not provided is electrically connected to the bump electrode 14 via the base metal layer 13. The bump electrode 14 is composed of a bump electrode mounting portion 14 a that is arranged to face the electrode 16 a of the mounting board 16 during mounting, and a bump electrode wiring portion 14 b used exclusively for electrical connection with the wiring electrode 11. I have.
[0086]
Unlike the first embodiment, the bump electrode wiring portion 14b has an electrode surface formed at a position lower than the electrode surface position of the bump electrode mounting portion 14a, as shown in FIG. .
[0087]
As shown in FIG. 5B, the bump electrode mounting portion 14a is formed larger than the bump electrode wiring portion 14b, so that sufficient conductivity with the electrodes 16a of the mounting substrate 16 can be ensured. . On the other hand, the bump electrode wiring portion 14b is formed as small as possible within a range in which the connection with the wiring electrode 11 is favorably maintained.
[0088]
In this manner, the conductivity with the electrode 16a of the mounting board 16 during mounting is performed exclusively through the bump electrode mounting portion 14a, and the electrical connection between the bump electrode 14 and the wiring electrode 11 is performed exclusively by the bump electrode. This is performed via the wiring portion 14b.
[0089]
FIG. 5C shows a state in which the bump electrode 14 having such a configuration is connected to the mounting board 16 side. The bump electrode 14 of the semiconductor device 10 configured as the LCD driver 10a has the bump electrode mounting portion 14a facing the electrode 16a on the mounting substrate 16 side, and is heated with the anisotropic conductive film 15 interposed therebetween. It is crimped.
[0090]
As a result, the conductive particles 15a are microscopically interposed between the electrode 16a on the mounting board 16 side and the bump electrode mounting portion 14a, as schematically shown in FIG. The conductive particles 15a mediate between the bump electrode mounting portion 14a and the electrode 16a, and the electrical conductivity between them is secured.
[0091]
On the other hand, as shown in FIG. 5C, the bump electrode wiring portion 14b has a large gap between the bump electrode wiring portion 14b and the electrode 16a on the mounting side during mounting. It is not always possible to ensure conductivity by the conductive particles 15a.
[0092]
Such a state is shown in FIG. That is, in the bump electrode wiring portion 14b, the conductive particles 15a are arranged on the electrodes 16a on the mounting substrate 16 side, but are not densely filled between the electrodes 16a. On the side, conductivity through a route consisting of the bump electrode wiring portion 14b, the conductive particles 15a, and the electrode 16a is not ensured.
[0093]
However, even with such a configuration, no problem occurs because the conductivity is sufficiently ensured in the bump electrode mounting portion 14a. In particular, on the bump electrode mounting portion 14a side, in the configuration of the present invention, the occurrence of the step portion 14c and the like is suppressed in the bump electrode wiring portion 14b region side, so that the flat surface makes Pressure unevenness is eliminated, the density of the conductive particles 15a interposed between the bump electrode mounting portion 14a and the electrode 16a is made uniform, and sufficient conductivity is secured.
[0094]
To the last, the role of the bump electrode wiring portion 14b is sufficiently fulfilled if the electrical connection with the wiring electrode 11 can be sufficiently ensured.
[0095]
Next, the semiconductor device 10 configured in the LCD driver 10a provided with the bump electrode 14 having the bump electrode mounting portion 14a and the bump electrode wiring portion 14b having an electrode surface lower than the bump electrode mounting portion 14a. Will be described with reference to FIG. FIG. 6 is an explanatory cross-sectional view of a main part showing each step of the manufacturing flow and the contents of the step.
[0096]
Steps similar to those in the manufacturing method described in the first embodiment are omitted to avoid duplication. 4A to 4C in the manufacturing method described in the first embodiment, that is, steps S110 to S130 are steps that are followed in the manufacturing method in the second embodiment. A description of such steps is omitted to avoid duplication.
[0097]
The step shown in FIG. 6A is a step subsequent to step S130 in the description of the manufacturing method according to the first embodiment, and is shown as step S1400.
[0098]
Step S1400 is a step of providing the bump photoresist 22 on the bump base metal layer 13 formed in the previous step S130 (not shown). This step may be performed substantially in the same manner as step S140 shown in FIG. 4, but in the manufacturing method of the present embodiment, the formation of the bump photoresist 22 is performed in two steps. The formation of the first bump photoresist 22 is shown as a first photoresist formation in step S1400.
[0099]
In step S1500, the bump electrode 14 is formed to an intermediate height by electrolytic plating in accordance with the bump photoresist 22 formed in the first photoresist forming step. As described above, in step S1500, the bump electrode 14 is primarily formed to an intermediate height. In such a primary formation, the electrode thickness of the bump electrode wiring portion 14b is set so that the electrical connection with the wiring electrode 11 can be performed well. Should be sufficient to secure sufficient strength.
[0100]
In step S1500, as shown in FIG. 6B, irregularities are seen on the surface of the primary forming electrode formed in the range over the wiring electrode 11 side. One of the characteristic features of the present embodiment is a configuration in which such uneven portions are kept low so as not to be flush with the electrode surface of the bump electrode 14.
[0101]
After the primary formation of the bump electrode 14 is completed in step S1500, the first photoresist is removed in step S1600. Illustration of the contents corresponding to step S1600 is omitted.
[0102]
Thereafter, a second bump photoresist is formed in step S1700. As shown in FIG. 6C, the second bump photoresist 22 is formed so as to cover the surface irregularities corresponding to the bump electrode wiring portions 14b.
[0103]
In this state, as shown in step S1800, secondary formation of bump electrodes is performed. That is, by using the second bump photoresist provided in step S1700, the bump electrode 14 formed primarily in step S1500 is again plated by electroplating on the primary formed bump electrode until the electrode thickness reaches a predetermined value. A bump electrode 14 having a desired height is formed.
[0104]
After that, the second bump photoresist is removed in step S1900, and the unnecessary UBM layer 13 is removed in step S2000, whereby the LCD driver 10a having the bump electrodes 14 according to the second embodiment is manufactured.
[0105]
In the present embodiment, since the portion corresponding to the bump electrode wiring portion 14b is a portion that is not expected to secure conductivity with the counter electrode at the time of mounting from the beginning, when forming the bump electrode wiring portion 14b, A configuration in which the pseudo-planarization is not performed without any concern about the flatness of the electrode surface may be used.
[0106]
(Embodiment 3)
In response to recent demands for miniaturization of semiconductor devices, many circuits are provided in a stacked structure in one semiconductor device. Therefore, the underlying side of the wiring electrode 11 is basically not flat. For this reason, there is a limit even if it is attempted to improve the degree of flatness of the electrode surface by removing the step portion 11a relating to the wiring electrode 11 thereon while leaving the base as it is.
[0107]
Therefore, the present inventor considered that, when manufacturing the semiconductor device 10 described in the first and second embodiments, a step of once flattening the underside of the wiring electrode 11 was provided.
[0108]
In other words, in the process before forming the wiring electrode 11, the unevenness of the surface based on the multilayer stack is polished flat once, and then the manufacturing procedure described with reference to FIGS. The flatness of the bump electrode mounting portion 14a can be further improved.
[0109]
FIGS. 7 and 8 show such a procedure as an example of the LCD driver 10a having the bump electrode 14 having the structure shown in the first embodiment. In FIGS. 7 and 8, as in FIGS. 4 and 6, corresponding to the respective steps constituting the flow, FIGS. 7A to 7E and FIG. a) to (d).
[0110]
In FIG. 7A, first, before forming the wiring electrode 11, the surface of the insulating layer that has been stacked in multiple layers is flattened using a CMP apparatus in the flattening process of the insulating layer in step S100. To FIG. 7A shows a state before flattening.
[0111]
The surface of the insulating layer 23 is uneven due to, for example, the gate electrode 25 or the like laminated up to that time. FIG. 7A shows a gate electrode 25, a source and drain semiconductor region (also referred to as a diffusion layer) 26 provided in the interlayer insulating film 24, and a gate insulating film 27.
[0112]
The surface of the insulating layer 23 whose surface is uneven is reflected by reflecting the unevenness of the gate electrode 25 and the like provided below as described above. FIG. 7B shows the flattened state. The flattening may be performed by, for example, a CMP (Chemical Mechanical Polishing) process. It should be noted that a method other than the CMP processing may be employed for the planarization processing.
[0113]
After the surface is planarized in this way, the process proceeds to the Al wiring layer forming step of step S110, and the wiring electrode 11 is formed on the surface of the insulating layer 23. The wiring electrodes 11 may be formed in, for example, three layers as shown in FIG. In the figure, the illustration of the wiring electrode of the intermediate layer is omitted. The wiring electrode 11 does not need to be limited to such a three-layer structure, and may be configured with four or more layers or a single layer.
[0114]
FIG. 7C shows the wiring electrode 11 only in the uppermost layer. After the wiring electrode 11 is formed in this manner and the passivation film 12 is provided thereon, the LCD driver 10a is subjected to the steps S120 to S180 of the first embodiment shown in FIG. Can be manufactured.
[0115]
Incidentally, step S120 and FIG. 7D, step S130 and FIG. 7E, step S140 and FIG. 8A, step S150 and FIG. 8B, step S160 and FIG. However, step S170 and FIG. 8D correspond to each other. 7D, 7E, and 8A to 8D, the illustration of the wafer 21 is omitted.
[0116]
In the LCD driver 10a manufactured through the respective flows shown in FIGS. 7 and 8, the bump electrode mounting portion 14a and the smaller bump electrode wiring portion 14 are formed as in the first and second embodiments. Is formed, but the flatness of the bump electrode mounting portion 14a is remarkably improved as compared with the case where the flattening process of the insulating layer shown in step S100 is not provided. ing.
[0117]
Next, FIG. 9A shows a connection configuration when the LCD driver 10a having the bump electrode 14 having the configuration described in the first, second, or third embodiment is incorporated in an LCD (Liquid Crystal Display). (B).
[0118]
Various types of LCDs have been developed. Hereinafter, a typical TFT liquid crystal display will be described as an example. In a TFT (Thin Film Transistor) display, as shown in FIGS. 9A and 9B, two glass substrates 31a and 31b provided with an alignment film (not shown) on the inside are made to face each other. In this state, the liquid crystal panel 30 is configured with the STN liquid crystal 32 interposed therebetween.
[0119]
On one glass substrate 31b of the liquid crystal panel 30, a plurality of X electrode lines and a plurality of Y electrode lines which intersect each other along the plate surface direction of the glass substrate 31b are provided, and one X electrode line is a gate line (data signal line). In addition, the other Y electrode line is formed as a drain line (also referred to as an address line), and the other glass substrate 31a is formed as a common electrode.
[0120]
A pixel whose address is specified is set corresponding to each intersection position of the two X electrode lines and the Y electrode line, and a TFT active element is provided corresponding to each pixel. Therefore, in a monochrome display, the number of pixels is a number obtained by multiplying the number of X electrodes by the number of Y electrodes. On the other hand, in a color display, each pixel is further divided into sub-pixels for displaying three primary colors of red, blue, and yellow, and the number of X electrodes is also tripled, so that the number of pixels is three times that of a monochrome display. It becomes.
[0121]
As described above, in the matrix display method in which pixels are determined in the intersection area between the X electrode line group and the Y electrode line group, the video data sent from the X electrode line to the address specified by the Y electrode line is transferred to the TFT active element. And video data is written into each pixel. The video data captured by the TFT active element is stored as charge / discharge in a storage capacitor provided in each pixel, and a video is displayed using the charge.
[0122]
In the liquid crystal panel 30 having such a configuration, as shown in FIG. 9A, the glass substrate 31b is formed to be larger than the glass substrate 31a. According to the number of lines of the X electrode line group and the Y electrode line group, the necessary number of LCD drivers 10a for the X electrode lines, that is, the gate lines, and the LCD driver 10b for the Y electrode lines, that is, the drain lines, are required. It is provided in a mounting format.
[0123]
As shown in FIG. 9B, an STN liquid crystal 32 sealed by a seal portion 33 is sealed between the glass substrates 31a and 31b. From the liquid crystal display side, the input-side substrate wiring 34 is extended to form an external terminal, and the external terminal and one of the bump electrodes 14 of the LCD driver 10a are flip-chip-type with the anisotropic conductive film 15 interposed therebetween. Let it be implemented.
[0124]
As shown in FIG. 9B, the other bump electrode 14 of the LCD driver 10a is mounted on the output-side substrate wiring 35 via the anisotropic conductive film 15 in a flip-chip manner. It is connected to an external circuit 36 such as a printed circuit board via the anisotropic conductive film 15. The same applies to the LCD driver 10b.
[0125]
Image data is sent from the external circuit 36 to the LCD driver 10a through the output-side substrate wiring 35 and to the predetermined address through the input-side substrate wiring 34 through the X electrode line. Similarly, address designation such as pixel writing by the Y electrode line is performed by the LCD driver 10b. In this way, the LCD drivers 10a and 10b control the voltage of the pixel at the required address via the X electrode line.
[0126]
In FIG. 10, an LCD driver 10a having a bump electrode 14 with improved flatness of the electrode surface having the above-mentioned structure is mounted face down on such a film by providing peripheral circuits necessary for the liquid crystal panel on a flexible material such as a film. The following shows the configuration.
[0127]
Peripheral circuits are printed on the film 37, and wiring electrodes 38 and 39 leading to the circuit are interposed with the transparent input-side wiring electrode 33 on the glass substrate 31 b and the LCD driver 10 a with the anisotropic conductive film 15 interposed therebetween. Are connected to the bump electrodes 14. As described above, the present invention can be effectively applied even to the COF mounting method in the field of LCD.
[0128]
Even in such COF mounting, as described above, the reliability of the LCD module is improved by increasing the contact area with the conductive particles by flattening the bump electrode 14.
[0129]
As described above, the invention made by the inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the gist of the invention. Needless to say.
[0130]
For example, in the above description, the LCD driver is described as an example. However, the present invention may be applied to a case in which a bump electrode is mounted face-down with an anisotropic conductive film interposed therebetween, such as a mounting substrate side electrode, other than the LCD driver. It is needless to say that the present invention can be applied to a semiconductor device having a structure of being electrically connected to an electrode.
[0131]
【The invention's effect】
The effects obtained by typical aspects of the invention disclosed in the present application will be briefly described as follows.
[0132]
That is, the flatness of the surface of the bump electrode can be increased, and the conductivity between the bump electrode and the partner electrode can be improved.
[Brief description of the drawings]
FIG. 1A is a cross-sectional view of a principal part schematically illustrating a configuration of a bump electrode in a semiconductor device according to an embodiment of the present invention, and FIG. 1B is a plan view schematically illustrating the configuration of FIG. FIG. 3C is a plan view schematically showing a modification of the plane configuration of the bump electrode, and FIG. 4D is a cross-sectional view of a main part schematically showing a state of mounting the semiconductor device shown in FIG. FIG.
FIG. 2A is a cross-sectional view of a main part schematically showing a case where, unlike the present invention, the wiring electrodes and the bump electrodes are arranged without shifting the installation range, FIG. FIG. 4 is a cross-sectional view of a main part showing a state where the bump electrode having the configuration shown is mounted using the bump electrode.
FIG. 3 is a plan view showing an arrangement state of bump electrodes in a semiconductor device configured as an LLCD driver.
FIGS. 4A to 4G are cross-sectional views illustrating a series of example steps of a method of manufacturing a semiconductor device according to an embodiment of the present invention.
5A is a sectional view schematically showing a configuration of a modified example of a bump electrode in a semiconductor device according to an embodiment of the present invention, and FIG. 5B is a schematic diagram showing the configuration of FIG. FIG. 3C is a plan view schematically showing a main part of the semiconductor device shown in FIG.
6 (a) to 6 (f) are cross-sectional views showing a series of example steps of a method of manufacturing the semiconductor device having the configuration shown in FIG.
FIGS. 7A to 7E are cross-sectional explanatory views showing a series of example steps of a method of manufacturing a semiconductor device in which a step of flattening unevenness of an insulating layer is incorporated before forming a wiring layer. It is.
FIGS. 8A to 8D are cross-sectional explanatory views showing a series of example steps leading to the steps shown in FIG. 7;
9A is a plan view schematically illustrating a liquid crystal panel, and FIG. 9B is a cross-sectional view of a main part schematically illustrating a connection state of an LCD driver in FIG.
FIG. 10 is a cross-sectional view of main parts schematically showing a state in which an LCD driver is mounted by a COF mounting method in a liquid crystal display.
[Explanation of symbols]
10 Semiconductor device
10a LCD driver
10b LCD driver
11 Wiring electrode
11a Step
12 Passivation film
13 Base metal layer
14 Bump electrode
14a Bump electrode mounting part
14b Bump electrode wiring part
14c step
14d step
15 Anisotropic conductive film
15a conductive particles
16 Mounting board
16a electrode
21 wafer
22 Bump photoresist
23 insulating layer
24 Interlayer insulation film
25 Gate electrode
26 Semiconductor area (diffusion layer)
27 Gate insulating film
30 LCD panel
31a glass substrate
31b glass substrate
32 STN liquid crystal
33 Seal part
34 Input side board wiring
35 Output side board wiring
36 External circuit
37 films
38 Wiring electrode
39 Wiring electrode

Claims

A semiconductor device having a bump electrode,
The bump electrode has a bump electrode mounting portion for electrically connecting to an electrode on the mounting substrate side, and a bump electrode wiring portion for electrically connecting to a wiring electrode in the semiconductor device,
The semiconductor device according to claim 1, wherein the bump electrode mounting portion has higher flatness than the bump electrode wiring portion.

A semiconductor device having a bump electrode,
The bump electrode has a bump electrode mounting portion for electrically connecting to an electrode on the mounting substrate side, and a bump electrode wiring portion for electrically connecting to a wiring electrode in the semiconductor device,
The semiconductor device according to claim 1, wherein the bump electrode mounting portion is larger than the bump electrode wiring portion and has a higher flatness.

A semiconductor device having a bump electrode,
The bump electrode has a bump electrode mounting portion for electrically connecting to an electrode on the mounting substrate side, and a bump electrode wiring portion for electrically connecting to a wiring electrode in the semiconductor device,
A semiconductor device, wherein a surface of the bump electrode mounting portion is larger than the bump electrode wiring portion, has higher flatness, and has a higher surface position.

A method of manufacturing a semiconductor device having a bump electrode,
Of the plurality of wiring electrodes provided in the semiconductor device, the uppermost layer wiring electrode, along the lamination direction of the wiring electrodes, the overlap range with the bump electrode formation range is smaller than the non-overlap range. A method for manufacturing a semiconductor device.

A method for manufacturing a semiconductor device having a bump electrode that electrically connects the conductive particles by sandwiching conductive particles between the electrodes on the mounting substrate side,
Of the plurality of wiring electrodes provided in the semiconductor device, the uppermost layer wiring electrode, along the lamination direction of the wiring electrodes, the overlap range with the bump electrode formation range is smaller than the non-overlap range. Provided so that
Adjusting the layer thickness of the uppermost wiring electrode to adjust the height of a step on the electrode surface based on the step between the overlapping range and the non-overlapping range. Method.