JP2009098171A - 画像形成装置 - Google Patents

Abstract

【課題】簡易な設計変更が可能な汎用性の高いモータドライバ回路を有する画像形成装置を提供する。
【解決手段】オペアンプＡＭＰは、外付けで抵抗素子と接続されることによりバッファ回路を形成する。オペアンプＡＭＰの一方の入力ノード（−側）と出力ノードとは外部ピンＥＰを介して抵抗素子Ｒ１と接続される。また、オペアンプＡＭＰの他方の入力ノード（＋側）は、基準電圧Ｖｒｅｆと接続される。また、オペアンプＡＭＰの一方の入力ノード（−側）は、抵抗素子Ｒ２を介して、ＣＰＵ２００の図示しない信号出力部２２０の出力ノードと接続される。
【選択図】図６

Description

この発明は画像形成装置に関し、特に、駆動機構にＤＣブラシレスモータが用いられている画像形成装置に関する。

複写機やプリンタやそれらの複合機であるＭＦＰ（Multi Function Peripheral）などの画像形成装置において、駆動構成にＤＣブラシレスモータ、ＡＣモータあるいはステッピングモータをそれぞれ目的に応じて選択して用いられている場合がある。

駆動構成にＤＣブラシレスモータを用いる場合、ＤＣブラシレスモータのモータ制御基板内でハード的にフィードバックゲインおよび位相補償定数等が設定されている場合がある。

図８は、従来のＤＣブラシレスモータの構成を説明する図である。
図８を参照して、制御基板１０００内のコントロール回路１００５は、目標速度（回転数）に設定するために指令信号であるコントロール信号（クロック信号）を出力する。モータ制御基板１０１０内のモータドライバ回路１０２０は、コントロール信号（クロック信号）の入力を受けて目標速度となるようにＤＣブラシレス（ＤＣＢＬ）モータ部１０１５に供給する電流を制御する。そして、モータ制御基板１０１０内において、ＤＣブラシレスモータが一定回転するようにフィードバック制御が実行される。

図９は、モータ制御基板内の構成を説明する図である。
図９を参照して、モータ制御基板内においては、ＤＣブラシレスモータ部１０１５と、モータドライバ回路１０２０が設けられるとともに、抵抗素子および容量素子を外付けでモータドライバ回路１０２０と接続できるように設計されている。

ＤＣブラシレスモータ部１０１５は、モータ１０１６と、モータ１０１６の回転速度（回転数）を検出するためのＦＧセンサ１０１７とを含む。ＦＧセンサ１０１７は、モータ１０１６の回転子の回転速度（回転数）に従う磁束変化に基いて回転信号であるＦＧ信号（ＦＧパルス）を生成する。

ＦＧパルス周波数＝モータ回転数（ｒｐｍ）÷６０×ＦＧパルス数
ここで、ＦＧパルス数は、モータ１回転当たりのいわゆるＦＧパターンから出力されるパルス数である。

モータドライバ回路１０２０は、モータ１０１６の回転信号であるＦＧセンサ１０１７からのＦＧパルスを検出する速度検出部１０２５と、速度検出部１０２５の検出結果を受けてＦＧパルスの周波数と目標速度に対応するコントロール回路から入力されるコントロール信号（クロック信号）との周波数偏差信号を生成する速度偏差信号生成部１０２２と、速度検出部１０２５の検出結果を受けてＦＧパルスの位相とコントロール回路から入力されるコントロール信号（クロック信号）の位相との位相偏差信号を生成する位相偏差信号生成部１０２４と、オペアンプＡＭＰと、オペアンプＡＭＰの出力信号を受けて電流供給部１０２８に供給する電流量を設定するためのＰＷＭ（Pules Width Modulation）信号を生成するＰＷＭチョッパ部１０２６と、ＰＷＭチョッパ部１０２６のＰＷＭ信号に従ってモータ１０１６に供給する電流を調整する電流供給部１０２８とを含む。

オペアンプＡＭＰは、外付けで抵抗素子および容量素子を接続することにより比例積分回路を形成する。具体的には、抵抗素子Ｒ１，Ｒ２が速度偏差信号生成部１０２２および位相偏差信号生成部１０２４とオペアンプの入力ノードとの間にそれぞれ並列に設けられる。また、抵抗素子Ｒ３と容量素子Ｃ１とが直列に接続され、オペアンプの入力ノードと出力ノードとの間に接続される。また、並列に容量素子Ｃ２が入力ノードと出力ノードとの間に接続される。オペアンプの他方の入力ノードは基準電圧Ｖｒｅｆの供給を受ける。

当該構成により、比例積分回路１０３０が形成され、いわゆるフィードバック制御手法の一つであるＰＩ（propotional and integral）制御が実行される。

具体的には、速度偏差信号および位相偏差信号が加算されて偏差が増幅され、ＰＷＭチョッパ部１０２０のＰＷＭ信号のＤＵＴＹ比が調整されてモータ１０１６に供給される電流量が制御される。

しかしながら、このようなハードウェアを用いた比例積分回路を形成する場合、従来のＤＣブラシレスモータにおいては、例えば各機種、各用途での負荷変動は異なるため負荷変動に対応してそれぞれ部品を変更して比例積分回路のゲインチューニングを実行していた。

したがって、例えば比例積分回路１０３０を形成する外付けの抵抗素子および容量素子の抵抗値を調整してゲインチューニングを実行するため煩雑な作業を必要としていた。

なお、関連する先行文献として、特開平９−７６５６３号公報においては、ＦＧパルスに基いて加速指示信号および減速指示信号を生成してモータ制御する方式が開示されている。

また、特開平１０−６６３７４号公報においては、加速および減速時においては、ＣＰＵを用いたフィードバック制御であるＰＩＤ（propotional integral and differential）制御を実行し、定速時にハードロジック回路に切り替えて制御することによりＣＰＵの負荷を軽減する方式が開示されている。
特開平９−７６５６３号公報 特開平１０−６６３７４号公報

しかしながら、上記特開平９−７６５６３号公報に記載の方式は加速指示信号および減速指示信号を受けてモータを駆動させるモータドライバ回路を設計する必要があるためそれぞれの信号を受けてモータ制御する特有のインタフェースを設ける必要がある。

また、特開平１０−６６３７４号公報においては、定速時にハードロジック回路に切り替えて制御する構成であるためＣＰＵとは別にハードロジック回路側でのモータ制御の機構を設ける必要がありモータドライバ回路のレイアウト面積が増大し制御が複雑化する可能性がある。

本発明は、上記のような問題を解決するためになされたものであって、従来回路からの簡易な設計変更が可能な汎用性の高いモータドライバ回路を有する画像形成装置を提供することを目的とする。

本発明の請求項に係る画像形成装置は、直流ブラシレスモータと、直流ブラシレスモータを駆動させるために、直流ブラシレスモータに目標速度に従う指令信号に応じた電流を供給するモータドライバ回路と、モータドライバ回路から出力される回転信号の入力を受けて、モータドライバ回路が目標速度に追従するようにＰＩＤ演算制御処理により出力する指令信号を調整する制御回路とを備える。モータドライバ回路は、所定の機能を実行するためにモータドライバ回路の外部に設けられる回路素子を２つの入力ノードの一方と出力ノードとの間に接続可能なオペアンプと、オペアンプの出力に基いて直流ブラシレスモータに供給する電流量を制御するための電流制御部とを含む。オペアンプの一方の入力ノードと出力ノードとの間に設けられた第１の外部抵抗と、制御回路とオペアンプの一方の入力ノードとの間に設けられた第２の外部抵抗とをさらに備える。オペアンプの他方の入力ノードには基準電圧が供給され、オペアンプは、第１および第２の外部抵抗の抵抗値に基く変化率のバッファ回路を形成する。

好ましくは、モータドライバ回路は、パッケージングされた複数の入力あるいは出力ピンが設けられた半導体チップ上に形成され、第１の外部抵抗は、複数の入力あるいは出力ピンのうちのオペアンプの一方の入力ノードおよび出力ノードに対応するピンを用いて接続される。

好ましくは、指令信号は、アナログ信号である。
好ましくは、指令信号は、ＰＷＭ信号として出力され、制御回路とオペアンプの一方の入力ノードとの間にＰＷＭ信号を平滑化する平滑回路をさらに備える。

好ましくは、制御回路は、ＰＩＤ演算制御処理として回転信号のパルス数に対する偏差を検知して、周波数誤差を調整する第１のＰＩＤ演算制御処理を実行するとともに、回転信号のパルスの位相誤差を検知して、位相誤差を調整する第２のＰＩＤ演算制御処理を並列に実行し、第１および第２のＰＩＤ演算制御処理の演算結果に基いて指令信号を調整する。

本発明の請求項に係る画像形成装置は、従来、比例積分回路として用いられていたオペアンプをバッファ回路に容易に設計変更可能なモータドライバ回路を備える構成であるため従来外付けの抵抗素子および容量素子の抵抗値を調整して実行していたゲインチューニングをＣＰＵ側で実行し、モータドライバ回路を共通化して汎用性の高いモータドライバ回路を実現することができる。

以下に、図面を参照しつつ、本発明の実施の形態について説明する。以下の説明では、同一の部品および構成要素には同一の符号を付してある。それらの名称および機能も同じである。

本実施の形態においては、本発明にかかる画像形成装置をタンデム方式のデジタルカラー複写機（以下、複写機という）で適用する場合について説明する。

しかしながら、本発明にかかる画像形成装置は複写機に限定されず、駆動機構にＤＣブラシレスモータが用いられる画像形成装置であれば、プリンタやファクシミリ装置やそれらの複合機であるＭＦＰ（Multi Function Peripheral）などであってもよい。また、印刷方式もタンデム方式に限定されるものではなく、さらにデジタル方式に限定されるものでもない。さらに、カラー機でなくモノクロ機であってもよい。

カラータンデム方式の画像形成装置は、各々現像器を含んだ４色の作像部が中間転写体である中間転写ベルトに沿って列設されて構成され、それぞれに形成された各色のトナー画像を上記中間転写ベルトに転写し（一次転写）、各色トナーの重ね合わせにより多色画像を形成する。さらに、中間転写ベルト上で重ね合わされた画像を印刷媒体である用紙上に転写し（二次転写）、定着工程を経て出力する。

図１は、本発明にかかる画像形成装置が適用される、本実施の形態にかかる複写機１のハードウェア構成の概略を示す模式的断面図である。複写機１は、タンデム方式のデジタルカラー複写機であって、イエロー（Ｙ）、マゼンタ（Ｍ）、シアン（Ｃ）、およびブラック（Ｋ）の４色のトナーを順次重ね合わせることによってカラー画像を形成する。

図１を参照して、本実施の形態にかかる複写機１は、画像読取部１０と、用紙搬送部２０と、画像形成部３０と、用紙格納部４０とを含む。

画像読取部１０は、原稿をセットするための戴荷台３と、原稿台ガラス１１と、戴荷台３にセットされた原稿を原稿台ガラス１１に自動的に１枚ずつ搬送する搬送部２と、読取られた原稿を排出するための排出台４とを含む。さらに、原稿読取部１０は、図示しないスキャナを含む。スキャナは、スキャンモータによって原稿台ガラス１１と平行移動する。スキャナには、原稿を照射する露光ランプ、原稿からの反射光の向きを変える反射ミラー、反射ミラーからの光路を変えるミラー、反射光を集光するレンズ、および受光した反射光に応じて電気信号を発生する３列（Ｒ，Ｇ，Ｂ）のＣＣＤ（Charge Coupled Device
）などの光電変換素子が含まれる。

搬送部２によって搬送された原稿は原稿台ガラス１１上にセットされ、スキャナが原稿台ガラス１１と平行に移動するとき露光走査される。原稿からの反射光は光電変換素子によって電気信号に変換され、画像形成部３０に入力される。

画像形成部３０は、複数のローラ３２，３３，３４により弛まないように懸架され、これらのローラが図１中で反時計回り（図１中の矢印Ａ方向）に回転することで、所定速度で同方向に回転する無端ベルトである中間転写ベルト３１と、中間転写ベルト３１に沿って所定間隔で配置されるイエロー（Ｙ）、マゼンタ（Ｍ）、シアン（Ｃ）、およびブラック（Ｋ）各色トナーに対応する作像部２１Ｙ，２１Ｍ，２１Ｃ，２１Ｋ（これらを代表させて作像部２１とする）と、各作像部２１に含まれる現像器と、感光体と中間転写ベルト３１を介して対をなす転写ローラ２５Ｙ，２５Ｍ，２５Ｃ，２５Ｋ（これらを代表させて転写ローラ２５とする）と、中間転写ベルト３１に転写されたトナー像が用紙に転写された後に定着させる定着器３６と、図示しないがＣＰＵ（Central Processing Unit）などを含むコントローラ１００と、コントローラ１００で実行されるプログラムなどを記憶するメモリ１０１とを含む。

用紙格納部４０は、印刷媒体である用紙Ｓを収納する給紙カセット４１を含み、用紙搬送部２０は、給紙カセット４１から用紙Ｓを搬送するためのローラ４２，４３，３５，３７、および印刷された用紙を排出する排紙トレイ３８を含む。

コントローラ１００は、図示しない操作パネル等から入力される指示信号に基づいてメモリ１０１からプログラムを読出して実行し、上記各部を制御する。また、コントローラ１００は内部にタイマなどの計時手段を備えて、所定時間が計時されたときにプログラムを実行してもよい。なお、コントローラ１００およびメモリ１０１は画像形成部３０以外の画像読取部１０や用紙搬送部２０などに備えられてもよい。

コントローラ１００は上記プログラムを実行することで、画像読取部１０や外部装置などから入力された画像信号に対して所定の画像処理を施し、イエロー、マゼンタ、シアン、およびブラックの各色に色変換したデジタル信号を作成する。コントローラ１００で作成された、上記画像を形成するための、シアン用の画像色データ、マゼンタ用の画像色データ、イエロー用の画像色データ、およびブラック用の画像色データは、各色に応じてコントローラ１００から作像部２１の露光器に出力される。

露光器が、コントローラ１００から入力された画像データに基づいて、感光体にレーザビームを出力することで、均一に帯電された感光体の表面が画像データに応じて露光され、静電潜像が形成される。現像ローラには現像バイアス電圧が印加されて、感光体の潜像電位との間に電位差が発生する。その状態において電荷を帯びたトナーが供給されることによって、感光体の表面にトナー像が形成される。感光体の表面に形成されたトナー像は、定電圧もしくは定電流の転写ローラ２５によって、像担持体である中間転写ベルト３１に転写される。これを一次転写と言う。

中間転写ベルト３１に一次転写されたトナー像は、ローラ３４によって、給紙カセット４１から搬送された用紙Ｓに転写される。これを二次転写と言う。用紙に二次転写されたトナー像は、定着器３６によって用紙に定着され、電子写真画像として排紙トレイ３８に排紙される。

複写機１の上記構成のうち、駆動機構として、たとえば作像部２１内の感光体や各種のローラを駆動させる機構や定着器３６を駆動させる機構や用紙搬送部２０のローラ４２，４３，３５，３７を駆動させる機構などにＤＣブラシレスモータが用いられ得る。本発明においては、ＤＣブラシレスモータがいずれの駆動機構で用いられるかについては限定されず、いずれで用いられていてもよい。また、その他の機構で用いられていてもよい。

本実施の形態にかかる複写機１では、コントローラ１００内のＣＰＵ２００でＤＣブラシレスモータの駆動が制御される。

図２は、コントローラ１００内のＣＰＵ２００によりＤＣブラシレスモータの駆動が制御される構成を説明する図である。

図２を参照して、ＣＰＵ２００に示される機能は、ＣＰＵ２００がメモリ１０１からプログラムを読出して実行することによって主にＣＰＵ２００に形成される機能であるが、その中の少なくとも一部が図１に示されたハードウェア構成によって形成されてもよい。

そして、ＣＰＵ２００により制御されるモータ部６０と、モータ部６０のモータ６２を駆動するためのモータドライバ回路３００とがハードウェア構成として示されている。

本発明の実施の形態に従うモータ制御方式は、図９で説明した従来構成の如くモータ部のフィードバック制御をハードウェアで実現するのではなくＣＰＵによるソフトウェアで実現する方式である。

モータ部６０は、モータ６２と、モータ６２の回転子の回転速度に従う磁束変化に基いて回転信号であるＦＧパルスを生成するＦＧセンサ６４とを含む。

モータドライバ回路３００は、ＣＰＵ２００からのコントロール信号の入力を受けて、モータ６２を駆動するための電流を調整する。

ＣＰＵ２００は、ＦＧセンサ６４からのＦＧパルスを検出するパルス検出部２１５と、外部から入力される目標速度信号（クロック信号）とパルス検出部２１５において検出されるＦＧパルスとを比較して、誤差値を検出し、検出された誤差値に従って比例項Ｐ、積分項Ｉおよび微分項Ｄに対して演算処理するＰＩＤ演算処理部２１０と、ＰＩＤ演算処理した結果をモータドライバ回路３００に出力するためのコントロール信号を生成する信号出力部２２０とを含む。

なお、図示しないがコントローラ１００に内蔵された発振回路等を用いて目標速度に対応したクロック信号が生成されＣＰＵ２００に入力されるものとする。ＣＰＵ２００内部で目標速度に対応したクロック信号を生成することも可能であるし、コントローラ１００の外部から入力することも可能である。なお、目標速度に対応したクロック信号を生成するために必要な情報は、メモリ１０１に格納されているものとする。

図３は、本発明の実施の形態に従うサーボ機構のブロック線図を説明する図である。
図３を参照して、ここで示されるようにフィードバック制御系で構成される。具体的には、目標速度に対応するクロック信号のパルスが入力されて、現在のモータのＦＧパルスとの周波数偏差（誤差）が周波数ＰＩＤブロック７０に与えられる。また、目標速度に対応するクロック信号のパルスと現在のモータのＦＧパルスとの位相偏差が位相ＰＩＤブロック７８に与えられる。

そして、周波数ＰＩＤブロック７０からＰＩＤ演算処理された処理結果と、位相ＰＩＤブロック７８からＰＩＤ演算処理された処理結果とが加算処理されデジタルフィルタである信号出力部２２０に含まれているローパスフィルタ７２を介してモータ出力指示としてモータブロック７４に与えられる。

ローパスフィルタ７２は、ノイズ除去手段として設けられている。なお、ここでは、デジタルフィルタとしては、ＦＩＲフィルタあるいはＩＩＲフィルタあるいはノッチフィルタで形成されているものとする。

モータブロック７４からの速度信号（Ｎ（ｒ／ｍ））が出力され、モータブロック７４の速度がＦＧブロック７６によりＦＧパルスに変換されて目標速度信号（クロック信号）との偏差（誤差）が算出される。

図４は、モータブロック７４の内部のブロック線図である。
図４を参照して、ローパスフィルタ７２を介して入力されるモータ出力指示がＰＷＭチョッピングゲインにより電圧値に変換される。

そして、誘起電圧係数Ｋ_Eにより算出されたフィードバック電圧とＰＷＭチョッピングゲインにより変換された電圧値の差分を算出して、電圧値の差分値に基いて駆動巻線インピーダンス（１／Ｒａ）／（１＋ｓτ_E）により電流に変換される。そして、変換された電流値とトルク定数Ｋ_Tにしたがって出力トルクに変換される。そして、出力トルクは、回転子イナーシャ（ｋｊ／ｓＴ_M）により回転速度に変換される。変換された回転速度は、上述したように誘起電圧係数Ｋ_Eによりフィードバック電圧に変換される。

図５は、本発明の実施の形態に従うモータ制御方式を説明するフロー図である。
図５を参照して、まず目標速度が設定される（ステップＳ０）。具体的には、目標速度信号（クロック信号）が入力される。

そして、モータ駆動を開始する（ステップＳ１）。開始時においては、目標速度（回転数）となるようにコントロール信号がＣＰＵ２００から出力されるものとする。例えば、メモリ１０１において、目標速度とコントロール信号のレベルとの対応テーブル等を記憶させておいて、対応テーブルを参照して入力された目標速度信号に対応するコントロール信号のレベルに設定することが可能である。

そして、次に速度誤差の検出を開始し（ステップＳ２）、ＦＧパルスの周波数誤差を検出する（ステップＳ３）とともにＦＧパルスの位相誤差を検出する（ステップＳ４）。具体的には、ＰＩＤ演算処理部２１０は、パルス検出部２１５で検出したＦＧパルスの入力を受けて、目標速度信号（クロック信号）の周波数とＦＧパルスの周波数とを比較して周波数誤差の検出を実行する。また、同様にＰＩＤ演算処理部２１０は、目標速度信号（クロック信号）の位相とＦＧパルスの位相とを比較して位相誤差の検出を実行する。

そして、周波数誤差に関して、周波数誤差があるか否かを判断する（ステップＳ４）。なお、周波数誤差については目標値とのある程度の誤差余裕（マージン）を見て、誤差余裕を越える範囲の誤差が有る場合に周波数誤差があると判断することも可能である。

そして、ステップＳ４において周波数誤差があると判断される場合には、予め設定さているゲインに基いて周波数ＰＩＤ演算処理を実行する（ステップＳ５）。

そして、ステップＳ６の加算処理に進む。
また、位相誤差に関して、位相誤差があるか否かを判断する（ステップＳ８）。なお、位相誤差については目標値とのある程度の誤差余裕（マージン）を見て、誤差余裕を越える範囲の誤差が有る場合に位相誤差があると判断することも可能である。

そして、ステップＳ８において位相誤差があると判断される場合には、予め設定されているゲインに基いて位相ＰＩＤ演算処理を実行する（ステップＳ９）。

そして、ステップＳ６の加算処理に進む。
一方、ステップＳ４において、周波数誤差が無いと判定された場合には、ステップＳ６に進む。この場合、周波数誤差が無いため新たな誤差演算結果は無い。すなわち前回時と同じ結果が出力される。

また、ステップＳ８において、位相誤差が無いと判定された場合には、ステップＳ６に進む。この場合、位相誤差が無いため新たな演算結果は０として加算処理に進む。

そして、加算処理において、位相ＰＩＤ演算処理された結果と周波数ＰＩＤ演算処理された結果とを加算処理する（ステップＳ６）。なお、周波数誤差が無い場合には前回時の周波数ＰＩＤ演算処理した演算結果が用いられ、位相誤差が無い場合には、前回時の位相ＰＩＤ演算処理した演算結果が用いられるものとする。

そして、ＰＩＤ演算処理部２１０の処理結果である加算結果に基いて信号出力部２２０からモータドライバ回路に対してコントロール信号が出力指示される（ステップＳ１０）。

そして、上述したようにモータの停止指示が入力されたか否かが判断され（ステップＳ１１）、モータの停止指示が入力されない場合には、ステップＳ２に進み、停止するまで上述のステップの処理を繰り返す。

ステップＳ１１において、モータの停止指示が入力された場合、終了する（エンド）。
なお、一例としてモータの停止指示は、目標速度信号の入力が停止した場合にモータの停止指示が入力されたと判断することが可能である。なお、特に、モータの停止指示は目標速度信号の入力に従うものではなく、モータの停止指示を認識できさえすればいずれの手段を用いることも可能である。

本発明の実施の形態に従うモータ制御方式は、従来構成のようにハードウェアを用いた比例積分回路を形成するのではなく、モータのフィードバック制御をＣＰＵ側で実行する方式である。したがって、各機種、各用途での負荷変動に対応してそれぞれ部品を変更してゲインチューニングする従来回路と異なり、ＣＰＵ側でゲインチューニングが可能な構成であるためモータ制御基板を共通化することが可能である。

図６は、本発明の実施の形態に従うモータ制御基板を説明する図である。
図６を参照して、本発明の実施の形態に従うモータ制御基板内においては、ＤＣブラシレスモータ部６０と、モータドライバ回路３００とが設けられる。また、抵抗素子等を外付けでモータドライバ回路３００に接続できるように設計されている。具体的には、モータドライバ回路は、パッケージングされた１チップで形成され、複数の入力あるいは出力ピンとなる外部ピンＥＰを有しており、外部ピンＥＰを介して制御基板側に設けられたＣＰＵ２００と電気的に結合されている。

また、モータドライバ回路３００は、外部ピンＥＰを介してＤＣブラシレスモータ部６０と接続されている。

上述したようにＤＣブラシレスモータ部６０は、モータ６２と、モータ６２の回転速度（回転数）を検出するためのＦＧセンサ６４とを含む。ＦＧセンサ６４は、モータ６２の回転子の回転速度（回転数）に従う磁束変化に基いて回転信号であるＦＧ信号（ＦＧパルス）を生成する。そして、ＦＧ信号は、上述したようにＣＰＵ２００のパルス検出部２１５に入力される。

モータドライバ回路３００は、ＣＰＵ２００からのコントロール信号の入力を受けるオペアンプＡＭＰと、オペアンプＡＭＰの出力信号を受けて電流供給部３１０に供給する電流量を設定するためのＰＷＭ（Pules Width Modulation）信号を生成するＰＷＭチョッパ部３０５と、ＰＷＭチョッパ部３０５のＰＷＭ信号に従ってモータ６２に供給する電流を調整する電流供給部３１０とを含む。

オペアンプＡＭＰは、外付けで抵抗素子と接続されることにより増幅回路を形成する。具体的には、オペアンプＡＭＰの一方の入力ノード（−側）と出力ノードとは外部ピンＥＰを介して抵抗素子Ｒ１と接続される。また、オペアンプＡＭＰの他方の入力ノード（＋側）は、基準電圧Ｖｒｅｆと接続される。また、オペアンプＡＭＰの一方の入力ノード（−側）は、抵抗素子Ｒ２を介して、ＣＰＵ２００の図示しない信号出力部２２０の出力ノードと接続される。

当該構成によりオペアンプＡＭＰは、回路定数が抵抗素子Ｒ１，Ｒ２の抵抗値に基く増幅度（−Ｒ１／Ｒ２）の反転増幅回路を形成する。

本例においては、一例として抵抗素子Ｒ１，Ｒ２の抵抗値を等しくし増幅度１のバッファ回路（反転増幅回路）を形成するものとする。すなわち、ＣＰＵ２００から出力されたアナログ信号であるコントロール信号がバッファ回路を介してＰＷＭチョッパ部３０５に入力されてＤＣブラシレスモータ部６０のモータ制御が実行される。

図９で説明した従来のモータ制御基板の構成と比較して、ＰＩ制御であるフィードバック制御を実行するための速度検出部１０２５、速度偏差信号生成部１０２２、位相偏差信号生成部１０２４および比例積分回路を形成するための抵抗および容量素子等が削除された構成と等価である。

したがって、従来のモータ制御基板の構成よりも簡易かつレイアウト面積が縮小される構成である。また従来のモータ制御基板で比例積分回路として用いられていたオペアンプＡＭＰをバッファ回路に容易に設計変更することが可能、すなわち、従来外付けの抵抗素子および容量素子の抵抗値を調整して実行していたゲインチューニングをＣＰＵ側で実行することが可能となるためモータドライバ回路を共通化することが容易であり、汎用性の高いモータドライバ回路を実現することができる。

また、従来方式のような加速指示信号および減速指示信号のような２つの指示信号に基いてモータを制御する方式ではなく、単一のコントロール信号を用いて制御する方式であるため簡易にモータを制御することが可能となる。

上記においては、ＣＰＵ２００の信号出力部２２０からアナログ信号であるコントロール信号が出力されて、そのままオペアンプＡＭＰに入力される方式について説明したが、例えば、ＣＰＵからＰＷＭ信号が出力される場合も考えられる。

図７は、本発明の実施の形態の変形例に従うＣＰＵ２００＃の一部を説明する図である。

図７を参照して、ここでは、ＣＰＵ２００＃と、平滑回路２４０が示されている。例えば、ＣＰＵ２００＃の信号出力部内のＰＷＭ信号発生回路２３０からＰＷＭ信号がコントロール信号として出力される場合には、ＣＰＵ２００＃とモータドライバ回路３００との間に平滑回路２４０を設けることが可能である。

当該回路によりＣＰＵ２００＃から出力されるＰＷＭ信号が平滑回路２４０により平滑処理されて、アナログ信号のコントロール信号としてバッファ回路であるオペアンプＡＭＰに入力することも可能である。

なお、平滑回路２４０は、ＣＰＵ２００＃の外側に設けてもあるいは内部に設けることも可能である。

なお、画像形成装置を制御するコントローラについて、コンピュータを機能させて、上述の図５で説明したような制御を実行させるプログラムを提供することもできる。このようなプログラムは、コンピュータに付属するフレキシブルディスク、ＣＤ−ＲＯＭ（Compact Disk-Read Only Memory）、ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）およびメモリカードなどのコンピュータ読取り可能な記録媒体にて記録させて、プログラム製品として提供することもできる。あるいは、コンピュータに内蔵するハードディスクなどの記録媒体にて記録させて、プログラムを提供することもできる。また、ネットワークを介したダウンロードによって、プログラムを提供することもできる。

なお、上記プログラムは、コンピュータのオペレーションシステム（ＯＳ）の一部として提供されるプログラムモジュールのうち、必要なモジュールを所定の配列で所定のタイミングで呼出して処理を実行させるものであってもよい。その場合、プログラム自体には上記モジュールが含まれずＯＳと協働して処理が実行される。このようなモジュールを含まないプログラムも、本発明にかかるプログラムに含まれ得る。

また、上記プログラムは他のプログラムの一部に組込まれて提供されるものであってもよい。その場合にも、プログラム自体には上記他のプログラムに含まれるモジュールが含まれず、他のプログラムと協働して処理が実行される。このような他のプログラムに組込まれたプログラムも、本発明にかかるプログラムに含まれ得る。

提供されるプログラム製品は、ハードディスクなどのプログラム格納部にインストール
されて実行される。なお、プログラム製品は、プログラム自体と、プログラムが記録された記録媒体とを含む。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明にかかる画像形成装置が適用される、本実施の形態にかかる複写機１のハードウェア構成の概略を示す模式的断面図である。 コントローラ１００内のＣＰＵ２００によりＤＣブラシレスモータの駆動が制御される構成を説明する図である。 本発明の実施の形態に従うサーボ機構のブロック線図を説明する図である。 モータブロック７４の内部のブロック線図である。 本発明の実施の形態に従うモータ制御方式を説明するフロー図である。 本発明の実施の形態に従うモータ制御基板を説明する図である。 本発明の実施の形態の変形例に従うＣＰＵ２００＃の一部を説明する図である。 従来のＤＣブラシレスモータの構成を説明する図である。 モータ制御基板内の構成を説明する図である。

符号の説明

１ 複写機、３ 戴荷台、２ 搬送部、４ 排出台、１０ 画像読取部、１１ 原稿台ガラス、２０ 用紙搬送部、２１，２１Ｙ，２１Ｍ，２１Ｃ，２１Ｋ 作像部、２５，２５Ｙ，２５Ｍ，２５Ｃ，２５Ｋ 転写ローラ、３０ 画像形成部、３１ 中間転写ベルト、３２，３３，３４，３５，３７，４２，４３ ローラ、３８ 排紙トレイ、４０ 用紙格納部、４１ 給紙カセット、６０ モータ部、６２ モータ、６４ ＦＧセンサ、７０ 周波数ＰＩＤブロック、７２ ローパスフィルタ、７４ モータブロック、７６ ＦＧブロック、７８ 位相ＰＩＤブロック、１００ コントローラ、１０１ メモリ、２００，２００＃ ＣＰＵ、２１０ ＰＩＤ演算処理部、２１５ パルス検出部、２２０ 信号出力部、１０００ 制御基板、１００５ コントロール回路、１０１０ モータ回路基板、１０１５ ＤＣＢＬモータ部、１０１６ モータ、１０１７ ＦＧセンサ、３００，１０２０ モータドライバ回路、１０２２ 速度偏差信号生成部、１０２４ 位相偏差信号生成部、１０２５ 速度検出部、１０２６ ＰＷＭチョッパ部、１０２８ 電流供給部、１０３０ 比例積分回路。

Claims (5)

1. 直流ブラシレスモータと、
   前記直流ブラシレスモータを駆動させるために、前記直流ブラシレスモータに目標速度に従う指令信号に応じた電流を供給するモータドライバ回路と、
   前記モータドライバ回路から出力される回転信号の入力を受けて、前記モータドライバ回路が前記目標速度に追従するようにＰＩＤ演算制御処理により出力する前記指令信号を調整する制御回路とを備え、
   前記モータドライバ回路は、
   所定の機能を実行するために前記モータドライバ回路の外部に設けられる回路素子を２つの入力ノードの一方と出力ノードとの間に接続可能なオペアンプと、
   前記オペアンプの出力に基いて前記直流ブラシレスモータに供給する電流量を制御するための電流制御部とを含み、
   前記オペアンプの一方の入力ノードと出力ノードとの間に設けられた第１の外部抵抗と、
   前記制御回路と前記オペアンプの一方の入力ノードとの間に設けられた第２の外部抵抗とをさらに備え、
   前記オペアンプの他方の入力ノードには基準電圧が供給され、
   前記オペアンプは、第１および第２の外部抵抗の抵抗値に基く変化率のバッファ回路を形成する、画像形成装置。
2. 前記モータドライバ回路は、パッケージングされた複数の入力あるいは出力ピンが設けられた半導体チップ上に形成され、
   前記第１の外部抵抗は、前記複数の入力あるいは出力ピンのうちの前記オペアンプの一方の入力ノードおよび出力ノードに対応するピンを用いて接続される、請求項１に記載の画像形成装置。
3. 前記指令信号は、アナログ信号である、請求項１に記載の画像形成装置。
4. 前記指令信号は、ＰＷＭ信号として出力され、
   前記制御回路と前記オペアンプの一方の入力ノードとの間に前記ＰＷＭ信号を平滑化する平滑回路をさらに備える、請求項１に記載の画像形成装置。
5. 前記制御回路は、前記ＰＩＤ演算制御処理として前記回転信号のパルス数に対する偏差を検知して、周波数誤差を調整する第１のＰＩＤ演算制御処理を実行するとともに、前記回転信号のパルスの位相誤差を検知して、位相誤差を調整する第２のＰＩＤ演算制御処理を並列に実行し、前記第１および第２のＰＩＤ演算制御処理の演算結果に基いて前記指令信号を調整する、請求項１に記載の画像形成装置。

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