JP2009078143A - エネルギ識別データを自在にまとめる方法及び装置 - Google Patents
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Abstract
【解決手段】直接変換物質(65)において発生された電荷を収集する複数の金属化アノード(62)と、読み出し装置(32、424)と、複数のスイッチ(90、92、94)を含み、複数の金属化アノード(62)から少なくとも1個の読み出し装置(424)へ電荷を送る複数の電気経路(120、122、124、126)を有する再分配層(412、450、462)とを含む。複数のスイッチ(90、92、94)の各々が、複数の金属化アノード(62)の1個に結合された入力線と、少なくとも1個の読み出し装置(32、424)に結合された第一の出力ノード(104)と、他のスイッチに結合された第二の出力ノード(110)とを含んでいる。
【選択図】 図6
Description
12 ガントリ
14 X線源
16 X線のビーム
17 レール
18 検出器アセンブリ又はコリメータ
19 コリメート用ブレード又はプレート
20 複数の検出器
22 患者
24 回転中心
26 制御機構
28 X線制御器
30 ガントリ・モータ制御器
32 取得システム(DAS)
34 画像再構成器
36 コンピュータ
38 大容量記憶装置
40 コンソールを介した操作者
42 付設されている表示器
44 テーブル・モータ制御器
46 電動テーブル
48 ガントリ開口
50 ピクセル素子
51 パック
52 ピン
53 背面照射型ダイオード・アレイ
54 多層基材
55 スペーサ
56 軟質回路
57 面
59 複数のダイオード
60 半導体層
62 アノード又は接点
64 2Dアレイ
65 直接変換物質
66 隣接した高電圧電極
78 パターン
80、82、84、86 読み出し線
90、92、94 スイッチ
100、102、104 第一のノード
106、108、110 第二のノード
120、122、124、126 読み出し線
130、132、134、136 電荷共有領域
200 ピクセルのアレイ
201 角
202 第一のピクセル
204 複数のピクセル
208 大きい単一ピクセル
209 第一のDAS
210、212 電線
211 DAS IC
220 ピクセル
222 第一のピクセル
224 複数のピクセル
228 大きい単一ピクセル
230、232 電線
300 FETスイッチ
302 絶縁層
304 シリコンの表面
306 ゲート制御
308 接点材料
310 第一の伝導性物質
312 伝導性経路又はバイア
314 第二の伝導性物質
316 パッド又は接点
400 検出器モジュール
402 直接変換層
404 電子的にピクセル化された構造又はアノード
406 高電圧電極
408 2Dアレイ
410、420 隆起接着
412 内挿基板
414 パターン
415 軟質回路
416 アレイ
418 接着パッド
422 基材
424 DAS読み出し装置又は集積回路
444 検出器の一部
450 内挿基板
452 スイッチング素子
460 検出器
462 内挿基板
464 接着パッドのアレイ
466 軟質回路
468 一致アレイ
470 隆起接着
472 基材
474 スイッチング素子
510 小荷物/手荷物検査システム
512 回転ガントリ
514 開口
516 高周波電磁エネルギ源
518 検出器アセンブリ
520 コンベヤ・システム
522 コンベヤ・ベルト
524 構造
526 小荷物又は手荷物
Claims (10)
- X線の受光時に電荷を発生するように構成されている直接変換物質(65)と、
該直接変換物質(65)において発生された電荷を収集するように構成されている複数の金属化アノード(62)と、
少なくとも1個の読み出し装置(32、424)と、
前記複数の金属化アノード(62)から前記少なくとも1個の読み出し装置(424)へ前記電荷を送るように構成されている複数の電気経路(120、122、124、126)を有する再分配層(414、450、466)と、
前記複数の金属化アノード(62)と前記少なくとも1個の読み出し装置(32、424)との間の前記複数の電気経路(120、122、124、126)に結合された複数のスイッチ(90、92、94)と
を備えた撮像検出器(20)であって、前記複数のスイッチ(90、92、94)の各々が、
前記複数の金属化アノード(62)の1個に電気的に結合された入力線と、
前記少なくとも1個の読み出し装置(32、424)に電気的に結合された第一の出力ノード(104)と、
前記複数のスイッチ(90、92、94)の少なくとも1個の他のスイッチに電気的に結合された第二の出力ノード(110)とを含んでいる、
撮像検出器(20)。 - 前記少なくとも1個の他のスイッチは、前記複数の金属化アノード(62)の隣接する金属化アノード又は少なくとも1個の読み出し装置(32、424)に電気的に結合されている、請求項1に記載の検出器(20)。
- 前記再分配層(414、450、466)と前記複数の金属化アノード(62)との間に配置されたシリコン層(412、462)をさらに含んでいる請求項1に記載の検出器(20)。
- 前記複数のスイッチ(90、92、94)は前記シリコン層(412、462)に埋め込まれている、請求項3に記載の検出器(20)。
- 前記再分配層(414、450、466)は、前記シリコン層(412、462)と前記少なくとも1個の読み出し装置(32、424)との間に配置されており前記電気経路を内部に有している軟質(フレックス)回路を含んでいる、請求項3に記載の検出器(20)。
- 前記複数のスイッチはFETである、請求項1に記載の検出器(20)。
- 前記電荷は、前記複数の金属化アノードと前記少なくとも1個の読み出し装置との間でディザされすなわちインタリーブされて異なるDAS ICへ導かれる、請求項1に記載の検出器(20)。
- 前記再分配層(414、450、466)はシリコン(450)を含んでいる、請求項1に記載の検出器(20)。
- 前記少なくとも1個の読み出し装置(32、424)は前記シリコン(450)の表面に付着させられており、前記複数のスイッチは前記シリコン(450)に埋め込まれている、請求項8に記載の検出器(20)。
- 前記電気経路を内部に有し、前記シリコンと前記少なくとも1個の読み出し装置との間に少なくとも部分的に配置されている軟質回路(415)をさらに含んでいる請求項8に記載の検出器(20)。
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