JP2009071284A - 表示装置 - Google Patents

Abstract

【課題】電気特性が優れ、信頼性の高いｐチャネル型薄膜トランジスタ及びｎチャネル薄膜トランジスタを有する表示装置、及びそれを生産性よく作製する方法を提案する。
【解決手段】逆スタガ型のｐチャネル型薄膜トランジスタと、ｎチャネル型薄膜トランジスタとを有し、前記ｐチャネル型薄膜トランジスタ及びｎチャネル型薄膜トランジスタは、ゲート電極上にゲート絶縁膜、微結晶半導体膜、及び非晶質半導体膜が順に積層され、非晶質半導体膜上に形成された一対のｎ型半導体膜またはｐ型半導体膜と、一対のｎ型半導体膜またはｐ型半導体膜上に形成された一対の配線とを有し、微結晶半導体膜は１×１０^１６ａｔｏｍｓ／ｃｍ^３以下の酸素を含む表示装置である。また、ｎチャネル型薄膜トランジスタの移動度は１０以上４５ｃｍ^２／Ｖ・ｓ以下であり、ｐチャネル型薄膜トランジスタの移動度は０．３ｃｍ^２／Ｖ・ｓ以下である。
【選択図】図１

Description

本発明は、ｎチャネル型薄膜トランジスタ及びｐチャネル型薄膜トランジスタを用いた表示装置に関する。

近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数十〜数百ｎｍ程度）を用いて薄膜トランジスタを構成する技術が注目されている。薄膜トランジスタはＩＣや電気光学装置のような電子デバイスに広く応用され、特に画像表示装置のスイッチング素子として開発が急がれている。

画像表示装置のスイッチング素子として、非晶質シリコン膜をチャネル形成領域に用いた薄膜トランジスタ、または多結晶シリコン膜をチャネル形成領域に用いた薄膜トランジスタ等が用いられている。多結晶シリコン膜の形成方法としては、パルス発振のエキシマレーザビームを光学系により線状に加工して、非晶質シリコン膜に対し線状ビームを走査させながら照射して結晶化する技術が知られている。

また、画像表示装置のスイッチング素子として、微結晶シリコン膜をチャネル形成領域に用いた薄膜トランジスタが用いられている（特許文献１非特許文献１）。
特開平４−２４２７２４号公報 トシアキ・アライ（Ｔｏｓｈｉａｋｉ Ａｒａｉ）他、エス・アイ・ディー ０７ ダイジェスト（ＳＩＤ ０７ ＤＩＧＥＳＴ）、２００７、ｐ．１３７０−１３７３

多結晶シリコン膜をチャネル形成領域に用いた薄膜トランジスタは、非晶質シリコン膜をチャネル形成領域に用いた薄膜トランジスタに比べて移動度が２桁以上高く、半導体表示装置の画素部とその周辺の駆動回路を同一基板上に一体形成できるという利点を有している。しかしながら、非晶質シリコン膜をチャネル形成領域に用いた場合に比べて、半導体膜の結晶化が必要なために工程が複雑化し、その分歩留まりが低減し、コストが高まるという問題がある。また、エキシマレーザビームを非晶質シリコン膜に照射して形成した多結晶シリコン膜は、レーザビームのエネルギーのばらつきにより結晶粒の大きさが不揃いな場合があり、このような多結晶シリコンを用いて薄膜トランジスタを形成すると電気特性がばらつくという問題がある。

一方、非晶質シリコン膜をチャネル形成領域に用いた薄膜トランジスタは、少ないフォトマスク数で作製することが可能であるため工程が簡易であるが、閾値の変動が大きく、また移動度が低い。さらに、非晶質シリコン膜をチャネル形成領域に用いた薄膜トランジスタにおいて、ｐチャネル型の薄膜トランジスタを作製することが困難であった。

また、微結晶シリコン膜をチャネル形成領域に用いた逆スタガ型の薄膜トランジスタにおいては、ゲート絶縁膜及び微結晶半導体膜の界面領域における結晶性が低く、薄膜トランジスタの電気的特性が悪い。さらに微結晶シリコン膜をチャネル形成領域に用いた逆スタガ型のｐチャネル型薄膜トランジスタを作製することは困難である。

上述した問題に鑑み、本発明は、電気特性が優れ、信頼性の高いｐチャネル型薄膜トランジスタ及びｎチャネル薄膜トランジスタを有する表示装置、及びそれを生産性よく作製する方法を提案する。

本発明の一は、逆スタガ型のｐチャネル型薄膜トランジスタと、ｎチャネル型薄膜トランジスタとを有し、前記ｐチャネル型薄膜トランジスタ及びｎチャネル型薄膜トランジスタは、ゲート電極上にゲート絶縁膜、微結晶半導体膜、及び非晶質半導体膜が順に積層され、非晶質半導体膜上に形成された一対のｎ型半導体膜またはｐ型半導体膜と、一対のｎ型半導体膜またはｐ型半導体膜上に形成された一対の配線とを有し、微結晶半導体膜は１×１０^１６ａｔｏｍｓ／ｃｍ^３以下の酸素を含む表示装置である。また、ｎチャネル型薄膜トランジスタの移動度は１０以上４５ｃｍ^２／Ｖ・ｓ以下であり、ｐチャネル型薄膜トランジスタの移動度は０．３ｃｍ^２／Ｖ・ｓ以下である。

また、上記逆スタガ型のｐチャネル型薄膜トランジスタと、ｎチャネル型薄膜トランジスタを作製する工程において、真空度が１０^−５Ｐａよりも低い圧力に超高真空排気されたチャンバー内に基板を設け、基板温度１００℃〜３００℃、好ましくは１２０℃〜２８０℃、好ましくは１２０℃〜２２０℃としたプラズマＣＶＤ法により、１×１０^１６ａｔｏｍｓ／ｃｍ^３以下の酸素を含む微結晶半導体膜を形成することができる。

酸素は微結晶半導体膜の形成を阻害する。しかしながら、成膜チャンバー内を超高真空排気することでチャンバー内の酸素濃度を低減できるため、微結晶半導体膜の形成を促進させることができる。また、微結晶半導体膜中において、酸素は欠陥となると共に、ドナーして作用する。このため、特に、ｐチャネル型薄膜トランジスタにおいては、ドナーとして働く酸素の濃度を低減することが可能であるため、ｐチャネル型薄膜トランジスタの移動度を上昇させることが可能である。

また、微結晶半導体膜の成膜温度を１００℃〜３００℃、好ましくは１２０℃〜２８０℃、好ましくは１２０℃〜２２０℃とすることで、ゲート絶縁膜及び微結晶半導体膜の界面における格子歪を低減することが可能であり、ゲート絶縁膜及び微結晶半導体膜の界面特性を向上させることができる。このため、当該微結晶半導体膜を有する薄膜トランジスタの電気特性を向上させることができる。

また、本発明の一は、逆スタガ型のｐチャネル型薄膜トランジスタ及びｎチャネル型薄膜トランジスタを表示素子のスイッチングとして機能させた画素を有する表示装置である。表示装置としては、液晶表示装置、発光表示装置等がある。液晶表示装置は液晶素子を含む。発光表示装置は発光素子を含み、発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子、有機ＥＬ素子等が含まれる。

また、本発明の一は、逆スタガのｐチャネル型薄膜トランジスタ、ｎチャネル型薄膜トランジスタそれぞれがダイオード接続された保護回路を、画素部の周辺に有する表示装置である。保護回路を画素部及び駆動回路の間、または画素部を挟んで駆動回路の反対側に設けることで、静電気等による破壊や劣化を防止することができる。

また、本発明の一は、微結晶半導体膜を用いて形成されたｎチャネル型薄膜トランジスタ及びｐチャネル型薄膜トランジスタを画素部、さらには駆動回路に有する表示装置である。微結晶半導体膜をチャネル形成領域に用いたｎチャネル型薄膜トランジスタ及びｐチャネル型薄膜トランジスタを用いて駆動回路の一部または全体を、画素部と同じ基板上に一体形成し、システムオンパネルを形成することができる。

また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモジュールとを含む。さらに本発明は、該表示装置を作製する過程における、表示素子が完成する前の一形態に相当する素子基板に関し、該素子基板は、表示素子に電流または電圧を供給するための手段を複数の各画素に備える。素子基板は、具体的には、表示素子の画素電極のみが形成された状態であっても良いし、画素電極となる導電膜を成膜した後であって、エッチングして画素電極を形成する前の状態であっても良いし、あらゆる形態があてはまる。

なお、本明細書中における表示装置とは、画像表示デバイス、発光デバイス、もしくは光源（照明装置含む）を指す。また、コネクター、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）もしくはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）テープもしくはＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）が取り付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が設けられたモジュール、または表示素子にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式によりＩＣ（集積回路）が直接実装されたモジュールも全て表示装置に含むものとする。

本発明により、電気特性が優れ、信頼性の高いｐチャネル型薄膜トランジスタ及びｎチャネル型薄膜トランジスタを有する表示装置を生産性よく作製することができる。

以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に示す図面において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
本実施の形態の表示装置が有する画素の構成について説明する。図１（Ａ）に、画素の上面図の一形態を示し、図１（Ｂ）に画素の等価回路図の一形態を示し、図１（Ｃ）に図１（Ａ）のＡ−Ｂに対応する画素の断面構造の一形態を示す。

図１（Ａ）〜図１（Ｃ）において、第１の薄膜トランジスタ５１ａ及び第２の薄膜トランジスタ５１ｂは画素電極への信号の入力を制御するためのスイッチング用の薄膜トランジスタまたは発光素子６８への電流または電圧の供給を制御するための駆動用の薄膜トランジスタに相当する。

第１の薄膜トランジスタ５１ａのゲート電極は走査線５２に、ソースまたはドレインの一方は信号線として機能する配線６１ａ〜６１ｃに接続され、ソースまたはドレインの他方は第２の薄膜トランジスタ５１ｂのゲート電極５３に接続する。第２の薄膜トランジスタ５１ｂのソースまたはドレインの一方は電源線として機能する配線６３ａ〜６３ｃに接続され、ソースまたはドレインの他方は表示装置の画素電極６６に接続される。また、図１（Ｂ）に示すように、第１の薄膜トランジスタ５１ａのソースまたはドレインの他方及び第２の薄膜トランジスタ５１ｂのゲートは容量素子６７に接続され、容量素子６７は電源線として機能する配線６３ａ〜６３ｃに接続される。

なお、容量素子６７は、第１の薄膜トランジスタ５１ａがオフのときに第２の薄膜トランジスタ５１ｂのゲート／ソース間電圧またはゲート／ドレイン間電圧（以下、ゲート電圧とする）を保持するための容量素子に相当し、必ずしも設ける必要はない。

本実施の形態では、第１の薄膜トランジスタ５１ａをｎチャネル型薄膜トランジスタで形成し、第２の薄膜トランジスタ５１ｂをｐチャネル型薄膜トランジスタで形成する。なお、第１の薄膜トランジスタ５１ａをｐチャネル型の薄膜トランジスタで形成し、第２の薄膜トランジスタ５１ｂをｎチャネル型薄膜トランジスタで形成してもよい。

次に、第１の薄膜トランジスタ５１ａ及び第２の薄膜トランジスタ５１ｂの構造について、図１（Ｃ）を用いて説明する。

第１の薄膜トランジスタ５１ａは、基板５０上にゲート電極５２、ゲート電極上にゲート絶縁膜５４、ゲート絶縁膜上に微結晶半導体膜５５、微結晶半導体膜５５上にバッファ層５７、バッファ層５７上に一対のｎ型半導体膜５９、一対のｎ型半導体膜５９上に配線６１ａ〜６１ｃ、６２ａ〜６２ｃが形成される。また、第１の薄膜トランジスタ５１ａは、移動度が１０以上４５ｃｍ^２／Ｖ・ｓ以下である。

第２の薄膜トランジスタ５１ｂは、基板５０上にゲート電極５３、ゲート電極５３上にゲート絶縁膜５４、ゲート絶縁膜５４上に微結晶半導体膜５６、微結晶半導体膜５６上にバッファ層５８、バッファ層５８上に一対のｐ型半導体膜６０、一対のｐ型半導体膜６０上に配線６３ａ〜６３ｃ、６４ａ〜６４ｃが形成される。また、第１の薄膜トランジスタ５１ａの配線６２ａ及び第２の薄膜トランジスタ５１ｂのゲート電極５３がゲート絶縁膜５４のコンタクトホールにおいて接続される。また、第２の薄膜トランジスタ５１ｂの移動度は０．３ｃｍ^２／Ｖ・ｓ以下である。

本実施の形態では、微結晶半導体膜５５、５６はそれぞれ第１の薄膜トランジスタ５１ａ及び第２の薄膜トランジスタ５１ｂのチャネル形成領域として機能し、且つ微結晶半導体膜５５、５６に含まれる酸素の濃度が１×１０^１６ａｔｏｍｓ／ｃｍ^３以下であることを特徴とする。微結晶半導体膜中において、酸素は欠陥となる。このため、微結晶半導体膜５５、５６の酸素濃度を低減することで、膜中の欠陥を低減することが可能となるため、キャリアの移動を向上させることが可能である。また、チャネル形成領域として微結晶半導体膜を用いるため、閾値の変動を抑えることが可能である。このため、第１の薄膜トランジスタ５１ａ、及び第２の薄膜トランジスタ５１ｂの電気特性を向上させることができる。さらに、ｐチャネル型薄膜トランジスタにおいては、ドナーとして働く酸素の濃度を低減することで、ｐチャネル型薄膜トランジスタの移動度を上昇させることが可能である。このため、微結晶半導体膜をチャネル形成領域に用いた逆スタガ型の薄膜トランジスタにおいても、ｐチャネル型の薄膜トランジスタを作製することができる。

また、微結晶半導体膜５５及びｎ型半導体膜５９の間、並びに微結晶半導体膜５６及びｐ型半導体膜６０の間に、バッファ層５７、５８を有することを特徴とする。バッファ層５７、５８は、微結晶半導体膜５５、５６の酸化保護膜として機能するとともに、高抵抗領域として機能する。このため、微結晶半導体膜５５、５６に酸化物が形成され、移動度が低下するのを回避すると共に、薄膜トランジスタのオフ電流を低減することができる。このため、表示装置のコントラストを向上させることができる。

なお、本実施の形態において、画素の等価回路は図１（Ｂ）に限定されるものではなく、逆スタガ型のｐチャネル型薄膜トランジスタ、逆スタガ型のｎチャネル型薄膜トランジスタ、及び画素電極を有し、画素電極が逆スタガ型のｐチャネル型薄膜トランジスタまたは逆スタガ型のｎチャネル型薄膜トランジスタに接続する等価回路を構成する画素であればよい。

基板５０は、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、若しくはアルミノシリケートガラスなど、フュージョン法やフロート法で作製される無アルカリガラス基板、セラミック基板の他、本作製工程の処理温度に耐えうる耐熱性を有するプラスチック基板等を用いることができる。また、ステンレス合金などの金属基板の表面に絶縁膜を設けた基板を適用しても良い。基板５０がマザーガラスの場合、基板の大きさは、第１世代（３２０ｍｍ×４００ｍｍ）、第２世代（４００ｍｍ×５００ｍｍ）、第３世代（５５０ｍｍ×６５０ｍｍ）、第４世代（６８０ｍｍ×８８０ｍｍ、または７３０ｍｍ×９２０ｍｍ）、第５世代（１０００ｍｍ×１２００ｍｍまたは１１００ｍｍ×１２５０ｍｍ）、第６世代１５００ｍｍ×１８００ｍｍ）、第７世代（１９００ｍｍ×２２００ｍｍ）、第８世代（２１６０ｍｍ×２４６０ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ、２４５０ｍｍ×３０５０ｍｍ）、第１０世代（２９５０ｍｍ×３４００ｍｍ）等を用いることができる。

ゲート電極５２、５３、及び容量電極（図示しない。）は、金属材料で形成される。金属材料としてはアルミニウム、クロム、チタン、タンタル、モリブデン、銅などが適用される。ゲート電極５２、５３及び容量電極の好適例は、アルミニウム又はアルミニウムとバリア金属の積層構造体によって形成される。バリア金属としては、チタン、モリブデン、クロムなどの高融点金属が適用される。バリア金属はアルミニウムのヒロック防止、酸化防止のために設けることが好ましい。ゲート電極５２、５３上には半導体膜や配線を形成するので、段切れ防止のため端部がテーパー状になるように加工することが望ましい。

ゲート電極５２、５３は、スパッタリング法、ＣＶＤ法、蒸着法、印刷法、液滴吐出法等を用いて形成する。なお、スパッタリング法、ＣＶＤ法等で形成する場合は、基板５０全面に金属材料膜を形成した後、フォトリソグラフィ工程により形成されたレジストマスクを用いて金属材料膜を部分的にエッチングして、ゲート電極５２、５３、及び容量電極を形成する。

ゲート絶縁膜５４は、厚さ５０ｎｍ〜３００ｎｍの窒化シリコン、酸化シリコン、窒化酸化シリコン、酸化窒化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの絶縁材料で形成する。

ゲート絶縁膜５４の一例は、ゲート電極５２、５３、及び容量電極上に第１ゲート絶縁膜として窒化シリコン膜（又は窒化酸化シリコン膜）を設け、その上に第２ゲート絶縁膜として酸化シリコン膜（又は酸化窒化シリコン膜）を設ける構成がある。このようにゲート絶縁膜５４を複数の層で形成することで、複数の機能をゲート絶縁膜５４に付与することができる。例えば、第１ゲート絶縁膜として窒化シリコン膜（又は窒化酸化シリコン膜）を設けることで素子基板からの不純物拡散を防止し、他の効果としてゲート電極５２、５３などの酸化防止を図ることができる。また、ゲート電極５２、５３としてアルミニウムを使用する場合には、アルミニウムのヒロックを防止することができる。第２ゲート絶縁膜として酸化シリコン膜（又は酸化窒化シリコン膜）を設けることで、その上に形成される微結晶シリコン膜との密着性を高め、第１ゲート絶縁膜の応力歪みの影響を緩和する効果がある。第１ゲート絶縁膜は１０ｎｍ〜１００ｎｍ、第２ゲート絶縁膜は５０ｎｍ〜１５０ｎｍの厚さで形成することが好ましい。さらには、酸化シリコン膜上に５ｎｍ〜１０ｎｍの窒化シリコン膜を形成しても良い。特に表示装置が発光表示装置の場合、直流駆動のため、ゲート絶縁膜は高耐圧であることが好ましい。このため、ゲート絶縁膜を上記の３層構造とすることが好ましい。また、ゲート絶縁膜に酸化窒化シリコンまたは酸化シリコンを用いることで、閾値の変動を抑制することができる。

ゲート絶縁膜５４は、スパッタリング法、ＣＶＤ法、塗布法等を用いて形成する。

微結晶半導体膜５５、５６は、非晶質と結晶構造（単結晶、多結晶を含む）の中間的な構造の半導体を含む膜である。この半導体は、自由エネルギー的に安定な（すなわち、熱力学的に安定な）第３の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質なものであり、粒径が０．５〜５０ｎｍ、好ましくは１ｎｍ〜２０ｎｍの柱状または針状結晶が基板表面に対して法線方向に成長している。また、微結晶半導体と非単結晶半導体とが混在している。微結晶半導体の代表例である微結晶シリコンは、そのラマンスペクトルが単結晶シリコンを示す５２０．５ｃｍ^−１よりも低波数側に、シフトしている。即ち、単結晶シリコンを示す５２０．５ｃｍ^−１とアモルファスシリコンを示す４８０ｃｍ^−１の間に微結晶シリコンのラマンスペクトルのピークがある。また、未結合手（ダングリングボンド）を終端するため水素またはハロゲンを少なくとも１原子％またはそれ以上含ませている。さらに、ヘリウム、アルゴン、クリプトン、ネオンなどの希ガス元素を含ませて格子歪みをさらに助長させることで、安定性が増し良好な微結晶半導体膜が得られる。このような微結晶半導体膜に関する記述は、例えば、米国特許４，４０９，１３４号で開示されている。

微結晶半導体膜５５、５６の厚さは１０ｎｍ〜５００ｎｍ（好ましくは１００ｎｍ〜２５０ｎｍ）の厚さとする。微結晶半導体膜５５、５６の厚さを１０ｎｍ以上５００ｎｍ以下とすることで、後に形成される薄膜トランジスタは、完全空乏型となる。また、微結晶半導体膜５５、５６として、微結晶シリコン膜や、ゲルマニウムまたは炭素が添加された微結晶シリコン膜を形成する。

また、微結晶半導体膜は、価電子制御を目的とした不純物元素を意図的に添加しないときに弱いｎ型の電気伝導性を示すので、薄膜トランジスタのチャネル形成領域として機能する微結晶半導体膜に対しては、ｐ型を付与する不純物元素を、成膜と同時に、或いは成膜後に添加して、しきい値制御をしてもよい。ｐ型を付与する不純物元素としては、代表的には硼素であり、Ｂ_２Ｈ_６、ＢＦ_３などの不純物気体を１ｐｐｍ〜１０００ｐｐｍ、好ましくは１〜１００ｐｐｍの割合で水素化珪素に混入させると良い。そしてボロンの濃度を、例えば１×１０^１４〜６×１０^１６ａｔｏｍｓ／ｃｍ^３とすると良い。

また、微結晶半導体膜の窒素及び炭素の濃度それぞれを３×１０^１８ａｔｏｍｓ／ｃｍ^３以下とすることが好ましい。微結晶半導体膜の不純物の濃度を低減することで、微結晶半導体膜の欠陥を低減することができる。

微結晶半導体膜５５、５６の成膜方法については、実施の形態２で詳細に説明する。

バッファ層５７、５８は、厚さ５０〜４００ｎｍの非晶質半導体膜を用いて形成する。代表的には、非晶質シリコン膜を用いて形成する。または、窒素、フッ素、塩素、ヘリウム、アルゴン、クリプトン、若しくはネオン一種以上を含む非晶質シリコン膜を用いて形成する。

バッファ層５７、５８は、ＳｉＨ_４、Ｓｉ_２Ｈ_６などの水素化珪素を用いて、プラズマＣＶＤ法により形成することができる。また、上記水素化珪素に、ヘリウム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の希ガス元素で希釈して非晶質半導体膜を形成することができる。水素化珪素の流量の１倍以上１０倍未満、更に好ましくは１倍以上５倍以下の流量の水素を用いて、水素を含む非晶質半導体膜を形成することができる。さらには、上記原料ガスに、窒素、アンモニア、フッ素、塩素、臭素、またはヨウ素を含む気体（Ｆ_２、Ｃｌ_２、ＨＦ、ＨＣｌ等）の一種類以上を添加して、バッファ層５７、５８を形成する。

または、スパッタリング法によりバッファ層５７、５８を形成することができる。

ｎ型半導体膜５９及びｐ型半導体膜６０は、価電子制御を目的とした一導電型不純物が添加されている。ｎ型半導体膜５９にはリン又は砒素が添加され、ｐ型半導体膜６０には硼素が添加される。ｎ型半導体膜５９の代表例は、リンが添加された非晶質シリコン膜又は微結晶シリコン膜であり、ｐ型半導体膜６０の代表例はボロンが添加された非晶質シリコン膜又は微結晶シリコン膜である。

配線６１ａ〜６１ｃ、６３ａ〜６３ｃは、ゲート電極５２と接続する走査線と交差する方向に延び、第１の薄膜トランジスタ５１ａのソース若しくはドレインの電位が付与される。配線６２ａ〜６２ｃは、第２の薄膜トランジスタ５１ｂのゲート電極５３と接続し、第２の薄膜トランジスタ５１ｂのゲート電極の電位が付与される。配線６４ａ〜６４ｃは、画素電極と接続し、第２の薄膜トランジスタ５１ｂのドレイン若しくはソースの電位が付与される。

配線６１ａ〜６１ｃ、６２ａ〜６２ｃ、６３ａ〜６３ｃ、６４ａ〜６４ｃは、アルミニウム、銅、若しくは銅、シリコン、チタン、ネオジム、スカンジウムなどの耐熱性向上元素が添加されたアルミニウムを用いて形成することが好ましい。アルミニウム膜をスパッタリング法若しくは蒸着法で形成し、フォトリソグラフィ技術を利用して所定のパターンに形成する。また、銀、銅などの導電性ナノペーストを用いてスクリーン印刷法、インクジェット法、ナノインプリント法を用いて形成しても良い。

配線６１ａ〜６１ｃ、６２ａ〜６２ｃ、６３ａ〜６３ｃ、６４ａ〜６４ｃは上記のようにアルミニウム、銅などで形成すれば良いが、下地との密着性向上と拡散を防ぐバリア層として機能する導電性材料を組み合わせた積層構造としても良い。例えば、バリア層として機能する配線６１ａ〜６４ａをモリブデン、クロム、チタン、タンタル、窒化チタン等の高融点金属で形成し、配線６１ｂ〜６４ｂを上述のアルミニウム、若しくは耐熱性向上元素が添加されたアルミニウム等で形成し、配線６１ｃ〜６４ｃを配線６１ａ〜６４ａと同等の導電性材料で形成する。

保護絶縁膜６５は、バッファ層５７、５８、配線６１ａ〜６１ｃ、６２ａ〜６２ｃ、６３ａ〜６３ｃ、６４ａ〜６４ｃなどを被覆するように形成する。保護絶縁膜６５は、窒化シリコン、窒化酸化シリコンで形成することが好ましい。保護絶縁膜６５には配線６４ｃを露出するコンタクトホール６９が形成される。

保護絶縁膜６５は、スパッタリング法またはＣＶＤ法で形成される。

画素電極６６はコンタクトホール６９で配線６４ｃと接続する。画素電極６６は酸化インジウムスズ、酸化亜鉛、酸化スズなどの透光性を有する導電性材料で形成する。または、アルミニウム、窒化アルミニウム、チタン、窒化チタン、タンタル、窒化タンタル、もしくは銀等の遮光性導電材料を用いて形成する。または、有機導電性材料で形成しても良い。

なお、図１（Ｃ）においては、薄膜トランジスタ５１ａ、５１ｂとしては、配線６１ａ〜６１ｃ、６２ａ〜６２ｃ、６３ａ〜６３ｃ、６４ａ〜６４ｃと、ｎ型半導体膜５９、ｐ型半導体膜６０とを分離するとき、バッファ層５７、５８の一部もエッチングされ、一部に凹部が形成されたチャネルエッチ型の薄膜トランジスタを示したが、これに限定されるものではない。

図２に示すように、ゲート電極５２上にゲート絶縁膜５４が形成され、ゲート絶縁膜５４上には微結晶半導体膜５５が形成され、微結晶半導体膜５５上にはバッファ層７１が形成され、バッファ層７１上にチャネル保護膜７３が形成され、チャネル保護膜７３上に一対のｎ型半導体膜７５が形成され、ｎ型半導体膜７５上に、一対の配線６１ａ〜６１ｃ、６２ａ〜６２ｃが形成されるチャネル保護型の薄膜トランジスタを、第１の薄膜トランジスタ７０ａとすることができる。また、同様に、ゲート電極５３上にゲート絶縁膜５４が形成され、ゲート絶縁膜５４上には微結晶半導体膜５６が形成され、微結晶半導体膜５６上にはバッファ層７２が形成され、バッファ層７２上にチャネル保護膜７４が形成され、チャネル保護膜７４上に一対のｐ型半導体膜７６が形成され、ｐ型半導体膜７６上に、一対の配線６３ａ〜６３ｃ、６４ａ〜６４ｃが形成されるチャネル保護型の薄膜トランジスタを、第２の薄膜トランジスタ７０ｂとすることができる。

なお、図１（Ｃ）、及び図２では、シングルゲート構造の薄膜トランジスタを示したが、複数の薄膜トランジスタが直列に接続され、なおかつ複数の薄膜トランジスタが一つの微結晶半導体膜を共有しているような構成を有する、マルチゲート構造としてもよい。マルチゲート構造とすることで、薄膜トランジスタのオフ電流を低減させることができる。

本実施の形態で示す表示装置は、画素電極への信号の入力を制御するためのスイッチング用の薄膜トランジスタまたは発光素子６８への電流または電圧の供給を制御するための駆動用の薄膜トランジスタとして、ｎチャネル型薄膜トランジスタ及びｐチャネル型薄膜トランジスタを用いて形成した画素を有する。ｎチャネル型薄膜トランジスタ及びｐチャネル型薄膜トランジスタは、チャネル形成領域として微結晶半導体膜を用いているため、閾値の変動を抑えることが可能である。また、微結晶半導体膜の酸素濃度が１×１０^１６ａｔｏｍｓ／ｃｍ^３以下である。このため、欠陥を低減することができる。また、ｐチャネル型薄膜トランジスタにおいては、ドナーとして働く酸素の濃度を低減することが可能である。これらのため、ｎチャネル型薄膜トランジスタ及びｐチャネル型薄膜トランジスタの移動度を上昇させることが可能である。代表的には、ｎチャネル型薄膜トランジスタの移動度は１０以上４５ｃｍ^２／Ｖ・ｓ以下であり、ｐチャネル型薄膜トランジスタの移動度は０．３ｃｍ^２／Ｖ・ｓ以下とすることができる。

（実施の形態２）
本実施の形態では、実施の形態１で示すゲート絶縁膜、微結晶半導体膜、バッファ層、ｎ型半導体膜、ｐ型半導体膜、保護絶縁膜等を成膜するために用いるプラズマＣＶＤ装置及びその成膜方法について、図３乃至図５、及び図２４を用いて説明する。

図３は高周波電力が印加されるプラズマＣＶＤ装置の一構成例を示す。反応室４００はアルミニウム又はステンレスなど剛性のある素材で形成され、内部を真空排気できるように構成されている。反応室４００には第１の電極４０１と第２の電極４０２が備えられている。

第１の電極４０１には高周波電力供給手段４０３が連結され、第２の電極４０２は接地電位が与えられ、基板を載置できるように構成されている。第１の電極４０１は絶縁材４１６により反応室４００と絶縁分離され、高周波電力が漏洩しないように構成されている。なお、図３では、第１の電極４０１と第２の電極４０２について容量結合型（平行平板型）の構成を示しているが、高周波電力を印加して反応室４００の内部にプラズマを生成できるものであれば、誘導結合型など他の構成を適用することもできる。

高周波電力供給手段４０３は、高周波電源４０４、及びそれらに対応して整合器４０６が含まれている。高周波電源４０４から出力される高周波電力は、第１の電極４０１に供給される。

高周波電源４０４が供給する高周波電力は、概ね波長として１０ｍ以上の高周波が適用され、ＨＦ帯である３ＭＨｚから３０ＭＨｚ、代表的には１３．５６ＭＨｚの周波数、またはＶＨＦ帯の周波数であり概ね波長が１０ｍ未満の高周波が適用され、３０ＭＨｚ〜３００ＭＨｚの高周波電力が適用される。

第１の電極４０１はガス供給手段４０８にも連結されている。ガス供給手段４０８は、反応ガスが充填されるシリンダ４１０、圧力調整弁４１１、ストップバルブ４１２、マスフローコントローラ４１３などで構成されている。反応室４００内において、第１の電極４０１は基板と対向する面がシャワー板状に加工され、多数の細孔が設けられている。第１の電極４０１に供給される反応ガスは、中空構造である第１の電極の細孔から反応室４００内に供給される。

反応室４００に接続される排気手段４０９は真空排気と、反応ガスを流す場合において反応室４００内を所定の圧力に保持するように制御する機能が含まれている。排気手段４０９の構成としては、バタフライバルブ４１７、コンダクタンスバルブ４１８、ターボ分子ポンプ４１９、ドライポンプ４２０などが含まれる。バタフライバルブ４１７とコンダクタンスバルブ４１８を並列に配置する場合には、バタフライバルブ４１７を閉じてコンダクタンスバルブ４１８を動作させることで、反応ガスの排気速度を制御して反応室４００の圧力を所定の範囲に保つことができる。また、コンダクタンスの大きいバタフライバルブ４１７を開くことで高真空排気が可能となる。

真空度として１０^−５Ｐａよりも低い圧力の超高真空排気する場合には、クライオポンプ４２１を併用することが好ましい。その他、到達真空度として超高真空まで排気する場合には、反応室４００の内壁を鏡面加工し、内壁からのガス放出を低減するためにベーキング用のヒータを設けても良い。

ヒータコントローラ４１５により温度制御される基板加熱ヒータ４１４は第２の電極４０２に設けられている。基板加熱ヒータ４１４は第２の電極４０２内に設けられる場合、熱伝導加熱方式が採用され、シースヒータなどで構成される。第１の電極４０１と第２の電極４０２の間隔は適宜変更できるようになっている。この間隔の調節は、反応室４００内で第２の電極４０２の高さ変更ができるようにベローズを用いて構成されている。

本形態に係るプラズマＣＶＤ装置の反応室を用いることで、酸化シリコン膜、窒化シリコン膜に代表される絶縁膜、微結晶シリコン膜、非晶質シリコン膜に代表される半導体膜、その他薄膜トランジスタなどで使用される各種薄膜の形成が可能となる。

以下に、薄膜を形成する方法について、代表例として微結晶シリコン膜を成膜する工程について、図４を参照して時系列的に説明する。

図４は微結晶シリコン膜を形成する工程を説明するタイムチャートであり、代表的な一例を示す。図４の説明は反応室を大気圧から真空排気４４０する段階から示されており、その後に行われるプレコート４４１、基板搬入４４２、下地前処理４４３、成膜処理４４４、基板搬出４４５、クリーニング４４６の各処理が時系列的に示されている。

まず、反応室内を所定の真空度（Ｎｏｒｍａｌ Ｐｒｅｓｓｕｒｅ：ＮＰ）まで真空排気する。真空度として１０^−５Ｐａよりも低い圧力の超高真空排気する場合には、ターボ分子ポンプによる排気を行い、さらにクライオポンプを使って真空排気する。また、反応室を室温（Ｒｏｏｍ Ｔｅｍｐｅｒａｔｕｒｅ：ＲＴ）から加熱処理して内壁からの脱ガス処理を行うことが好ましい。また、基板を加熱するヒータも動作させて温度を安定化させる。基板の加熱温度（Ｓｅｔｔｉｎｇ Ｔｅｍｐｅｒａｔｕｒｅ：ＳＴ）は１００℃〜３００℃、好ましくは１２０℃〜２８０℃、さらに好ましくは１２０℃〜２２０℃で行う。

プレコート４４１は、反応室の内壁に吸着した気体（酸素及び窒素などの大気成分、若しくは反応室のクリーニングに使用したエッチングガス）を除去するためにアルゴンなどの希ガスを導入して、所定の圧力（Ｓｅｔｔｉｎｇ Ｐｒｅｓｓｕｒｅ：ＳＰ）でプラズマ処理をすることが好ましい。この処理により圧力を下げて真空度を高めることができる。また、反応室の内壁を基板上に堆積されるべき膜と同種の膜で被覆する処理が含まれている。本形態は微結晶シリコン膜を形成する工程を示す。従って、内壁被覆膜としてシリコン膜を形成する処理が行われる。プレコート４４１はシランガスが導入された後、高周波電力を印加してプラズマを生成する。シランガスは酸素、水分等と反応するので、シランガスを流し、さらにシランプラズマを生成することで反応室内の酸素、水分を除去することができる。

プレコート４４１の後、基板搬入４４２が行われる。微結晶シリコン膜が堆積されるべき基板は、真空排気された圧力（Ｌｏａｄ Ｌｏｃｋ Ｐｒｅｓｓｕｒｅ：ＬＰ）のロード室に保管されているので、基板を搬入したとしても真空度が著しく悪化することはない。

下地前処理４４３は、微結晶シリコン膜を形成する場合において、特に有効な処理であり行うことが好ましい。すなわち、ガラス基板表面、絶縁膜の表面若しくは非晶質シリコンの表面上に微結晶シリコン膜をプラズマＣＶＤ法で成膜する場合には、不純物や格子不整合などに起因して堆積初期段階において非晶質層が形成されてしまう。この非晶質層の厚さを極力低減し、可能であれば無くすために下地前処理４４３を行うことが好ましい。下地前処理としては希ガスプラズマ処理、水素プラズマ処理若しくはこの両者の併用により行うことが好ましい。希ガスプラズマ処理としては、アルゴン、クリプトン、キセノンなど質量数の大きい希ガス元素を用いることが好ましい。表面に付着した酸素、水分、有機物、金属元素などをスパッタリングの作用で除去するためである。水素プラズマ処理は、水素ラジカルにより、表面に吸着した前記不純物の除去と、絶縁膜若しくは非晶質シリコン膜に対するエッチング作用により清浄表面を形成するのに有効である。また、希ガスプラズマ処理と水素プラズマ処理を併用することにより微結晶核生成を促進する作用も期待される。

微結晶核の生成を促進させるという意味においては、図４中の破線４４７で示すように、微結晶シリコン膜の成膜初期段階においてアルゴンなどの希ガスを供給し続けることは有効である。

微結晶シリコン膜を形成する成膜処理４４４は、下地前処理４４３に続いて行われる処理である。微結晶シリコン膜は、シランガス（不純物半導体とする場合には、シランに加えドーピングガスが添加される）と水素及び／又は希ガスの混合ガス内でグロー放電プラズマにより成膜する。シランは水素及び／又は希ガスで１０倍から２０００倍に希釈される。基板の加熱温度は１００℃〜３００℃、好ましくは１２０℃〜２８０℃、さらに好ましくは１２０℃〜２２０℃で行う。微結晶シリコン膜の成長表面を水素で不活性化し、微結晶シリコンの成長を促進するためには１２０℃〜２２０℃で成膜を行うことが好ましい。

グロー放電プラズマの生成は、本形態で示されるように、１ＭＨｚから２０ＭＨｚ、代表的には１３．５６ＭＨｚの高周波電力、または２０ＭＨｚより大きく１２０ＭＨｚ程度までのＶＨＦ帯の高周波電力を印加することで行われる。

この場合、プレコート４４１の処理をしておくことで、微結晶シリコン膜中に反応室を構成する金属を不純物として導入してしまうのを防ぐことができる。すなわち、反応室内をシリコンで被覆しておくことで、反応室内がプラズマにより食刻されるのを防ぐことができ、微結晶シリコン膜中に含まれる不純物濃度を低減することができる。

成膜処理４４４においては、反応ガスにヘリウムを加えても良い。ヘリウムは２４．５ｅＶとすべての気体中で最も高いイオン化エネルギーを持ち、そのイオン化エネルギーよりも少し低い、約２０ｅＶの準位に準安定状態があるので、放電持続中においては、イオン化にはその差約４ｅＶしか必要としない。そのため放電開始電圧も全ての気体中最も低い値を示す。このような特性から、ヘリウムはプラズマを安定的に維持することができる。また、均一なプラズマを形成することができるので、微結晶シリコン膜を堆積する基板の面積が大きくなってもプラズマ密度の均一化を図る効果を奏する。

微結晶シリコンの成膜が終了した後、シラン、水素などの反応ガス及び高周波電力の供給を止めて基板搬出４４５を行う。引き続き別基板に対して成膜処理を行う場合には、基板搬入４４２の段階に戻り同じ処理が行われる。反応室内に付着した被膜や粉末を除去するには、クリーニング４４６を行う。

クリーニング４４６はＮＦ_３、ＳＦ_６に代表されるエッチングガスを導入してプラズマエッチングを行う。また、ＣｌＦ_３のようにプラズマを利用しなくてもエッチングが可能なガスを導入して行う。クリーニング４４６においては基板加熱用のヒータを切って、反応室の温度を下げて行うことが好ましい。エッチングにおける反応副生成物の生成を抑えるためである。クリーニング４４６の終了後はプレコート４４１に戻り、以下同様の処理を行えば良い。

本形態では図４を参照して微結晶シリコン膜の成膜方法について説明したが、本形態はこれに限定されず、反応ガスを替えれば各種薄膜を形成することができる。半導体膜としては、非晶質シリコン膜、非晶質シリコンゲルマニウム膜、非晶質シリコンカーバイト膜、微結晶シリコンゲルマニウム膜、微結晶シリコンカーバイト膜などの成膜に本形態を用いることができる。絶縁膜としては、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜などの成膜に本形態を利用することができる。

なお、酸化窒化シリコン膜とは、その組成として、窒素よりも酸素の含有量が多いものであって、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合に、組成範囲として酸素が５０〜７０原子％、窒素が０．５〜１５原子％、シリコンが２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。また、窒化酸化シリコン膜とは、その組成として、酸素よりも窒素の含有量が多いものであって、ＲＢＳ及びＨＦＳを用いて測定した場合に、組成範囲として酸素が５〜３０原子％、窒素が２０〜５５原子％、シリコンが２５〜３５原子％、水素が１０〜３０原子％の範囲で含まれるものをいう。但し、酸化窒化シリコンまたは窒化酸化シリコンを構成する原子の合計を１００原子％としたとき、窒素、酸素、シリコン及び水素の含有比率が上記の範囲内に含まれるものとする。

以上のように、本形態によれば酸素濃度が１×１０^１６ａｔｏｍｓ／ｃｍ^３以下である薄膜、代表的には微結晶シリコン膜を形成することができる。

次に、上記反応室が適用されるプラズマＣＶＤ装置の一例として、ＴＦＴを構成するゲート絶縁膜及び半導体膜の成膜に適した構成の一例を示す。

図５は複数の反応室を備えたマルチ・チャンバ・プラズマＣＶＤ装置の一例を示す。この装置は共通室４２３と、ロード／アンロード室４２２、第１反応室４０１ａ、第２反応室４０１ｂ、第３反応室４０１ｃを備えた構成となっている。ロード／アンロード室４２２のカセットに装填される基板は、共通室４２３の搬送機構４２６によって各反応室に搬出入される枚葉式の構成である。共通室４２３と各室の間にはゲートバルブ４２５が備えられ、各反応室で行われる処理が、相互に干渉しないように構成されている。

各反応室は形成する薄膜の種類によって区分されている。例えば、第１反応室４０１ａはゲート絶縁膜などの絶縁膜を成膜し、第２反応室４０１ｂはチャネルを形成する微結晶半導体層を成膜し、第３反応室４０１ｃはソース及びドレインを形成する一導電型の不純物半導体層を成膜する反応室として充当される。勿論、反応室の数は図５に示された数に限定されるわけではなく、必要に応じて任意に増減することができる。また、一の反応室で一の膜を成膜するようにしても良いし、一の反応室で複数の膜を成膜するように構成しても良い。

各反応室には排気手段４３０としてターボ分子ポンプ４１９とドライポンプ４２０が接続されている。排気手段はこれらの真空ポンプの組み合わせに限定されるものではなく、概略１０^−１Ｐａから１０^−５Ｐａの真空度にまで排気できるものであれば他の真空ポンプを適用することができる。また、微結晶半導体膜を形成する第２反応室４０１ｂは超高真空まで真空排気するものとして、クライオポンプ４２１が連結されている。排気手段４３０と各反応室との間にはバタフライバルブ４１７が設けられており、これによって真空排気を遮断させることができ、コンダクタンスバルブ４１８によって排気速度を制御して、それぞれの反応室の圧力を調節することができる。

ガス供給手段４０８はシランに代表される半導体材料ガス若しくは希ガスなどプロセスに用いるガスが充填されるシリンダ４１０、ストップバルブ４１２、マスフローコントローラ４１３などで構成されている。ガス供給手段４０８ｇは第１反応室４０１ａに接続され、ゲート絶縁膜を成膜するためのガスを供給する。ガス供給手段４０８ｉは第２反応室４０１ｂに接続され、微結晶半導体膜用のガスを供給する。ガス供給手段４０８ｎは第３反応室４０１ｃに接続され、例えはｎ型半導体膜用のガスを供給する。ガス供給手段４０８ａは水素を供給し、ガス供給手段４０８ｆは反応室内のクリーニングに用いるエッチングガスを供給する系統であり、これらは各反応室に接続されている。

各反応室にはプラズマを形成するための高周波電力供給手段４０３が連結されている。高周波電力供給手段４０３は高周波電源４０４と整合器４０６が含まれる。

図２４は、図５のマルチ・チャンバ・プラズマＣＶＤ装置の構成に、第４反応室４０１ｄを追加した構成を示す。第４反応室４０１ｄには、ガス供給手段４０８ｂが連結されている。その他、高周波電力供給手段、排気手段の構成は同様である。各反応室は形成する薄膜の種類によって使い分けることが可能である。例えば、第１反応室４０１ａはゲート絶縁膜などの絶縁膜を成膜し、第２反応室４０１ｂはチャネルを形成する微結晶半導体層を成膜し、第４反応室４０１ｄではチャネル形成用の半導体層を保護するバッファ層を形成し、第３反応室４０１ｃはソース及びドレインを形成する一導電型の不純物半導体層を成膜する反応室として用いることができる。それぞれの薄膜は最適な成膜温度があるので、各反応室の温度を個別に制御する必要がある。反応室を個別に分けておくことで成膜温度を管理することが容易となる。さらに、同じ膜種を繰り返し成膜することができるので、成膜履歴に係る残留不純物の影響を排除することができる。

本形態で示すように、図５及び図２４で示すような、反応室を複数個用い共通室で連結することにより、複数の異なる層を大気に触れさせることなく連続して積層することが可能となる。

なお、図５、及び図２４では示していないが、ｐ型半導体膜用のガス（代表的には、ジボラン、シラン、及び水素）を供給するガス供給手段、及び当該ガス供給手段が連結される反応室が設けられる。

（実施の形態３）
次に、表示装置の一形態である発光装置について、図１、図６、及び図７を用いて説明する。発光装置としては、ここではエレクトロルミネッセンスを利用する発光素子を用いて示す。エレクトロルミネッセンスを利用する発光素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。

有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャリア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。

無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−アクセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利用する局在型発光である。

ここでは、発光素子として有機ＥＬ素子を用いて説明する。また、薄膜トランジスタとして、図１（Ｃ）に示すチャネルエッチ型の薄膜トランジスタを用いて示すが、図２に示すチャネル保護型の薄膜トランジスタを適宜用いることができる。

発光装置の一形態としては、図１（Ａ）と図１（Ｃ）に示す構成及び図１（Ｂ）に示す等価回路を有する画素がある。代表的には、図６（Ａ）に示すように、基板５０上に、第２の薄膜トランジスタ５１ｂのスイッチング用の薄膜トランジスタとして機能する第１の薄膜トランジスタ５１ａと、発光素子の駆動用の薄膜トランジスタとして機能する第２の薄膜トランジスタ５１ｂと、保護絶縁膜６５のコンタクトホールにおいて第２の薄膜トランジスタ５１ｂの配線６４ｃに接続する画素電極６６が形成される。

図６（Ａ）に示すように、保護絶縁膜６５及び画素電極６６の端部上に、隔壁７０が形成される。隔壁７０は開口部を有しており、該開口部において画素電極６６が露出している。隔壁７０は、シロキサンポリマーなどの有機樹脂膜、または無機絶縁膜を用いて形成する。特に感光性の材料を用い、画素電極上に開口部を形成し、その開口部の側壁が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。

次に、隔壁７０の開口部において画素電極６６と接するように、発光層８２が形成され、発光層８２を覆うように対向電極８３が形成され、対向電極８３及び隔壁７０を覆うように保護絶縁膜８４が形成される。

発光層８２は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。また、第２の薄膜トランジスタ５１ｂがｐチャネル型薄膜トランジスタの場合、仕事関数が大きい導電材料で形成される陽極を画素電極６６として用い、第２の薄膜トランジスタ５１ｂがｎチャネル型薄膜トランジスタの場合は、仕事関数が小さい導電性材料で形成される陰極を画素電極６６として用いる。

隔壁７０の開口部において、画素電極６６、発光層８２、対向電極８３が重なり合うことで、発光素子９０が構成される。

保護絶縁膜８４は、発光素子９０に酸素、水素、水分、二酸化炭素等が侵入しないように、窒化シリコン膜、窒化酸化シリコン膜、ＤＬＣ膜等を用いて形成する。

さらに、実際には、外気に曝されないようにガスバリア性が高く、脱ガスの少ない保護フィルム（ラミネートフィルム、紫外線硬化樹脂フィルム等）やカバー材で保護絶縁膜８４をパッケージング（封入）することが好ましい。

次に、発光素子の構成について、図６を用いて説明する。ここでは、駆動用の薄膜トランジスタである第２の薄膜トランジスタ５１ｂが、ｐ型の場合を例に挙げて、発光素子の断面構造について説明する。

発光素子は発光を取り出すために少なくとも陽極又は陰極の一方が透明であればよい。そして、基板上に薄膜トランジスタ及び発光素子を形成し、基板とは逆側の面から発光を取り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対側の面から発光を取り出す両面射出構造の発光素子があり、本実施の形態の画素構成はどの射出構造の発光素子にも適用することができる。

下面射出構造の発光素子について図６（Ａ）を用いて説明する。駆動用の薄膜トランジスタ５１ｂがｐ型で、発光素子９０から発せられる光が画素電極６６を通して射出する場合の、発光素子の断面図を示す。ここでは、画素電極６６は陽極として機能する。駆動用薄膜トランジスタである第２の薄膜トランジスタ５１ｂと電気的に接続された透光性を有する導電性材料で形成される画素電極６６が成膜されており、画素電極６６上に発光層８２、対向電極８３が順に積層されている。この例では、対向電極８３は陰極として機能する。画素電極６６は、仕事関数が大きく、光を透過する透光性を有する導電性材料を用いて形成し、例えば酸化インジウムスズ、酸化亜鉛、酸化スズなどの透光性を有する導電性導電膜を用いても良い。対向電極８３は仕事関数が小さく、なおかつ遮光性を有する導電膜であれば公知の材料を用いることができる。例えば、Ｃａ、Ａｌ、ＭｇＡｇ、ＡｌＬｉ等が望ましい。発光層８２は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。複数の層で構成されている場合、画素電極６６上にホール注入層、ホール輸送層、発光層、電子輸送層、電子注入層の順に積層する。なおこれらの層を全て設ける必要はない。

対向電極８３及び画素電極６６で発光層８２を挟んでいる領域が発光素子９０に相当する。図６（Ａ）に示した画素の場合、発光素子９０から発せられる光は、白抜きの矢印で示すように画素電極６６側に射出する。

次に、両面射出構造の発光素子について、図６（Ｂ）を用いて説明する。図６（Ｂ）では、駆動用の薄膜トランジスタである第２の薄膜トランジスタ５１ｂと電気的に接続された透光性を有する画素電極６６上に発光層８２、陰極８５が順に積層されている。画素電極６６は陽極として機能する。陰極８５は、図６（Ａ）の場合と同様に、仕事関数が小さい導電膜であれば公知の材料を用いることができる。ただしその膜厚は、光を透過する程度とする。例えば２０ｎｍの膜厚を有するＡｌまたはＭｇＡｇを、陰極８５として用いることができる。発光層８２は、図６（Ａ）と同様に、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。画素電極６６は、図６（Ａ）と同様に、仕事関数が大きく光を透過する透光性を有する導電性材料を用いて形成することができる。

画素電極６６と、発光層８２と、陰極８５とが重なっている部分が発光素子９０に相当する。図６（Ｂ）に示した画素の場合、発光素子９０から発せられる光は、白抜きの矢印で示すように画素電極６６側と陰極８５側の両方に射出する。

上面射出構造の発光素子について図６（Ｃ）を用いて説明する。

図６（Ｃ）に、駆動用の薄膜トランジスタ５１ｂがｐ型で、発光素子９０から発せられる光が陰極９３側に抜ける場合の、画素の断面図を示す。図６（Ｃ）では、発光素子９０の陽極９１と駆動用の薄膜トランジスタ５１ｂが電気的に接続されており、陽極９１上に発光層９２、陰極９３が順に積層されている。陽極９１は、光を遮光する導電材料を用いて形成する。代表的には、アルミニウム、チタン、窒化チタン、タンタル、窒化タンタル、銀等の遮光性を有する導電材料と、図６（Ａ）で示す陽極材料との積層構造とすることが好ましい。陰極９３は、図６（Ａ）に示す仕事関数が小さい導電膜を用いることができる。ただしその膜厚は、光を透過する程度とする。例えば５〜２０ｎｍの膜厚を有するＡｌまたはＡｇＭｇを、陰極９３として用いることができる。発光層９２は、図６（Ａ）に示す発光層８２と同様に、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。

陽極９１と、発光層９２と、陰極９３とが重なっている部分が発光素子９０に相当する。図６（Ｃ）に示した画素の場合、発光素子９０から発せられる光は、白抜きの矢印で示すように陰極９３側に射出する。

なお、上面射出構造の発光素子は、第１の薄膜トランジスタ５１ａ、第２の薄膜トランジスタ５１ｂ上でも発光することが可能であるため、発光面積を増大することが可能である。しかしながら、発光層９２の下に存在する層が凹凸を有すると、当該凹凸において膜厚分布が不均一となり陽極９１及び陰極９３がショートし、表示欠陥となってしまう。このため、保護絶縁膜６５上に平坦化膜８６を形成し、平坦化膜８６及び保護絶縁膜６５に形成されるコンタクトホールにおいて、配線６４ｃに接続する陽極９１が形成される。平坦化膜８６は、アクリル、ポリイミド、ポリアミドなどの有機樹脂、またはシロキサンポリマーを用いて形成することが好ましい。なお、陽極９１は、平坦化膜８６上に形成されるため、保護絶縁膜６５の表面の凹凸を低減することが可能である。なお、コンタクトホールにおいては、陽極９１が凹凸を有するため、当該凹凸部分を覆い、且つ開口部を有する隔壁７０を設ける。隔壁７０の開口部において陽極９１と接するように、発光層９２が形成され、発光層９２を覆うように陰極９３が形成され、陰極９３及び隔壁７０を覆うように保護絶縁膜８４が形成される。

なお、ここでは、発光素子として有機ＥＬ素子について述べたが、発光素子として無機ＥＬ素子を設けることも可能である。

以上の工程により、発光装置を作製することができる。本実施の形態の発光装置は、オフ電流が少なく、電気特性が優れ、信頼性の高い薄膜トランジスタを用いているため、コントラストが高く、視認性の高い発光装置である。

次に、本実施の形態で示す発光表示装置の画素１５３の等価回路の一例を図１（Ｂ）に示す。

画素１５３は、第１の薄膜トランジスタ５１ａ、第２の薄膜トランジスタ５１ｂ、容量素子６７及び発光素子６８を有している。なお、ここでは、第１の薄膜トランジスタ５１ａをｎチャネル型薄膜トランジスタで設け、第２の薄膜トランジスタ５１ｂをｐチャネル型の薄膜トランジスタで設けている例を示しているが、これに限られない。第１の薄膜トランジスタ５１ａをｐチャネル型薄膜トランジスタで設け、第２の薄膜トランジスタ５１ｂをｎチャネル型の薄膜トランジスタで設けてもよい。

第１の薄膜トランジスタ５１ａは、ゲートが走査線Ｇ１〜Ｇｙのうちいずれかの走査線（ここでは、「走査線Ｇ」とする）に電気的に接続され、ソース又はドレインの一方が信号線Ｓ１〜Ｓｘのうちいずれかの信号線（ここでは、「信号線Ｓ」とする）に電気的に接続され、ソース又はドレインの他方が容量素子６７の一方の電極及び第２の薄膜トランジスタ５１ｂのゲートに電気的に接続されている。なお、第１の薄膜トランジスタ５１ａは、スイッチング薄膜トランジスタ又はスイッチ用薄膜トランジスタと呼ばれることがある。

第２の薄膜トランジスタ５１ｂは、ゲートが第１の薄膜トランジスタ５１ａのソース又はドレインの他方及び容量素子６７の一方の電極に電気的に接続され、ソース又はドレインの一方が電源供給線Ｖ１〜Ｖｘのうちいずれかの電源供給線（ここでは、「電源供給線Ｖ」とする）に電気的に接続され、ソース又はドレインの他方が発光素子６８の一方の電極に電気的に接続されている。発光素子６８の他方の電極は、低電源電位が設定されていてもよい。なお、第２の薄膜トランジスタ５１ｂは、駆動用薄膜トランジスタと呼ばれることがある。

なお、低電源電位とは、電源供給線Ｖに設定される高電源電位を基準にして低電源電位＜高電源電位を満たす電位であり、低電源電位としては、例えば、ＧＮＤ、０Ｖ等を設定することができる。

容量素子６７の他方の電極は、電源供給線Ｖ１〜Ｖｘのうちいずれかの電源供給線（ここでは、「電源供給線Ｖ」とする）に電気的に接続されている。なお、容量素子６７は、第２の薄膜トランジスタ５１ｂのゲート容量を代用して省略した構成とすることも可能である。第２の薄膜トランジスタ５１ｂのゲート容量は、ソース領域、ドレイン領域又はＬＤＤ領域等とゲート電極とが重畳してオーバーラップしている領域で形成されていてもよいし、チャネル形成領域とゲート電極との間で形成されていてもよい。

次に、発光表示装置の動作について説明する。なお、本実施の形態では定電流アナログ階調方式で動作させる発光表示装置について説明する。なお定電流駆動とは、１フレーム期間等映像を保持する期間において、一定の電流で駆動させることであり、常時同じ電流で駆動させるという意味でない。

走査線Ｇが選択された画素において、信号線Ｓの電位は、オン状態（導通状態）になった第１の薄膜トランジスタ５１ａを介して、容量素子６７の一方の電極に入力される。そして、ビデオ信号に相当する電圧分の電荷が容量素子６７に蓄積され、容量素子６７はその電圧を保持する。この電圧は第２の薄膜トランジスタ５１ｂのゲートとソース間電圧Ｖｇｓに相当する。

そして、容量素子６７の電極間の電圧が第２の薄膜トランジスタ５１ｂのゲートに印加され、この印加電圧に応じて第２の薄膜トランジスタ５１ｂを介して電源供給線Ｖから発光素子６８に電流が流れ、発光素子６８が発光する。

発光素子６８の発光輝度は、発光素子６８を流れる電流にほぼ比例する。従って、発光素子６８に流れる電流を変化させることによって画素の階調を表現することが可能となる。

本実施の形態で示す発光表示装置では、発光素子６８に流れる電流は、第２の薄膜トランジスタ５１ｂのゲートに印加される電圧に応じて電源供給線Ｖより入力される。ここで一般に薄膜トランジスタのドレインとソース間電圧Ｖｄｓと、そのドレイン電流Ｉｄとは、図７に示す様な関係を持っている。

図７には、異なるゲート電圧Ｖｇｓに対応する複数のグラフを示している。ゲート電圧Ｖｇｓと第２の薄膜トランジスタ５１ｂのしきい値電圧Ｖｔｈとの差の絶対値｜Ｖｇｓ−Ｖｔｈ｜が大きくなるほど、言い換えればゲート電圧Ｖｇｓの絶対値｜Ｖｇｓ｜が大きくなるほど、ドレイン電流Ｉｄは大きくなる。

ゲート電圧Ｖｇｓと第２の薄膜トランジスタ５１ｂのしきい値電圧Ｖｔｈとの差の絶対値｜Ｖｇｓ−Ｖｔｈ｜が、ドレインとソース間電圧Ｖｄｓの絶対値｜Ｖｄｓ｜よりも大きい場合は、薄膜トランジスタは線形領域で動作し、ドレインとソース間電圧Ｖｄｓの絶対値｜Ｖｄｓ｜以下の場合は、薄膜トランジスタは飽和領域で動作する。飽和領域で動作する場合には、ドレインとソース間電圧Ｖｄｓが変化しても電流値はほとんど変化せず、Ｖｇｓの大きさだけによって電流値が決まる。

本実施の形態で示す発光表示装置では、発光素子６８の発光時において、第２の薄膜トランジスタ５１ｂを、ドレインとソース間電圧Ｖｄｓの絶対値｜Ｖｄｓ｜がゲート電圧Ｖｇｓと第２の薄膜トランジスタ５１ｂのしきい値電圧Ｖｔｈとの差の絶対値｜Ｖｇｓ−Ｖｔｈ｜以上の飽和領域で動作させる。なお、発光素子６８を非発光とする場合には、第２の薄膜トランジスタ５１ｂをオフさせればよい。

また、発光表示装置の画素の階調の表現は、第２の薄膜トランジスタ５１ｂのゲートに印加される電圧を変化させて（信号線Ｓに入力する電位を変化させて）、発光素子６８に流れる電流を変化させること（定電流アナログ階調方式）によって行う。つまり、定電流アナログ階調方式では、信号線Ｓに入力されるアナログ映像信号を変化させること（信号線Ｓの電位を変化させること）で階調表示が行われる。

なお、本実施の形態に示す発光表示装置としては、図１（Ｂ）に示す等価回路を用いた画素の駆動方法を示したが、当該等価回路に限定されず、適宜ＥＬの画素の様々な等価回路及び駆動方法を適用することができる。また、アナログ階調方式を用いた駆動方法に限らず、デジタル階調方式を用いた駆動方法を適用することが可能であり、且つデジタル階調方式の駆動方法が可能な画素を構成することも可能である。

一般的に、発光素子６８の発光時に第２の薄膜トランジスタ５１ｂを飽和領域で動作させる場合、画素間で薄膜トランジスタの移動度やしきい値がばらつくとそれがそのままドレイン電流のばらつきとなり発光表示装置の表示むらとして現れる問題がある。特に、多結晶半導体膜や非晶質半導体膜を用いて薄膜トランジスタを形成する場合には、画素ごとの薄膜トランジスタの移動度やしきい値のばらつきが大きく、発光表示装置を定電流駆動で動作させることは困難であった。これは、半導体層の結晶化（レーザー結晶化等）において、画素部を構成する全領域において均一な結晶粒径を有する多結晶半導体膜を得ることが難しいためである。

一方、本実施の形態で示す発光表示装置では、微結晶半導体膜を有する薄膜トランジスタによって画素を構成する薄膜トランジスタ等を形成するため、画素ごとにより薄膜トランジスタの移動度やしきい値がばらつくことを低減することができる。その結果、第２の薄膜トランジスタ５１ｂを飽和領域で動作させた場合であっても、薄膜トランジスタの特性の変化が小さいため、定電流アナログ階調方式で動作させる場合であっても、発光表示装置の表示むらを防止することが可能となる。

また、本実施の形態で示す発光表示装置は、定電流駆動で動作させ発光素子６８の発光を電流で制御するため、発光素子６８の発光を電圧で制御する定電圧駆動で動作させる場合と比較して、温度変化や発光素子の劣化により発光素子のＶ−Ｉ特性が変動した場合であっても一定の輝度を保持することが可能となる。

（実施の形態４）
本実施の形態では、静電破壊を防止することが可能な表示装置の構成について、図８乃至図１０を用いて説明する。ここでは、画素部と駆動回路の間に、微結晶半導体膜を有するｎチャネル型薄膜トランジスタ及びｐチャネル型薄膜トランジスタを用いて保護回路を形成する。

まず、本実施の形態の表示装置の構成について図８を参照して説明する。図８は、表示装置が形成された基板３３０の上面図を示す。基板３３０上に、画素部３３１が形成されている。また、入力端子は、基板３３０上に形成された画素回路に対して信号又は電源電位を供給する。

なお、本実施の形態は図８に示す形態に限定されない。すなわち、基板３３０上に走査線駆動回路又は信号線駆動回路が形成されていてもよい。

基板３３０上に形成された走査線側の入力端子３３２及び信号線側の入力端子３３３と、画素部３３１とは縦横に延びた配線によって接続されており、該配線は保護回路３３４〜３３７に接続されている。

画素部３３１と、入力端子３３２とは、配線３３９によって接続されている。保護回路３３４は、画素部３３１と、入力端子３３２との間に配置され、配線３３９に接続されている。保護回路３３４によって、画素部３３１が有する薄膜トランジスタ等の各種半導体素子を保護し、劣化又は破壊することを防止することができる。なお、配線３３９は、図中では一の配線を指し示しているが、配線３３９と平行に設けられている複数の配線のすべてが配線３３９と同様の接続関係を有する。なお、配線３３９は、走査線として機能する。

なお、走査線側の保護回路は、入力端子３３２と画素部３３１との間に設けられている保護回路３３４のみならず、画素部３３１を挟んで入力端子３３２の反対側にも設けられていても良い（図８の保護回路３３５を参照）。

また、画素部３３１と、入力端子３３３とは配線３３８によって接続されている。保護回路３３６は、画素部３３１と、入力端子３３３との間に配置され、配線３３８に接続されている。保護回路３３６によって、画素部３３１が有する薄膜トランジスタ等の各種半導体素子を保護し、劣化又は破壊を防止することができる。なお、配線３３８は、図中では一の配線を指し示しているが、配線３３８と平行に設けられている複数の配線のすべてが配線３３８と同様の接続関係を有する。なお、配線３３８は、信号線として機能する。

なお、信号線側の保護回路は、入力端子３３３と画素部３３１との間に設けられている保護回路３３６のみならず、画素部３３１を挟んで入力端子３３３の反対側にも設けられていても良い（図８の保護回路３３７を参照）。

なお、保護回路３３４〜３３７は全て設ける必要はないが、少なくとも保護回路３３４は設ける必要がある。配線３３９に過大な電流が生じることで、画素部３３１が有する薄膜トランジスタのゲート絶縁膜が破壊され、多数の点欠陥を生じうるからである。

更には、保護回路３３４のみならず保護回路３３６を設けることで配線３３８に過大な電流が生じることを防止することができる。そのため、保護回路３３４のみを設ける場合と比較して、信頼性が向上し、歩留まりが向上する。保護回路３３６を有することで、薄膜トランジスタ形成後のラビング工程にて生じうる、静電気による破壊を防止することもできる。

更には、保護回路３３５及び保護回路３３７を有することで、信頼性を更に向上させ、歩留まりを向上させることができる。保護回路３３５及び保護回路３３７は、入力端子３３２及び入力端子３３３とは反対側に設けられているため、これらは表示装置の作製工程中に生じる、各種半導体素子の劣化又は破壊の防止に寄与する。

なお、図８では、基板３３０とは別に形成した信号線駆動回路及び走査線駆動回路をＣＯＧ方式やＴＡＢ方式等の公知の方式により基板３３０に実装する。また、走査線駆動回路と画素部とを基板３３０上に形成し、信号線駆動回路は別に形成したものを実装してもよい。また、走査線駆動回路の一部又は信号線駆動回路の一部を、画素部３３１と共に基板３３０上に形成し、走査線駆動回路の他の部分又は信号線駆動回路の他の部分を実装するようにしても良い。走査線駆動回路の一部が画素部３３１と走査線側の入力端子３３２との間に設けられている場合には、走査線側の入力端子３３２と基板３３０上の走査線駆動回路の一部との間に保護回路を設けても良いし、走査線駆動回路の一部と画素部３３１との間に保護回路を設けても良いし、これらの双方に保護回路を設けても良い。また、信号線駆動回路の一部が画素部３３１と信号線側の入力端子３３３との間に設けられている場合には、信号線側の入力端子３３３と基板３３０上の信号線駆動回路の一部との間に保護回路を設けても良いし、信号線駆動回路の一部と画素部３３１との間に保護回路を設けても良いし、これらの双方に保護回路を設けても良い。つまり、駆動回路の形態は様々であるため、保護回路はその形態に合わせて設ける数及び場所を定める。

次に、図８における保護回路３３４〜３３７に用いられる保護回路の具体的な回路構成の例について、図９を参照して説明する。

図９（Ａ）に示す保護回路は、複数の薄膜トランジスタを用いた保護ダイオード３５１、３５３を有する。保護ダイオード３５１は、直列に接続されたｎチャネル型薄膜トランジスタ３５１ａ及びｎチャネル型薄膜トランジスタ３５１ｂを有している。ｎチャネル型薄膜トランジスタ３５１ａのソース及びドレインの一方は、ｎチャネル型薄膜トランジスタ３５１ａ及びｎチャネル型薄膜トランジスタ３５１ｂのゲートと接続され、且つ電位Ｖｓｓに保たれている。ｎチャネル型薄膜トランジスタ３５１ａのソースまたはドレインの他方はｎチャネル型薄膜トランジスタ３５１ｂのソース及びドレインの一方に接続されている。ｎチャネル型薄膜トランジスタ３５１ｂのソースまたはドレインの他方は、保護ダイオード３５３に接続されている。

保護ダイオード３５３は、直列に接続されたｐチャネル型薄膜トランジスタ３５３ａ及びｐチャネル型薄膜トランジスタ３５３ｂを有している。ｐチャネル型薄膜トランジスタ３５３ｂのソースまたはドレインの一方は、ｐチャネル型薄膜トランジスタ３５３ａ及びｐチャネル型薄膜トランジスタ３５３ｂのゲートと接続され、且つ電位Ｖｄｄに保たれている。ｐチャネル型薄膜トランジスタ３５３ｂのソースまたはドレインの他方はｐチャネル型薄膜トランジスタ３５３ａのソースまたはドレインの一方に接続されている。ｐチャネル型薄膜トランジスタ３５３ａのソースまたはドレインの他方は保護ダイオード３５１に接続されている。

なお本実施の形態において、各保護ダイオード３５１、３５３が有する薄膜トランジスタの数及び極性は、図９（Ａ）に示す構成に限定されない。

また、保護ダイオード３５１、３５３は順に直列に接続されており、且つ保護ダイオード３５１と保護ダイオード３５３の間は、配線３５５に接続されている。なお、配線３５５は、表示部において保護対象となる半導体素子に接続されている。

なお、図９（Ａ）に示す保護回路は図９（Ｂ）に示すものに置き換えることも可能である。特に、本実施の形態で用いる保護回路は、耐圧が高いため、図９（Ｂ）のような、構成を用いることができる。具体的には、図９（Ａ）の保護ダイオード３５１の代わりにダイオード接続されたｎチャネル型薄膜トランジスタで構成される保護ダイオード３５６を用い、保護ダイオード３５３の代わりにダイオード接続されたｐチャネル型薄膜トランジスタで構成される保護ダイオード３５７を用いた構成とすることができる。

図９（Ｃ）に示す保護回路は、保護ダイオード３６０、保護ダイオード３６１、容量素子３６２、容量素子３６３、抵抗素子３６４を有する。抵抗素子３６４は２端子の抵抗であり、一端には配線３６５に与えられる電位Ｖｉｎが、他端には電位Ｖｓｓが与えられる。抵抗素子３６４は、電位Ｖｉｎが与えられなくなったときに、配線３６５の電位を電位Ｖｓｓに落とすために設けられており、その抵抗値は配線３６５の配線抵抗よりも十分に大きくなるように設定する。保護ダイオード３６０は、ダイオード接続されたｐチャネル型薄膜トランジスタを用いており、保護ダイオード３６１は、ダイオード接続されたｎチャネル型薄膜トランジスタを用いている。

図９（Ｄ）に示す保護回路は、保護ダイオード３６０を２つのｐチャネル型薄膜トランジスタで代用し、保護ダイオード３６１を２つのｎチャネル型薄膜トランジスタで代用した等価回路図である。

なお、図９（Ｃ）及び図９（Ｄ）に示す保護回路は、保護ダイオードとしてダイオード接続されたｎチャネル型薄膜トランジスタ及びｐチャネル型薄膜トランジスタを用いているが、本実施の形態はこの構成に限定されない。

また、図９（Ｅ）に示す保護回路は、保護ダイオード３７０、３７２、３７４、３７６と、抵抗素子３７８と、を有する。抵抗素子３７８は配線３７９と直列に接続されている。保護ダイオード３７０、３７２は、それぞれダイオード接続されたｎチャネル型薄膜トランジスタを用いており、保護ダイオード３７４、３７６は、各々ダイオード接続されたｐチャネル型薄膜トランジスタを用いている。

保護ダイオード３７０及び保護ダイオード３７２それぞれのソース及びドレインの一方は電位Ｖｓｓに保持され、ソース及びドレインの他方は配線３７９に接続されている。保護ダイオード３７４及び保護ダイオード３７６それぞれのソース及びドレインの一方は電位Ｖｄｄに保持され、ソース及びドレインの他方は配線３７９に接続されている。

なお、保護ダイオード３７０、３７２、３７４、３７６は、それぞれ一つの薄膜トランジスタを示したが、極性の同じ薄膜トランジスタを複数直列接続しても良い。

ここで、ｐチャネル型薄膜トランジスタで形成された保護ダイオード３５３、３５７、３６０、３７４、３７６のソース及びドレインにおいて、Ｖｄｄと接続する側をドレインとし、他方をソースとする。また、ｎチャネル型薄膜トランジスタで形成された保護ダイオード３５１、３５６、３６１、３７０、３７２のソース及びドレインにおいて、Ｖｓｓと接続する側をドレインとし、他方をソースとする。また、ｐチャネル型薄膜トランジスタで形成された保護ダイオード３５３、３５７、３６０、３７４、３７６のしきい値電圧をＶｔｈ（ｐ）と示し、ｎチャネル型薄膜トランジスタで形成された保護ダイオード３５１、３５６、３６１、３７０、３７２のしきい値電圧をＶｔｈ（ｎ）と示す。また、Ｖｔｈ（ｐ）＞Ｖｔｈ（ｎ）である。

また、ｐチャネル型薄膜トランジスタで形成された保護ダイオード３５３、３５７、３６０、３７４、３７６においては、ＶｉｎがＶｄｄ−Ｖｔｈ（ｐ）より高い場合に、オンし、ＶｉｎからＶｄｄへ電流が流れる。また、ｎチャネル型薄膜トランジスタで形成された保護ダイオード３５１、３５６、３６１、３７０、３７２は、ＶｉｎがＶｓｓ−Ｖｔｈ（ｎ）より低い場合に、オンし、ＶｓｓからＶｉｎへ電流が注入される。

また、ｎチャネル型薄膜トランジスタで形成された保護ダイオード３５１、３５６、３６１、３７０、３７２はＶｉｎがＶｓｓより大きいときに逆バイアスの電圧がかかり、電流が流れにくい。また、ｐチャネル型薄膜トランジスタで形成された保護ダイオード３５３、３５７、３６０、３７４、３７６は、ＶｉｎがＶｄｄより小さいときに逆方向バイアスの電圧がかかり、電流が流れにくい。

ここでは、電位Ｖｏｕｔが電位Ｖｓｓ及び電位Ｖｄｄの間で動作するような保護回路の動作について説明する。

電位Ｖｉｎが電位Ｖｄｄよりも高い場合を考える。電位Ｖｉｎが電位Ｖｄｄよりも高い場合、保護ダイオード３５３、３５７、３６０、３７４、３７６のゲート電極とソース電極間の電位差Ｖｇｓ＝Ｖｄｄ−Ｖｉｎ＜Ｖｔｈ（ｐ）のときに、当該ｐチャネル型薄膜トランジスタはオンする。ここでは、Ｖｉｎが異常に高い場合を想定しているため、当該ｐチャネル型薄膜トランジスタはオンする。このとき、保護ダイオード３５１、３５６、３６１、３７０、３７２が有するｎ型薄膜トランジスタは、オフする。そうすると、保護ダイオード３５３、３５７、３６０、３７４、３７６を介して、配線３５５、３５８、３６５、３７９の電位がＶｄｄとなる。従って、雑音等により電位Ｖｉｎが電位Ｖｄｄより異常に高くなったとしても、配線３５５、３５８、３６５、３７９の電位は、電位Ｖｄｄよりも高くなることはない。

一方で、電位Ｖｉｎが電位Ｖｓｓよりも低い場合、保護ダイオード３５１、３５６、３６１、３７０、３７２のゲート電極とソース電極間の電位差Ｖｇｓ＝Ｖｓｓ−Ｖｉｎ＞Ｖｔｈ（ｎ）のときに、当該ｎ型薄膜トランジスタはオンする。ここでは、Ｖｉｎが異常に低い場合を想定しているため、ｎ型薄膜トランジスタはオンする。このとき、保護ダイオード３５３、３５７、３６０、３７４、３７６が有するｐ型薄膜トランジスタはオフする。そうすると、保護ダイオード３５１、３５６、３６１、３７０、３７２を介して、配線３５５、３５８、３６５、３７９の電位がＶｓｓとなる。従って、雑音等により、電位Ｖｉｎが電位Ｖｓｓより異常に低くなったとしても、配線３５５、３５８、３６５、３７９の電位は、電位Ｖｓｓよりも低くなることはない。さらに、容量素子３６２、３６３、は、入力電位Ｖｉｎが有するパルス状の雑音を鈍らせ、雑音による電位の急峻な変化を緩和する働きをする。

なお、電位Ｖｉｎが、Ｖｓｓ−Ｖｔｈ（ｎ）からＶｄｄ−Ｖｔｈ（ｐ）の間の場合は、ｐチャネル型薄膜トランジスタで形成された保護ダイオード３５３、３５７、３６０、３７４、３７６、及びｎチャネル型薄膜トランジスタで形成された保護ダイオード３５１、３５６、３６１、３７０、３７２はオフとなり、電位ＶｉｎがＶｏｕｔへ印加される。

以上説明したように保護回路を配置することで、配線３５５、３５８、３６５、３７９の電位は、電位Ｖｓｓと電位Ｖｄｄの間に概ね保たれることになる。従って、配線３５５、３５８、３６５、３７９がこの範囲から大きくはずれる電位となることを防止することができる。つまり、配線３５５、３５８、３６５、３７９が異常に高い電位又は異常に低い電位となることを防止し、当該保護回路の後段の回路を破壊又は劣化から保護することができる。

さらに、図９（Ｃ）及び（Ｄ）に示すように、入力端子に抵抗素子３６４を有する保護回路を設けることで、信号が入力されていないときに、信号が与えられる全ての配線の電位を、一定（ここでは電位Ｖｓｓ）に保つことができる。つまり信号が入力されていないときは、配線同士をショートさせることができるショートリングとしての機能も有する。そのため、配線間に生じる電位差に起因する静電破壊を防止することができる。また、抵抗素子３６４の抵抗値が十分に大きいので、信号の入力時には、配線３５５、３５８、３６５、３７９に与えられる信号が電位Ｖｓｓまで降下することを防止することができる。

また、図９（Ｆ）に示す保護回路は、抵抗素子３８０と、抵抗素子３８１と、ｎチャネル型薄膜トランジスタ３８２と、ｐチャネル型薄膜トランジスタ３８４と、を有する。図９（Ｆ）では、抵抗素子３８０と、抵抗素子３８１と、ｎチャネル型薄膜トランジスタ３８２、ｐチャネル型薄膜トランジスタ３８４とは、配線３８３に直列に接続されており、抵抗素子３８０は配線３８３に接続されている。配線３８３には電位Ｖｉｎが与えられ、ｎチャネル型薄膜トランジスタ３８２、ｐチャネル型薄膜トランジスタ３８４のそれぞれソース及びドレインの一方には電位Ｖｏｕｔが与えられる。
いる。

図９（Ａ）乃至（Ｆ）に示す保護回路のｎチャネル型薄膜トランジスタおよびｐチャネル型薄膜トランジスタを、実施の形態１に示すｎチャネル型薄膜トランジスタ及びｐチャネル型薄膜トランジスタで作製することができる。ここでは、代表例として、図９（Ａ）に示す保護ダイオード３５１のｎチャネル型薄膜トランジスタ及び保護ダイオード３５３のｐチャネル型薄膜トランジスタを、図１０に示す。

図１０（Ａ）に示すように、基板３３０上にｎチャネル型薄膜トランジスタで形成される保護ダイオード３５１及びｐチャネル型薄膜トランジスタで形成される保護ダイオード３５３が設けられる。ｎチャネル型薄膜トランジスタで形成される保護ダイオード３５１においては、ゲート電極３９１とソースまたはドレインの一方３９２とが接続される。ｐチャネル型薄膜トランジスタで形成される保護ダイオード３５３は、ゲート電極３９３とソースまたはドレインの一方３９４とが接続される。また、保護ダイオード３５１及び保護ダイオード３５３は、配線３９５で接続される。

なお、図１０（Ｂ）に示すように、保護ダイオード３５１及び保護ダイオード３５３は、ソース及びドレイン３９６、３９７上に形成される保護絶縁膜３９８のコンタクトホールにおいて、保護ダイオード３５１のソースまたはドレインの一方３９６と、保護ダイオード３５３のソースまたはドレインの一方３９７が、画素電極と同時に形成される配線３９９で接続されてもよい。

図９（Ａ）乃至（Ｆ）に示す保護回路のｎチャネル型薄膜トランジスタおよびｐチャネル型薄膜トランジスタを、実施の形態１に示す微結晶半導体膜を有するｎチャネル型薄膜トランジスタ及びｐチャネル型薄膜トランジスタで作製することにより、電位の変動により配線３８３に逆方向バイアスの電流が流れることを防止することができる。また、抵抗素子３８０及び抵抗素子３８１によって、配線３８３の電位の急激な変動を緩和し、半導体素子の劣化又は破壊を防止することができる。

なお、抵抗素子のみを配線に直列に接続する場合、配線の電位の急激な変動を緩和し、半導体素子の劣化又は破壊を防止することができる。また、保護ダイオードのみを配線に直列に接続する場合、電位の変動により配線に逆方向の電流が流れるのを防ぐことができる。

なお、本実施の形態に用いられる保護回路は図９に示す構成に限定されるものではなく、同様の働きをする回路構成であれば、適宜設計変更が可能である。

また、本実施の形態の保護回路が有する保護ダイオードとして、ダイオード接続された薄膜トランジスタが用いられる。ダイオード接続された該薄膜トランジスタとしては、耐圧の高い薄膜トランジスタを用いている。そのため、従来の保護回路では保護回路自体が破壊されうる程度の電圧がかかる場合であっても、本実施の形態の保護回路を有することで、配線が異常に高い電位又は異常に低い電位となることを防止することができる。

（実施の形態５）
次に、本発明の表示装置の一形態である表示パネルの構成について、以下に示す。

図１１（Ａ）に、信号線駆動回路６０１３のみを別途形成し、基板６０１１上に形成された画素部６０１２と接続している表示パネルの形態を示す。画素部６０１２及び走査線駆動回路６０１４は、微結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタを用いて形成する。微結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタよりも高い移動度が得られるトランジスタで信号線駆動回路を形成することで、走査線駆動回路よりも高い駆動周波数が要求される信号線駆動回路の動作を安定させることができる。なお、信号線駆動回路６０１３は、単結晶の半導体をチャネル形成領域に用いたトランジスタ、多結晶の半導体をチャネル形成領域に用いた薄膜トランジスタ、またはＳＯＩをチャネル形成領域に用いたトランジスタであっても良い。画素部６０１２と、信号線駆動回路６０１３と、走査線駆動回路６０１４とに、それぞれ電源の電位、各種信号等が、ＦＰＣ６０１５を介して供給される。

また、駆動回路を別途形成する場合、必ずしも駆動回路が形成された基板を、画素部が形成された基板上に貼り合わせる必要はなく、例えばＦＰＣ上に貼り合わせるようにしても良い。図１１（Ｂ）に、信号線駆動回路６０２３のみを別途形成し、基板６０２１上に形成された画素部６０２２及び走査線駆動回路６０２４と接続している表示パネルの形態を示す。画素部６０２２及び走査線駆動回路６０２４は、微結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタを用いて形成する。信号線駆動回路６０２３は、ＦＰＣ６０２５を介して画素部６０２２と接続されている。画素部６０２２と、信号線駆動回路６０２３と、走査線駆動回路６０２４とに、それぞれ電源の電位、各種信号等が、ＦＰＣ６０２５を介して供給される。

また、信号線駆動回路の一部または走査線駆動回路の一部のみを、微結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタを用いて画素部と同じ基板上に形成し、残りを別途形成して画素部と電気的に接続するようにしても良い。図１１（Ｃ）に、信号線駆動回路が有するアナログスイッチ６０３３ａを、画素部６０３２、走査線駆動回路６０３４と同じ基板６０３１上に形成し、信号線駆動回路が有するシフトレジスタ６０３３ｂを別途異なる基板に形成して貼り合わせる表示パネルの形態を示す。画素部６０３２及び走査線駆動回路６０３４は、微結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタを用いて形成する。信号線駆動回路が有するシフトレジスタ６０３３ｂは、ＦＰＣ６０３５を介して画素部６０３２と接続されている。画素部６０３２と、信号線駆動回路と、走査線駆動回路６０３４とに、それぞれ電源の電位、各種信号等が、ＦＰＣ６０３５を介して供給される。

図１１に示すように、本実施の形態の表示パネルは、駆動回路の一部または全部を、画素部と同じ基板上に、微結晶半導体膜をチャネル形成領域に用いた逆スタガ型の薄膜トランジスタを用いて形成することができる。

なお、別途形成した基板の接続方法は、特に限定されるものではなく、公知のＣＯＧ方法、ワイヤボンディング方法、或いはＴＡＢ方法などを用いることができる。また接続する位置は、電気的な接続が可能であるならば、図１１に示した位置に限定されない。また、コントローラ、ＣＰＵ、メモリ等を別途形成し、接続するようにしても良い。

（実施の形態６） 本発明により得られる表示装置等をアクティブマトリクス型表示装置モジュールに用いることができる。即ち、それらを表示部に組み込んだ電子機器全てに本発明を実施できる。

その様な電子機器としては、ビデオカメラ、デジタルカメラ等のカメラ、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、プロジェクタ、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図１２に示す。

図１２（Ａ）はテレビジョン装置である。表示モジュールを、図１２（Ａ）に示すように、筐体に組みこんで、テレビジョン装置を完成させることができる。ＦＰＣまで取り付けられた表示パネルのことを表示モジュールとも呼ぶ。表示モジュールにより主画面２００３が形成され、その他付属設備としてスピーカ部２００９、操作スイッチなどが備えられている。このように、テレビジョン装置を完成させることができる。

図１２（Ａ）に示すように、筐体２００１に表示素子を利用した表示用パネル２００２が組みこまれ、受信機２００５により一般のテレビ放送の受信をはじめ、モデム２００４を介して有線又は無線による通信ネットワークに接続することにより一方向（送信者から受信者）又は双方向（送信者と受信者間、又は受信者間同士）の情報通信をすることもできる。テレビジョン装置の操作は、筐体に組みこまれたスイッチ又は別体のリモコン操作機２００６により行うことが可能であり、このリモコン操作機２００６にも出力する情報を表示する表示部２００７が設けられていても良い。

また、テレビジョン装置にも、主画面２００３の他にサブ画面２００８を第２の表示用パネルで形成し、チャネルや音量などを表示する構成が付加されていても良い。この構成において、主画面２００３を視野角の優れた液晶表示パネルで形成し、サブ画面を低消費電力で表示可能な発光表示パネルで形成しても良い。また、低消費電力化を優先させるためには、主画面２００３を発光表示パネルで形成し、サブ画面を発光表示パネルで形成し、サブ画面は点滅可能とする構成としても良い。

図１３はテレビ装置の主要な構成を示すブロック図を示している。表示パネル９００には、画素部９２１が形成されている。信号線駆動回路９２２と走査線駆動回路９２３は、表示パネル９００にＣＯＧ方式により実装されていても良い。

その他の外部回路の構成として、映像信号の入力側では、チューナ９２４で受信した信号のうち、映像信号を増幅する映像信号増幅回路９２５と、そこから出力される信号を赤、緑、青の各色に対応した色信号に変換する映像信号処理回路９２６と、その映像信号をドライバＩＣの入力仕様に変換するためのコントロール回路９２７などを有している。コントロール回路９２７は、走査線側と信号線側にそれぞれ信号が出力する。デジタル駆動する場合には、信号線側に信号分割回路９２８を設け、入力デジタル信号をｍ個に分割して供給する構成としても良い。

チューナ９２４で受信した信号のうち、音声信号は、音声信号増幅回路９２９に送られ、その出力は音声信号処理回路９３０を経てスピーカ９３３に供給される。制御回路９３１は受信局（受信周波数）や音量の制御情報を入力部９３２から受け、チューナ９２４や音声信号処理回路９３０に信号を送出する。

勿論、本発明はテレビジョン装置に限定されず、パーソナルコンピュータのモニタをはじめ、鉄道の駅や空港などにおける情報表示盤や、街頭における広告表示盤など大面積の表示媒体としても様々な用途に適用することができる。

図１２（Ｂ）は携帯電話機２３０１の一例を示している。この携帯電話機２３０１は、表示部２３０２、操作部２３０３などを含んで構成されている。表示部２３０２においては、上記実施の形態で説明した表示装置を適用することで、量産性を高めることができる。

また、図１２（Ｃ）に示す携帯型のコンピュータは、本体２４０１、表示部２４０２等を含んでいる。表示部２４０２に、上記実施の形態に示す表示装置を適用することにより、量産性を高めることができる。

図１２（Ｄ）は卓上照明器具であり、照明部２５０１、傘２５０２、可変アーム２５０３、支柱２５０４、台２５０５、電源２５０６を含む。本発明の発光表示装置を照明部２５０１に用いることにより作製される。なお、照明器具には天井固定型の照明器具または壁掛け型の照明器具なども含まれる。上記実施の形態に示す表示装置を適用することにより、量産性を高めることができ、安価な卓上照明器具を提供することができる。

本実施例では、実施の形態１に示す画素を作製する工程を図１４乃至図１７を用いて説明する。なお、図１４乃至図１６は、薄膜トランジスタの作製工程を示す断面図であり、図１７は一画素における薄膜トランジスタ及び画素電極の接続領域の上面図である。

図１４（Ａ）に示すように、基板１００上にゲート電極１０１、１０２を形成する。基板１００は、ガラス基板を用いる。

厚さ１５０ｎｍのアルミネオジム合金膜、及び厚さ５０〜１５０ｎｍのモリブデン膜をそれぞれスパッタリング法により順に積層し、基板１００上に導電膜を形成する。次に、第１のフォトマスクを用いて形成したレジストマスクを用いて形成された導電膜をエッチングしてゲート電極１０１、１０２を形成する。

次に、ゲート電極１０１、１０２上に、ゲート絶縁膜１０３を形成する。ここでは、ゲート絶縁膜１０３として厚さ５０〜１５０ｎｍの窒化シリコン膜、厚さ５０〜１５０ｎｍの酸化窒化シリコン膜、厚さ１〜５ｎｍの窒化シリコン膜をそれぞれプラズマＣＶＤ法により成膜する。

次に、ゲート絶縁膜１０３上に、２０ｎｍ〜５００ｎｍ（好ましくは１００ｎｍ〜２５０ｎｍ）の厚さの微結晶シリコン膜１０４を形成する。微結晶シリコン膜１０４は、図３に示すような、高真空排気が可能な排気手段４０９を有するプラズマＣＶＤ装置を用いて成膜することで、膜中の酸素濃度が１×１０^１６ａｔｏｍｓ／ｃｍ^３以下である微結晶シリコン膜を形成することができる。ここでは、シランガスと、シランガスの流量の１０倍以上２０００倍以下、好ましくは１２倍以上１０００倍以下、好ましくは５０倍以上２００倍以下の流量の水素ガスを用いたプラズマＣＶＤ法により微結晶シリコン膜を形成する。なお、このときの基板１００の温度を、基板の加熱温度は１００℃〜３００℃、好ましくは１２０℃〜２２０℃とすることで、ゲート絶縁膜１０３及び微結晶シリコン膜１０４の界面における微結晶シリコンの成長を促進させることができる。

次に、微結晶シリコン膜１０４上に、厚さ５０〜２００ｎｍのバッファ層１０５を形成する。バッファ層１０５としては、非晶質シリコン膜を用いて形成する。バッファ層１０５に形成される非晶質シリコン膜は、シランガスの流量の１倍以上１０倍未満、更に好ましくは１倍以上５倍以下の流量の水素を用いたプラズマＣＶＤ法により形成する。なお、バッファ層１０５に形成される非晶質シリコン膜を微結晶シリコン膜１０４と同様に高真空排気が可能な排気手段４０９を有するプラズマＣＶＤ装置を用いて成膜することで、欠陥の少ない非晶質シリコン膜が形成されるため、高抵抗のバッファ層を形成することができ、薄膜トランジスタのオフ電流を低減させることができる。

なお、バッファ層１０５を３００℃〜４００℃の温度にて成膜することが好ましい。この成膜処理により水素が微結晶シリコン膜１０４に供給され、微結晶シリコン膜１０４を水素化したのと同等の効果が得られる。すなわち、微結晶シリコン膜１０４上にバッファ層１０５を堆積することにより、微結晶シリコン膜１０４に水素を拡散させて、ダングリングボンドの終端をすることができる。

次に、バッファ層１０５上にレジストを塗布した後、第２のフォトマスクを用いたフォトリソグラフィ工程によりレジストマスク１０６、１０７を形成する。

次に、図１４（Ｂ）に示すように、レジストマスク１０６、１０７を用いて微結晶シリコン膜１０４及びバッファ層１０５を選択的にエッチングして微結晶シリコン膜１１１、１１２、バッファ層１１３、１１４を形成する。ここでは、ドライエッチング法により微結晶シリコン膜１０４及びバッファ層１０５を選択的にエッチングする。この後、レジストマスク１０６、１０７を除去する。

次に、厚さ１０〜１００ｎｍ、好ましくは４０〜８０ｎｍのｎ型半導体膜１１５を形成する。ｎ型半導体膜１１５は、０．２〜１％のフォスフィンガス、シランガス、及び水素を用いたプラズマＣＶＤ法により、リンを含む微結晶シリコン膜で形成する。ｎ型半導体膜１１５も図３に示すプラズマＣＶＤ装置によって形成してもよい。

次に、ｎ型半導体膜１１５上に厚さ２０〜７０ｎｍの導電膜１１６を形成する。導電膜１１６は、後に形成されるｐ型半導体膜に対してエッチングに対する高い選択比を得ることが可能な導電材料を用いて形成する。ここでは、スパッタリング法により厚さ１０〜６０ｎｍのモリブデン膜を形成する。

次に、第３のフォトマスクを用いたフォトリソグラフィ工程により、ゲート電極１０１と重畳する導電膜１１６上にレジストマスク１１７を形成する。

次に、図１４（Ｃ）に示すように、レジストマスク１１７を用いて、導電膜１１６及びｎ型半導体膜１１５を選択的にエッチングして、導電膜１２１、ｎ型半導体膜１２２を形成する。このとき、バッファ層１１３の一部もエッチングされ、端部に段差を有するバッファ層１２３となる。当該工程においては、ゲート電極１０２上に形成される導電膜１１６及びｎ型半導体膜１１５をエッチングする。この際、エッチング工程の終点の確認は、エッチング装置内の発光強度変化を測定することによって判断する。即ち、ｎ型半導体膜１１５をエッチングしたときの活性種と、バッファ層１１４をエッチングしたときの活性種によって、プラズマの発光強度が異なる。この発光強度の変化を測定することで、エッチングの終点を検出することができる。従って、バッファ層１１３の一部、およびバッファ層１１４の一部がエッチングされるに留まる。ここで、ゲート電極１０２上に形成されたバッファ層をバッファ層１２４と示す。こののち、レジストマスク１１７を除去する。

次に、図１５（Ａ）に示すように、１０〜１００ｎｍ、好ましくは４０〜８０ｎｍのｐ型半導体膜１２５を形成する。ｐ型半導体膜１２５は、１〜１０％のテトラメチルボロン、シラン、水素、及び希ガス（代表的にはヘリウムまたはネオン）を用いたプラズマＣＶＤ法により、ボロンを含む微結晶シリコン膜で形成する。ｐ型半導体膜１２５も図３に示すプラズマＣＶＤ装置によって形成してもよい。

次に、ｐ型半導体膜１２５上にレジストを塗布した後、第４のフォトマスクを用いたフォトリソグラフィ工程により、ゲート電極１０２と重畳するｐ型半導体膜１２５上にレジストマスク１２６を形成する。

次に、図１５（Ｂ）に示すように、レジストマスク１２６を用いて、ｐ型半導体膜１２５を選択的にエッチングして、ｐ型半導体膜１３３を形成する。このとき、バッファ層１２４の一部もエッチングされ、端部に段差を有するバッファ層１３１となる。また、導電膜１２１上においては、ｐ型半導体膜が選択的にエッチングされる。しかしながら、導電膜１２１に覆われていないバッファ層１２３の端部は更にエッチングされ、端部に段差を有するバッファ層１３２となる。

次に、第５のフォトマスクを用いたフォトリソグラフィ工程により、ゲート電極１０２と重畳するゲート絶縁膜１０３の一部をエッチングするためのレジストマスク１３４、１３５を形成する。

次に、図１５（Ｃ）に示すように、ゲート絶縁膜１０３の一部をエッチングしてコンタクトホール１４０を形成する。

次に、導電膜１２１、ｐ型半導体膜１３３、ゲート絶縁膜１０３、及びゲート電極１０２の露出部上に、導電膜１４１ａ〜１４１ｃを積層形成する。導電膜１４１ａとして厚さ３０〜６０ｎｍのモリブデン膜、導電膜１４１ｂとして厚さ１５０〜３００ｎｍのアルミニウム膜、導電膜１４１ｃとして厚さ５０ｎｍ〜１００ｎｍのモリブデン膜をそれぞれスパッタリング法により形成する。

次に、導電膜１４１ｃ上にレジストを塗布した後、第６のフォトマスクを用いたフォトリソグラフィ工程により、導電膜１４１ａ〜１４１ｃから配線を形成するためのレジストマスク１４２〜１４５を形成する。

次に、図１６（Ａ）に示すように、レジストマスク１４２〜１４５を用いて導電膜１４１ａ〜１４１ｃ、及び導電膜１２１をエッチングする。ここでは、導電膜１４１ａ〜１４１ｃをウエットエッチング法により等方的にエッチングするため、レジストマスク１４２〜１４５より面積の狭い配線１５１ａ〜１５１ｄ、配線１５２ａ〜１５２ｄ、配線１５３ａ〜１５３ｃ、配線１５４ａ〜１５４ｃを形成する。

次に、レジストマスク１４２〜１４５を用いて、ｎ型半導体膜１２２及びｐ型半導体膜１３３をエッチングして一対のｎ型半導体膜１５５、１５６、及び一対のｐ型半導体膜１５７、１５８を形成する。ここでは、レジストマスク１４２〜１４５を用いてドライエッチング法により異方的にエッチングするため、配線１５１ａ〜１５１ｄ、配線１５２ａ〜１５２ｄ、配線１５３ａ〜１５３ｃ、配線１５４ａ〜１５４ｃと、一対のｎ型半導体膜１５５、１５６、一対のｐ型半導体膜１５７、１５８の端部の位置がずれており、一対のｎ型半導体膜１５５、１５６、及び一対のｐ型半導体膜１５７、１５８の端部が、配線１５１ａ〜１５１ｄ、配線１５２ａ〜１５２ｄ、配線１５３ａ〜１５３ｃ、配線１５４ａ〜１５４ｃより外側に突出している。

なお、当該エッチング工程において、バッファ層１３２、１３１の一部がオーバエッチングされることで、完全に分離された一対のｎ型半導体膜１５５、１５６、及び一対のｐ型半導体膜１５７、１５８を形成することができる。一部オーバエッチングされ、凹部（ｎ型半導体膜またはｐ型半導体膜と重なる領域よりも膜厚の薄いバッファ層の領域）が形成されたバッファ層をバッファ層１５９、１６０と示す。ソース領域及びドレイン領域として機能する一対のｎ型半導体膜１５５、１５６、及び一対のｐ型半導体膜１５７、１５８の形成工程と、バッファ層の凹部とを同一工程で形成することができる。バッファ層の凹部の深さをバッファ層の一番膜厚の厚い領域の１／２〜１／３とすることで、ソース領域及びドレイン領域の距離を離すことが可能であるため、ソース領域及びドレイン領域の間でのリーク電流を低減することができる。この後、レジストマスク１４２〜１４５を除去する。

なお、図１６（Ａ）は、図１７（Ａ）のＡ−Ｂの断面図に相当する。配線１５１ｃ、１５３ｃはそれぞれ配線１５２ｃ、１５４ｃを囲む形状（具体的には、Ｕ字型またはＣ字型）である。このため、キャリアが移動する領域の面積を増加させることが可能であるため、電流量を増やすことが可能であり、薄膜トランジスタの面積を縮小することができる。また、ゲート電極より狭い上面面積で微結晶シリコン膜１１１、１１２、バッファ層１１３、１１４が形成され、且つゲート電極上において、微結晶半導体膜、ソース電極及びドレイン電極が重畳されているため、微結晶シリコン膜１１１、１１２、バッファ層１１３、１１４においてゲート電極の凹凸の影響が少なく、被覆率の低減及びリーク電流の発生を抑制することができる。

以上の工程により、チャネルエッチ型の第１の薄膜トランジスタ１５５ａ及び第２の薄膜トランジスタ１５５ｂを形成することができる。

次に、図１６（Ｂ）に示すように、配線１５１ａ〜１５１ｄ、配線１５２ａ〜１５２ｄ、配線１５３ａ〜１５３ｃ、配線１５４ａ〜１５４ｃ、一対のｎ型半導体膜１５５、１５６、及び一対のｐ型半導体膜１５７、１５８、バッファ層１５９、１６０、微結晶シリコン膜１１１、１１２、及びゲート絶縁膜１０３上に保護絶縁膜１６１を形成する。保護絶縁膜１６１は、プラズマＣＶＤ法により厚さ５０〜２００ｎｍの窒化シリコン膜を形成する。

次に、保護絶縁膜１６１上にレジストを塗布した後、第７のフォトマスクを用いたフォトリソグラフィ工程により、保護絶縁膜１６１にレジストマスク１６２、１６３形成する。

次に、図１６（Ｃ）に示すように、レジストマスク１６２、１６３を用いて保護絶縁膜１６１の一部をエッチングしてコンタクトホール１６４を形成する。

次に、当該コンタクトホールにおいて配線１５４ｃに接する画素電極１６５を形成する。ここでは、スパッタリング法により厚さ５０〜１００ｎｍのＩＴＯを成膜する。次に、第８のフォトマスクを用いたフォトリソグラフィ工程により、ＩＴＯ上にレジストマスクを形成した後、ＩＴＯを選択的にエッチングして画素電極１６５を形成する。

なお、図１６（Ｃ）は、図１７（Ｂ）のＡ−Ｂの断面図に相当する。

以上により表示装置に用いることが可能な素子基板を形成することができる。

本実施例では、上記実施例とは異なる薄膜トランジスタの作製方法について、図１８乃至図２３を用いて説明する。ここでは、上記実施例よりフォトマスク数を削減することが可能なプロセスを用いて薄膜トランジスタを作製する工程について示す。

図１４（Ａ）と同様に、図１８（Ａ）に示すように基板１００上に導電膜を形成し、導電膜上にレジストを塗布し、第１のフォトマスクを用いたフォトリソグラフィ工程により形成したレジストマスクを用いて導電膜の一部をエッチングして、ゲート電極１０１、１０２を形成する。次に、ゲート電極１０１、１０２上に、ゲート絶縁膜１０３、微結晶シリコン膜１０４、バッファ層１０５を順に形成する。

次に、バッファ層１０５上にｎ型半導体膜１１５を形成し、ｎ型半導体膜１１５上に導電膜１１６を形成する。

次に、導電膜１１６上にレジストを塗布した後、第２のフォトマスクを用いたフォトリソグラフィ工程により、導電膜１１６にレジストマスク１７１を形成する。

次に、図１８（Ｂ）に示すように、導電膜１１６、及びｎ型半導体膜１１５を選択的にエッチングして、ｎ型半導体膜１７２、導電膜１７３を形成する。このとき、レジストマスク１７１に覆われていないバッファ層１０５の一部もエッチングされる。導電膜１７３に覆われる領域は、導電膜１７３に覆われない領域と比較して厚いバッファ層１７４となる。この際、エッチング工程の終点の検出は、図１５（Ｂ）に示すエッチングと同様に、エッチング装置内の発光強度変化を測定することによって判断する。

次に、１０〜１００ｎｍ、好ましくは４０〜８０ｎｍのｐ型半導体膜１２５を形成する。

次に、第３のフォトマスクを用いたフォトリソグラフィ工程により、ゲート電極１０２と重畳するｐ型半導体膜１２５上にレジストマスク１７５を形成する。

次に、図１８（Ｃ）に示すように、レジストマスク１７５を用いて、ｐ型半導体膜１２５を選択的にエッチングして、ｐ型半導体膜１８０を形成する。このとき、バッファ層１７４の一部もエッチングされ、バッファ層１７６、１７７となる。また、微結晶シリコン膜１０４もエッチングされ、微結晶シリコン膜１７８、１７９となる。

次に、レジストを塗布した後、第４のフォトマスクを用いたフォトリソグラフィ工程により、図１９（Ａ）に示すように、ゲート電極１０２と重畳するゲート絶縁膜１０３の一部をエッチングするためのレジストマスク１８１、１８２を形成する。

次に、図１９（Ｂ）に示すように、ゲート絶縁膜１０３の一部をエッチングしてコンタクトホール１８３を形成する。

次に、導電膜１７３、ｐ型半導体膜１８０、ゲート絶縁膜１０３、及びゲート電極１０２の露出部上に、図１５（Ｃ）と同様に導電膜１４１ａ〜１４１ｃを形成する。

次に、導電膜１４１ｃ上にレジスト１８４を塗布する。

次に、第４のフォトマスクとして多階調マスク１８５を用いて、レジスト１８４に光を照射して、レジスト１８４を露光する。

ここで、多階調マスク１８５を用いた露光について、図２３を用いて説明する。

多階調マスクとは、露光部分、中間露光部分、及び未露光部分に３つの露光レベルを行うことが可能なマスクであり、一度の露光及び現像工程により、複数（代表的には二種類）の厚さの領域を有するレジストマスクを形成することが可能である。このため、多階調マスクを用いることで、フォトマスクの枚数を削減することが可能である。

多階調マスクの代表例としては、図２３（Ａ）に示すようなグレートーンマスク１８５ａ、図２３（Ｃ）に示すようなハーフトーンマスク１８５ｂがある。

図２３（Ａ）に示すように、グレートーンマスク１８５ａは、透光性を有する基板２３１及びその上に形成される遮光部２３２並びに回折格子２３３で構成される。遮光部２３２においては、光の透過率が０％である。一方、回折格子２３３はスリット、ドット、メッシュ等の光透過部の間隔を、露光に用いる光の解像度限界以下の間隔とすることにより、光の透過率を制御することができる。なお、回折格子２３３は、周期的なスリット、ドット、メッシュ、または非周期的なスリット、ドット、メッシュどちらも用いることができる。

透光性を有する基板２３１としては、石英等を用いることができる。遮光部２３２及び回折格子２３３は、クロムや酸化クロム等の光を吸収する遮光材料を用いて形成することができる。

グレートーンマスク１８５ａに露光光を照射した場合、図２３（Ｂ）に示すように、遮光部２３２においては、光透過率２３４は０％であり、遮光部２３２及び回折格子２３３が設けられていない領域では光透過率２３４は１００％である。また、回折格子２３３においては、１０〜７０％の範囲で調整可能である。回折格子２３３における光の透過率の調整は、回折格子２３３のスリット、ドット、またはメッシュの間隔及びピッチの調整により可能である。

図２３（Ｃ）に示すように、ハーフトーンマスク１８５ｂは、透光性を有する基板２３１及びその上に形成される半透過部２３５並びに遮光部２３６で構成される。半透過部２３５は、ＭｏＳｉＮ、ＭｏＳｉ、ＭｏＳｉＯ、ＭｏＳｉＯＮ、ＣｒＳｉなどを用いることができる。遮光部２３６は、クロムや酸化クロム等の光を吸収する遮光材料を用いて形成することができる。

ハーフトーンマスク１８５ｂに露光光を照射した場合、図２３（Ｄ）に示すように、遮光部２３６においては、光透過率２３７は０％であり、遮光部２３６及び半透過部２３５が設けられていない領域では光透過率２３７は１００％である。また、半透過部２３５においては、１０〜７０％の範囲で調整可能である。半透過部２３５に於ける光の透過率の調整は、半透過部２３５の材料により可能である。

多階調マスクを用いて露光した後、現像することで、図２０（Ａ）に示すように、膜厚の異なる領域を有するレジストマスク１８６、１８７を形成することができる。

次に、レジストマスク１８６、１８７により、微結晶シリコン膜１７８、１７９、バッファ層１７６、１７７、ｎ型半導体膜１７２、導電膜１７３、ｐ型半導体膜１８０、及び導電膜１４１ａ〜１４１ｃをエッチングし、二つの薄膜トランジスタを分離する。この結果、図２０（Ｂ）に示すような、微結晶シリコン膜１９７、１９８、バッファ層１９５、１９６、ｎ型半導体膜１９３、ｐ型半導体膜１９４、及び導電膜１９１ａ〜１９１ｄ、１９２ａ〜１９２ｃを形成することができる。

次に、レジストマスク１８６、１８７をアッシングする。この結果、レジストの面積が縮小し、厚さが薄くなる。このとき、膜厚の薄い領域のレジスト（ゲート電極１０１、１０２の一部と重畳する領域）は除去され、図２０（Ｃ）に示すように、分離されたレジストマスク２０１〜２０４を形成することができる。

次に、レジストマスク２０１〜２０４を用いて、導電膜１９１ａ〜１９１ｄ、１９２ａ〜１９２ｃをエッチングし分離する。この結果、図２１（Ａ）に示すような、一対の配線２１１ａ〜２１１ｄ、２１２ａ〜２１２ｄ、２１３ａ〜２１３ｃ、２１４ａ〜２１４ｃを形成することができる。レジストマスク２０１〜２０４を用いて導電膜１９１ａ〜１９１ｄ、１９２ａ〜１９２ｃをウエットエッチングすると、導電膜１９１ａ〜１９１ｄ、１９２ａ〜１９２ｃの端部が等方的にエッチングされる。この結果、レジストマスク２０１〜２０４より面積の小さい配線２１１ａ〜２１１ｄ、２１２ａ〜２１２ｄ、２１３ａ〜２１３ｃ、２１４ａ〜２１４ｃを形成することができる。

次に、レジストマスク２０１〜２０４を用いて、ｎ型半導体膜１９３、ｐ型半導体膜１９４、をエッチングして、一対のｎ型半導体膜２１５、２１６、一対のｐ型半導体膜２１７、２１８を形成する。ここでは、ドライエッチング法により異方的にｎ型半導体膜１９３及びｐ型半導体膜１９４をエッチングするため、配線２１１ａ〜２１１ｄ、２１２ａ〜２１２ｄ、２１３ａ〜２１３ｃ、２１４ａ〜２１４ｃと、一対のｎ型半導体膜２１５、２１６、一対のｐ型半導体膜２１７、２１８の端部の位置がずれており、一対のｎ型半導体膜２１５、２１６、一対のｐ型半導体膜２１７、２１８の端部が、配線２１１ａ〜２１１ｄ、２１２ａ〜２１２ｄ、２１３ａ〜２１３ｃ、２１４ａ〜２１４ｃより外側に突出している。

なお、当該エッチング工程において、バッファ層１７６，１７７の一部がオーバエッチングされることで、完全に分離された一対のｎ型半導体膜２１５、２１６、一対のｐ型半導体膜２１７、２１８を形成することができる。一部オーバエッチングされ、凹部が形成されたバッファ層をバッファ層２１９，２２０と示す。ソース領域及びドレイン領域として機能する一対のｎ型半導体膜２１５、２１６、一対のｐ型半導体膜２１７、２１８の形成工程と、バッファ層の凹部とを同一工程で形成することができる。バッファ層の凹部の深さをバッファ層の一番膜厚の厚い領域の１／２〜１／３とすることで、ソース領域及びドレイン領域の距離を離すことが可能であるため、ソース領域及びドレイン領域の間でのリーク電流を低減することができる。この後、レジストマスク２０１〜２０４を除去する。なお、図２１（Ｂ）は、図２２（Ａ）のＡ−Ｂの断面図に相当する。

以上の工程により、チャネルエッチ型の薄膜トランジスタ２２１ａ、２２１ｂを形成することができる。

次に、図２１（Ｂ）に示すように、配線２１１ａ〜２１１ｄ、２１２ａ〜２１２ｄ、２１３ａ〜２１３ｃ、２１４ａ〜２１４ｃ、一対のｎ型半導体膜２１５、２１６、一対のｐ型半導体膜２１７、２１８、バッファ層２１９，２２０、微結晶シリコン膜１９７、１９８、及びゲート絶縁膜１０３上に保護絶縁膜１６１を形成する。

次に、保護絶縁膜１６１上にレジストを塗布した後、第５のフォトマスクを用いたフォトリソグラフィ工程により、保護絶縁膜１６１にレジストマスク２２２、２２３形成する。

次に、図２１（Ｃ）に示すように、レジストマスク２２２を用いて保護絶縁膜１６１の一部をエッチングしてコンタクトホール２２３を形成する。

次に、当該コンタクトホールにおいて配線２１４ｃに接する画素電極２２４を形成する。ここでは、スパッタリング法により厚さ５０〜１００ｎｍのアルミニウム膜を成膜する。

次に、第６のフォトマスクを用いたフォトリソグラフィ工程により、アルミニウム膜上にレジストマスクを形成した後、アルミニウム膜を選択的にエッチングして画素電極２２４を形成する。

なお、図２１（Ｃ）は、図２２（Ｂ）のＡ−Ｂの断面図に相当する。

以上により表示装置に用いることが可能な素子基板を形成することができる。

本発明の表示装置の構成を説明する上面図、等価回路図、及び断面図である。 本発明の表示装置の構成を説明する断面図である。 プラズマＣＶＤ装置の反応室の構成を説明する図である。 本発明の表示装置の作製方法を説明するタイムチャート図である。 複数の反応室を備えたマルチ・チャンバ・プラズマＣＶＤ装置の構成を示す図である。 本発明の表示装置の構成を説明する断面図である。 本発明の表示装置の動作を説明する図である。 本発明の表示装置の構成を説明する上面図である。 本発明の表示装置に適用可能な保護回路の構成を説明する等価回路図である。 本発明の表示装置に適用可能な保護回路の構成を説明する断面図である。 本発明の表示パネルの構成を説明する斜視図である。 本発明の表示装置を用いた電子機器を説明する斜視図である。 本発明の表示装置を用いた電子機器を説明する図である。 本発明の表示装置の作製方法を説明する断面図である。 本発明の表示装置の作製方法を説明する断面図である。 本発明の表示装置の作製方法を説明する断面図である。 本発明の表示装置の作製方法を説明する上面図である。 本発明の表示装置の作製方法を説明する断面図である。 本発明の表示装置の作製方法を説明する断面図である。 本発明の表示装置の作製方法を説明する断面図である。 本発明の表示装置の作製方法を説明する断面図である。 本発明の表示装置の作製方法を説明する上面図である。 本発明に適用可能な多階調マスクを説明する図である。 複数の反応室を備えたマルチ・チャンバ・プラズマＣＶＤ装置の構成を示す図である。

Claims (7)

1. 第１のゲート電極と、
   前記第１のゲート電極上に形成されるゲート絶縁膜と、
   前記ゲート絶縁膜上に形成される第１の微結晶半導体膜と、
   前記第１の微結晶半導体膜上に形成される第１のバッファ層と、
   前記第１のバッファ層上に形成される一対のｎ型半導体膜と、
   前記一対のｎ型半導体膜上に形成される一対の第１の配線とを有するｎチャネル型薄膜トランジスタと、
   第２のゲート電極と、
   前記第２のゲート電極上に形成される前記ゲート絶縁膜と、
   前記ゲート絶縁膜上に形成される第２の微結晶半導体膜と、
   前記第２の微結晶半導体膜上に形成される第２のバッファ層と、
   前記第２のバッファ層上に形成される一対のｐ型半導体膜と、
   前記一対のｐ型半導体膜上に形成される一対の第１の配線とを有するｐチャネル型薄膜トランジスタと、
   を有し、
   前記第１の微結晶半導体膜及び前記第２の微結晶半導体膜は、１×１０^１６ａｔｏｍｓ／ｃｍ^３以下の酸素を含むことを特徴とする表示装置。
2. 請求項１において、前記ｎチャネル型薄膜トランジスタの移動度は１０以上４５ｃｍ^２／Ｖ・ｓであり、前記ｐチャネル型薄膜トランジスタの移動度は０．３ｃｍ^２／Ｖ・ｓ以下であることを特徴とする表示装置。
3. 請求項１または２において、前記ｎチャネル型薄膜トランジスタまたはｐチャネル型薄膜トランジスタの一方に接続する画素電極を有する画素を有することを特徴とする表示装置。
4. 請求項１または２において、前記ｎチャネル型薄膜トランジスタ及び前記ｐチャネル薄膜トランジスタは保護回路を構成し、前記ｎチャネル型薄膜トランジスタ及び前記ｐチャネル薄膜トランジスタはそれぞれダイオード接続されることを特徴とする表示装置。
5. 請求項１乃至４のいずれか一項において、前記表示装置は液晶表示装置であることを特徴とする表示装置。
6. 請求項１乃至４のいずれか一項において、前記一対の第１の配線の一方と、前記第２のゲート電極とが接続することを特徴とする表示装置。
7. 請求項６において、前記表示装置は発光表示装置であることを特徴とする表示装置。

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